【課題】本発明は半導体素子の製造方法に関し、半球形のゲート酸化膜を形成して後続の熱工程時に酸化膜とシリコンの熱膨張率の差によるストレスを緩和させ、ゲート酸化膜の高さ調節を介しソース/ドレイン領域間の漏れ電流を防止し、リフレッシュ特性を向上させる技術を開示する。
【解決手段】（ａ）半導体基板を所定深さに食刻してリセス領域を形成する段階と、（ｂ）リセス領域内に一定厚さの酸化膜を形成する段階と、（ｃ）リセス領域を含む半導体基板の全面にシリコンエピ層を成長させる段階と、（ｄ）シリコンエピ層の上部にゲートポリシリコン層等から形成される積層構造を形成し、積層構造を食刻してゲートパターンを形成する段階と、を含む半導体素子の製造方法。 （もっと読む）

【課題】半導体チップに複数の半導体素子が形成されている半導体装置において、従来の半導体装置と比較して、半導体チップの面積を縮小できる半導体装置を提供する。
【解決手段】半導体チップの表面に平行な面方向において、パワー素子領域ａよりも領域が狭い制御回路素子領域ｂがパワー素子領域ａと完全に重複するように、半導体チップの内部に、絶縁分離されたパワー素子領域ａを有する第１のＳＯＩ層４と、絶縁分離された制御回路素子領域ｂを有する第２のＳＯＩ層７とを、半導体チップの表面に垂直な方向に並んで配置させる。 （もっと読む）

【課題】比較的簡単な回路構成で、高速化及び待機電力の抑制が実現可能なボディ電位制御機能を有する半導体装置を得る。
【解決手段】制御対象論理回路６のＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２のボディ電位を制御する制御回路１において、ＰＭＯＳトランジスタＱ１はソース電極が電源ＶDDに接続され、ドレイン電極であるノードＮ１がＰＭＯＳトランジスタＱ２１のボディ端子に接続され、ゲート電極に反転スタンバイ信号バーＳＴＢを受け、ＮＭＯＳトランジスタＱ２はソース電極が接地され、ドレイン電極であるノードＮ２がＮＭＯＳトランジスタＱ２２のボディ端子に接続され、ゲート電極にスタンバイ信号ＳＴＢを受ける。ノードＮ１，Ｎ２間に、ＭＯＳゲート及びＰＭＯＳゲートに反転スタンバイ信号バーＳＴＢ及びスタンバイ信号ＳＴＢを受けるトランスファゲートＴＦ１が介挿される。 （もっと読む）

【課題】ＳＯＩウェハを用いた半導体装置に適用でき、ＳＯＩ層に形成される半導体素子に悪影響が無く、ＳＯＩウェハの利点が阻害されずに、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置およびその製造方法を提供する。
【解決手段】埋め込み酸化膜１を挟んで、主面側の単結晶シリコンからなるＳＯＩ層２に半導体素子２０が形成され、裏面側の支持基板３にＳＯＩ層２より多くの結晶欠陥を含有するゲッタリング層４が形成されてなる半導体装置１００であって、半導体素子２０の形成領域を取り囲んで、半導体素子２０を周囲から絶縁分離する埋め込みトレンチ３０が、埋め込み酸化膜１を貫通して、ゲッタリング層４に達するように形成されてなる半導体装置１００とする。 （もっと読む）

【課題】高集積化及び高信頼性を実現した半導体集積回路装置を提供する。
【解決手段】第１電圧電源で動作するＣＭＯＳ回路により形成された信号で、上記第１電圧電源よりも高い第２電圧電源に対応した出力信号を形成する出力回路を制御する半導体集積回路装置である。上記ＣＭＯＳ回路のうち、そのラッチアップ状態によって上記出力ＭＯＳＦＥＴを同時にオン状態にさせる可能性を持つ回路部分のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴは、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けて形成する。上記第１回路部分を除く第２回路部分は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが絶縁性分離手段により電気的に分離された同じ半導体領域内に形成する。 （もっと読む）

【課題】 スペースレスＦＥＴ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法を提供する。
【解決手段】 歪み強化がｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成される半導体構造体及びそれを製造する方法を提供する。特に、本発明は、より強い歪み強化及び欠陥削減のための少なくとも１つのスペーサレスＦＥＴを提供する。少なくとも１つのスペーサレスＦＥＴは、ｐＦＥＴ、ｎＦＥＴ又はそれらの組合せとすることができるが、一般に、ｐＦＥＴはｎＦＥＴよりも大きな幅を有するように製造されるので、スペーサレスｐＦＥＴが特に好ましい。少なくとも１つのスペーサレスＦＥＴは、スペーサを有するＦＥＴを含んだ従来技術の構造体よりも、デバイス・チャネルにより接近した応力誘起ライナを設けることを可能にする。スペーサレスＦＥＴは、スペーサレスＦＥＴの下側に侵入しない、対応するシリサイド化ソース／ドレイン拡散コンタクトの抵抗に悪影響を与えることなく達成される。 （もっと読む）

【課題】実用性の向上した半導体構造およびそのような半導体構造の製作方法を提供すること。
【解決手段】半導体構造およびその製作方法は、基板の誘電体表面に配置された第１の結晶方位の第１の表面半導体層を含む。スタック層が、第１の表面半導体層から横方向に離れて誘電体表面に配置される。スタック層は、誘電体表面のより近くに配置された埋め込み半導体層と、埋め込み半導体層の上に、それと接触せずに配置された、第１の結晶方位と異なる第２の結晶方位の第２の表面半導体層とを含む。この半導体構造は、異なる結晶方位の一対の半導体表面領域を提供する。特定の実施形態は、順次の積層、パターン化、選択的な剥離、および選択的なエピタキシャル堆積法を利用して製作されることができる。 （もっと読む）

【課題】 ｐチャネルＳＯＩトランジスタとｎチャネルＳＯＩトランジスタの両方でリーク電流を低減できるようにした半導体回路とその製造方法を提供する。
【解決手段】 ＳＯＩ基板１０に、ｐチャネルＳＯＩトランジスタ２０とｎチャネルＳＯＩトランジスタ４０とを有し、ｐチャネルＳＯＩトランジスタ２０のソース電極２１とＶｄｄ端子１とが接続され、ｎチャネルＳＯＩトランジスタ４０のソース電極４１とＶｓｓ端子５とが接続されているインバータ回路１００であって、ｐチャネルＳＯＩトランジスタ２０のボディ２３直下の高抵抗基板６に設けられたｎ型バックゲート電極２８と、ｎチャネルＳＯＩトランジスタ４０のボディ４３直下の高抵抗基板６に設けられたｐ型バックゲート電極４８と、を有し、ｎ型バックゲート電極２８はＶｄｄ端子１に接続され、ｐ型バックゲート電極４８はＶｓｓ端子５に接続されている。 （もっと読む）

【課題】製造プロセスにおけるプラズマ電流により破壊されることを防止でき、且つダイオードの耐圧が上昇してしまうことを回避した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１０は、支持基板であるシリコン基板１０１ａと、シリコン基板１０１ａ上の酸化膜１０１ｂと、酸化膜１０１ｂ上のシリコン薄膜１０１ｃとを有するＳＯＩ基板１０１を用い、これのシリコン薄膜１０１ｃ上に形成された入力端子ＩＮ（第２上層配線１３４）と、シリコン薄膜１０１ｃ上に形成されたＶｓｓ端子Ｔvss（第１上層配線１３９）と、シリコン薄膜１０１ｃに形成され、入力端子ＩＮとＶｓｓ端子Ｔvssとに接続された半導体素子（例えばインバータ１１）と、シリコン薄膜１０１ｃに形成され、Ｖｓｓ端子Ｔvssから入力端子ＩＮへ順方向に接続された保護ダイオード１２とを有する。 （もっと読む）

【課題】
電源電圧低下保護回路に過熱保護機能を持たせた半導体装置を提供する。
【解決手段】
本発明の半導体装置の保護回路は、電源電圧を抵抗と正のツェナー電圧温度依存性があるツェナーダイオード直列接続体とで分割してコンパレータの一方の入力端に接続し、コンパレータの他方の入力端に、電源電圧を抵抗分割して加えたので、過熱が無い場合の電源電圧の変動の有無をツェナー電圧と抵抗分割電圧を比較して検出し、電源電圧の変動が無い場合の半導体装置の過熱の有無をツェナー電圧の変動で検出する。 （もっと読む）

【課題】ＳＯＩデバイスにおいて、ＳＯＩ層が薄膜化されてもＰＮ接合ダイオードやバイポーラトランジスタにおけるＰＮ接合面積を大きくすることができる半導体装置を得ること。
【解決手段】Ｐ型半導体基板１上に埋込み酸化膜層２と半導体膜３Ｐが順に積層されたＳＯＩ基板上に、ＭＯＳトランジスタ１０ＮとＰＮ接合ダイオード３０が形成される半導体装置であって、ＰＮ接合ダイオード３０は、埋込み酸化膜層２と半導体膜３Ｐを除去して得られる半導体基板１上の領域に成長したエピタキシャル層中に、Ｐ型高濃度拡散層３２ＰとＮ型高濃度拡散層３３Ｎを形成してなる。 （もっと読む）

【課題】２種類の導電型のＦｉｎＦＥＴを最適、且つ高密度にレイアウトすることが困難であった。
【解決手段】ゲート電極１１は、基板１１の特定の結晶面方位に平行又は垂直に配置されている。第１導電型の第１のトランジスタＰＭＯＳは、ゲート電極と直交方向に配置された活性領域を有している。第２導電型の第２のトランジスタＮＭＯＳは、ゲート電極１１に対して斜めに配置された活性領域を有している。 （もっと読む）

【目的】ＳＯＩ構造の半導体基板の半導体島領域内に機能領域を形成した後に、高アスペクト比のトレンチにＬＰ−ＴＥＯＳ酸化膜を充填し、アニール処理を施して誘電体分離構造を形成する場合に、前記半導体島領域の電気特性に悪影響を及ぼさず且つ前記ＬＰ−ＴＥＯＳ膜にクラックを生じさせない半導体装置の製造方法の提供。
【構成】半導体支持基板上に絶縁膜を介して半導体層を備えるＳＯＩ半導体基板の前記半導体層に、複数の半導体機能領域を形成後、それらの領域間に、前記半導体層の表面から前記絶縁膜に達するトレンチを形成し、ＬＰ−ＴＥＯＳ酸化膜を充填した後、８５０℃乃至９５０℃の範囲のポストアニール処理を施す際に、炉入れ、炉出し温度を６５０℃乃至８００℃とし、前記炉入れ、炉出し温度と前記ポストアニール温度との間の昇温、降温速度を３℃／分乃至４℃／分という半導体装置の製造方法とする。 （もっと読む）

【課題】ＣＭＯＳ回路の低電圧化、低消費電力化、高速化または小型化を可能とする。
【解決手段】ウエルによってバックゲートを制御するＦＤ−ＳＯＩを用いた回路（ＩＮＶ）において、ウエルの電圧振幅をゲートの入力電圧振幅よりも大きくし、またはダイナミックにエンハンス形とデプレッション形に変わるＭＯＳＴを使った回路にする。 （もっと読む）

本発明は、ソース領域、ドレイン領域、およびソース領域とドレイン領域の間に配置されたチャネル領域の上に形成されてゲート領域を有する少なくとも１つのインタリーブ・フィンガ（ｉｎｔｅｒｌｅａｖｅｄ ｆｉｎｇｅｒ）を含む、ＥＳＤ保護を可能にするＭＯＳトランジスタ装置を提供する。このトランジスタ装置は、インタリーブ・フィンガのうちの少なくとも１つに形成された少なくとも１つの分離ゲートをさらに含む。この装置は、ソース領域、ドレイン領域、およびゲート領域のうちの少なくとも１つに、ダイオード、ＭＯＳ、抵抗、キャパシタ、インダクタ、短絡などのうちの少なくとも１つによって結合されたバルク接続部をさらに含むことができる。バルク接続部は、分離ゲートによって分離されることが好ましい。
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【課題】 ソース／ドレイン接合における接合リーク電流を抑制しつつ、バックゲートバイアスをトランジスタごとに個別に制御する。
【解決手段】 不純物のイオン注入を半導体基板１１に局所的に行い、ウェル１２ａ、１２ｂを半導体基板１１に形成してから、半導体基板１１の表面に絶縁層１３を形成し、単結晶半導体層２３を介して半導体基板１１上の絶縁層１３上に半導体基板２１を貼り合わせた後、多孔質層２２をエッチング除去することにより、多孔質層２２を境界として半導体基板２１を単結晶半導体層２３から剥離する。
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【課題】 工程数の増大を抑制しつつ、絶縁体上に形成された半導体層の素子分離を安定して行うとともに、寄生トランジスタによる電流リークを抑制する。
【解決手段】 露出面９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、半導体基板１と第２半導体層６との間に空洞部１０を形成し、露出面９を介して第２半導体層６の端部をエッチングすることにより、支持体層８から露出された第２半導体層６の端部を丸めた後、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に埋め込み絶縁層１１を形成し、第２半導体層６の丸められた端部にかかるように配置されたゲート電極１４を第２半導体層６上に形成する。 （もっと読む）

【課題】回路が密集した領域であっても、デカップリング容量値の確保が十分に行える半導体集積回路並びにその設計方法および製造方法を実現する。
【解決手段】スタンダードセルライブラリ内に予め用意されたスタンダードセルＣＩ１に、スタンダードセルの機能を果たす素子（例えばインバータＩ１）以外にも、電源電位配線Ｌ１と接地電位配線Ｌ２に接続されたデカップリングキャパシタＣ２を含ませる。個々のスタンダードセルがデカップリングキャパシタを有しているので、回路が密集した領域であってもデカップリング容量値の確保が十分に行える。 （もっと読む）

【課題】 アナ／デジ混在ＬＳＩにおける基板ノイズをより効果的に低減する。
【解決手段】 半導体基板３１上に順次積層された絶縁層および半導体層を絶縁層３２ａ、３２ｂおよび半導体層３３ａ、３３ｂにそれぞれ分断するとともに、半導体基板３１に溝３４を形成し、溝３４内を埋め込む埋め込み絶縁体３５を半導体層３３ａ、３３ｂ上に成膜した後、埋め込む埋め込み絶縁体３５が露出するまで半導体基板３１を裏面側から薄膜化することにより、第１回路ブロック形成領域Ｒ１１および第２回路ブロック形成領域Ｒ１２ごとに半導体基板３１を分断する。 （もっと読む）

【課題】少なくとも一部がＳＯＩ基板の埋込酸化物層の下に配設されたトレンチ・キャパシタ・アレイを含む構造を提供すること。
【解決手段】各トレンチ・キャパシタは、埋込酸化物層の下に配設された第１のユニタリ半導体領域の少なくとも一部を含む共通のユニタリ埋込キャパシタ・プレートを共有する。この埋込キャパシタ・プレートの上部境界は、基板の主要表面に平行に、トレンチ・キャパシタ・アレイ全体にわたって横方向に延びる面を画定する。ＳＯＩ基板またはバルク基板から開始する特定の実施形態では、トレンチ・アレイおよびコンタクト・ホールは、コンタクト・ホールがトレンチとほぼ同じ深さまで延びるように同時に形成する。好ましくは、コンタクト・ホールの幅は、トレンチの幅よりも実質的に広く、それによって、トレンチの壁に沿って延びるトレンチ・キャパシタを形成するのに用いる処理によって導電コンタクト・ビアを同時に形成することができる。 （もっと読む）