【課題】半導体装置の製造方法として、縦型バイポーラトランジスタの底部に、形状良く低抵抗層を設ける方法を提供する。
【解決手段】２重ＳＯＩ基板を用意する工程と、ディープトレンチを形成する工程と、ディープトレンチを埋め込む工程と、開口部54を設ける工程と、空孔部56を設ける工程と、多結晶シリコン層80を堆積する工程と、バイポーラトランジスタを形成する工程とを有している。開口部を設ける工程では、ドライエッチングを行って、バイポーラトランジスタ被形成領域55の、第２埋め込み酸化膜40を露出させる。空孔部を設ける工程では、ウェットエッチングにより、バイポーラトランジスタ被形成領域内の第２埋め込み酸化膜を除去する。多結晶シリコン層を堆積する工程では、上述の工程で形成された、互いに連通している開口部及び空孔部に多結晶シリコン層を堆積する。 （もっと読む）

【課題】ゲート電極の空乏化を抑制しながら、ゲート電極を形成する際の製造プロセスを簡略化することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、一対のｎ型のソース／ドレイン領域６ａと、チャネル領域５ａ上にゲート絶縁膜７ａを介して形成されたゲート電極８ａと、一対のｐ型のソース／ドレイン領域６ｂと、チャネル領域５ｂ上にゲート絶縁膜７ｂを介して形成されたゲート電極８ｂとを備えている。そして、ゲート電極８ａは、ゲート絶縁膜７ａ上に形成されたＴａＮ層９ａと、ＴａＮ層９ａ上に形成されたポリシリコン層１０ａとを含み、ゲート電極８ｂは、ゲート絶縁膜７ｂ上に形成されたＴａＮ層９ｂと、ＴａＮ層９ｂ上に形成されたポリシリコン層１０ｂとを含み、ＴａＮ層９ａおよび９ｂは、同じ層からなる。 （もっと読む）

【課題】 耐放射線特性の優れた半導体回路を提供することを目的とする。
【解決手段】 一のｐＭＯＳトランジスタ１１に、少なくとも１つの他のｐＭＯＳトランジスタ１２又は少なくとも１つの他のｐＭＯＳトランジスタを備えた並列回路を直列に接続するとともに、ｐＭＯＳトランジスタ１１及び他のｐＭＯＳトランジスタ１２のゲートに共通の信号が入力される第１の回路ブロック１、及び／又は、一のｎＭＯＳトランジスタ２１に、少なくとも１つの他のｎＭＯＳトランジスタ２２又は少なくとも１つの他のｎＭＯＳトランジスタを備えた並列回路を直列に接続するとともに、ｎＭＯＳトランジスタ２１及び他のｎＭＯＳトランジスタ２２のゲートに共通の信号が入力される第２の回路ブロック２を備える半導体回路。 （もっと読む）

【課題】 低抵抗でゲート空乏化が起こらず、高温において安定であるとともに、仕事関数が制御されたゲート電極を有するＣＭＩＳデバイスを提供する。
【解決手段】 素子分離領域を有する半導体基板と、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備するＣＭＩＳデバイスである。前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする。 （もっと読む）

【課題】ＰＭＯＳＦＥＴにおいて、ショートチャネル効果を抑制でき、より短いゲート長での動作を確保できる半導体装置及びその製造方法を提供することである。
【解決手段】半導体基板に形成されたｎウエル領域とｎウェル領域上に形成されたゲート電極と、ゲート電極の両端部のｎウェルの表面層に形成された一対のボロン含有拡散領域と、ボロン含有拡散領域と同等もしくはより深く、かつ、ゲート電極下においてボロン含有拡散領域と同等もしくはより広い、フッ素、窒素、または炭素からなる群から選択される少なくともいずれかの一の拡散抑制元素を拡散した拡散抑制元素拡散領域と、ボロン含有拡散領域より深く、かつ、横方向端部がボロン含有拡散領域の横方向端部よりゲート電極端から離れた位置にあるｐ型の不純物拡散領域とを有する半導体装置である。 （もっと読む）

【課題】 電界集中による不所望な寄生トランジスタの形成を防止するフィン型ＦＥＴ及びその製造方法を提供する。
【解決手段】 フィン型ＦＥＴが、支持基板１１と、前記支持基板上に設けられた埋め込み絶縁膜１２と、前記埋め込み絶縁膜上に設けられた、シリコン層からなる領域に形成されると共に、互いに対向する側面を有するフィン部１６と、少なくとも前記側面の一部を覆うように絶縁膜を介して設けられたゲート電極１９とを含み、前記ゲート電極１９が、前記支持基板１１と前記埋め込み絶縁膜１２との界面２０よりも低い位置から前記側面の一部を覆うように形成されている。 （もっと読む）

【課題】超急峻レトログレード・ウェル電界効果トランジスタ・デバイスの製造方法およびそれによる超薄ボディＦＥＴデバイスを提供すること。
【解決手段】超急峻レトログレード・ウェル電界効果トランジスタ・デバイスの製造方法は、基板に形成されたＳＯＩ層、例えば埋込み酸化物層から始まる。超薄ＳＯＩ層を形成するようにＳＯＩ層を薄くする。ＳＯＩ層をＮグラウンド層領域とＰグラウンド層領域とに分割する分離トレンチを形成する。ＳＯＩ層で形成されたＮおよびＰグラウンド層領域に高濃度レベルのＮ型およびＰ型ドーパントをドープする。ＮおよびＰグラウンド層領域の上に半導体チャネル領域を形成する。ＦＥＴのソースおよびドレイン領域ならびにチャネル領域の上のゲート電極スタックを形成する。随意に、ＳＯＩグラウンド層領域とチャネル領域の間に拡散抑制層を形成する。 （もっと読む）

【課題】電力用トランジスタと制御用半導体素子とを共通の基板上に備え、電力用トランジスタにおける電力損失が従来よりも大幅に低減された半導体装置を提供する。
【解決手段】半導体装置２００は、トランジスタ２と、トランジスタ２のゲート電位を制御する半導体素子１０、１１とを備え、トランジスタ２および半導体素子１０、１１は共通の炭化珪素基板１の上に形成されており、トランジスタ２と半導体素子１０、１１とを電気的に分離する素子分離領域１２をさらに含む。 （もっと読む）

【課題】 超低損失で、小型で、しかも高温環境でも動作可能な炭化珪素半導体インバータ装置を提供する。
【解決手段】 電力用パワーデバイスの第１横型ＭＯＳＦＥＴ１と第２横型ＭＯＳＦＥＴ２とが共通の炭化珪素基板１００上に素子分離領域１８によって電気的に絶縁されて形成され、第１横型ＭＯＳＦＥＴ１のドレイン電極１６と第２横型ＭＯＳＦＥＴ２のソース電極１５とが炭化珪素基板１００上で電気的に接続されており、横型ＭＯＳＦＥＴ１、２の制御回路２１を構成する素子も同一炭化珪素基板１００上に素子分離領域２２によって横型ＭＯＳＦＥＴ１、２とは電気的に絶縁されて形成されている。 （もっと読む）

【課題】 引っ張り応力がかかった半導体層が設けられた基板上に高電圧駆動デバイスを形成できるようにする。
【解決手段】 酸化防止膜４をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層３上に第２単結晶半導体層５を形成し、酸化防止膜４をマスクとして第２単結晶半導体層５の熱処理を行うことにより、第２単結晶半導体層５を熱酸化させるとともに、第２単結晶半導体層５の構成成分を歪み半導体領域Ｒ１の第１単結晶半導体層３内に拡散させ、歪み半導体領域Ｒ１の第１単結晶半導体層３を第３単結晶半導体層３´に変換し、エピタキシャル成長を用いることにより、無歪み半導体領域Ｒ２の第１単結晶半導体層３上および歪み半導体領域Ｒ１の第３単結晶半導体層３´上に第４単結晶半導体層７を形成する。 （もっと読む）

【課題】異なる配向の結晶を有する平坦なハイブリッド配向半導体オン・インシュレータ（ＳＯＩ）基板の形成に、酸素注入（ＳＩＭＯＸ）法による分離を提供することにより、最適の性能をもたらす配向の結晶上にデバイスを製造する方法を提供する。
【解決手段】薄い絶縁層によって第２の結晶配向を有する上部半導体層から分離された、第１の結晶配向を有する下部半導体層を有する基板を選択する工程と、選択された領域の上部半導体層を、第１の結晶配向を有するエピタキシャル成長半導体で置換する工程と、次いでイオン注入およびアニーリング法を用いて、（ｉ）エピタキシャル成長半導体材料内に埋め込み絶縁領域を形成し、（ｉｉ）上部半導体層の下にある絶縁層を厚くする工程と、これにより、異なる結晶配向を有する２つの半導体材料が、実質的に同一厚みを有し両方とも共通の埋め込み絶縁体層上に配置されたハイブリッド配向基板を形成する工程と、を含む。 （もっと読む）

【課題】 半導体層の結晶品質を良好に保ちつつ、互いに異なる膜厚を有する半導体層を絶縁層上に形成する。
【解決手段】 厚膜半導体領域Ｒ２の第１単結晶半導体層１２ａ、１２ｂをエッチング除去するとともに、薄膜半導体領域Ｒ３の第１単結晶半導体層１２ｃ、１２ｄをエッチング除去し、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ａおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｃが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｄおよび支持体１６の熱酸化を行うことにより、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｄ下に絶縁層を形成する。 （もっと読む）

【課題】 導体層の表面の平坦性を向上させることを可能としつつ、絶縁層および半導体層の双方の膜厚がそれぞれ異なるようにする。
【解決手段】 溝Ｍ２を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ａ〜１２ｃに接触させることにより、第１単結晶半導体層１２ａ〜１２ｃをエッチング除去し、第２単結晶半導体層１３ａ、１３ｂが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｃおよび支持体１６の熱酸化を行うことにより、第２単結晶半導体層１３ｃ下に絶縁層１８を形成する。 （もっと読む）

【課題】 ジャンクション領域にシード又は結晶粒境界が形成されないように、キャッピング層をパターニングして結晶化することにより、薄膜トランジスターの素子特性を向上させて均一な値を得ることができる薄膜トランジスター及びその製造方法を提供する。
【解決手段】 本発明による薄膜トランジスターの製造方法は、基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層を結晶化してパターニングして半導体層パターンを形成段階と、前記半導体層パターン上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート電極を形成する段階と、を含み、前記半導体層パターン内にはシード又は結晶粒境界が存在するが、ジャンクション領域にはシード又は結晶粒境界が存在しないことを特徴とする。 （もっと読む）

【課題】同一なチップ内でＮチャネルおよびＰチャネルの両チャネルが高い耐圧特性を有する高耐圧ＭＯＳトランジスタを実現でき得るデバイス構造の製造方法を提供する。
【解決手段】本発明は、Ｎch型Ｌ−ＤＭＯＳ１０１ とＰch型Ｌ−ＤＭＯＳ１０２と論理部１０３ から成る半導体装置であり、Ｎch型Ｌ−ＤＭＯＳ１０１ は、Ｎ型ドリフト領域１２、Ｐウエル１９、Ｐ型高濃度拡散層２０、ソース拡散層２１、ドレイン拡散層２２、ソースコンタクト１４、ドレインコンタクト１６、ソース電極配線１５、ドレイン電極１７、ゲート電極１８の各主要素から成り、ＳＯＩ領域であるＮ型ドリフト領域１２に形成されたこのＮch型Ｌ−ＤＭＯＳ１０１のソース電極１４と、領域１１と、を電気的に導通して同電位になるように構成するデバイス構造である。 （もっと読む）

【課題】更なる微細化を促進できる半導体装置の製造方法を提供すること。
【解決手段】 第１の半導体層１上に、第１半導体層１よりも絶縁化し難い第２半導体層３を形成する工程と、第２半導体層３の上面から第１半導体層１にかけて、第２半導体層３、及び第１半導体層１を露出させる溝７を形成する工程と、溝７から露出する第１半導体層１、及び第２半導体層３を絶縁化し、溝を、絶縁化した第１半導体層９で閉じる工程とを具備する。 （もっと読む）

【課題】 完全空乏型ＭＩＳＦＥＴでは、単結晶ＳＯＩ層が数十ｎｍ程度と薄くなると、不純物濃度によるしきい値電圧Ｖｔｈの制御には原理的に限界があり、相補型ＭＩＳＦＥＴにおいてｐ型とｎ型の双方の所期のＶｔｈを同時に実現することは困難であった。
【解決手段】ＭＩＳＦＥＴのゲート絶縁膜を金属酸化物４と酸窒化膜３の積層とし、ゲート電極５はソース・ドレイン６と同じ導電型の多結晶Ｓｉ半導体膜を用いて形成する。ゲート絶縁膜と半導体膜のゲート電極に発生するフラットバンド電圧のシフトにより、エンハンスメントの所期のＶｔｈが同時に達成される。不純物濃度によりＶｔｈを制御する場合に較べ、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるＶｔｈのばらつきを低減できるため、Ｖｔｈ、電源電圧ともに低く設定することが可能となる。 （もっと読む）

【課題】ＣＭＯＳ回路の集積度を高め、かつＭＯＳトランジスタのゲート幅の変動を抑えることが可能な半導体集積回路を提供する。
【解決手段】ＰＭＯＳ及びＮＭＯＳトランジスタ１個から成るインバータを構成するレイアウトとして、素子領域の中央付近にＮＭＯＳトランジスタ領域８が配置され、その上下に２分割された状態でＰＭＯＳトランジスタ領域１ａ及び１ｂが配置され、それぞれのトランジスタ領域１ａ及び１ｂと領域８にゲート電極３が延在するように配置されている。ＮＭＯＳトランジスタ領域８の位置にマスク合わせずれが生じたとしても、各トランジスタのゲート幅に変化がなく、特性を低下させずに集積度を向上させることができる。 （もっと読む）