半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
【課題】 半導体層の結晶品質を良好に保ちつつ、互いに異なる膜厚を有する半導体層を絶縁層上に形成する。
【解決手段】 厚膜半導体領域Ｒ２の第１単結晶半導体層１２ａ、１２ｂをエッチング除去するとともに、薄膜半導体領域Ｒ３の第１単結晶半導体層１２ｃ、１２ｄをエッチング除去し、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ａおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｃが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｄおよび支持体１６の熱酸化を行うことにより、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｄ下に絶縁層を形成する。
【解決手段】 厚膜半導体領域Ｒ２の第１単結晶半導体層１２ａ、１２ｂをエッチング除去するとともに、薄膜半導体領域Ｒ３の第１単結晶半導体層１２ｃ、１２ｄをエッチング除去し、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ａおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｃが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｄおよび支持体１６の熱酸化を行うことにより、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｄ下に絶縁層を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、高耐圧電界効果トランジスタをＳＯＩ基板上に形成する方法が開示されている。また、特許文献２には、サブミクロン程度に微細化された電界効果トランジスタをＳＯＩ基板上に形成する方法が開示されている。
【０００３】
ここで、用途の異なる半導体素子では、最適なＳＯＩ層の膜厚が異なっている。すなわち、高い電圧負荷がかかる高耐圧電界効果トランジスタでは、ＰＮ接合耐圧を確保するため、ＳＯＩ層を厚膜化する必要があり、ＳＯＩ層の膜厚はμｍオーダーとなる。例えば、１００Ｖ程度のドレイン耐圧を持つ高耐圧電界効果トランジスタでは、ＳＯＩ層の膜厚は数μｍ程度だけ必要となる。
【０００４】
一方、サブミクロン程度に微細化された電界効果トランジスタでは、短チャネル効果によるパンチスルーリークや閾値低下を抑制するため、ＢＯＸ層を薄膜化する必要があり、ＢＯＸ層の膜厚は数百オングストロームオーダーとなる。例えば、実行チャネル長が０．１μｍ以下になると、ＳＯＩ層の膜厚を５０ｎｍ以下に設定する必要がある。
一方、ユピキタス社会の到来に伴って、情報携帯機器の小型化、低消費電力化、多機能化、大容量化を一層促進するために、様々の耐圧を持つデバイスやデジタルとアナログのデバイスを１チップ上に混載することが可能なＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）技術が注目されている。
【０００５】
また、特許文献３には、ＳＯＩ基板上でＳＯＣを実現できるようにするため、半導体基板の主面から異なる深さに絶縁膜を埋め込むことで、用途の異なる半導体素子をその用途に適した厚みを有する活性層内に形成する方法が開示されている。
【特許文献１】特開平７−２２５４１０号公報
【特許文献２】特開２００３−１５８０９１号公報
【特許文献３】特開２００２−２９９５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１、２に開示された方法では、ＢＯＸ層の膜厚はＳＯＩ基板で一定に保たれる。このため、用途の異なる半導体素子をＳＯＩ基板上に形成するには、用途ごとに半導体素子を別々のＳＯＩ基板上に作り分ける必要があり、ＳＯＣを実現する上での障害になるという問題があった。
また、特許文献３に開示された方法では、半導体基板の主面から異なる深さに絶縁膜を埋め込むために、異なるエネルギーで酸素イオンをシリコン基板に注入することが行われる。このため、シリコン基板に物理的損傷が発生し、ＳＯＩ層の結晶性や純度が劣化することから、ＳＯＩ層に半導体素子を形成すると、ＰＮ接合リークなどに起因して特性の劣化を引き起こすという問題があった。
【０００７】
さらに、特許文献３に開示された方法では、ＢＯＸ層と素子分離層との間にマスクずれが発生すると、ＢＯＸ層の欠落や重複が発生する。このため、半導体素子の素子分離間隔が大きくなったり、素子分離領域近傍の素子の特性劣化が発生し、半導体素子の集積度が低下したり、半導体素子の信頼性が劣化したりするという問題があった。
そこで、本発明の目的は、半導体層の結晶品質を良好に保ちつつ、互いに異なる膜厚を有する半導体層を絶縁層上に形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、半導体基材と、前記半導体基材上の少なくとも一部の領域に形成された絶縁層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層とを備えることを特徴とする。
これにより、単結晶半導体層に与える物理的損傷を抑制しつつ、半導体素子の用途に適するように単結晶半導体層の膜厚を設定することができる。このため、それぞれ最適な膜厚を有する単結晶半導体層上に用途の異なる半導体素子を形成することが可能となるとともに、単結晶半導体層の結晶性や純度の劣化を抑制することを可能として、高いモビリティーを確保しつつ、接合リークを低減することができる。
【０００９】
この結果、短チャネル効果を抑制することを可能としつつ、電界効果トランジスタの高速化および微細化を図ることが可能となるとともに、ＰＮ接合耐圧を確保することを可能としつつ、高耐圧電界効果トランジスタを同一のＳＯＩ基板上に形成することが可能となる。このため、システム・オン・チップを同一のＳＯＩ基板上で実現することが可能となり、半導体装置の小型化、低消費電力化、多機能化および大容量化を促進することができる。
【００１０】
また、本発明の一態様に係る半導体基板によれば、半導体基材と、前記半導体基材上の第１領域に形成された第１絶縁層と、前記第１絶縁層上に形成された第１単結晶半導体層と、前記半導体基材上の第２領域に形成され、エッチング時の選択比が異なる半導体層が交互に積層された積層構造と、前記積層構造上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２単結晶半導体層とを備えることを特徴とする。
【００１１】
これにより、半導体層が交互に積層された積層構造上に形成された第２絶縁層上に第２単結晶半導体層を配置することが可能となるとともに、半導体基材上に直接形成された第１絶縁層上に第１単結晶半導体層を配置することが可能となる。このため、半導体基材上において、第１絶縁層と第２絶縁層とが配置される高さを異ならせることが可能となり、第１単結晶半導体層と第２単結晶半導体層との間で平坦化を図ることを可能としつつ、第１単結晶半導体層と第２単結晶半導体層との膜厚を互いに異ならせることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上の一部の領域に形成された絶縁層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された単結晶半導体層と、前記半導体基板と前記単結晶半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上の少なくとも一部の領域に形成された絶縁層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、前記単結晶半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
【００１３】
これにより、半導体素子を用途ごとに別々のＳＯＩ基板上に作り分けることなく、それぞれ最適な膜厚を有する単結晶半導体層上に用途の異なる半導体素子を形成することを可能となり、システム・オン・チップの高性能化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上の一部の領域に形成された絶縁層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、前記半導体基板と、前記膜厚が互いに異なる単結晶半導体層とに形成されたそれぞれ用途の異なる半導体素子とを備えることを特徴とする。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記単結晶半導体層を水平方向に素子分離する素子分離領域をさらに備え、前記膜厚が互いに異なる単結晶半導体層は前記素子分離領域間に自己整合的に配置されていることを特徴とする。
これにより、単結晶半導体層の欠落や重複を防止することを可能としつつ、半導体素子の用途ごとに単結晶半導体層の膜厚を異ならせることが可能となる。このため、互いに用途の異なる半導体素子を同一のＳＯＩ基板上に形成することを可能としつつ、半導体素子の高集積化および高信頼性化を図ることができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記半導体基板には保護回路またはトレンチメモリーセルが配置され、前記膜厚が互いに異なる単結晶半導体層のうち、膜厚の薄い方の単結晶半導体層には、完全空乏型電界効果トランジスタが配置され、膜厚の厚い方の単結晶半導体層には、部分空乏型電界効果トランジスタまたはバイポートランジスタが配置されていることを特徴とする。
【００１６】
これにより、高速・低パワー半導体素子では、実行チャネル長が０．１μｍ以下の時、単結晶半導体層の膜厚を５０ｎｍ以下にすることが可能となり、短チャネル効果が抑制されるとともに、高性能化かつ高信頼性化された微細トランジスタを提供することができる。また、高い電圧負荷がかかるトランジスタでは、単結晶半導体層の膜厚を厚膜化することが可能となり、高い接合耐圧や大電流容量を確保することを可能として、高性能化かつ高信頼性化された高耐圧・大電流トランジスタを提供することができる。
【００１７】
また、本発明の一態様に係る半導体基板の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基材上に形成する工程と、第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層された第２積層構造を前記第１積層構造上の一部の領域に形成する工程と、前記第１半導体層から前記第４半導体層を貫通して前記半導体基材を露出させる第１溝を形成する工程と、前記半導体基材上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程とを備えることを特徴とする。
【００１８】
これにより、第１溝内に形成された支持体を介して、第２および第４半導体層を半導体基材上で支持することが可能となるとともに、第２および第４半導体層からそれぞれ露出する第１および第３半導体層の高さを第１領域と第２領域とで異ならせることを可能としつつ、第２溝および第３溝を介して、第１および第３半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２および第４半導体層を半導体基材上で安定して支持することを可能としつつ、第２および第４半導体層下にそれぞれ配置された第１および第３半導体層を除去することが可能となるとともに、第２および第４半導体層下でそれぞれ除去される第１および第３半導体層の高さを第１領域と第２領域とで異ならせることが可能となる。この結果、第１および第３半導体層を除去した後に熱酸化にて形成される絶縁層の高さを第１領域と第２領域とで異ならせることが可能となり、第１領域と第２領域との間における半導体層の膜厚を互いに異ならせることができる。
【００１９】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２半導体層、前記第４半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層および前記第３半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、第１から第４半導体層および支持体の格子整合をとることを可能としつつ、第２半導体層、第４半導体層および支持体よりも第１半導体層および第３半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２および第４半導体層を第１および第３半導体層上にそれぞれ形成することが可能となるとともに、支持体を第１溝内に安定して形成することが可能となり、第２および第４半導体層の品質を損なうことなく、膜厚が互いに異なる単結晶半導体層を同一の半導体基板に形成することができる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基板上に形成する工程と、第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層された第２積層構造を前記第１積層構造上の一部の領域に形成する工程と、前記第１半導体層から前記第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程と、互いに用途の異なる半導体素子を前記第２および第４半導体層にそれぞれ形成する工程とを備えることを特徴とする。
【００２１】
これにより、第２および第４半導体層の品質を損なうことなく、第２および第４半導体層下に配置された絶縁層の高さを異ならせることが可能となるとともに、膜厚が互いに異なる第２および第４半導体層を素子分離領域間に自己整合的に配置することができる。このため、第２および第４半導体層の欠落や重複を防止することを可能としつつ、半導体素子の用途ごとに第２および第４半導体層の膜厚をそれぞれ異ならせることが可能となるとともに、互いに用途の異なる半導体素子を第２および第４半導体層上にそれぞれ形成することが可能となり、システム・オン・チップの小型化、低消費電力化、多機能化、大容量化および高信頼性化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１〜図２６は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図１および図２において、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂを半導体基板１１上に交互にエピタキシャル成長し積層する。なお、半導体基板１１、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。
【００２３】
ここで、第１単結晶半導体層１２ａ、１２ｂは、半導体基板１１および第２単結晶半導体層１３ａ、１３ｂよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板１１がＳｉの場合、第１単結晶半導体層１２ａ、１２ｂとしてＳｉＧｅ、第２単結晶半導体層１３ａ、１３ｂとしてＳｉを用いることが好ましい。これにより、第１単結晶半導体層１２ａ、１２ｂと第２単結晶半導体層１３ａ、１３ｂとの間の格子整合をとることを可能としつつ、第１単結晶半導体層１２ａ、１２ｂと第２単結晶半導体層１３ａ、１３ｂとの間の選択比を確保することができる。
【００２４】
なお、半導体基板１１には、無ＢＯＸ層領域Ｒ１、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３を設けることができる。そして、無ＢＯＸ層領域Ｒ１には、保護ダイオードまたはバイポートランジスタを形成し、厚膜半導体領域Ｒ２には、部分空乏型電界効果トランジスタを形成し、薄膜半導体領域Ｒ３には、完全空乏型電界効果トランジスタを形成することができる。
【００２５】
そして、ＣＶＤなどの方法により、第２単結晶半導体層１３ｂ上の全面に酸化膜１０を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、酸化膜１０をパターニングすることにより薄膜半導体領域Ｒ３の酸化膜１０を除去し、薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｂを露出させる。
そして、酸化膜１０をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層１２ｃ、第２単結晶半導体層１３ｃおよび第１単結晶半導体層１２ｄを、薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｂ上に選択的に形成する。
【００２６】
次に、図３および図４に示すように、第２単結晶半導体層１３ｂ上の酸化膜１０を除去した後、第２単結晶半導体層１３ｂおよび第１単結晶半導体層１２ｄ上にエピタキシャル成長を行うことにより、第２単結晶半導体層１３ｄを第２単結晶半導体層１３ｂおよび第１単結晶半導体層１２ｄ上に形成する。
なお、第１単結晶半導体層１２ｃ、１２ｄおよび第２単結晶半導体層１３ｃ、１３ｄの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。ここで、第１単結晶半導体層１２ｃ、１２ｄは、第２単結晶半導体層１３ｃ、１３ｄよりもエッチング時の選択比が大きな材質を用いることができる。特に、第２単結晶半導体層１３ｃ、１３ｄがＳｉの場合、第１単結晶半導体層１２ｃ、１２ｄとしてＳｉＧｅを用いることが好ましい。
【００２７】
また、上述した実施形態では、第１単結晶半導体層１２ｃ、第２単結晶半導体層１３ｃおよび第１単結晶半導体層１２ｄを薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｂ上に選択的に形成するために、酸化膜１０をマスクとしたエピタキシャル成長を用いる方法について説明したが、第１単結晶半導体層１２ｃ、第２単結晶半導体層１３ｃおよび第１単結晶半導体層１２ｄを第２単結晶半導体層１３ｂ上の全面に形成し、無ＢＯＸ層領域Ｒ１および厚膜半導体領域Ｒ２の第１単結晶半導体層１２ｃ、第２単結晶半導体層１３ｃおよび第１単結晶半導体層１２ｄを選択的に除去するようにしてもよい。
【００２８】
次に、図５および図６に示すように、第２単結晶半導体層１３ｄの熱酸化により第２単結晶半導体層１３ｄの表面に犠牲酸化膜１４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ａ〜１２ｄおよび第２単結晶半導体層１３ａ〜１３ｄをパターニングすることにより、半導体基板１１を露出させる溝Ｍ１を所定の方向に沿って形成する。
【００２９】
なお、半導体基板１１を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝Ｍ１の配置位置は、無ＢＯＸ層領域Ｒ１、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３を互いに分離させる素子分離領域の一部に対応させることができる。また、無ＢＯＸ層領域Ｒ１、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３を互いに分離させるとともに、無ＢＯＸ層領域Ｒ１内がさらに細かく分断されるように、溝Ｍ１の配置するようにしてもよい。
【００３０】
次に、図７および図８に示すように、第１単結晶半導体層１２ａ〜１２ｄおよび第２単結晶半導体層１３ａ〜１３ｄの側壁に成膜され、第２単結晶半導体層１３ａ〜１３ｄを半導体基板１１上で支持する支持体１６を溝Ｍ１内に形成する。なお、第１単結晶半導体層１２ａ〜１２ｄおよび第２単結晶半導体層１３ａ〜１３ｄの側壁に成膜された支持体１６を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、第１単結晶半導体層１２ａ〜１２ｄおよび第２単結晶半導体層１３ａ〜１３ｄの側壁ならびに半導体基板１１の表面に支持体１６を選択的に形成することができる。なお、支持体１６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板１１および第２単結晶半導体層１３ａ〜１３ｄがＳｉ、第１単結晶半導体層１２ａ〜１２ｄがＳｉＧｅの場合、支持体１６の材質としてＳｉを用いることが好ましい。
【００３１】
これにより、支持体１６と第１単結晶半導体層１２ａ〜１２ｄとの間の格子整合をとることを可能としつつ、支持体１６と第１単結晶半導体層１２ａ〜１２ｄとの間の選択比を確保することができる。また、支持体１６の材質として、Ｓｉなどの半導体を用いることにより、第１単結晶半導体層１２ａ〜１２ｄが除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体１６の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００３２】
次に、図９および図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂ、１３ｄをパターニングすることにより、半導体基板１１を露出させる溝Ｍ２を溝Ｍ１と直交する方向に沿って厚膜半導体領域Ｒ２に形成する。なお、半導体基板１１を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝Ｍ２の配置位置は、単結晶半導体層１３ｄの素子分離領域に対応させることができる。
【００３３】
次に、図１１および図１２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ｃ、１２ｄおよび第２単結晶半導体層１３ｃ、１３ｄをパターニングすることにより、第２単結晶半導体層１３ｂを露出させる溝Ｍ３を溝Ｍ１と直交する方向に沿って薄膜半導体領域Ｒ３に形成する。なお、第２単結晶半導体層１３ｂを露出させる場合、第２単結晶半導体層１３ｂの表面でエッチングを止めるようにしてもよいし、第２単結晶半導体層１３ｂをオーバーエッチングして第２単結晶半導体層１３ｂに凹部を形成するようにしてもよい。また、溝Ｍ３の配置位置は、単結晶半導体層１３ｄの素子分離領域に対応させることができる。
【００３４】
また、第２単結晶半導体層１３ｂの表面を露出させる代わりに、第１単結晶半導体層１２ｃの表面でエッチングを止めるようにしてもよいし、第１単結晶半導体層１２ｃをオーバーエッチングして第１単結晶半導体層１２ｃの途中までエッチングするようにしてもよい。ここで、第１単結晶半導体層１２ｃのエッチングを途中で止めることにより、溝Ｍ３内の第２単結晶半導体層１３ｂの表面が露出されることを防止することができる。このため、第１単結晶半導体層１２ｃ、１２ｄをエッチング除去する際に、溝Ｍ３内の第２単結晶半導体層１３ｂがエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝Ｍ３内の第２単結晶半導体層１３ｂのオーバーエッチングを抑制することができる。
【００３５】
次に、図１３および図１４に示すように、溝Ｍ２を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ａ、１２ｂに接触させるとともに、溝Ｍ３を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ｃ、１２ｄに接触させることにより、厚膜半導体領域Ｒ２の第１単結晶半導体層１２ａ、１２ｂをエッチング除去するとともに、薄膜半導体領域Ｒ３の第１単結晶半導体層１２ｃ、１２ｄをエッチング除去する。そして、厚膜半導体領域Ｒ２では、半導体基板１１と第２単結晶半導体層１３ａとの間ならびに第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成するとともに、薄膜半導体領域Ｒ３では、第２単結晶半導体層１３ｂ〜１３ｄの間に空洞部１７を形成する。
【００３６】
ここで、溝Ｍ１内に支持体１６を設けることにより、第１単結晶半導体層１２ａ〜１２ｄが除去された場合においても、第２単結晶半導体層１３ａ〜１３ｄを半導体基板１１上で支持することが可能となるとともに、溝Ｍ１とは別に溝Ｍ２、Ｍ３を設けることにより、第２単結晶半導体層１３ａ〜１３ｄ下にそれぞれ配置された第１単結晶半導体層１２ａ〜１２ｄにエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２単結晶半導体層１３ａ〜１３ｄの結晶品質を損なうことなく、半導体基板１１と第２単結晶半導体層１３ａとの間ならびに第２単結晶半導体層１３ａ〜１３ｄの間に空洞部１７を形成することができる。
【００３７】
また、薄膜半導体領域Ｒ３では、第１単結晶半導体層１２ｂ上に第２単結晶半導体層１３ｂが残るように溝Ｍ３の深さを設定することにより、薄膜半導体領域Ｒ３の第１単結晶半導体層１２ａ、１２ｂを残したまま、厚膜半導体領域Ｒ２の第１単結晶半導体層１２ａ、１２ｂを除去することができる。このため、厚膜半導体領域Ｒ２では、第１単結晶半導体層１２ａ、１２ｂ間の第２単結晶半導体層１３ａを熱酸化することが可能となるとともに、薄膜半導体領域Ｒ３では、第１単結晶半導体層１２ａ、１２ｂ間の第２単結晶半導体層１３ａが熱酸化されることを防止しつつ、第２単結晶半導体層１３ａよりも上層に配置された第２単結晶半導体層１３ｃを熱酸化することが可能となる。この結果、第２単結晶半導体層１３ａ〜１３ｄの熱酸化にて形成される絶縁層１８の高さを厚膜半導体領域Ｒ２と薄膜半導体領域Ｒ３とで異ならせることが可能となり、厚膜半導体領域Ｒ２と薄膜半導体領域Ｒ３とで第２単結晶半導体層の膜厚を異ならせることができる。
【００３８】
なお、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｄおよび支持体１６がＳｉ、第１単結晶半導体層１２ａ〜１２ｄがＳｉＧｅの場合、第１単結晶半導体層１２ａ〜１２ｂのエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０００〜１００００程度を得ることができ、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｄおよび支持体１６のオーバーエッチングを抑制しつつ、第１単結晶半導体層１２ａ〜１２ｄを除去することが可能となる。
【００３９】
次に、図１５および図１６に示すように、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ａおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｃが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｄおよび支持体１６の熱酸化を行うことにより、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂ下および薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｄ下に絶縁層１８を形成する。ここで、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ａを消失させることにより、厚膜半導体領域Ｒ２では、第２単結晶半導体層１３ｂと半導体基板１１との間を絶縁層１８で埋め尽くすことが可能となる。また、薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｃを消失させることにより、薄膜半導体領域Ｒ３では、第２単結晶半導体層１３ｂ、１３ｄ間を絶縁層１８で埋め尽くすことが可能となる。
【００４０】
このため、第２単結晶半導体層１３ｂ、１３ｄの結晶品質を維持しつつ、厚膜半導体領域Ｒ２と薄膜半導体領域Ｒ３とで絶縁層１８が配置される高さを異ならせることができ、厚膜半導体領域Ｒ２では、第２単結晶半導体層１３ｂ、１３ｄを絶縁層１８上に配置することが可能となるとともに、薄膜半導体領域Ｒ３では、第２単結晶半導体層１３ｄを絶縁層１８上に配置することが可能となる。この結果、半導体素子の用途に適するように第２単結晶半導体層の膜厚を設定することを可能としつつ、互いに用途の異なる半導体素子を同一の半導体基板１１上に形成することができる。
【００４１】
また、エピタキシャル成長時の第２単結晶半導体層１３ａ〜１３ｄの膜厚および第２単結晶半導体層１３ａ〜１３ｄの熱酸化時に形成された絶縁層１８の膜厚によって、素子分離後の第２単結晶半導体層１３ｂ、１３ｄの膜厚を規定することができる。このため、第２単結晶半導体層１３ｂ、１３ｄの膜厚を精度よく制御することができ、第２単結晶半導体層１３ｂ、１３ｄの膜厚のバラツキを低減させることを可能としつつ、厚膜半導体領域Ｒ２と薄膜半導体領域Ｒ３とで絶縁層１８が配置される高さを異ならせることができる。また、第２単結晶半導体層１３ｄ上に酸化防止膜１５を設けることで、第２単結晶半導体層１３ｄの表面が熱酸化されることを防止しつつ、第２単結晶半導体層１３ｂまたは第２単結晶半導体層１３ｄ下に絶縁層１８を形成することが可能となる。
【００４２】
また、空洞部１７が埋め込まれるようにして絶縁層１８を形成することにより、第２単結晶半導体層１３ｂ、１３ｄを素子分離領域間に自己整合的に配置することが可能となる。このため、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３において、第２単結晶半導体層１３ｂ、１３ｄが欠落したり重複したりすることを防止しつつ、半導体素子の用途ごとに第２単結晶半導体層の膜厚を異ならせることが可能となり、半導体素子の高集積化および高信頼性化を図ることができる。
【００４３】
ここで、第１単結晶半導体層１２ａ〜１２ｂの膜厚を同一にして、第２単結晶半導体層１３ａの膜厚を第１単結晶半導体層１２ａ〜１２ｂの膜厚の７０％程度に設定することにより、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を、第１単結晶半導体層１２ａ、第２単結晶半導体層１３ａおよび第１単結晶半導体層１２ｂの全体の膜厚とほぼ等しくすることができる。このため、絶縁層１８にかかるストレスを抑制しつつ、厚膜半導体領域Ｒ２の空洞部１７を絶縁層１８で完全に塞ぐことが可能となり、熱抵抗の増大を抑制しつつ、絶縁層１８上の第２単結晶半導体層１３ｃの結晶性の劣化を抑制することが可能となる。また、第２単結晶半導体層１３ａの膜厚を第１単結晶半導体層１２ａ〜１２ｂの膜厚の７０％未満に設定すれば、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂ下は絶縁層１８と空洞で形成され、熱伝導的には抵抗が大きくなるものの、絶縁層１８上の第２単結晶半導体層１３ｃの結晶性の劣化を抑制することが可能となる。
【００４４】
一方、第２単結晶半導体層１３ａの膜厚を第１単結晶半導体層１２ｃの膜厚の７０％をおおきく超える値に設定すれば、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を、第１単結晶半導体層１２ａ、第２単結晶半導体層１３ａおよび第１単結晶半導体層１２ｂの全体の膜厚よりも大きくすることができる。このため、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂ、１３ｄを持ち上げることが可能となり、厚膜半導体領域Ｒ２と薄膜半導体領域Ｒ３との間の平坦性を向上させることができる。
【００４５】
なお、絶縁層１８を形成した後、高温アニールを行う。これにより、絶縁層１８をリフローさせることが可能となり、絶縁層１８のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図１７および図１８に示すように、ＣＶＤなどの方法により、絶縁層１８が側壁に形成された溝Ｍ１〜Ｍ３内が埋め込まれるようにして、酸化防止膜１５上に絶縁層１９を堆積する。なお、絶縁層１９としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００４６】
次に、図１９および図２０に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層１９を平坦化することにより、酸化防止膜１５の表面を露出させるとともに、絶縁層１９を溝Ｍ１〜Ｍ３内に埋め込む。
次に、図２１〜図２４に示すように、第２単結晶半導体層１３ｄ上の酸化防止膜１５および犠牲酸化膜１４を除去することにより、第２単結晶半導体層１３ｄの表面を露出させる。
【００４７】
次に、図２５および図２６に示すように、無ＢＯＸ層領域Ｒ１において、第２単結晶半導体層１３ｄにイオン注入を選択的に行うことにより不純物拡散層２２ｃを形成し、無ＢＯＸ層領域Ｒ１に保護ダイオードを形成する。
また、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３において、第２単結晶半導体層１３ｄの表面の熱酸化を行い、薄膜半導体領域Ｒ３において、第２単結晶半導体層１３ｄの前記熱酸化膜を選択的に除去後、再び、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３において、第２単結晶半導体層１３ｄの表面の熱酸化を行うことにより、第２単結晶半導体層１３ｄ上に厚いゲート絶縁膜２０ａ、薄いゲート絶縁膜２０ｂをそれぞれ形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、多結晶シリコン膜のパターニングを行うことにより、第２単結晶半導体層１３ｄ上にゲート電極２１ａ、２１ｂを形成する。そして、ゲート電極２１ａ、２１ｂをマスクとして、不純物のイオン注入を第２単結晶半導体層１３ｄに行うことにより、ゲート電極２１ａ、２１ｂの側方にそれぞれ配置されたソース／ドレイン層２２ａ、２２ｂを第２単結晶半導体層１３ｄに形成する。不純物のイオン注入において、薄膜半導体領域Ｒ３の半導体膜厚より深い位置にも入り込む加速エネルギーを設定すれば、一回の注入により不純物総量が多くと深い接合深さを持つソース／ドレイン２２ａと浅い接合深さを持つソース／ドレイン２２ｂを同時に形成できる。
【００４８】
これにより、薄膜半導体領域Ｒ３では、高速・低パワー半導体素子の実行チャネル長が０．１μｍ以下の時、第２単結晶半導体層１３ｄの膜厚を５０ｎｍ以下にすることが可能となり、短チャネル効果が抑制された完全空乏型ＳＯＩトランジスタを形成することができる。
また、厚膜半導体領域Ｒ２では、第２単結晶半導体層１３ｄと絶縁層１８との間に第２単結晶半導体層１３ｂを設けることが可能となり、第２単結晶半導体層の膜厚を増加させることができる。このため、高い接合耐圧や大電流容量を確保することを可能としつつ、部分空乏型ＳＯＩトランジスタを形成することができる。
【００４９】
さらに、無ＢＯＸ層領域Ｒ１では、ＢＯＸ層を省略することができ、半導体素子の性能および信頼性を維持することを可能としつつ、大きな電流が流れる半導体素子を形成することができる。なお、無ＢＯＸ層領域Ｒ１には、保護ダイオードの他、バイポーラトランジスタ、トレンチメモリーセル等を形成することが好ましい。
【図面の簡単な説明】
【００５０】
【図１】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図４】一実施形態に係る半導体装置の製造方法を示す断面図。
【図５】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図６】一実施形態に係る半導体装置の製造方法を示す断面図。
【図７】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図８】一実施形態に係る半導体装置の製造方法を示す断面図。
【図９】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１０】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１１】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１３】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１４】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１５】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１６】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１７】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１８】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１９】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２０】一実施形態に係る半導体装置の製造方法を示す断面図。
【図２１】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図２３】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２４】一実施形態に係る半導体装置の製造方法を示す断面図。
【図２５】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２６】一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００５１】
Ｒ１ 無ＢＯＸ層領域、Ｒ２ 厚膜半導体領域、Ｒ３ 薄膜半導体領域、１０ 酸化膜、１１ 半導体基板、１２ａ〜１２ｄ 第１単結晶半導体層、１３ａ〜１３ｄ 第２単結晶半導体層、１４ 犠牲酸化膜、１５ 酸化防止膜、Ｍ１、Ｍ２、Ｍ３ 素子分離用溝、１６ 支持体、１７ 空洞部、１８ 酸化膜、１９ 埋め込み絶縁層、２０ａ、２０ｂ ゲート絶縁膜、２１ａ、２１ｂ ゲート電極、２２ａ、２２ｂ ソース／ドレイン層、２２ｃ 不純物拡散層
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、高耐圧電界効果トランジスタをＳＯＩ基板上に形成する方法が開示されている。また、特許文献２には、サブミクロン程度に微細化された電界効果トランジスタをＳＯＩ基板上に形成する方法が開示されている。
【０００３】
ここで、用途の異なる半導体素子では、最適なＳＯＩ層の膜厚が異なっている。すなわち、高い電圧負荷がかかる高耐圧電界効果トランジスタでは、ＰＮ接合耐圧を確保するため、ＳＯＩ層を厚膜化する必要があり、ＳＯＩ層の膜厚はμｍオーダーとなる。例えば、１００Ｖ程度のドレイン耐圧を持つ高耐圧電界効果トランジスタでは、ＳＯＩ層の膜厚は数μｍ程度だけ必要となる。
【０００４】
一方、サブミクロン程度に微細化された電界効果トランジスタでは、短チャネル効果によるパンチスルーリークや閾値低下を抑制するため、ＢＯＸ層を薄膜化する必要があり、ＢＯＸ層の膜厚は数百オングストロームオーダーとなる。例えば、実行チャネル長が０．１μｍ以下になると、ＳＯＩ層の膜厚を５０ｎｍ以下に設定する必要がある。
一方、ユピキタス社会の到来に伴って、情報携帯機器の小型化、低消費電力化、多機能化、大容量化を一層促進するために、様々の耐圧を持つデバイスやデジタルとアナログのデバイスを１チップ上に混載することが可能なＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）技術が注目されている。
【０００５】
また、特許文献３には、ＳＯＩ基板上でＳＯＣを実現できるようにするため、半導体基板の主面から異なる深さに絶縁膜を埋め込むことで、用途の異なる半導体素子をその用途に適した厚みを有する活性層内に形成する方法が開示されている。
【特許文献１】特開平７−２２５４１０号公報
【特許文献２】特開２００３−１５８０９１号公報
【特許文献３】特開２００２−２９９５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１、２に開示された方法では、ＢＯＸ層の膜厚はＳＯＩ基板で一定に保たれる。このため、用途の異なる半導体素子をＳＯＩ基板上に形成するには、用途ごとに半導体素子を別々のＳＯＩ基板上に作り分ける必要があり、ＳＯＣを実現する上での障害になるという問題があった。
また、特許文献３に開示された方法では、半導体基板の主面から異なる深さに絶縁膜を埋め込むために、異なるエネルギーで酸素イオンをシリコン基板に注入することが行われる。このため、シリコン基板に物理的損傷が発生し、ＳＯＩ層の結晶性や純度が劣化することから、ＳＯＩ層に半導体素子を形成すると、ＰＮ接合リークなどに起因して特性の劣化を引き起こすという問題があった。
【０００７】
さらに、特許文献３に開示された方法では、ＢＯＸ層と素子分離層との間にマスクずれが発生すると、ＢＯＸ層の欠落や重複が発生する。このため、半導体素子の素子分離間隔が大きくなったり、素子分離領域近傍の素子の特性劣化が発生し、半導体素子の集積度が低下したり、半導体素子の信頼性が劣化したりするという問題があった。
そこで、本発明の目的は、半導体層の結晶品質を良好に保ちつつ、互いに異なる膜厚を有する半導体層を絶縁層上に形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、半導体基材と、前記半導体基材上の少なくとも一部の領域に形成された絶縁層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層とを備えることを特徴とする。
これにより、単結晶半導体層に与える物理的損傷を抑制しつつ、半導体素子の用途に適するように単結晶半導体層の膜厚を設定することができる。このため、それぞれ最適な膜厚を有する単結晶半導体層上に用途の異なる半導体素子を形成することが可能となるとともに、単結晶半導体層の結晶性や純度の劣化を抑制することを可能として、高いモビリティーを確保しつつ、接合リークを低減することができる。
【０００９】
この結果、短チャネル効果を抑制することを可能としつつ、電界効果トランジスタの高速化および微細化を図ることが可能となるとともに、ＰＮ接合耐圧を確保することを可能としつつ、高耐圧電界効果トランジスタを同一のＳＯＩ基板上に形成することが可能となる。このため、システム・オン・チップを同一のＳＯＩ基板上で実現することが可能となり、半導体装置の小型化、低消費電力化、多機能化および大容量化を促進することができる。
【００１０】
また、本発明の一態様に係る半導体基板によれば、半導体基材と、前記半導体基材上の第１領域に形成された第１絶縁層と、前記第１絶縁層上に形成された第１単結晶半導体層と、前記半導体基材上の第２領域に形成され、エッチング時の選択比が異なる半導体層が交互に積層された積層構造と、前記積層構造上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２単結晶半導体層とを備えることを特徴とする。
【００１１】
これにより、半導体層が交互に積層された積層構造上に形成された第２絶縁層上に第２単結晶半導体層を配置することが可能となるとともに、半導体基材上に直接形成された第１絶縁層上に第１単結晶半導体層を配置することが可能となる。このため、半導体基材上において、第１絶縁層と第２絶縁層とが配置される高さを異ならせることが可能となり、第１単結晶半導体層と第２単結晶半導体層との間で平坦化を図ることを可能としつつ、第１単結晶半導体層と第２単結晶半導体層との膜厚を互いに異ならせることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上の一部の領域に形成された絶縁層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された単結晶半導体層と、前記半導体基板と前記単結晶半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上の少なくとも一部の領域に形成された絶縁層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、前記単結晶半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
【００１３】
これにより、半導体素子を用途ごとに別々のＳＯＩ基板上に作り分けることなく、それぞれ最適な膜厚を有する単結晶半導体層上に用途の異なる半導体素子を形成することを可能となり、システム・オン・チップの高性能化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上の一部の領域に形成された絶縁層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、前記半導体基板と、前記膜厚が互いに異なる単結晶半導体層とに形成されたそれぞれ用途の異なる半導体素子とを備えることを特徴とする。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記単結晶半導体層を水平方向に素子分離する素子分離領域をさらに備え、前記膜厚が互いに異なる単結晶半導体層は前記素子分離領域間に自己整合的に配置されていることを特徴とする。
これにより、単結晶半導体層の欠落や重複を防止することを可能としつつ、半導体素子の用途ごとに単結晶半導体層の膜厚を異ならせることが可能となる。このため、互いに用途の異なる半導体素子を同一のＳＯＩ基板上に形成することを可能としつつ、半導体素子の高集積化および高信頼性化を図ることができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記半導体基板には保護回路またはトレンチメモリーセルが配置され、前記膜厚が互いに異なる単結晶半導体層のうち、膜厚の薄い方の単結晶半導体層には、完全空乏型電界効果トランジスタが配置され、膜厚の厚い方の単結晶半導体層には、部分空乏型電界効果トランジスタまたはバイポートランジスタが配置されていることを特徴とする。
【００１６】
これにより、高速・低パワー半導体素子では、実行チャネル長が０．１μｍ以下の時、単結晶半導体層の膜厚を５０ｎｍ以下にすることが可能となり、短チャネル効果が抑制されるとともに、高性能化かつ高信頼性化された微細トランジスタを提供することができる。また、高い電圧負荷がかかるトランジスタでは、単結晶半導体層の膜厚を厚膜化することが可能となり、高い接合耐圧や大電流容量を確保することを可能として、高性能化かつ高信頼性化された高耐圧・大電流トランジスタを提供することができる。
【００１７】
また、本発明の一態様に係る半導体基板の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基材上に形成する工程と、第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層された第２積層構造を前記第１積層構造上の一部の領域に形成する工程と、前記第１半導体層から前記第４半導体層を貫通して前記半導体基材を露出させる第１溝を形成する工程と、前記半導体基材上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程とを備えることを特徴とする。
【００１８】
これにより、第１溝内に形成された支持体を介して、第２および第４半導体層を半導体基材上で支持することが可能となるとともに、第２および第４半導体層からそれぞれ露出する第１および第３半導体層の高さを第１領域と第２領域とで異ならせることを可能としつつ、第２溝および第３溝を介して、第１および第３半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２および第４半導体層を半導体基材上で安定して支持することを可能としつつ、第２および第４半導体層下にそれぞれ配置された第１および第３半導体層を除去することが可能となるとともに、第２および第４半導体層下でそれぞれ除去される第１および第３半導体層の高さを第１領域と第２領域とで異ならせることが可能となる。この結果、第１および第３半導体層を除去した後に熱酸化にて形成される絶縁層の高さを第１領域と第２領域とで異ならせることが可能となり、第１領域と第２領域との間における半導体層の膜厚を互いに異ならせることができる。
【００１９】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２半導体層、前記第４半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層および前記第３半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、第１から第４半導体層および支持体の格子整合をとることを可能としつつ、第２半導体層、第４半導体層および支持体よりも第１半導体層および第３半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２および第４半導体層を第１および第３半導体層上にそれぞれ形成することが可能となるとともに、支持体を第１溝内に安定して形成することが可能となり、第２および第４半導体層の品質を損なうことなく、膜厚が互いに異なる単結晶半導体層を同一の半導体基板に形成することができる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基板上に形成する工程と、第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層された第２積層構造を前記第１積層構造上の一部の領域に形成する工程と、前記第１半導体層から前記第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程と、互いに用途の異なる半導体素子を前記第２および第４半導体層にそれぞれ形成する工程とを備えることを特徴とする。
【００２１】
これにより、第２および第４半導体層の品質を損なうことなく、第２および第４半導体層下に配置された絶縁層の高さを異ならせることが可能となるとともに、膜厚が互いに異なる第２および第４半導体層を素子分離領域間に自己整合的に配置することができる。このため、第２および第４半導体層の欠落や重複を防止することを可能としつつ、半導体素子の用途ごとに第２および第４半導体層の膜厚をそれぞれ異ならせることが可能となるとともに、互いに用途の異なる半導体素子を第２および第４半導体層上にそれぞれ形成することが可能となり、システム・オン・チップの小型化、低消費電力化、多機能化、大容量化および高信頼性化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１〜図２６は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図１および図２において、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂを半導体基板１１上に交互にエピタキシャル成長し積層する。なお、半導体基板１１、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。
【００２３】
ここで、第１単結晶半導体層１２ａ、１２ｂは、半導体基板１１および第２単結晶半導体層１３ａ、１３ｂよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板１１がＳｉの場合、第１単結晶半導体層１２ａ、１２ｂとしてＳｉＧｅ、第２単結晶半導体層１３ａ、１３ｂとしてＳｉを用いることが好ましい。これにより、第１単結晶半導体層１２ａ、１２ｂと第２単結晶半導体層１３ａ、１３ｂとの間の格子整合をとることを可能としつつ、第１単結晶半導体層１２ａ、１２ｂと第２単結晶半導体層１３ａ、１３ｂとの間の選択比を確保することができる。
【００２４】
なお、半導体基板１１には、無ＢＯＸ層領域Ｒ１、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３を設けることができる。そして、無ＢＯＸ層領域Ｒ１には、保護ダイオードまたはバイポートランジスタを形成し、厚膜半導体領域Ｒ２には、部分空乏型電界効果トランジスタを形成し、薄膜半導体領域Ｒ３には、完全空乏型電界効果トランジスタを形成することができる。
【００２５】
そして、ＣＶＤなどの方法により、第２単結晶半導体層１３ｂ上の全面に酸化膜１０を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、酸化膜１０をパターニングすることにより薄膜半導体領域Ｒ３の酸化膜１０を除去し、薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｂを露出させる。
そして、酸化膜１０をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層１２ｃ、第２単結晶半導体層１３ｃおよび第１単結晶半導体層１２ｄを、薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｂ上に選択的に形成する。
【００２６】
次に、図３および図４に示すように、第２単結晶半導体層１３ｂ上の酸化膜１０を除去した後、第２単結晶半導体層１３ｂおよび第１単結晶半導体層１２ｄ上にエピタキシャル成長を行うことにより、第２単結晶半導体層１３ｄを第２単結晶半導体層１３ｂおよび第１単結晶半導体層１２ｄ上に形成する。
なお、第１単結晶半導体層１２ｃ、１２ｄおよび第２単結晶半導体層１３ｃ、１３ｄの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。ここで、第１単結晶半導体層１２ｃ、１２ｄは、第２単結晶半導体層１３ｃ、１３ｄよりもエッチング時の選択比が大きな材質を用いることができる。特に、第２単結晶半導体層１３ｃ、１３ｄがＳｉの場合、第１単結晶半導体層１２ｃ、１２ｄとしてＳｉＧｅを用いることが好ましい。
【００２７】
また、上述した実施形態では、第１単結晶半導体層１２ｃ、第２単結晶半導体層１３ｃおよび第１単結晶半導体層１２ｄを薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｂ上に選択的に形成するために、酸化膜１０をマスクとしたエピタキシャル成長を用いる方法について説明したが、第１単結晶半導体層１２ｃ、第２単結晶半導体層１３ｃおよび第１単結晶半導体層１２ｄを第２単結晶半導体層１３ｂ上の全面に形成し、無ＢＯＸ層領域Ｒ１および厚膜半導体領域Ｒ２の第１単結晶半導体層１２ｃ、第２単結晶半導体層１３ｃおよび第１単結晶半導体層１２ｄを選択的に除去するようにしてもよい。
【００２８】
次に、図５および図６に示すように、第２単結晶半導体層１３ｄの熱酸化により第２単結晶半導体層１３ｄの表面に犠牲酸化膜１４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ａ〜１２ｄおよび第２単結晶半導体層１３ａ〜１３ｄをパターニングすることにより、半導体基板１１を露出させる溝Ｍ１を所定の方向に沿って形成する。
【００２９】
なお、半導体基板１１を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝Ｍ１の配置位置は、無ＢＯＸ層領域Ｒ１、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３を互いに分離させる素子分離領域の一部に対応させることができる。また、無ＢＯＸ層領域Ｒ１、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３を互いに分離させるとともに、無ＢＯＸ層領域Ｒ１内がさらに細かく分断されるように、溝Ｍ１の配置するようにしてもよい。
【００３０】
次に、図７および図８に示すように、第１単結晶半導体層１２ａ〜１２ｄおよび第２単結晶半導体層１３ａ〜１３ｄの側壁に成膜され、第２単結晶半導体層１３ａ〜１３ｄを半導体基板１１上で支持する支持体１６を溝Ｍ１内に形成する。なお、第１単結晶半導体層１２ａ〜１２ｄおよび第２単結晶半導体層１３ａ〜１３ｄの側壁に成膜された支持体１６を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、第１単結晶半導体層１２ａ〜１２ｄおよび第２単結晶半導体層１３ａ〜１３ｄの側壁ならびに半導体基板１１の表面に支持体１６を選択的に形成することができる。なお、支持体１６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板１１および第２単結晶半導体層１３ａ〜１３ｄがＳｉ、第１単結晶半導体層１２ａ〜１２ｄがＳｉＧｅの場合、支持体１６の材質としてＳｉを用いることが好ましい。
【００３１】
これにより、支持体１６と第１単結晶半導体層１２ａ〜１２ｄとの間の格子整合をとることを可能としつつ、支持体１６と第１単結晶半導体層１２ａ〜１２ｄとの間の選択比を確保することができる。また、支持体１６の材質として、Ｓｉなどの半導体を用いることにより、第１単結晶半導体層１２ａ〜１２ｄが除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体１６の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００３２】
次に、図９および図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ａ、１２ｂおよび第２単結晶半導体層１３ａ、１３ｂ、１３ｄをパターニングすることにより、半導体基板１１を露出させる溝Ｍ２を溝Ｍ１と直交する方向に沿って厚膜半導体領域Ｒ２に形成する。なお、半導体基板１１を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝Ｍ２の配置位置は、単結晶半導体層１３ｄの素子分離領域に対応させることができる。
【００３３】
次に、図１１および図１２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ｃ、１２ｄおよび第２単結晶半導体層１３ｃ、１３ｄをパターニングすることにより、第２単結晶半導体層１３ｂを露出させる溝Ｍ３を溝Ｍ１と直交する方向に沿って薄膜半導体領域Ｒ３に形成する。なお、第２単結晶半導体層１３ｂを露出させる場合、第２単結晶半導体層１３ｂの表面でエッチングを止めるようにしてもよいし、第２単結晶半導体層１３ｂをオーバーエッチングして第２単結晶半導体層１３ｂに凹部を形成するようにしてもよい。また、溝Ｍ３の配置位置は、単結晶半導体層１３ｄの素子分離領域に対応させることができる。
【００３４】
また、第２単結晶半導体層１３ｂの表面を露出させる代わりに、第１単結晶半導体層１２ｃの表面でエッチングを止めるようにしてもよいし、第１単結晶半導体層１２ｃをオーバーエッチングして第１単結晶半導体層１２ｃの途中までエッチングするようにしてもよい。ここで、第１単結晶半導体層１２ｃのエッチングを途中で止めることにより、溝Ｍ３内の第２単結晶半導体層１３ｂの表面が露出されることを防止することができる。このため、第１単結晶半導体層１２ｃ、１２ｄをエッチング除去する際に、溝Ｍ３内の第２単結晶半導体層１３ｂがエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝Ｍ３内の第２単結晶半導体層１３ｂのオーバーエッチングを抑制することができる。
【００３５】
次に、図１３および図１４に示すように、溝Ｍ２を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ａ、１２ｂに接触させるとともに、溝Ｍ３を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ｃ、１２ｄに接触させることにより、厚膜半導体領域Ｒ２の第１単結晶半導体層１２ａ、１２ｂをエッチング除去するとともに、薄膜半導体領域Ｒ３の第１単結晶半導体層１２ｃ、１２ｄをエッチング除去する。そして、厚膜半導体領域Ｒ２では、半導体基板１１と第２単結晶半導体層１３ａとの間ならびに第２単結晶半導体層１３ａ、１３ｂ間に空洞部１７を形成するとともに、薄膜半導体領域Ｒ３では、第２単結晶半導体層１３ｂ〜１３ｄの間に空洞部１７を形成する。
【００３６】
ここで、溝Ｍ１内に支持体１６を設けることにより、第１単結晶半導体層１２ａ〜１２ｄが除去された場合においても、第２単結晶半導体層１３ａ〜１３ｄを半導体基板１１上で支持することが可能となるとともに、溝Ｍ１とは別に溝Ｍ２、Ｍ３を設けることにより、第２単結晶半導体層１３ａ〜１３ｄ下にそれぞれ配置された第１単結晶半導体層１２ａ〜１２ｄにエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２単結晶半導体層１３ａ〜１３ｄの結晶品質を損なうことなく、半導体基板１１と第２単結晶半導体層１３ａとの間ならびに第２単結晶半導体層１３ａ〜１３ｄの間に空洞部１７を形成することができる。
【００３７】
また、薄膜半導体領域Ｒ３では、第１単結晶半導体層１２ｂ上に第２単結晶半導体層１３ｂが残るように溝Ｍ３の深さを設定することにより、薄膜半導体領域Ｒ３の第１単結晶半導体層１２ａ、１２ｂを残したまま、厚膜半導体領域Ｒ２の第１単結晶半導体層１２ａ、１２ｂを除去することができる。このため、厚膜半導体領域Ｒ２では、第１単結晶半導体層１２ａ、１２ｂ間の第２単結晶半導体層１３ａを熱酸化することが可能となるとともに、薄膜半導体領域Ｒ３では、第１単結晶半導体層１２ａ、１２ｂ間の第２単結晶半導体層１３ａが熱酸化されることを防止しつつ、第２単結晶半導体層１３ａよりも上層に配置された第２単結晶半導体層１３ｃを熱酸化することが可能となる。この結果、第２単結晶半導体層１３ａ〜１３ｄの熱酸化にて形成される絶縁層１８の高さを厚膜半導体領域Ｒ２と薄膜半導体領域Ｒ３とで異ならせることが可能となり、厚膜半導体領域Ｒ２と薄膜半導体領域Ｒ３とで第２単結晶半導体層の膜厚を異ならせることができる。
【００３８】
なお、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｄおよび支持体１６がＳｉ、第１単結晶半導体層１２ａ〜１２ｄがＳｉＧｅの場合、第１単結晶半導体層１２ａ〜１２ｂのエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０００〜１００００程度を得ることができ、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｄおよび支持体１６のオーバーエッチングを抑制しつつ、第１単結晶半導体層１２ａ〜１２ｄを除去することが可能となる。
【００３９】
次に、図１５および図１６に示すように、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ａおよび薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｃが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｄおよび支持体１６の熱酸化を行うことにより、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂ下および薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｄ下に絶縁層１８を形成する。ここで、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ａを消失させることにより、厚膜半導体領域Ｒ２では、第２単結晶半導体層１３ｂと半導体基板１１との間を絶縁層１８で埋め尽くすことが可能となる。また、薄膜半導体領域Ｒ３の第２単結晶半導体層１３ｃを消失させることにより、薄膜半導体領域Ｒ３では、第２単結晶半導体層１３ｂ、１３ｄ間を絶縁層１８で埋め尽くすことが可能となる。
【００４０】
このため、第２単結晶半導体層１３ｂ、１３ｄの結晶品質を維持しつつ、厚膜半導体領域Ｒ２と薄膜半導体領域Ｒ３とで絶縁層１８が配置される高さを異ならせることができ、厚膜半導体領域Ｒ２では、第２単結晶半導体層１３ｂ、１３ｄを絶縁層１８上に配置することが可能となるとともに、薄膜半導体領域Ｒ３では、第２単結晶半導体層１３ｄを絶縁層１８上に配置することが可能となる。この結果、半導体素子の用途に適するように第２単結晶半導体層の膜厚を設定することを可能としつつ、互いに用途の異なる半導体素子を同一の半導体基板１１上に形成することができる。
【００４１】
また、エピタキシャル成長時の第２単結晶半導体層１３ａ〜１３ｄの膜厚および第２単結晶半導体層１３ａ〜１３ｄの熱酸化時に形成された絶縁層１８の膜厚によって、素子分離後の第２単結晶半導体層１３ｂ、１３ｄの膜厚を規定することができる。このため、第２単結晶半導体層１３ｂ、１３ｄの膜厚を精度よく制御することができ、第２単結晶半導体層１３ｂ、１３ｄの膜厚のバラツキを低減させることを可能としつつ、厚膜半導体領域Ｒ２と薄膜半導体領域Ｒ３とで絶縁層１８が配置される高さを異ならせることができる。また、第２単結晶半導体層１３ｄ上に酸化防止膜１５を設けることで、第２単結晶半導体層１３ｄの表面が熱酸化されることを防止しつつ、第２単結晶半導体層１３ｂまたは第２単結晶半導体層１３ｄ下に絶縁層１８を形成することが可能となる。
【００４２】
また、空洞部１７が埋め込まれるようにして絶縁層１８を形成することにより、第２単結晶半導体層１３ｂ、１３ｄを素子分離領域間に自己整合的に配置することが可能となる。このため、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３において、第２単結晶半導体層１３ｂ、１３ｄが欠落したり重複したりすることを防止しつつ、半導体素子の用途ごとに第２単結晶半導体層の膜厚を異ならせることが可能となり、半導体素子の高集積化および高信頼性化を図ることができる。
【００４３】
ここで、第１単結晶半導体層１２ａ〜１２ｂの膜厚を同一にして、第２単結晶半導体層１３ａの膜厚を第１単結晶半導体層１２ａ〜１２ｂの膜厚の７０％程度に設定することにより、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を、第１単結晶半導体層１２ａ、第２単結晶半導体層１３ａおよび第１単結晶半導体層１２ｂの全体の膜厚とほぼ等しくすることができる。このため、絶縁層１８にかかるストレスを抑制しつつ、厚膜半導体領域Ｒ２の空洞部１７を絶縁層１８で完全に塞ぐことが可能となり、熱抵抗の増大を抑制しつつ、絶縁層１８上の第２単結晶半導体層１３ｃの結晶性の劣化を抑制することが可能となる。また、第２単結晶半導体層１３ａの膜厚を第１単結晶半導体層１２ａ〜１２ｂの膜厚の７０％未満に設定すれば、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂ下は絶縁層１８と空洞で形成され、熱伝導的には抵抗が大きくなるものの、絶縁層１８上の第２単結晶半導体層１３ｃの結晶性の劣化を抑制することが可能となる。
【００４４】
一方、第２単結晶半導体層１３ａの膜厚を第１単結晶半導体層１２ｃの膜厚の７０％をおおきく超える値に設定すれば、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂ下の絶縁層１８の膜厚を、第１単結晶半導体層１２ａ、第２単結晶半導体層１３ａおよび第１単結晶半導体層１２ｂの全体の膜厚よりも大きくすることができる。このため、厚膜半導体領域Ｒ２の第２単結晶半導体層１３ｂ、１３ｄを持ち上げることが可能となり、厚膜半導体領域Ｒ２と薄膜半導体領域Ｒ３との間の平坦性を向上させることができる。
【００４５】
なお、絶縁層１８を形成した後、高温アニールを行う。これにより、絶縁層１８をリフローさせることが可能となり、絶縁層１８のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図１７および図１８に示すように、ＣＶＤなどの方法により、絶縁層１８が側壁に形成された溝Ｍ１〜Ｍ３内が埋め込まれるようにして、酸化防止膜１５上に絶縁層１９を堆積する。なお、絶縁層１９としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００４６】
次に、図１９および図２０に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層１９を平坦化することにより、酸化防止膜１５の表面を露出させるとともに、絶縁層１９を溝Ｍ１〜Ｍ３内に埋め込む。
次に、図２１〜図２４に示すように、第２単結晶半導体層１３ｄ上の酸化防止膜１５および犠牲酸化膜１４を除去することにより、第２単結晶半導体層１３ｄの表面を露出させる。
【００４７】
次に、図２５および図２６に示すように、無ＢＯＸ層領域Ｒ１において、第２単結晶半導体層１３ｄにイオン注入を選択的に行うことにより不純物拡散層２２ｃを形成し、無ＢＯＸ層領域Ｒ１に保護ダイオードを形成する。
また、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３において、第２単結晶半導体層１３ｄの表面の熱酸化を行い、薄膜半導体領域Ｒ３において、第２単結晶半導体層１３ｄの前記熱酸化膜を選択的に除去後、再び、厚膜半導体領域Ｒ２および薄膜半導体領域Ｒ３において、第２単結晶半導体層１３ｄの表面の熱酸化を行うことにより、第２単結晶半導体層１３ｄ上に厚いゲート絶縁膜２０ａ、薄いゲート絶縁膜２０ｂをそれぞれ形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、多結晶シリコン膜のパターニングを行うことにより、第２単結晶半導体層１３ｄ上にゲート電極２１ａ、２１ｂを形成する。そして、ゲート電極２１ａ、２１ｂをマスクとして、不純物のイオン注入を第２単結晶半導体層１３ｄに行うことにより、ゲート電極２１ａ、２１ｂの側方にそれぞれ配置されたソース／ドレイン層２２ａ、２２ｂを第２単結晶半導体層１３ｄに形成する。不純物のイオン注入において、薄膜半導体領域Ｒ３の半導体膜厚より深い位置にも入り込む加速エネルギーを設定すれば、一回の注入により不純物総量が多くと深い接合深さを持つソース／ドレイン２２ａと浅い接合深さを持つソース／ドレイン２２ｂを同時に形成できる。
【００４８】
これにより、薄膜半導体領域Ｒ３では、高速・低パワー半導体素子の実行チャネル長が０．１μｍ以下の時、第２単結晶半導体層１３ｄの膜厚を５０ｎｍ以下にすることが可能となり、短チャネル効果が抑制された完全空乏型ＳＯＩトランジスタを形成することができる。
また、厚膜半導体領域Ｒ２では、第２単結晶半導体層１３ｄと絶縁層１８との間に第２単結晶半導体層１３ｂを設けることが可能となり、第２単結晶半導体層の膜厚を増加させることができる。このため、高い接合耐圧や大電流容量を確保することを可能としつつ、部分空乏型ＳＯＩトランジスタを形成することができる。
【００４９】
さらに、無ＢＯＸ層領域Ｒ１では、ＢＯＸ層を省略することができ、半導体素子の性能および信頼性を維持することを可能としつつ、大きな電流が流れる半導体素子を形成することができる。なお、無ＢＯＸ層領域Ｒ１には、保護ダイオードの他、バイポーラトランジスタ、トレンチメモリーセル等を形成することが好ましい。
【図面の簡単な説明】
【００５０】
【図１】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図４】一実施形態に係る半導体装置の製造方法を示す断面図。
【図５】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図６】一実施形態に係る半導体装置の製造方法を示す断面図。
【図７】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図８】一実施形態に係る半導体装置の製造方法を示す断面図。
【図９】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１０】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１１】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１３】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１４】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１５】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１６】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１７】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１８】一実施形態に係る半導体装置の製造方法を示す断面図。
【図１９】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２０】一実施形態に係る半導体装置の製造方法を示す断面図。
【図２１】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図２３】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２４】一実施形態に係る半導体装置の製造方法を示す断面図。
【図２５】一実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２６】一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００５１】
Ｒ１ 無ＢＯＸ層領域、Ｒ２ 厚膜半導体領域、Ｒ３ 薄膜半導体領域、１０ 酸化膜、１１ 半導体基板、１２ａ〜１２ｄ 第１単結晶半導体層、１３ａ〜１３ｄ 第２単結晶半導体層、１４ 犠牲酸化膜、１５ 酸化防止膜、Ｍ１、Ｍ２、Ｍ３ 素子分離用溝、１６ 支持体、１７ 空洞部、１８ 酸化膜、１９ 埋め込み絶縁層、２０ａ、２０ｂ ゲート絶縁膜、２１ａ、２１ｂ ゲート電極、２２ａ、２２ｂ ソース／ドレイン層、２２ｃ 不純物拡散層
【特許請求の範囲】
【請求項１】
半導体基材と、
前記半導体基材上の少なくとも一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層とを備えることを特徴とする半導体基板。
【請求項２】
半導体基材と、
前記半導体基材上の第１領域に形成された第１絶縁層と、
前記第１絶縁層上に形成された第１単結晶半導体層と、
前記半導体基材上の第２領域に形成され、エッチング時の選択比が異なる半導体層が交互に積層された積層構造と、
前記積層構造上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２単結晶半導体層とを備えることを特徴とする半導体基板。
【請求項３】
半導体基板と、
前記半導体基板上の一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された単結晶半導体層と、
前記半導体基板と前記単結晶半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上の少なくとも一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、
前記単結晶半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上の一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、
前記半導体基板と、前記膜厚が互いに異なる単結晶半導体層とに形成されたそれぞれ用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項６】
前記単結晶半導体層を水平方向に素子分離する素子分離領域をさらに備え、
前記膜厚が互いに異なる単結晶半導体層は前記素子分離領域間に自己整合的に配置されていることを特徴とする請求項４または５記載の半導体装置。
【請求項７】
前記半導体基板には保護回路またはトレンチメモリーセルが配置され、前記膜厚が互いに異なる単結晶半導体層のうち、膜厚の薄い方の単結晶半導体層には、完全空乏型電界効果トランジスタが配置され、膜厚の厚い方の単結晶半導体層には、部分空乏型電界効果トランジスタまたはバイポートランジスタが配置されていることを特徴とする請求項５または６記載の半導体装置。
【請求項８】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基材上に形成する工程と、
第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層された第２積層構造を前記第１積層構造上の一部の領域に形成する工程と、
前記第１半導体層から前記第４半導体層を貫通して前記半導体基材を露出させる第１溝を形成する工程と、
前記半導体基材上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、
前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、
前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項９】
前記第２半導体層、前記第４半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層および前記第３半導体層は単結晶ＳｉＧｅであることを特徴とする請求項８記載の半導体基板の製造方法。
【請求項１０】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基板上に形成する工程と、
第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層された第２積層構造を前記第１積層構造上の一部の領域に形成する工程と、
前記第１半導体層から前記第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、
前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、
前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程と、
互いに用途の異なる半導体素子を前記第２および第４半導体層にそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基材と、
前記半導体基材上の少なくとも一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層とを備えることを特徴とする半導体基板。
【請求項２】
半導体基材と、
前記半導体基材上の第１領域に形成された第１絶縁層と、
前記第１絶縁層上に形成された第１単結晶半導体層と、
前記半導体基材上の第２領域に形成され、エッチング時の選択比が異なる半導体層が交互に積層された積層構造と、
前記積層構造上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２単結晶半導体層とを備えることを特徴とする半導体基板。
【請求項３】
半導体基板と、
前記半導体基板上の一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された単結晶半導体層と、
前記半導体基板と前記単結晶半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上の少なくとも一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、
前記単結晶半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上の一部の領域に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された膜厚が互いに異なる単結晶半導体層と、
前記半導体基板と、前記膜厚が互いに異なる単結晶半導体層とに形成されたそれぞれ用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項６】
前記単結晶半導体層を水平方向に素子分離する素子分離領域をさらに備え、
前記膜厚が互いに異なる単結晶半導体層は前記素子分離領域間に自己整合的に配置されていることを特徴とする請求項４または５記載の半導体装置。
【請求項７】
前記半導体基板には保護回路またはトレンチメモリーセルが配置され、前記膜厚が互いに異なる単結晶半導体層のうち、膜厚の薄い方の単結晶半導体層には、完全空乏型電界効果トランジスタが配置され、膜厚の厚い方の単結晶半導体層には、部分空乏型電界効果トランジスタまたはバイポートランジスタが配置されていることを特徴とする請求項５または６記載の半導体装置。
【請求項８】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基材上に形成する工程と、
第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層された第２積層構造を前記第１積層構造上の一部の領域に形成する工程と、
前記第１半導体層から前記第４半導体層を貫通して前記半導体基材を露出させる第１溝を形成する工程と、
前記半導体基材上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、
前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、
前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項９】
前記第２半導体層、前記第４半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層および前記第３半導体層は単結晶ＳｉＧｅであることを特徴とする請求項８記載の半導体基板の製造方法。
【請求項１０】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基板上に形成する工程と、
第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層された第２積層構造を前記第１積層構造上の一部の領域に形成する工程と、
前記第１半導体層から前記第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、
前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、
前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程と、
互いに用途の異なる半導体素子を前記第２および第４半導体層にそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２００６−４１３３１（Ｐ２００６−４１３３１Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２２１４１３（Ｐ２００４−２２１４１３）
【出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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