半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
【課題】 導体層の表面の平坦性を向上させることを可能としつつ、絶縁層および半導体層の双方の膜厚がそれぞれ異なるようにする。
【解決手段】 溝M2を介してエッチングガスまたはエッチング液を第1単結晶半導体層12a〜12cに接触させることにより、第1単結晶半導体層12a〜12cをエッチング除去し、第2単結晶半導体層13a、13bが消失するまで、半導体基板11、第2単結晶半導体層13a〜13cおよび支持体16の熱酸化を行うことにより、第2単結晶半導体層13c下に絶縁層18を形成する。
【解決手段】 溝M2を介してエッチングガスまたはエッチング液を第1単結晶半導体層12a〜12cに接触させることにより、第1単結晶半導体層12a〜12cをエッチング除去し、第2単結晶半導体層13a、13bが消失するまで、半導体基板11、第2単結晶半導体層13a〜13cおよび支持体16の熱酸化を行うことにより、第2単結晶半導体層13c下に絶縁層18を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、SOI(Silicon On Insulator)基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【0002】
SOI基板上に形成された電界効果トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献1には、数百V程度のドレイン耐圧を持つ高耐圧電界効果トランジスタをSOI基板上に形成する方法が開示されている。また、特許文献2には、サブミクロン程度に微細化された電界効果トランジスタをSOI基板上に形成する方法が開示されている。
【0003】
ここで、用途の異なる半導体素子では、最適なSOI層の膜厚やBox層の膜厚が異なっている。すなわち、数百V程度のドレイン耐圧を持つ高耐圧電界効果トランジスタでは、Box層の破壊耐圧やバックチャネル閾値耐圧を確保するため、Box層を厚膜化する必要があり、Box層の膜厚はμmオーダーとなる。例えば、50Vのドレイン耐圧を持つ高耐圧電界効果トランジスタでは、Box層の膜厚は数百nm程度、500Vのドレイン耐圧を持つ高耐圧電界効果トランジスタでは、Box層の膜厚は数μm程度だけ必要となる。
【0004】
一方、サブミクロン程度に微細化された電界効果トランジスタでは、短チャネル効果による閾値低下を抑制するため、Box層を薄膜化する必要があり、Box層の膜厚は数百オングストロームオーダーとなる。例えば、実行チャネル長が0.1μm以下になると、SOI層の膜厚を50nm以下にするとともに、Box層の膜厚を50〜100nmに設定する必要がある。
【0005】
一方、ユピキタス社会の到来に伴って、情報携帯機器の小型化、低消費電力化、多機能化、大容量化を一層促進するために、様々の耐圧を持つデバイスやデジタルとアナログのデバイスを1チップ上に混載することが可能なSOC(System On Chip)技術が注目されている。
また、特許文献3には、SOI基板上でSOCを実現できるようにするため、半導体基板の主面から異なる深さに絶縁膜を埋め込むことで、用途の異なる半導体素子をその用途に適した厚みを有する活性層内に形成する方法が開示されている。
【特許文献1】特開平7−211917号公報
【特許文献2】特開2003−158091号公報
【特許文献3】特開2002−299591号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1〜3に開示された方法では、Box層の膜厚はSOI基板で一定に保たれる。このため、用途の異なる半導体素子をSOI基板上に形成するには、用途ごとに半導体素子を別々のSOI基板上に作り分ける必要があり、SOCを実現する上での障害になるという問題があった。
また、特許文献3に開示された方法では、半導体基板の主面から異なる深さに絶縁膜を埋め込むために、異なるエネルギーで酸素イオンをシリコン基板に注入することが行われる。このため、シリコン基板に物理的損傷が発生し、SOI層の結晶性や純度が劣化することから、SOI層に半導体素子を形成すると、PN接合リークなどに起因して特性の劣化を引き起こすという問題があった。特に、特許文献3に開示された方法では、Box層の膜厚を厚くするには、酸素イオンのドーズ量を増大させる必要があり、イオン注入時のダメージや酸素膜の膨張によるストレスが増大する。このため、SOI層に結晶欠陥が発生し、半導体装置の信頼性が劣化するという問題があった。
【0007】
さらに、Box層の膜厚を厚くするために、2枚のウェハを貼り合わせる方法を用いると、片側のウェハのほとんどを除去する必要があり、資源の無駄使いになるという問題があった。また、2枚のウェハを貼り合わせる方法では、SOI層の膜厚のバラツキが大きくなるとともに、膜厚の異なるBox層を同一SOI基板に形成することができず、SOCを実現する上での障害になるという問題があった。また、膜厚の異なるBox層にSOI層を形成すると、SOI層の表面に段差が発生し、半導体製造プロセスの加工精度が劣化するという問題があった。
【0008】
そこで、本発明の目的は、半導体層の表面の平坦性を向上させることを可能としつつ、絶縁層および半導体層の双方の膜厚をそれぞれ異ならせることが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0009】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、半導体基材と、前記半導体基材上に形成された膜厚が互いに異なる絶縁層と、前記絶縁層上に形成された膜厚が互いに異なる半導体層とを備えることを特徴とする。
これにより、半導体素子の用途に適するように絶縁層および半導体層の膜厚を設定することを可能としつつ、互いに用途の異なる半導体素子を同一のSOI基板上に形成することができる。このため、短チャネル効果を抑制することを可能としつつ、電界効果トランジスタを微細化することが可能となるとともに、絶縁層の破壊耐圧やPN接合耐圧を確保することを可能としつつ、高耐圧電界効果トランジスタを同一のSOI基板上に形成することができる。このため、システム・オン・チップを同一のSOI基板上で実現することが可能となり、半導体装置の小型化、低消費電力化、多機能化および大容量化を促進することができる。
【0010】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、前記絶縁層上に形成された膜厚が互いに異なる半導体層と、前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
これにより、半導体素子を用途ごとに別々のSOI基板上に作り分けることなく、絶縁層および半導体層の膜厚がそれぞれ最適化された同一SOI基板上に用途の異なる半導体素子を形成することを可能となり、システム・オン・チップの高性能化を図ることができる。
【0011】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、前記絶縁層上に形成された膜厚が互いに異なる半導体層と、前記半導体基板と前記半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
また、本発明の一態様に係る半導体基板の製造方法によれば、第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基材上に複数層形成する工程と、前記第1半導体層および前記第2半導体層を貫通して前記半導体基材を露出させる第1溝を形成する工程と、前記半導体基材上で前記第2半導体層を支持する支持体を前記第1溝内の前記第1半導体層および第2半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成する工程と、前記第2溝を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が存在していた位置に空洞部を形成する工程と、前記空洞部を介して前記第2半導体層の少なくとも一層分を完全に熱酸化することにより、最上層の第2半導体層下に配置された絶縁層を形成する工程とを備えることを特徴とする。
【0012】
これにより、第1溝内に形成された支持体を介して、第2半導体層を半導体基材上で支持することが可能となるとともに、第2溝を介して、第1半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層を半導体基材上で安定して支持することを可能としつつ、第2半導体層下の第1半導体層を除去することが可能となり、第2半導体層に加わる物理的損傷を抑制しつつ、最上層の第2半導体層下に絶縁層を形成することができる。この結果、第2半導体層から露出する第1半導体層の層数ならびに第1および第2半導体層の膜厚を適宜設定することで、絶縁層およびその上の半導体層の双方の膜厚をそれぞれ異ならせることが可能となるとともに、絶縁層上に配置された半導体層の結晶性や純度を向上させることを可能として、システム・オン・チップの信頼性を向上させることができる。
【0013】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第2半導体層および前記支持体は単結晶Si、前記第1半導体層は単結晶SiGeであることを特徴とする。
これにより、第2半導体層、支持体および第1半導体層間の格子整合をとることを可能としつつ、第2半導体層および支持体よりも第1半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となるとともに、支持体を第1溝内に安定して形成することが可能となり、第2半導体層の品質を損なうことなく、絶縁層およびその上の半導体層の双方の膜厚をそれぞれ異ならせることが可能となる。
【0014】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第1溝および前記第2溝は素子分離領域に配置されていることを特徴とする。
これにより、第2半導体層の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第2半導体層下の第1半導体層を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
【0015】
また、本発明の一態様に係る半導体基板の製造方法によれば、最上層の第2半導体層は、下層の第2半導体層よりも膜厚が厚いことを特徴とする。
これにより、第2半導体層の少なくとも一層分を完全に熱酸化した場合においても、最上層の第2半導体層が熱酸化にて完全に消失することを防止することができ、絶縁層上に第2半導体層を配置することができる。
【0016】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第2半導体層の熱酸化を行う前に、最上層の第2半導体層上に酸化防止膜を形成する工程をさらに備えることを特徴とする。
これにより、第2半導体層の少なくとも一層分を完全に熱酸化した場合においても、最上層の第2半導体層の表面が熱酸化されることを防止することができ、最上層の第2半導体層が熱酸化にて完全に消失することを防止することができる。
【0017】
また、本発明の一態様に係る半導体基板の製造方法によれば、最上層の第2半導体層よりも下層の全ての第2半導体層を完全に熱酸化することを特徴とする。
これにより、第2半導体層の層数を増加させることで、最上層の第2半導体層下の絶縁層の膜厚を増大させることができる。このため、第2半導体層の結晶性や純度の劣化を抑制しつつ、Box層の破壊耐圧やバックチャネル閾値耐圧を確保することが可能となり、電界効果トランジスタの高耐圧化を図ることができる。
【0018】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和に実質的に等しいことを特徴とする。
これにより、第2半導体層の熱酸化による膜厚増加分を空洞部の隙間で吸収させることを可能としつつ、空洞部を絶縁層で完全に塞ぐことが可能となる。このため、絶縁層にかかるストレスを抑制しつつ、熱抵抗の増大を抑制することが可能となり、絶縁層上の第2半導体層の結晶性の劣化を抑制することが可能となるとともに、第2半導体層の熱放散性を向上させることができる。
【0019】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和よりも小さいことを特徴とする。
これにより、第2半導体層の熱酸化による膜厚増加分を空洞部の間隔よりも大きくすることができ、下層の第2半導体層の熱酸化時に上層の第2半導体層を持ち上げることが可能となる。このため、第2半導体層の高さを調整することが可能となり、第2半導体層の平坦性を向上させることができる。
【0020】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和よりも大きいことを特徴とする。
これにより、第2半導体層の熱酸化による膜厚増加分を空洞部の隙間で吸収させることが可能となる。このため、絶縁層にかかるストレスを抑制することが可能となり、絶縁層上の第2半導体層の結晶性の劣化を抑制することが可能となる。
【0021】
また、本発明の一態様に係る半導体装置の製造方法によれば、第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された第1積層構造を半導体基板上に形成する工程と、最上層の前記第2半導体層を選択的にハーフエッチングすることにより、前記第1積層構造の一部の領域に段差を形成する工程と、第3半導体層よりもエッチング時の選択比が小さな第4半導体層が前記第3半導体層上に積層され、前記第3半導体層の膜厚が前記第1半導体層の膜厚と等しくなるように設定された第2積層構造を、前記第1積層構造の段差部分に形成する工程と、前記第1半導体層から前記第4半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記半導体基板上で前記第2および第4半導体層を支持する支持体を前記第1溝内の前記第1半導体層から前記第4半導体層の側壁に形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を、前記第1溝で区分けされた第1領域に形成する工程と、前記第3半導体層の少なくとも一部を前記第4半導体層から露出させる第3溝を、前記第1溝で区分けされた第2領域に形成する工程と、前記第2溝および第3溝を介して前記第1および第3半導体層を選択的にエッチングすることにより、前記第2および第4半導体層下に空洞部を形成する工程と、前記空洞部を介して前記第2および第4半導体層の熱酸化を行うことにより、前記第2および第4半導体層下に配置された絶縁層を形成する工程と、互いに用途の異なる半導体素子を前記第2および第4半導体層にそれぞれ形成する工程とを備えることを特徴とする。
【0022】
これにより、第1溝内に形成された支持体を介して、第2および第4半導体層を半導体基材上で支持することが可能となるとともに、第2および第4半導体層からそれぞれ露出する第1および第3半導体層の高さを第1領域と第2領域とで異ならせることを可能としつつ、第2溝および第3溝を介して、第1および第3半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。
【0023】
このため、第2および第4半導体層を半導体基材上で安定して支持することを可能としつつ、第2および第4半導体層下にそれぞれ配置された第1および第3半導体層を除去することが可能となるとともに、第2および第4半導体層下でそれぞれ除去される第1および第3半導体層の高さを第1領域と第2領域とで異ならせることが可能となる。また、第3半導体層の膜厚が第1半導体層の膜厚と等しくなるように設定することで、第2および第4半導体層の熱酸化にて膜厚が増加した場合においても、第1領域と第2領域との間における高さの上昇分を一致させることができる。
【0024】
この結果、第1および第3半導体層を除去した後に熱酸化にて形成される絶縁層の高さを第1領域と第2領域とで異ならせることが可能となり、第1領域と第2領域との間における半導体層の膜厚を互いに異ならせることが可能となるとともに、第2および第4半導体層の間の表面の平坦性を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された第1積層構造を半導体基板上に形成する工程と、第3半導体層よりもエッチング時の選択比が小さな第4半導体層が前記第3半導体層上に積層され、前記第3半導体層の膜厚が前記第1半導体層の膜厚より大きくなるように設定された第2積層構造を、前記第1積層構造の一部の領域に形成する工程と、前記第1半導体層から前記第4半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記半導体基板上で前記第2および第4半導体層を支持する支持体を前記第1溝内の前記第1半導体層から前記第4半導体層の側壁に形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を、前記第1溝で区分けされた第1領域に形成する工程と、前記第3半導体層の少なくとも一部を前記第4半導体層から露出させる第3溝を、前記第1溝で区分けされた第2領域に形成する工程と、前記第2溝および第3溝を介して前記第1および第3半導体層を選択的にエッチングすることにより、前記第2および第4半導体層下に空洞部を形成する工程と、前記空洞部を介して前記第2および第4半導体層の熱酸化を行うことにより、前記第2および第4半導体層下に配置された絶縁層を形成する工程と、互いに用途の異なる半導体素子を前記第2および第4半導体層にそれぞれ形成する工程とを備えることを特徴とする。
【0025】
これにより、第2領域の第1半導体層を残したまま、第1領域の第1半導体層を除去することが可能となるとともに、第2領域の第3半導体層を除去することが可能となる。このため、第1および第3半導体層の膜厚および層数を適宜調整することで、第2半導体層および第4半導体層下の絶縁層の膜厚を互いに異ならせることが可能となるとともに、第2半導体層と第4半導体層との膜厚を異ならせることで、絶縁層上の半導体層の膜厚を異ならせることができる。また、第3半導体層の膜厚が第1半導体層の膜厚より大きくなるように設定することで、第2および第4半導体層の熱酸化時の膜厚増加分に基づいて、第1領域の高さを第2領域に比べて上昇させることができる。このため、半導体層の表面の平坦性を向上させることを可能としつつ、絶縁層および半導体層の双方の膜厚をそれぞれ異ならせることが可能となる。
【発明を実施するための最良の形態】
【0026】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1〜図8は、本発明の第1実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図1において、半導体基板11上には、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cが交互に積層されている。なお、半導体基板11、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cの材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどを用いることができる。
【0027】
ここで、第1単結晶半導体層12a〜12cは、半導体基板11および第2単結晶半導体層13a〜13cよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板11がSiの場合、第1単結晶半導体層12a〜12cとしてSiGe、第2単結晶半導体層13a〜13cとしてSiを用いることが好ましい。これにより、第1単結晶半導体層12a〜12cと第2単結晶半導体層13a〜13cとの間の格子整合をとることを可能としつつ、第1単結晶半導体層12a〜12cと第2単結晶半導体層13a〜13cとの間の選択比を確保することができる。
【0028】
そして、第2単結晶半導体層13cの熱酸化により第2単結晶半導体層13cの表面に犠牲酸化膜14を形成する。そして、CVDなどの方法により、犠牲酸化膜14上の全面に酸化防止膜15を形成する。なお、酸化防止膜15としては、例えば、シリコン窒化膜を用いることができる。
次に、図2に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜15、犠牲酸化膜14、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13bをパターニングすることにより、半導体基板11を露出させる溝M1を所定の方向に沿って形成する。
【0029】
なお、半導体基板11を露出させる場合、半導体基板11の表面でエッチングを止めるようにしてもよいし、半導体基板11をオーバーエッチングして半導体基板11に凹部を形成するようにしてもよい。また、溝M1の配置位置は、素子分離領域の一部に対応させることができる。
次に、図3に示すように、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cの側壁に成膜され、第2単結晶半導体層13a〜13cを半導体基板11上で支持する支持体16を溝M1内に形成する。なお、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cの側壁に成膜された支持体16を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cの側壁ならびに半導体基板11の表面に支持体16を選択的に形成することができる。なお、支持体16の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどから選択することができる。特に、半導体基板11および第2単結晶半導体層13a〜13cがSi、第1単結晶半導体層12a〜12cがSiGeの場合、支持体16の材質としてSiを用いることが好ましい。
【0030】
これにより、支持体16と第1単結晶半導体層12a〜12cとの間の格子整合をとることを可能としつつ、支持体16と第1単結晶半導体層12a〜12cとの間の選択比を確保することができる。また、支持体16の材質として、Siなどの半導体を用いることにより、第1単結晶半導体層12a〜12cが除去された場合においても、半導体による3次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体16の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【0031】
次に、図4に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜15、犠牲酸化膜14、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cをパターニングすることにより、半導体基板11を露出させる溝M2を溝M1と直交する方向に沿って形成する。なお、半導体基板11を露出させる場合、半導体基板11の表面でエッチングを止めるようにしてもよいし、半導体基板11をオーバーエッチングして半導体基板11に凹部を形成するようにしてもよい。また、溝M2の配置位置は、素子分離領域に対応させることができる。
【0032】
次に、図5に示すように、溝M2を介してエッチングガスまたはエッチング液を第1単結晶半導体層12a〜12cに接触させることにより、第1単結晶半導体層12a〜12cをエッチング除去する。そして、半導体基板11と第2単結晶半導体層13aとの間ならびに第2単結晶半導体層13a〜13cbの間に空洞部17を形成する。
ここで、溝M1内に支持体16を設けることにより、第1単結晶半導体層12a〜12cが除去された場合においても、第2単結晶半導体層13a〜13bを半導体基板11上で支持することが可能となるとともに、溝M1とは別に溝M2を設けることにより、第2単結晶半導体層13a〜13c下にそれぞれ配置された第1単結晶半導体層12a〜12cにエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2単結晶半導体層13a〜13cの結晶品質を損なうことなく、半導体基板11と第2単結晶半導体層13aとの間ならびに第2単結晶半導体層13a〜13cの間に空洞部17を形成することができる。
【0033】
なお、半導体基板11、第2単結晶半導体層13a〜13cおよび支持体16がSi、第1単結晶半導体層12a〜12cがSiGeの場合、第1単結晶半導体層12a〜12cのエッチング液としてフッ硝酸を用いることが好ましい。これにより、SiとSiGeの選択比として1:1000〜10000程度を得ることができ、半導体基板11、第2単結晶半導体層13a〜13cおよび支持体16のオーバーエッチングを抑制しつつ、第1単結晶半導体層12a〜12cを除去することが可能となる。
【0034】
次に、図6に示すように、第2単結晶半導体層13a、13bが消失するまで、半導体基板11、第2単結晶半導体層13a〜13cおよび支持体16の熱酸化を行うことにより、第2単結晶半導体層13c下に絶縁層18を形成する。ここで、第2単結晶半導体層13a、13bを消失させることにより、第2単結晶半導体層13cと半導体基板11との間を絶縁層18で埋め尽くすことが可能となる。
【0035】
そして、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cの膜厚または層数を適宜調整することで、第2単結晶半導体層13cおよび絶縁層18の膜厚を調整することが可能となる。
ただし、図7に示すように、膜厚T1、T2にそれぞれ設定された第2単結晶半導体層13a、13b間の第1単結晶半導体層12bの膜厚T3は、第2単結晶半導体層13a、13bの熱酸化による膜厚の増加分をそれぞれΔT1/2、ΔT2/2とすると、ΔT1/2+ΔT2/2程度の値に設定することが好ましい。これにより、第1単結晶半導体層12bを除去した際に発生した空洞部17の間隔を、第2単結晶半導体層13a、13bの酸化による膜厚の増加分に対応させることが可能となる。このため、絶縁層18にかかるストレスを抑制しつつ、空洞部17を絶縁層18で完全に塞ぐことが可能となるとともに、第2単結晶半導体層13a、13bの酸化による絶縁層18の盛り上がりを防止することができる。このため、熱抵抗の増大を抑制しつつ、絶縁層18上の第2単結晶半導体層13cの結晶性の劣化を抑制することが可能となるとともに、第2単結晶半導体層13cの平坦性も維持することができる。また、溝M1、M2の幅は、第2単結晶半導体層13a〜13cの熱酸化による両側からの横方向広がり分よりも大きく設定することが好ましい。
【0036】
また、エピタキシャル成長時の第2単結晶半導体層13cの膜厚および第2単結晶半導体層13a〜13cの熱酸化時に形成された絶縁層18の膜厚によって、素子分離後の第2単結晶半導体層13cの膜厚を規定することができる。このため、第2単結晶半導体層13cの膜厚を精度よく制御することができ、第2単結晶半導体層13cの膜厚のバラツキを低減させることを可能としつつ、第2単結晶半導体層13cの膜厚を薄膜化することができる。また、第2単結晶半導体層13b上に酸化防止膜15を設けることで、第2単結晶半導体層13bの表面が熱酸化されることを防止しつつ、第2単結晶半導体層13b下に絶縁層18を形成することが可能となる。
【0037】
また、第2単結晶半導体層13c上に酸化防止膜15を設ける代わりに、第2単結晶半導体層13cの膜厚を第2単結晶半導体層13a、13bの膜厚よりも大きく設定するようにしてもよい。これにより、第2単結晶半導体層13a、13bを完全に熱酸化した場合においても、最上層の第2単結晶半導体層13cが熱酸化にて完全に消失することを防止することができ、絶縁層18上に第2単結晶半導体層13cを配置することができる。
【0038】
なお、絶縁層18を形成した後、高温アニールを行う。これにより、絶縁層18をリフローさせることが可能となり、絶縁層18のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図8に示すように、CVDなどの方法により、絶縁層18が側壁に形成された溝M1、M2内が埋め込まれるようにして、第2単結晶半導体層上に絶縁層を堆積する。そして、CMP(化学的機械的研磨)などの方法を用いて絶縁層を平坦化することにより、第2単結晶半導体層の表面を露出させ、埋め込み絶縁層19を溝M1、M2内に形成する。なお、埋め込み絶縁層19としては、例えば、SiO2またはSi3N4などを用いることができる。そして、第2単結晶半導体層13cに電界効果トランジスタを形成することにより、電界効果トランジスタのPN接合リークを抑制しつつ、電界効果トランジスタの周囲および底面の素子分離を行うことができ、電界効果トランジスタの特性を向上させることを可能としつつ、電界効果トランジスタの信頼性を向上させることができる。
【0039】
図9〜図22は、本発明の第2実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図9および図10において、第1単結晶半導体層32a〜32cおよび第2単結晶半導体層33a〜33cを半導体基板31上に交互に積層する。ここで、第1単結晶半導体層32a〜32cは、半導体基板31および第2単結晶半導体層33a〜33cよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板31がSiの場合、第1単結晶半導体層32a〜32cとしてSiGe、第2単結晶半導体層33a〜33cとしてSiを用いることが好ましい。
【0040】
なお、半導体基板31には、厚膜半導体領域R1および薄膜半導体領域R2を設けることができる。そして、厚膜半導体領域R1には、部分空乏型電界効果トランジスタを形成し、薄膜半導体領域R2には、完全空乏型電界効果トランジスタを形成することができる。
そして、第2単結晶半導体層33cの熱酸化により第2単結晶半導体層33cの表面に犠牲酸化膜34を形成する。そして、CVDなどの方法により、犠牲酸化膜34上の全面に酸化防止膜35を形成する。なお、酸化防止膜35としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、犠牲酸化膜34および酸化防止膜35をパターニングすることにより薄膜半導体領域R2の犠牲酸化膜34および酸化防止膜35を除去し、薄膜半導体領域R2の第2単結晶半導体層33cを露出させる。さらに、犠牲酸化膜34および酸化防止膜35をマスクとして、第2単結晶半導体層33cのハーフエッチングを行うことにより、第2単結晶半導体層33cに段差Dを形成し、厚膜半導体領域R1の第2単結晶半導体層33cの高さが薄膜半導体領域R2の第2単結晶半導体層33cの高さよりも段差D分だけ高くなるようにする。
【0041】
そして、犠牲酸化膜34および酸化防止膜35をマスクとしてエピタキシャル成長を行うことにより、第1単結晶半導体層32dおよび第2単結晶半導体層33dを、薄膜半導体領域R2の第2単結晶半導体層33c上に選択的に形成する。ここで、第1単結晶半導体層32dは、第2単結晶半導体層33dよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板31がSiの場合、第1単結晶半導体層32dとしてSiGe、第2単結晶半導体層33dとしてSiを用いることが好ましい。
【0042】
次に、図11および図12に示すように、厚膜半導体領域R1の犠牲酸化膜34および酸化防止膜35を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、第1単結晶半導体層32a〜32dおよび第2単結晶半導体層33a〜33dをパターニングすることにより、半導体基板31を露出させる溝M11を所定の方向に沿って形成する。
【0043】
なお、半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。また、溝M11の配置位置は、厚膜半導体領域R1および薄膜半導体領域R2を互いに分離させる素子分離領域の一部に対応させることができる。
次に、図13および図14に示すように、第1単結晶半導体層32a〜32dおよび第2単結晶半導体層33a〜33dの側壁に成膜され、第2単結晶半導体層33a〜33dを半導体基板31上で支持する支持体36を溝M11内に形成する。なお、第1単結晶半導体層32a〜32dおよび第2単結晶半導体層33a〜33dの側壁に成膜された支持体36を形成する場合、半導体のエピタキシャル成長を用いることができる。なお、支持体36の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどから選択することができる。特に、半導体基板31および第2単結晶半導体層33a〜33dがSi、第1単結晶半導体層32a〜32dがSiGeの場合、支持体36の材質としてSiを用いることが好ましい。
【0044】
次に、図15および図16に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第1単結晶半導体層32a〜32c、第2単結晶半導体層33a〜33cおよび支持体36をパターニングすることにより、半導体基板31を露出させる溝M12を溝M11と直交する方向に沿って厚膜半導体領域R1に形成する。なお、半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。また、溝M12の配置位置は、単結晶半導体層33cの素子分離領域に対応させることができる。
【0045】
次に、図17および図18に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第1単結晶半導体層32d、第2単結晶半導体層33dおよび支持体36をパターニングすることにより、第2単結晶半導体層33cを露出させる溝M13を溝M11と直交する方向に沿って薄膜半導体領域R2に形成する。なお、第2単結晶半導体層33cを露出させる場合、第2単結晶半導体層33cの表面でエッチングを止めるようにしてもよいし、第2単結晶半導体層33cをオーバーエッチングして第2単結晶半導体層33cに凹部を形成するようにしてもよい。また、溝M13の配置位置は、単結晶半導体層33cの素子分離領域に対応させることができる。
【0046】
また、第2単結晶半導体層33cの表面を露出させる代わりに、第1単結晶半導体層32dの表面でエッチングを止めるようにしてもよいし、第1単結晶半導体層32dcをオーバーエッチングして第1単結晶半導体層32dの途中までエッチングするようにしてもよい。ここで、第1単結晶半導体層32dのエッチングを途中で止めることにより、溝M13内の第2単結晶半導体層32dの表面が露出されることを防止することができる。このため、第1単結晶半導体層32dをエッチング除去する際に、溝M13内の第2単結晶半導体層33cがエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝M13内の第2単結晶半導体層33cのオーバーエッチングを抑制することができる。
【0047】
次に、図19および図20に示すように、溝M12を介してエッチングガスまたはエッチング液を第1単結晶半導体層32a〜32cに接触させるとともに、溝M13を介してエッチングガスまたはエッチング液を第1単結晶半導体層32dに接触させることにより、厚膜半導体領域R1の第1単結晶半導体層32a〜32cをエッチング除去するとともに、薄膜半導体領域R2の第1単結晶半導体層32dをエッチング除去する。そして、厚膜半導体領域R1では、半導体基板31と第2単結晶半導体層33aとの間ならびに第2単結晶半導体層33a〜33cの間に空洞部37を形成するとともに、薄膜半導体領域R2では、第2単結晶半導体層33c、33dの間に空洞部37を形成する。
【0048】
ここで、薄膜半導体領域R2では、第1単結晶半導体層32c上に第2単結晶半導体層33cが残るように溝M13の深さを設定することにより、薄膜半導体領域R2の第1単結晶半導体層32a〜32cを残したまま、厚膜半導体領域R1の第1単結晶半導体層32a〜32cを除去することができる。このため、厚膜半導体領域R1では、第1単結晶半導体層32a〜32c間の第2単結晶半導体層33a、33bを熱酸化することが可能となるとともに、薄膜半導体領域R2では、第1単結晶半導体層32a〜32c間の第2単結晶半導体層33a、33bが熱酸化されることを防止しつつ、第2単結晶半導体層33bよりも上層に配置された第2単結晶半導体層33dを熱酸化することが可能となる。この結果、第2単結晶半導体層33a〜33dの熱酸化にて形成される絶縁層38の高さを厚膜半導体領域R1と薄膜半導体領域R2とで異ならせることが可能となるとともに、熱酸化される第2単結晶半導体層33a〜33dの層数を厚膜半導体領域R1と薄膜半導体領域R2とで異ならせることが可能となる。従って、厚膜半導体領域R1と薄膜半導体領域R2とで最上層の第2単結晶半導体層33c、33dの膜厚を異ならせることが可能となるとともに、最上層の第2単結晶半導体層33c、33dの直下に配置された絶縁層38の膜厚を異ならせることができる。
【0049】
次に、図21および図22に示すように、厚膜半導体領域R1の第2単結晶半導体層33a、33bが消失するまで、半導体基板31、第2単結晶半導体層33a〜33dおよび支持体36の熱酸化を行うことにより、厚膜半導体領域R1の第2単結晶半導体層33c下および薄膜半導体領域R2の第2単結晶半導体層33d下に絶縁層38を形成する。ここで、厚膜半導体領域R1の第2単結晶半導体層33a、33bを完全に熱酸化させることにより、厚膜半導体領域R1の第2単結晶半導体層33c下の絶縁層38の膜厚を増大させることができる。例えば、第2単結晶半導体層33a、33bの膜厚をそれぞれ45nmに設定し、第22単結晶半導体層33a、33bの片面が50nmとなるように酸化処理を行うことにより、第2単結晶半導体層33a、33bを完全に熱酸化させることができ、第22単結晶半導体層33a、33bの両面で100nmの酸化膜をそれぞれ形成することができる。このため、第2単結晶半導体層33cの結晶性や純度の劣化を抑制しつつ、厚膜半導体領域R1の絶縁層38の破壊耐圧やバックチャネル閾値耐圧を確保することが可能となり、厚膜半導体領域R1に形成される電界効果トランジスタの高耐圧化を図ることができる。
【0050】
また、第1単結晶半導体層32a〜32cおよび第2単結晶半導体層33a、33bの膜厚および層数は、第2単結晶半導体層33a、33bが完全に熱酸化された時に、第2単結晶半導体層33a、33bの膜厚増加分が空洞部37で吸収されるように設定することができる。これにより、絶縁層38上の第2単結晶半導体層33cの結晶性の劣化を抑制しつつ、厚膜半導体領域R1の第2単結晶半導体層33cと薄膜半導体領域R2の第2単結晶半導体層33dの表面の高さを一致させることが可能となり、厚膜半導体領域R1の第2単結晶半導体層33cと薄膜半導体領域R2の第2単結晶半導体層33dとの間の表面の平坦性を向上させることができる。
【0051】
例えば、第1単結晶半導体層32a〜32dの膜厚TA1〜TA4は55nmで同一の値に設定するとともに、第2単結晶半導体層33a、33bの膜厚TB1、TB2は45nmで同一の値に設定し、第2単結晶半導体層33a、33bの片面の酸化膜厚が50nmになるように酸化処理を行ったものとする。この場合、厚膜半導体領域R1では、第2単結晶半導体層33c下の絶縁層38の膜厚は300nmにすることが可能となるとともに、薄膜半導体領域R2では、第2単結晶半導体層33d下の絶縁層38の膜厚は100nmにすることが可能となる。
【0052】
また、第2単結晶半導体層33cの膜厚TB3を345nm、第2単結晶半導体層33dの膜厚TB4を75nmに設定することにより、厚膜半導体領域R1では、絶縁層38上の第2単結晶半導体層33cの膜厚を300nmに設定することが可能となるとともに、薄膜半導体領域R2では、絶縁層38上の第2単結晶半導体層33dの膜厚を30nmに設定することが可能となる。
【0053】
このように、第1単結晶半導体層32a〜32dおよび第2単結晶半導体層33a〜33dの膜厚および層数を適宜調整することにより、表面の平坦性を確保しつつ、様々の半導体層とBOX層の膜厚の組み合わせを実現することができる。
ここで、薄膜半導体領域R2では、絶縁層38上に第2単結晶半導体層33dを配置することにより、高速・低パワー半導体素子の実行チャネル長が0.1μm以下の時、第2単結晶半導体層13dの膜厚を50nm以下にすることが可能となり、短チャネル効果が抑制された完全空乏型SOIトランジスタを形成することができる。
【0054】
また、厚膜半導体領域R1では、絶縁層38上に第2単結晶半導体層33cを配置することにより、絶縁層38上の第2単結晶半導体層33cの膜厚を増加させることができる。このため、高い接合耐圧や大電流容量を確保することを可能としつつ、部分空乏型SOIトランジスタを形成することができる。
図23〜図37は、本発明の第3実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
【0055】
図23および図24において、第1単結晶半導体層52a〜52cおよび第2単結晶半導体層53a〜53cを半導体基板51上に交互に積層する。ここで、第1単結晶半導体層52a〜52cは、半導体基板51および第2単結晶半導体層53a〜53cよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板51がSiの場合、第1単結晶半導体層52a〜52cとしてSiGe、第2単結晶半導体層53a〜53cとしてSiを用いることが好ましい。
【0056】
なお、半導体基板51には、厚膜半導体領域R11および薄膜半導体領域R12を設けることができる。そして、厚膜半導体領域R11には、部分空乏型電界効果トランジスタを形成し、薄膜半導体領域R12には、完全空乏型電界効果トランジスタを形成することができる。
そして、第2単結晶半導体層53cの熱酸化により第2単結晶半導体層53cの表面に犠牲酸化膜54を形成する。そして、CVDなどの方法により、犠牲酸化膜54上の全面に酸化防止膜55を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、犠牲酸化膜54および酸化防止膜55をパターニングすることにより薄膜半導体領域R12の犠牲酸化膜54および酸化防止膜55を除去し、薄膜半導体領域R12の第2単結晶半導体層53cを露出させる。
【0057】
そして、犠牲酸化膜54および酸化防止膜55をマスクとしてエピタキシャル成長を行うことにより、第1単結晶半導体層52dおよび第2単結晶半導体層53dを、薄膜半導体領域R12の第2単結晶半導体層53c上に選択的に形成する。ここで、第1単結晶半導体層52dは、第2単結晶半導体層53dよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板51がSiの場合、第1単結晶半導体層52dとしてSiGe、第2単結晶半導体層53dとしてSiを用いることが好ましい。
【0058】
次に、図25および図26に示すように、厚膜半導体領域R11の犠牲酸化膜54および酸化防止膜55を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、第1単結晶半導体層52a〜52dおよび第2単結晶半導体層53a〜53dをパターニングすることにより、半導体基板51を露出させる溝M21を所定の方向に沿って形成する。
【0059】
次に、図27および図28に示すように、第1単結晶半導体層52a〜52dおよび第2単結晶半導体層53a〜53dの側壁に成膜され、第2単結晶半導体層53a〜53dを半導体基板51上で支持する支持体56を溝M21内に形成する。なお、支持体56の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどから選択することができる。特に、半導体基板51および第2単結晶半導体層53a〜53dがSi、第1単結晶半導体層52a〜52dがSiGeの場合、支持体56の材質としてSiを用いることが好ましい。
【0060】
次に、図29および図30に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第1単結晶半導体層52a〜52c、第2単結晶半導体層53a〜53cおよび支持体56をパターニングすることにより、半導体基板51を露出させる溝M22を溝M21と直交する方向に沿って厚膜半導体領域R11に形成する。
次に、図31および図32に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第1単結晶半導体層52d、第2単結晶半導体層53dおよび支持体56をパターニングすることにより、第2単結晶半導体層53cを露出させる溝M13を溝M21と直交する方向に沿って薄膜半導体領域R12に形成する。
【0061】
次に、図33および図34に示すように、溝M22を介してエッチングガスまたはエッチング液を第1単結晶半導体層52a〜52cに接触させるとともに、溝M23を介してエッチングガスまたはエッチング液を第1単結晶半導体層52dに接触させることにより、厚膜半導体領域R11の第1単結晶半導体層52a〜52cをエッチング除去するとともに、薄膜半導体領域R12の第1単結晶半導体層52dをエッチング除去する。そして、厚膜半導体領域R11では、半導体基板51と第2単結晶半導体層53aとの間ならびに第2単結晶半導体層53a〜53cの間に空洞部57を形成するとともに、薄膜半導体領域R12では、第2単結晶半導体層53c、53dの間に空洞部57を形成する。
【0062】
ここで、薄膜半導体領域R12では、第1単結晶半導体層52c上に第2単結晶半導体層53cが残るように溝M23の深さを設定することにより、薄膜半導体領域R12の第1単結晶半導体層52a〜52cを残したまま、厚膜半導体領域R11の第1単結晶半導体層52a〜52cを除去することができる。このため、厚膜半導体領域R11では、第1単結晶半導体層52a〜52c間の第2単結晶半導体層53a、53bを熱酸化することが可能となるとともに、薄膜半導体領域R12では、第1単結晶半導体層52a〜52c間の第2単結晶半導体層53a、53bが熱酸化されることを防止しつつ、第2単結晶半導体層53bよりも上層に配置された第2単結晶半導体層53dを熱酸化することが可能となる。この結果、第2単結晶半導体層53a〜53dの熱酸化にて形成される絶縁層58の高さを厚膜半導体領域R11と薄膜半導体領域R12とで異ならせることが可能となるとともに、熱酸化される第2単結晶半導体層53a〜53dの層数を厚膜半導体領域R11と薄膜半導体領域R12とで異ならせることが可能となる。従って、厚膜半導体領域R11と薄膜半導体領域R12とで最上層の第2単結晶半導体層53c、53dの膜厚を異ならせることが可能となるとともに、最上層の第2単結晶半導体層53c、53dの直下に配置された絶縁層58の膜厚を異ならせることができる。
【0063】
次に、図35および図36に示すように、厚膜半導体領域R11の第2単結晶半導体層53a、53bが消失するまで、半導体基板51、第2単結晶半導体層53a〜53dおよび支持体56の熱酸化を行うことにより、厚膜半導体領域R11の第2単結晶半導体層53c下および薄膜半導体領域R12の第2単結晶半導体層53d下に絶縁層58を形成する。ここで、厚膜半導体領域R11の第2単結晶半導体層53a、53bを完全に熱酸化させることにより、厚膜半導体領域R11の第2単結晶半導体層53c下の絶縁層58の膜厚を増大させることができる。このため、第2単結晶半導体層53cの結晶性や純度の劣化を抑制しつつ、厚膜半導体領域R11の絶縁層58の破壊耐圧やバックチャネル閾値耐圧を確保することが可能となり、厚膜半導体領域R11に形成される電界効果トランジスタの高耐圧化を図ることができる。
【0064】
また、第1単結晶半導体層52a〜52cおよび第2単結晶半導体層53a、53bの膜厚および層数は、第2単結晶半導体層53a、53bが完全に熱酸化された時に、第2単結晶半導体層53a、53bの膜厚増加分が空洞部57の間隔より大きくなるように設定することができる。これにより、第2単結晶半導体層53c下に絶縁層58を形成することで、厚膜半導体領域R11の第2単結晶半導体層53cを持ち上げることが可能となる。このため、厚膜半導体領域R11の第2単結晶半導体層53cと薄膜半導体領域R12の第2単結晶半導体層53dの表面の高さを一致させることが可能となり、厚膜半導体領域R11の第2単結晶半導体層53cと薄膜半導体領域R12の第2単結晶半導体層53dとの間の表面の平坦性を向上させることができる。
【0065】
例えば、第1単結晶半導体層52dの膜厚TA4を55nm、第2単結晶半導体層53dの膜厚TB4を75nmに設定することにより、図37(a)に示すように、薄膜半導体領域R12では、絶縁層58上の第2単結晶半導体層53dの膜厚を30nmに設定することが可能となるとともに、第2単結晶半導体層53d下の絶縁層58上の膜厚を100nmに設定することが可能となる。ここで、第2単結晶半導体層53dの表面の高さは、熱酸化前の半導体基板51の表面よりも、(TA1+TB1+TA2+TB2+TA3+TB3+85nm)だけ高くすることができる。
【0066】
一方、厚膜半導体領域R11では、第2単結晶半導体層53a〜53cの熱酸化による膜厚増加分は、図37(b)に示すように、半導体基板51の表面と第2単結晶半導体層53a下面の膜厚増加分(55nm)から第1単結晶半導体層52aの膜厚を引いた分(55nm−TA1)、第2単結晶半導体層53a表面と第2単結晶半導体層53bの下面の膜厚増加分(55nm)から第1単結晶半導体層52bの膜厚を引いた分(55nm−TA2)、第2単結晶半導体層53b表面と第2単結晶半導体層53c下面の膜厚増加分(55nm)から第1単結晶半導体層52cの膜厚を引いた分(55nm−TA3)、第2単結晶半導体層53c表面酸化による半導体層の膜厚減少(−22.5nm)の合計である。
【0067】
このように、第1単結晶半導体層52a〜52dおよび第2単結晶半導体層53a〜53dの膜厚および層数を適宜調整することにより、表面の平坦性を確保しつつ、様々の半導体層とBOX層の膜厚の組み合わせを実現することができる。
【図面の簡単な説明】
【0068】
【図1】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図2】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図3】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図4】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図5】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図6】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図7】第1実施形態に係る半導体装置の製造方法を示す断面図。
【図8】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図9】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図10】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図11】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図12】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図13】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図14】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図15】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図16】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図17】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図18】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図19】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図20】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図21】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図22】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図23】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図24】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図25】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図26】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図27】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図28】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図29】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図30】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図31】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図32】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図33】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図34】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図35】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図36】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図37】第3実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【0069】
11、31、51 半導体基板、12a、12b、32a〜32d、52a〜52d 第1単結晶半導体層、13a、13b、33a〜33d、53a〜53d 第2単結晶半導体層、14、34、54 犠牲酸化膜、15、35、55 酸化防止膜、M1、M2、M11、M12、M13、M21、M22、M23 素子分離用溝、16、36、56 支持体、17、37、57 空洞部、18、38、58 酸化膜、19、39、59 埋め込み絶縁層、R1、R11 厚膜半導体領域、R2、R12 薄膜半導体領域、D 段差
【技術分野】
【0001】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、SOI(Silicon On Insulator)基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【0002】
SOI基板上に形成された電界効果トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献1には、数百V程度のドレイン耐圧を持つ高耐圧電界効果トランジスタをSOI基板上に形成する方法が開示されている。また、特許文献2には、サブミクロン程度に微細化された電界効果トランジスタをSOI基板上に形成する方法が開示されている。
【0003】
ここで、用途の異なる半導体素子では、最適なSOI層の膜厚やBox層の膜厚が異なっている。すなわち、数百V程度のドレイン耐圧を持つ高耐圧電界効果トランジスタでは、Box層の破壊耐圧やバックチャネル閾値耐圧を確保するため、Box層を厚膜化する必要があり、Box層の膜厚はμmオーダーとなる。例えば、50Vのドレイン耐圧を持つ高耐圧電界効果トランジスタでは、Box層の膜厚は数百nm程度、500Vのドレイン耐圧を持つ高耐圧電界効果トランジスタでは、Box層の膜厚は数μm程度だけ必要となる。
【0004】
一方、サブミクロン程度に微細化された電界効果トランジスタでは、短チャネル効果による閾値低下を抑制するため、Box層を薄膜化する必要があり、Box層の膜厚は数百オングストロームオーダーとなる。例えば、実行チャネル長が0.1μm以下になると、SOI層の膜厚を50nm以下にするとともに、Box層の膜厚を50〜100nmに設定する必要がある。
【0005】
一方、ユピキタス社会の到来に伴って、情報携帯機器の小型化、低消費電力化、多機能化、大容量化を一層促進するために、様々の耐圧を持つデバイスやデジタルとアナログのデバイスを1チップ上に混載することが可能なSOC(System On Chip)技術が注目されている。
また、特許文献3には、SOI基板上でSOCを実現できるようにするため、半導体基板の主面から異なる深さに絶縁膜を埋め込むことで、用途の異なる半導体素子をその用途に適した厚みを有する活性層内に形成する方法が開示されている。
【特許文献1】特開平7−211917号公報
【特許文献2】特開2003−158091号公報
【特許文献3】特開2002−299591号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1〜3に開示された方法では、Box層の膜厚はSOI基板で一定に保たれる。このため、用途の異なる半導体素子をSOI基板上に形成するには、用途ごとに半導体素子を別々のSOI基板上に作り分ける必要があり、SOCを実現する上での障害になるという問題があった。
また、特許文献3に開示された方法では、半導体基板の主面から異なる深さに絶縁膜を埋め込むために、異なるエネルギーで酸素イオンをシリコン基板に注入することが行われる。このため、シリコン基板に物理的損傷が発生し、SOI層の結晶性や純度が劣化することから、SOI層に半導体素子を形成すると、PN接合リークなどに起因して特性の劣化を引き起こすという問題があった。特に、特許文献3に開示された方法では、Box層の膜厚を厚くするには、酸素イオンのドーズ量を増大させる必要があり、イオン注入時のダメージや酸素膜の膨張によるストレスが増大する。このため、SOI層に結晶欠陥が発生し、半導体装置の信頼性が劣化するという問題があった。
【0007】
さらに、Box層の膜厚を厚くするために、2枚のウェハを貼り合わせる方法を用いると、片側のウェハのほとんどを除去する必要があり、資源の無駄使いになるという問題があった。また、2枚のウェハを貼り合わせる方法では、SOI層の膜厚のバラツキが大きくなるとともに、膜厚の異なるBox層を同一SOI基板に形成することができず、SOCを実現する上での障害になるという問題があった。また、膜厚の異なるBox層にSOI層を形成すると、SOI層の表面に段差が発生し、半導体製造プロセスの加工精度が劣化するという問題があった。
【0008】
そこで、本発明の目的は、半導体層の表面の平坦性を向上させることを可能としつつ、絶縁層および半導体層の双方の膜厚をそれぞれ異ならせることが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0009】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、半導体基材と、前記半導体基材上に形成された膜厚が互いに異なる絶縁層と、前記絶縁層上に形成された膜厚が互いに異なる半導体層とを備えることを特徴とする。
これにより、半導体素子の用途に適するように絶縁層および半導体層の膜厚を設定することを可能としつつ、互いに用途の異なる半導体素子を同一のSOI基板上に形成することができる。このため、短チャネル効果を抑制することを可能としつつ、電界効果トランジスタを微細化することが可能となるとともに、絶縁層の破壊耐圧やPN接合耐圧を確保することを可能としつつ、高耐圧電界効果トランジスタを同一のSOI基板上に形成することができる。このため、システム・オン・チップを同一のSOI基板上で実現することが可能となり、半導体装置の小型化、低消費電力化、多機能化および大容量化を促進することができる。
【0010】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、前記絶縁層上に形成された膜厚が互いに異なる半導体層と、前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
これにより、半導体素子を用途ごとに別々のSOI基板上に作り分けることなく、絶縁層および半導体層の膜厚がそれぞれ最適化された同一SOI基板上に用途の異なる半導体素子を形成することを可能となり、システム・オン・チップの高性能化を図ることができる。
【0011】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、前記絶縁層上に形成された膜厚が互いに異なる半導体層と、前記半導体基板と前記半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
また、本発明の一態様に係る半導体基板の製造方法によれば、第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基材上に複数層形成する工程と、前記第1半導体層および前記第2半導体層を貫通して前記半導体基材を露出させる第1溝を形成する工程と、前記半導体基材上で前記第2半導体層を支持する支持体を前記第1溝内の前記第1半導体層および第2半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成する工程と、前記第2溝を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が存在していた位置に空洞部を形成する工程と、前記空洞部を介して前記第2半導体層の少なくとも一層分を完全に熱酸化することにより、最上層の第2半導体層下に配置された絶縁層を形成する工程とを備えることを特徴とする。
【0012】
これにより、第1溝内に形成された支持体を介して、第2半導体層を半導体基材上で支持することが可能となるとともに、第2溝を介して、第1半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層を半導体基材上で安定して支持することを可能としつつ、第2半導体層下の第1半導体層を除去することが可能となり、第2半導体層に加わる物理的損傷を抑制しつつ、最上層の第2半導体層下に絶縁層を形成することができる。この結果、第2半導体層から露出する第1半導体層の層数ならびに第1および第2半導体層の膜厚を適宜設定することで、絶縁層およびその上の半導体層の双方の膜厚をそれぞれ異ならせることが可能となるとともに、絶縁層上に配置された半導体層の結晶性や純度を向上させることを可能として、システム・オン・チップの信頼性を向上させることができる。
【0013】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第2半導体層および前記支持体は単結晶Si、前記第1半導体層は単結晶SiGeであることを特徴とする。
これにより、第2半導体層、支持体および第1半導体層間の格子整合をとることを可能としつつ、第2半導体層および支持体よりも第1半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となるとともに、支持体を第1溝内に安定して形成することが可能となり、第2半導体層の品質を損なうことなく、絶縁層およびその上の半導体層の双方の膜厚をそれぞれ異ならせることが可能となる。
【0014】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第1溝および前記第2溝は素子分離領域に配置されていることを特徴とする。
これにより、第2半導体層の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第2半導体層下の第1半導体層を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
【0015】
また、本発明の一態様に係る半導体基板の製造方法によれば、最上層の第2半導体層は、下層の第2半導体層よりも膜厚が厚いことを特徴とする。
これにより、第2半導体層の少なくとも一層分を完全に熱酸化した場合においても、最上層の第2半導体層が熱酸化にて完全に消失することを防止することができ、絶縁層上に第2半導体層を配置することができる。
【0016】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第2半導体層の熱酸化を行う前に、最上層の第2半導体層上に酸化防止膜を形成する工程をさらに備えることを特徴とする。
これにより、第2半導体層の少なくとも一層分を完全に熱酸化した場合においても、最上層の第2半導体層の表面が熱酸化されることを防止することができ、最上層の第2半導体層が熱酸化にて完全に消失することを防止することができる。
【0017】
また、本発明の一態様に係る半導体基板の製造方法によれば、最上層の第2半導体層よりも下層の全ての第2半導体層を完全に熱酸化することを特徴とする。
これにより、第2半導体層の層数を増加させることで、最上層の第2半導体層下の絶縁層の膜厚を増大させることができる。このため、第2半導体層の結晶性や純度の劣化を抑制しつつ、Box層の破壊耐圧やバックチャネル閾値耐圧を確保することが可能となり、電界効果トランジスタの高耐圧化を図ることができる。
【0018】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和に実質的に等しいことを特徴とする。
これにより、第2半導体層の熱酸化による膜厚増加分を空洞部の隙間で吸収させることを可能としつつ、空洞部を絶縁層で完全に塞ぐことが可能となる。このため、絶縁層にかかるストレスを抑制しつつ、熱抵抗の増大を抑制することが可能となり、絶縁層上の第2半導体層の結晶性の劣化を抑制することが可能となるとともに、第2半導体層の熱放散性を向上させることができる。
【0019】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和よりも小さいことを特徴とする。
これにより、第2半導体層の熱酸化による膜厚増加分を空洞部の間隔よりも大きくすることができ、下層の第2半導体層の熱酸化時に上層の第2半導体層を持ち上げることが可能となる。このため、第2半導体層の高さを調整することが可能となり、第2半導体層の平坦性を向上させることができる。
【0020】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和よりも大きいことを特徴とする。
これにより、第2半導体層の熱酸化による膜厚増加分を空洞部の隙間で吸収させることが可能となる。このため、絶縁層にかかるストレスを抑制することが可能となり、絶縁層上の第2半導体層の結晶性の劣化を抑制することが可能となる。
【0021】
また、本発明の一態様に係る半導体装置の製造方法によれば、第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された第1積層構造を半導体基板上に形成する工程と、最上層の前記第2半導体層を選択的にハーフエッチングすることにより、前記第1積層構造の一部の領域に段差を形成する工程と、第3半導体層よりもエッチング時の選択比が小さな第4半導体層が前記第3半導体層上に積層され、前記第3半導体層の膜厚が前記第1半導体層の膜厚と等しくなるように設定された第2積層構造を、前記第1積層構造の段差部分に形成する工程と、前記第1半導体層から前記第4半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記半導体基板上で前記第2および第4半導体層を支持する支持体を前記第1溝内の前記第1半導体層から前記第4半導体層の側壁に形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を、前記第1溝で区分けされた第1領域に形成する工程と、前記第3半導体層の少なくとも一部を前記第4半導体層から露出させる第3溝を、前記第1溝で区分けされた第2領域に形成する工程と、前記第2溝および第3溝を介して前記第1および第3半導体層を選択的にエッチングすることにより、前記第2および第4半導体層下に空洞部を形成する工程と、前記空洞部を介して前記第2および第4半導体層の熱酸化を行うことにより、前記第2および第4半導体層下に配置された絶縁層を形成する工程と、互いに用途の異なる半導体素子を前記第2および第4半導体層にそれぞれ形成する工程とを備えることを特徴とする。
【0022】
これにより、第1溝内に形成された支持体を介して、第2および第4半導体層を半導体基材上で支持することが可能となるとともに、第2および第4半導体層からそれぞれ露出する第1および第3半導体層の高さを第1領域と第2領域とで異ならせることを可能としつつ、第2溝および第3溝を介して、第1および第3半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。
【0023】
このため、第2および第4半導体層を半導体基材上で安定して支持することを可能としつつ、第2および第4半導体層下にそれぞれ配置された第1および第3半導体層を除去することが可能となるとともに、第2および第4半導体層下でそれぞれ除去される第1および第3半導体層の高さを第1領域と第2領域とで異ならせることが可能となる。また、第3半導体層の膜厚が第1半導体層の膜厚と等しくなるように設定することで、第2および第4半導体層の熱酸化にて膜厚が増加した場合においても、第1領域と第2領域との間における高さの上昇分を一致させることができる。
【0024】
この結果、第1および第3半導体層を除去した後に熱酸化にて形成される絶縁層の高さを第1領域と第2領域とで異ならせることが可能となり、第1領域と第2領域との間における半導体層の膜厚を互いに異ならせることが可能となるとともに、第2および第4半導体層の間の表面の平坦性を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された第1積層構造を半導体基板上に形成する工程と、第3半導体層よりもエッチング時の選択比が小さな第4半導体層が前記第3半導体層上に積層され、前記第3半導体層の膜厚が前記第1半導体層の膜厚より大きくなるように設定された第2積層構造を、前記第1積層構造の一部の領域に形成する工程と、前記第1半導体層から前記第4半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記半導体基板上で前記第2および第4半導体層を支持する支持体を前記第1溝内の前記第1半導体層から前記第4半導体層の側壁に形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を、前記第1溝で区分けされた第1領域に形成する工程と、前記第3半導体層の少なくとも一部を前記第4半導体層から露出させる第3溝を、前記第1溝で区分けされた第2領域に形成する工程と、前記第2溝および第3溝を介して前記第1および第3半導体層を選択的にエッチングすることにより、前記第2および第4半導体層下に空洞部を形成する工程と、前記空洞部を介して前記第2および第4半導体層の熱酸化を行うことにより、前記第2および第4半導体層下に配置された絶縁層を形成する工程と、互いに用途の異なる半導体素子を前記第2および第4半導体層にそれぞれ形成する工程とを備えることを特徴とする。
【0025】
これにより、第2領域の第1半導体層を残したまま、第1領域の第1半導体層を除去することが可能となるとともに、第2領域の第3半導体層を除去することが可能となる。このため、第1および第3半導体層の膜厚および層数を適宜調整することで、第2半導体層および第4半導体層下の絶縁層の膜厚を互いに異ならせることが可能となるとともに、第2半導体層と第4半導体層との膜厚を異ならせることで、絶縁層上の半導体層の膜厚を異ならせることができる。また、第3半導体層の膜厚が第1半導体層の膜厚より大きくなるように設定することで、第2および第4半導体層の熱酸化時の膜厚増加分に基づいて、第1領域の高さを第2領域に比べて上昇させることができる。このため、半導体層の表面の平坦性を向上させることを可能としつつ、絶縁層および半導体層の双方の膜厚をそれぞれ異ならせることが可能となる。
【発明を実施するための最良の形態】
【0026】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1〜図8は、本発明の第1実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図1において、半導体基板11上には、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cが交互に積層されている。なお、半導体基板11、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cの材質としては、例えば、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどを用いることができる。
【0027】
ここで、第1単結晶半導体層12a〜12cは、半導体基板11および第2単結晶半導体層13a〜13cよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板11がSiの場合、第1単結晶半導体層12a〜12cとしてSiGe、第2単結晶半導体層13a〜13cとしてSiを用いることが好ましい。これにより、第1単結晶半導体層12a〜12cと第2単結晶半導体層13a〜13cとの間の格子整合をとることを可能としつつ、第1単結晶半導体層12a〜12cと第2単結晶半導体層13a〜13cとの間の選択比を確保することができる。
【0028】
そして、第2単結晶半導体層13cの熱酸化により第2単結晶半導体層13cの表面に犠牲酸化膜14を形成する。そして、CVDなどの方法により、犠牲酸化膜14上の全面に酸化防止膜15を形成する。なお、酸化防止膜15としては、例えば、シリコン窒化膜を用いることができる。
次に、図2に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜15、犠牲酸化膜14、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13bをパターニングすることにより、半導体基板11を露出させる溝M1を所定の方向に沿って形成する。
【0029】
なお、半導体基板11を露出させる場合、半導体基板11の表面でエッチングを止めるようにしてもよいし、半導体基板11をオーバーエッチングして半導体基板11に凹部を形成するようにしてもよい。また、溝M1の配置位置は、素子分離領域の一部に対応させることができる。
次に、図3に示すように、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cの側壁に成膜され、第2単結晶半導体層13a〜13cを半導体基板11上で支持する支持体16を溝M1内に形成する。なお、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cの側壁に成膜された支持体16を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cの側壁ならびに半導体基板11の表面に支持体16を選択的に形成することができる。なお、支持体16の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどから選択することができる。特に、半導体基板11および第2単結晶半導体層13a〜13cがSi、第1単結晶半導体層12a〜12cがSiGeの場合、支持体16の材質としてSiを用いることが好ましい。
【0030】
これにより、支持体16と第1単結晶半導体層12a〜12cとの間の格子整合をとることを可能としつつ、支持体16と第1単結晶半導体層12a〜12cとの間の選択比を確保することができる。また、支持体16の材質として、Siなどの半導体を用いることにより、第1単結晶半導体層12a〜12cが除去された場合においても、半導体による3次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体16の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【0031】
次に、図4に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜15、犠牲酸化膜14、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cをパターニングすることにより、半導体基板11を露出させる溝M2を溝M1と直交する方向に沿って形成する。なお、半導体基板11を露出させる場合、半導体基板11の表面でエッチングを止めるようにしてもよいし、半導体基板11をオーバーエッチングして半導体基板11に凹部を形成するようにしてもよい。また、溝M2の配置位置は、素子分離領域に対応させることができる。
【0032】
次に、図5に示すように、溝M2を介してエッチングガスまたはエッチング液を第1単結晶半導体層12a〜12cに接触させることにより、第1単結晶半導体層12a〜12cをエッチング除去する。そして、半導体基板11と第2単結晶半導体層13aとの間ならびに第2単結晶半導体層13a〜13cbの間に空洞部17を形成する。
ここで、溝M1内に支持体16を設けることにより、第1単結晶半導体層12a〜12cが除去された場合においても、第2単結晶半導体層13a〜13bを半導体基板11上で支持することが可能となるとともに、溝M1とは別に溝M2を設けることにより、第2単結晶半導体層13a〜13c下にそれぞれ配置された第1単結晶半導体層12a〜12cにエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2単結晶半導体層13a〜13cの結晶品質を損なうことなく、半導体基板11と第2単結晶半導体層13aとの間ならびに第2単結晶半導体層13a〜13cの間に空洞部17を形成することができる。
【0033】
なお、半導体基板11、第2単結晶半導体層13a〜13cおよび支持体16がSi、第1単結晶半導体層12a〜12cがSiGeの場合、第1単結晶半導体層12a〜12cのエッチング液としてフッ硝酸を用いることが好ましい。これにより、SiとSiGeの選択比として1:1000〜10000程度を得ることができ、半導体基板11、第2単結晶半導体層13a〜13cおよび支持体16のオーバーエッチングを抑制しつつ、第1単結晶半導体層12a〜12cを除去することが可能となる。
【0034】
次に、図6に示すように、第2単結晶半導体層13a、13bが消失するまで、半導体基板11、第2単結晶半導体層13a〜13cおよび支持体16の熱酸化を行うことにより、第2単結晶半導体層13c下に絶縁層18を形成する。ここで、第2単結晶半導体層13a、13bを消失させることにより、第2単結晶半導体層13cと半導体基板11との間を絶縁層18で埋め尽くすことが可能となる。
【0035】
そして、第1単結晶半導体層12a〜12cおよび第2単結晶半導体層13a〜13cの膜厚または層数を適宜調整することで、第2単結晶半導体層13cおよび絶縁層18の膜厚を調整することが可能となる。
ただし、図7に示すように、膜厚T1、T2にそれぞれ設定された第2単結晶半導体層13a、13b間の第1単結晶半導体層12bの膜厚T3は、第2単結晶半導体層13a、13bの熱酸化による膜厚の増加分をそれぞれΔT1/2、ΔT2/2とすると、ΔT1/2+ΔT2/2程度の値に設定することが好ましい。これにより、第1単結晶半導体層12bを除去した際に発生した空洞部17の間隔を、第2単結晶半導体層13a、13bの酸化による膜厚の増加分に対応させることが可能となる。このため、絶縁層18にかかるストレスを抑制しつつ、空洞部17を絶縁層18で完全に塞ぐことが可能となるとともに、第2単結晶半導体層13a、13bの酸化による絶縁層18の盛り上がりを防止することができる。このため、熱抵抗の増大を抑制しつつ、絶縁層18上の第2単結晶半導体層13cの結晶性の劣化を抑制することが可能となるとともに、第2単結晶半導体層13cの平坦性も維持することができる。また、溝M1、M2の幅は、第2単結晶半導体層13a〜13cの熱酸化による両側からの横方向広がり分よりも大きく設定することが好ましい。
【0036】
また、エピタキシャル成長時の第2単結晶半導体層13cの膜厚および第2単結晶半導体層13a〜13cの熱酸化時に形成された絶縁層18の膜厚によって、素子分離後の第2単結晶半導体層13cの膜厚を規定することができる。このため、第2単結晶半導体層13cの膜厚を精度よく制御することができ、第2単結晶半導体層13cの膜厚のバラツキを低減させることを可能としつつ、第2単結晶半導体層13cの膜厚を薄膜化することができる。また、第2単結晶半導体層13b上に酸化防止膜15を設けることで、第2単結晶半導体層13bの表面が熱酸化されることを防止しつつ、第2単結晶半導体層13b下に絶縁層18を形成することが可能となる。
【0037】
また、第2単結晶半導体層13c上に酸化防止膜15を設ける代わりに、第2単結晶半導体層13cの膜厚を第2単結晶半導体層13a、13bの膜厚よりも大きく設定するようにしてもよい。これにより、第2単結晶半導体層13a、13bを完全に熱酸化した場合においても、最上層の第2単結晶半導体層13cが熱酸化にて完全に消失することを防止することができ、絶縁層18上に第2単結晶半導体層13cを配置することができる。
【0038】
なお、絶縁層18を形成した後、高温アニールを行う。これにより、絶縁層18をリフローさせることが可能となり、絶縁層18のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図8に示すように、CVDなどの方法により、絶縁層18が側壁に形成された溝M1、M2内が埋め込まれるようにして、第2単結晶半導体層上に絶縁層を堆積する。そして、CMP(化学的機械的研磨)などの方法を用いて絶縁層を平坦化することにより、第2単結晶半導体層の表面を露出させ、埋め込み絶縁層19を溝M1、M2内に形成する。なお、埋め込み絶縁層19としては、例えば、SiO2またはSi3N4などを用いることができる。そして、第2単結晶半導体層13cに電界効果トランジスタを形成することにより、電界効果トランジスタのPN接合リークを抑制しつつ、電界効果トランジスタの周囲および底面の素子分離を行うことができ、電界効果トランジスタの特性を向上させることを可能としつつ、電界効果トランジスタの信頼性を向上させることができる。
【0039】
図9〜図22は、本発明の第2実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図9および図10において、第1単結晶半導体層32a〜32cおよび第2単結晶半導体層33a〜33cを半導体基板31上に交互に積層する。ここで、第1単結晶半導体層32a〜32cは、半導体基板31および第2単結晶半導体層33a〜33cよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板31がSiの場合、第1単結晶半導体層32a〜32cとしてSiGe、第2単結晶半導体層33a〜33cとしてSiを用いることが好ましい。
【0040】
なお、半導体基板31には、厚膜半導体領域R1および薄膜半導体領域R2を設けることができる。そして、厚膜半導体領域R1には、部分空乏型電界効果トランジスタを形成し、薄膜半導体領域R2には、完全空乏型電界効果トランジスタを形成することができる。
そして、第2単結晶半導体層33cの熱酸化により第2単結晶半導体層33cの表面に犠牲酸化膜34を形成する。そして、CVDなどの方法により、犠牲酸化膜34上の全面に酸化防止膜35を形成する。なお、酸化防止膜35としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、犠牲酸化膜34および酸化防止膜35をパターニングすることにより薄膜半導体領域R2の犠牲酸化膜34および酸化防止膜35を除去し、薄膜半導体領域R2の第2単結晶半導体層33cを露出させる。さらに、犠牲酸化膜34および酸化防止膜35をマスクとして、第2単結晶半導体層33cのハーフエッチングを行うことにより、第2単結晶半導体層33cに段差Dを形成し、厚膜半導体領域R1の第2単結晶半導体層33cの高さが薄膜半導体領域R2の第2単結晶半導体層33cの高さよりも段差D分だけ高くなるようにする。
【0041】
そして、犠牲酸化膜34および酸化防止膜35をマスクとしてエピタキシャル成長を行うことにより、第1単結晶半導体層32dおよび第2単結晶半導体層33dを、薄膜半導体領域R2の第2単結晶半導体層33c上に選択的に形成する。ここで、第1単結晶半導体層32dは、第2単結晶半導体層33dよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板31がSiの場合、第1単結晶半導体層32dとしてSiGe、第2単結晶半導体層33dとしてSiを用いることが好ましい。
【0042】
次に、図11および図12に示すように、厚膜半導体領域R1の犠牲酸化膜34および酸化防止膜35を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、第1単結晶半導体層32a〜32dおよび第2単結晶半導体層33a〜33dをパターニングすることにより、半導体基板31を露出させる溝M11を所定の方向に沿って形成する。
【0043】
なお、半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。また、溝M11の配置位置は、厚膜半導体領域R1および薄膜半導体領域R2を互いに分離させる素子分離領域の一部に対応させることができる。
次に、図13および図14に示すように、第1単結晶半導体層32a〜32dおよび第2単結晶半導体層33a〜33dの側壁に成膜され、第2単結晶半導体層33a〜33dを半導体基板31上で支持する支持体36を溝M11内に形成する。なお、第1単結晶半導体層32a〜32dおよび第2単結晶半導体層33a〜33dの側壁に成膜された支持体36を形成する場合、半導体のエピタキシャル成長を用いることができる。なお、支持体36の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどから選択することができる。特に、半導体基板31および第2単結晶半導体層33a〜33dがSi、第1単結晶半導体層32a〜32dがSiGeの場合、支持体36の材質としてSiを用いることが好ましい。
【0044】
次に、図15および図16に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第1単結晶半導体層32a〜32c、第2単結晶半導体層33a〜33cおよび支持体36をパターニングすることにより、半導体基板31を露出させる溝M12を溝M11と直交する方向に沿って厚膜半導体領域R1に形成する。なお、半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。また、溝M12の配置位置は、単結晶半導体層33cの素子分離領域に対応させることができる。
【0045】
次に、図17および図18に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第1単結晶半導体層32d、第2単結晶半導体層33dおよび支持体36をパターニングすることにより、第2単結晶半導体層33cを露出させる溝M13を溝M11と直交する方向に沿って薄膜半導体領域R2に形成する。なお、第2単結晶半導体層33cを露出させる場合、第2単結晶半導体層33cの表面でエッチングを止めるようにしてもよいし、第2単結晶半導体層33cをオーバーエッチングして第2単結晶半導体層33cに凹部を形成するようにしてもよい。また、溝M13の配置位置は、単結晶半導体層33cの素子分離領域に対応させることができる。
【0046】
また、第2単結晶半導体層33cの表面を露出させる代わりに、第1単結晶半導体層32dの表面でエッチングを止めるようにしてもよいし、第1単結晶半導体層32dcをオーバーエッチングして第1単結晶半導体層32dの途中までエッチングするようにしてもよい。ここで、第1単結晶半導体層32dのエッチングを途中で止めることにより、溝M13内の第2単結晶半導体層32dの表面が露出されることを防止することができる。このため、第1単結晶半導体層32dをエッチング除去する際に、溝M13内の第2単結晶半導体層33cがエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝M13内の第2単結晶半導体層33cのオーバーエッチングを抑制することができる。
【0047】
次に、図19および図20に示すように、溝M12を介してエッチングガスまたはエッチング液を第1単結晶半導体層32a〜32cに接触させるとともに、溝M13を介してエッチングガスまたはエッチング液を第1単結晶半導体層32dに接触させることにより、厚膜半導体領域R1の第1単結晶半導体層32a〜32cをエッチング除去するとともに、薄膜半導体領域R2の第1単結晶半導体層32dをエッチング除去する。そして、厚膜半導体領域R1では、半導体基板31と第2単結晶半導体層33aとの間ならびに第2単結晶半導体層33a〜33cの間に空洞部37を形成するとともに、薄膜半導体領域R2では、第2単結晶半導体層33c、33dの間に空洞部37を形成する。
【0048】
ここで、薄膜半導体領域R2では、第1単結晶半導体層32c上に第2単結晶半導体層33cが残るように溝M13の深さを設定することにより、薄膜半導体領域R2の第1単結晶半導体層32a〜32cを残したまま、厚膜半導体領域R1の第1単結晶半導体層32a〜32cを除去することができる。このため、厚膜半導体領域R1では、第1単結晶半導体層32a〜32c間の第2単結晶半導体層33a、33bを熱酸化することが可能となるとともに、薄膜半導体領域R2では、第1単結晶半導体層32a〜32c間の第2単結晶半導体層33a、33bが熱酸化されることを防止しつつ、第2単結晶半導体層33bよりも上層に配置された第2単結晶半導体層33dを熱酸化することが可能となる。この結果、第2単結晶半導体層33a〜33dの熱酸化にて形成される絶縁層38の高さを厚膜半導体領域R1と薄膜半導体領域R2とで異ならせることが可能となるとともに、熱酸化される第2単結晶半導体層33a〜33dの層数を厚膜半導体領域R1と薄膜半導体領域R2とで異ならせることが可能となる。従って、厚膜半導体領域R1と薄膜半導体領域R2とで最上層の第2単結晶半導体層33c、33dの膜厚を異ならせることが可能となるとともに、最上層の第2単結晶半導体層33c、33dの直下に配置された絶縁層38の膜厚を異ならせることができる。
【0049】
次に、図21および図22に示すように、厚膜半導体領域R1の第2単結晶半導体層33a、33bが消失するまで、半導体基板31、第2単結晶半導体層33a〜33dおよび支持体36の熱酸化を行うことにより、厚膜半導体領域R1の第2単結晶半導体層33c下および薄膜半導体領域R2の第2単結晶半導体層33d下に絶縁層38を形成する。ここで、厚膜半導体領域R1の第2単結晶半導体層33a、33bを完全に熱酸化させることにより、厚膜半導体領域R1の第2単結晶半導体層33c下の絶縁層38の膜厚を増大させることができる。例えば、第2単結晶半導体層33a、33bの膜厚をそれぞれ45nmに設定し、第22単結晶半導体層33a、33bの片面が50nmとなるように酸化処理を行うことにより、第2単結晶半導体層33a、33bを完全に熱酸化させることができ、第22単結晶半導体層33a、33bの両面で100nmの酸化膜をそれぞれ形成することができる。このため、第2単結晶半導体層33cの結晶性や純度の劣化を抑制しつつ、厚膜半導体領域R1の絶縁層38の破壊耐圧やバックチャネル閾値耐圧を確保することが可能となり、厚膜半導体領域R1に形成される電界効果トランジスタの高耐圧化を図ることができる。
【0050】
また、第1単結晶半導体層32a〜32cおよび第2単結晶半導体層33a、33bの膜厚および層数は、第2単結晶半導体層33a、33bが完全に熱酸化された時に、第2単結晶半導体層33a、33bの膜厚増加分が空洞部37で吸収されるように設定することができる。これにより、絶縁層38上の第2単結晶半導体層33cの結晶性の劣化を抑制しつつ、厚膜半導体領域R1の第2単結晶半導体層33cと薄膜半導体領域R2の第2単結晶半導体層33dの表面の高さを一致させることが可能となり、厚膜半導体領域R1の第2単結晶半導体層33cと薄膜半導体領域R2の第2単結晶半導体層33dとの間の表面の平坦性を向上させることができる。
【0051】
例えば、第1単結晶半導体層32a〜32dの膜厚TA1〜TA4は55nmで同一の値に設定するとともに、第2単結晶半導体層33a、33bの膜厚TB1、TB2は45nmで同一の値に設定し、第2単結晶半導体層33a、33bの片面の酸化膜厚が50nmになるように酸化処理を行ったものとする。この場合、厚膜半導体領域R1では、第2単結晶半導体層33c下の絶縁層38の膜厚は300nmにすることが可能となるとともに、薄膜半導体領域R2では、第2単結晶半導体層33d下の絶縁層38の膜厚は100nmにすることが可能となる。
【0052】
また、第2単結晶半導体層33cの膜厚TB3を345nm、第2単結晶半導体層33dの膜厚TB4を75nmに設定することにより、厚膜半導体領域R1では、絶縁層38上の第2単結晶半導体層33cの膜厚を300nmに設定することが可能となるとともに、薄膜半導体領域R2では、絶縁層38上の第2単結晶半導体層33dの膜厚を30nmに設定することが可能となる。
【0053】
このように、第1単結晶半導体層32a〜32dおよび第2単結晶半導体層33a〜33dの膜厚および層数を適宜調整することにより、表面の平坦性を確保しつつ、様々の半導体層とBOX層の膜厚の組み合わせを実現することができる。
ここで、薄膜半導体領域R2では、絶縁層38上に第2単結晶半導体層33dを配置することにより、高速・低パワー半導体素子の実行チャネル長が0.1μm以下の時、第2単結晶半導体層13dの膜厚を50nm以下にすることが可能となり、短チャネル効果が抑制された完全空乏型SOIトランジスタを形成することができる。
【0054】
また、厚膜半導体領域R1では、絶縁層38上に第2単結晶半導体層33cを配置することにより、絶縁層38上の第2単結晶半導体層33cの膜厚を増加させることができる。このため、高い接合耐圧や大電流容量を確保することを可能としつつ、部分空乏型SOIトランジスタを形成することができる。
図23〜図37は、本発明の第3実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
【0055】
図23および図24において、第1単結晶半導体層52a〜52cおよび第2単結晶半導体層53a〜53cを半導体基板51上に交互に積層する。ここで、第1単結晶半導体層52a〜52cは、半導体基板51および第2単結晶半導体層53a〜53cよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板51がSiの場合、第1単結晶半導体層52a〜52cとしてSiGe、第2単結晶半導体層53a〜53cとしてSiを用いることが好ましい。
【0056】
なお、半導体基板51には、厚膜半導体領域R11および薄膜半導体領域R12を設けることができる。そして、厚膜半導体領域R11には、部分空乏型電界効果トランジスタを形成し、薄膜半導体領域R12には、完全空乏型電界効果トランジスタを形成することができる。
そして、第2単結晶半導体層53cの熱酸化により第2単結晶半導体層53cの表面に犠牲酸化膜54を形成する。そして、CVDなどの方法により、犠牲酸化膜54上の全面に酸化防止膜55を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、犠牲酸化膜54および酸化防止膜55をパターニングすることにより薄膜半導体領域R12の犠牲酸化膜54および酸化防止膜55を除去し、薄膜半導体領域R12の第2単結晶半導体層53cを露出させる。
【0057】
そして、犠牲酸化膜54および酸化防止膜55をマスクとしてエピタキシャル成長を行うことにより、第1単結晶半導体層52dおよび第2単結晶半導体層53dを、薄膜半導体領域R12の第2単結晶半導体層53c上に選択的に形成する。ここで、第1単結晶半導体層52dは、第2単結晶半導体層53dよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板51がSiの場合、第1単結晶半導体層52dとしてSiGe、第2単結晶半導体層53dとしてSiを用いることが好ましい。
【0058】
次に、図25および図26に示すように、厚膜半導体領域R11の犠牲酸化膜54および酸化防止膜55を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、第1単結晶半導体層52a〜52dおよび第2単結晶半導体層53a〜53dをパターニングすることにより、半導体基板51を露出させる溝M21を所定の方向に沿って形成する。
【0059】
次に、図27および図28に示すように、第1単結晶半導体層52a〜52dおよび第2単結晶半導体層53a〜53dの側壁に成膜され、第2単結晶半導体層53a〜53dを半導体基板51上で支持する支持体56を溝M21内に形成する。なお、支持体56の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどから選択することができる。特に、半導体基板51および第2単結晶半導体層53a〜53dがSi、第1単結晶半導体層52a〜52dがSiGeの場合、支持体56の材質としてSiを用いることが好ましい。
【0060】
次に、図29および図30に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第1単結晶半導体層52a〜52c、第2単結晶半導体層53a〜53cおよび支持体56をパターニングすることにより、半導体基板51を露出させる溝M22を溝M21と直交する方向に沿って厚膜半導体領域R11に形成する。
次に、図31および図32に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第1単結晶半導体層52d、第2単結晶半導体層53dおよび支持体56をパターニングすることにより、第2単結晶半導体層53cを露出させる溝M13を溝M21と直交する方向に沿って薄膜半導体領域R12に形成する。
【0061】
次に、図33および図34に示すように、溝M22を介してエッチングガスまたはエッチング液を第1単結晶半導体層52a〜52cに接触させるとともに、溝M23を介してエッチングガスまたはエッチング液を第1単結晶半導体層52dに接触させることにより、厚膜半導体領域R11の第1単結晶半導体層52a〜52cをエッチング除去するとともに、薄膜半導体領域R12の第1単結晶半導体層52dをエッチング除去する。そして、厚膜半導体領域R11では、半導体基板51と第2単結晶半導体層53aとの間ならびに第2単結晶半導体層53a〜53cの間に空洞部57を形成するとともに、薄膜半導体領域R12では、第2単結晶半導体層53c、53dの間に空洞部57を形成する。
【0062】
ここで、薄膜半導体領域R12では、第1単結晶半導体層52c上に第2単結晶半導体層53cが残るように溝M23の深さを設定することにより、薄膜半導体領域R12の第1単結晶半導体層52a〜52cを残したまま、厚膜半導体領域R11の第1単結晶半導体層52a〜52cを除去することができる。このため、厚膜半導体領域R11では、第1単結晶半導体層52a〜52c間の第2単結晶半導体層53a、53bを熱酸化することが可能となるとともに、薄膜半導体領域R12では、第1単結晶半導体層52a〜52c間の第2単結晶半導体層53a、53bが熱酸化されることを防止しつつ、第2単結晶半導体層53bよりも上層に配置された第2単結晶半導体層53dを熱酸化することが可能となる。この結果、第2単結晶半導体層53a〜53dの熱酸化にて形成される絶縁層58の高さを厚膜半導体領域R11と薄膜半導体領域R12とで異ならせることが可能となるとともに、熱酸化される第2単結晶半導体層53a〜53dの層数を厚膜半導体領域R11と薄膜半導体領域R12とで異ならせることが可能となる。従って、厚膜半導体領域R11と薄膜半導体領域R12とで最上層の第2単結晶半導体層53c、53dの膜厚を異ならせることが可能となるとともに、最上層の第2単結晶半導体層53c、53dの直下に配置された絶縁層58の膜厚を異ならせることができる。
【0063】
次に、図35および図36に示すように、厚膜半導体領域R11の第2単結晶半導体層53a、53bが消失するまで、半導体基板51、第2単結晶半導体層53a〜53dおよび支持体56の熱酸化を行うことにより、厚膜半導体領域R11の第2単結晶半導体層53c下および薄膜半導体領域R12の第2単結晶半導体層53d下に絶縁層58を形成する。ここで、厚膜半導体領域R11の第2単結晶半導体層53a、53bを完全に熱酸化させることにより、厚膜半導体領域R11の第2単結晶半導体層53c下の絶縁層58の膜厚を増大させることができる。このため、第2単結晶半導体層53cの結晶性や純度の劣化を抑制しつつ、厚膜半導体領域R11の絶縁層58の破壊耐圧やバックチャネル閾値耐圧を確保することが可能となり、厚膜半導体領域R11に形成される電界効果トランジスタの高耐圧化を図ることができる。
【0064】
また、第1単結晶半導体層52a〜52cおよび第2単結晶半導体層53a、53bの膜厚および層数は、第2単結晶半導体層53a、53bが完全に熱酸化された時に、第2単結晶半導体層53a、53bの膜厚増加分が空洞部57の間隔より大きくなるように設定することができる。これにより、第2単結晶半導体層53c下に絶縁層58を形成することで、厚膜半導体領域R11の第2単結晶半導体層53cを持ち上げることが可能となる。このため、厚膜半導体領域R11の第2単結晶半導体層53cと薄膜半導体領域R12の第2単結晶半導体層53dの表面の高さを一致させることが可能となり、厚膜半導体領域R11の第2単結晶半導体層53cと薄膜半導体領域R12の第2単結晶半導体層53dとの間の表面の平坦性を向上させることができる。
【0065】
例えば、第1単結晶半導体層52dの膜厚TA4を55nm、第2単結晶半導体層53dの膜厚TB4を75nmに設定することにより、図37(a)に示すように、薄膜半導体領域R12では、絶縁層58上の第2単結晶半導体層53dの膜厚を30nmに設定することが可能となるとともに、第2単結晶半導体層53d下の絶縁層58上の膜厚を100nmに設定することが可能となる。ここで、第2単結晶半導体層53dの表面の高さは、熱酸化前の半導体基板51の表面よりも、(TA1+TB1+TA2+TB2+TA3+TB3+85nm)だけ高くすることができる。
【0066】
一方、厚膜半導体領域R11では、第2単結晶半導体層53a〜53cの熱酸化による膜厚増加分は、図37(b)に示すように、半導体基板51の表面と第2単結晶半導体層53a下面の膜厚増加分(55nm)から第1単結晶半導体層52aの膜厚を引いた分(55nm−TA1)、第2単結晶半導体層53a表面と第2単結晶半導体層53bの下面の膜厚増加分(55nm)から第1単結晶半導体層52bの膜厚を引いた分(55nm−TA2)、第2単結晶半導体層53b表面と第2単結晶半導体層53c下面の膜厚増加分(55nm)から第1単結晶半導体層52cの膜厚を引いた分(55nm−TA3)、第2単結晶半導体層53c表面酸化による半導体層の膜厚減少(−22.5nm)の合計である。
【0067】
このように、第1単結晶半導体層52a〜52dおよび第2単結晶半導体層53a〜53dの膜厚および層数を適宜調整することにより、表面の平坦性を確保しつつ、様々の半導体層とBOX層の膜厚の組み合わせを実現することができる。
【図面の簡単な説明】
【0068】
【図1】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図2】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図3】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図4】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図5】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図6】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図7】第1実施形態に係る半導体装置の製造方法を示す断面図。
【図8】第1実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図9】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図10】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図11】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図12】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図13】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図14】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図15】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図16】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図17】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図18】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図19】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図20】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図21】第2実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図22】第2実施形態に係る半導体装置の製造方法を示す断面図。
【図23】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図24】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図25】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図26】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図27】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図28】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図29】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図30】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図31】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図32】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図33】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図34】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図35】第3実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図36】第3実施形態に係る半導体装置の製造方法を示す断面図。
【図37】第3実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【0069】
11、31、51 半導体基板、12a、12b、32a〜32d、52a〜52d 第1単結晶半導体層、13a、13b、33a〜33d、53a〜53d 第2単結晶半導体層、14、34、54 犠牲酸化膜、15、35、55 酸化防止膜、M1、M2、M11、M12、M13、M21、M22、M23 素子分離用溝、16、36、56 支持体、17、37、57 空洞部、18、38、58 酸化膜、19、39、59 埋め込み絶縁層、R1、R11 厚膜半導体領域、R2、R12 薄膜半導体領域、D 段差
【特許請求の範囲】
【請求項1】
半導体基材と、
前記半導体基材上に形成された膜厚が互いに異なる絶縁層と、
前記絶縁層上に形成された膜厚が互いに異なる半導体層とを備えることを特徴とする半導体基板。
【請求項2】
半導体基板と、
前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、
前記絶縁層上に形成された膜厚が互いに異なる半導体層と、
前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項3】
半導体基板と、
前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、
前記絶縁層上に形成された膜厚が互いに異なる半導体層と、
前記半導体基板と前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項4】
第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基材上に複数層形成する工程と、
前記第1半導体層および前記第2半導体層を貫通して前記半導体基材を露出させる第1溝を形成する工程と、
前記半導体基材上で前記第2半導体層を支持する支持体を前記第1溝内の前記第1半導体層および第2半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成する工程と、
前記第2溝を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が存在していた位置に空洞部を形成する工程と、
前記空洞部を介して前記第2半導体層の少なくとも一層分を完全に熱酸化することにより、最上層の第2半導体層下に配置された絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項5】
前記第2半導体層および前記支持体は単結晶Si、前記第1半導体層は単結晶SiGeであることを特徴とする請求項4記載の半導体基板の製造方法。
【請求項6】
前記第1溝および前記第2溝は素子分離領域に配置されていることを特徴とする請求項4または5記載の半導体基板の製造方法。
【請求項7】
最上層の第2半導体層は、下層の第2半導体層よりも膜厚が厚いことを特徴とする請求項4から6のいずれか1項記載の半導体基板の製造方法。
【請求項8】
前記第2半導体層の熱酸化を行う前に、最上層の第2半導体層上に酸化防止膜を形成する工程をさらに備えることを特徴とする請求項4から7のいずれか1項記載の半導体基板の製造方法。
【請求項9】
最上層の第2半導体層よりも下層の全ての第2半導体層を完全に熱酸化することを特徴とする請求項4から8のいずれか1項記載の半導体基板の製造方法。
【請求項10】
前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和に実質的に等しいことを特徴とする請求項4から9のいずれか1項記載の半導体基板の製造方法。
【請求項11】
前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和よりも小さいことを特徴とする請求項4から9のいずれか1項記載の半導体基板の製造方法。
【請求項12】
前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和よりも大きいことを特徴とする請求項4から9のいずれか1項記載の半導体基板の製造方法。
【請求項13】
第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された第1積層構造を半導体基板上に形成する工程と、
最上層の前記第2半導体層を選択的にハーフエッチングすることにより、前記第1積層構造の一部の領域に段差を形成する工程と、
第3半導体層よりもエッチング時の選択比が小さな第4半導体層が前記第3半導体層上に積層され、前記第3半導体層の膜厚が前記第1半導体層の膜厚と等しくなるように設定された第2積層構造を、前記第1積層構造の段差部分に形成する工程と、
前記第1半導体層から前記第4半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記半導体基板上で前記第2および第4半導体層を支持する支持体を前記第1溝内の前記第1半導体層から前記第4半導体層の側壁に形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を、前記第1溝で区分けされた第1領域に形成する工程と、
前記第3半導体層の少なくとも一部を前記第4半導体層から露出させる第3溝を、前記第1溝で区分けされた第2領域に形成する工程と、
前記第2溝および第3溝を介して前記第1および第3半導体層を選択的にエッチングすることにより、前記第2および第4半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第2および第4半導体層の熱酸化を行うことにより、前記第2および第4半導体層下に配置された絶縁層を形成する工程と、
互いに用途の異なる半導体素子を前記第2および第4半導体層にそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項14】
第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された第1積層構造を半導体基板上に形成する工程と、
第3半導体層よりもエッチング時の選択比が小さな第4半導体層が前記第3半導体層上に積層され、前記第3半導体層の膜厚が前記第1半導体層の膜厚より大きくなるように設定された第2積層構造を、前記第1積層構造の一部の領域に形成する工程と、
前記第1半導体層から前記第4半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記半導体基板上で前記第2および第4半導体層を支持する支持体を前記第1溝内の前記第1半導体層から前記第4半導体層の側壁に形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を、前記第1溝で区分けされた第1領域に形成する工程と、
前記第3半導体層の少なくとも一部を前記第4半導体層から露出させる第3溝を、前記第1溝で区分けされた第2領域に形成する工程と、
前記第2溝および第3溝を介して前記第1および第3半導体層を選択的にエッチングすることにより、前記第2および第4半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第2および第4半導体層の熱酸化を行うことにより、前記第2および第4半導体層下に配置された絶縁層を形成する工程と、
互いに用途の異なる半導体素子を前記第2および第4半導体層にそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項1】
半導体基材と、
前記半導体基材上に形成された膜厚が互いに異なる絶縁層と、
前記絶縁層上に形成された膜厚が互いに異なる半導体層とを備えることを特徴とする半導体基板。
【請求項2】
半導体基板と、
前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、
前記絶縁層上に形成された膜厚が互いに異なる半導体層と、
前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項3】
半導体基板と、
前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、
前記絶縁層上に形成された膜厚が互いに異なる半導体層と、
前記半導体基板と前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項4】
第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された積層構造を半導体基材上に複数層形成する工程と、
前記第1半導体層および前記第2半導体層を貫通して前記半導体基材を露出させる第1溝を形成する工程と、
前記半導体基材上で前記第2半導体層を支持する支持体を前記第1溝内の前記第1半導体層および第2半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を形成する工程と、
前記第2溝を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が存在していた位置に空洞部を形成する工程と、
前記空洞部を介して前記第2半導体層の少なくとも一層分を完全に熱酸化することにより、最上層の第2半導体層下に配置された絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項5】
前記第2半導体層および前記支持体は単結晶Si、前記第1半導体層は単結晶SiGeであることを特徴とする請求項4記載の半導体基板の製造方法。
【請求項6】
前記第1溝および前記第2溝は素子分離領域に配置されていることを特徴とする請求項4または5記載の半導体基板の製造方法。
【請求項7】
最上層の第2半導体層は、下層の第2半導体層よりも膜厚が厚いことを特徴とする請求項4から6のいずれか1項記載の半導体基板の製造方法。
【請求項8】
前記第2半導体層の熱酸化を行う前に、最上層の第2半導体層上に酸化防止膜を形成する工程をさらに備えることを特徴とする請求項4から7のいずれか1項記載の半導体基板の製造方法。
【請求項9】
最上層の第2半導体層よりも下層の全ての第2半導体層を完全に熱酸化することを特徴とする請求項4から8のいずれか1項記載の半導体基板の製造方法。
【請求項10】
前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和に実質的に等しいことを特徴とする請求項4から9のいずれか1項記載の半導体基板の製造方法。
【請求項11】
前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和よりも小さいことを特徴とする請求項4から9のいずれか1項記載の半導体基板の製造方法。
【請求項12】
前記第1半導体層の膜厚は、その直上の第2半導体層の熱酸化による下方の膜厚増加分と、その直下の第2半導体層の熱酸化による上方の膜厚増加分との和よりも大きいことを特徴とする請求項4から9のいずれか1項記載の半導体基板の製造方法。
【請求項13】
第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された第1積層構造を半導体基板上に形成する工程と、
最上層の前記第2半導体層を選択的にハーフエッチングすることにより、前記第1積層構造の一部の領域に段差を形成する工程と、
第3半導体層よりもエッチング時の選択比が小さな第4半導体層が前記第3半導体層上に積層され、前記第3半導体層の膜厚が前記第1半導体層の膜厚と等しくなるように設定された第2積層構造を、前記第1積層構造の段差部分に形成する工程と、
前記第1半導体層から前記第4半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記半導体基板上で前記第2および第4半導体層を支持する支持体を前記第1溝内の前記第1半導体層から前記第4半導体層の側壁に形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を、前記第1溝で区分けされた第1領域に形成する工程と、
前記第3半導体層の少なくとも一部を前記第4半導体層から露出させる第3溝を、前記第1溝で区分けされた第2領域に形成する工程と、
前記第2溝および第3溝を介して前記第1および第3半導体層を選択的にエッチングすることにより、前記第2および第4半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第2および第4半導体層の熱酸化を行うことにより、前記第2および第4半導体層下に配置された絶縁層を形成する工程と、
互いに用途の異なる半導体素子を前記第2および第4半導体層にそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項14】
第1半導体層よりもエッチング時の選択比が小さな第2半導体層が前記第1半導体層上に積層された第1積層構造を半導体基板上に形成する工程と、
第3半導体層よりもエッチング時の選択比が小さな第4半導体層が前記第3半導体層上に積層され、前記第3半導体層の膜厚が前記第1半導体層の膜厚より大きくなるように設定された第2積層構造を、前記第1積層構造の一部の領域に形成する工程と、
前記第1半導体層から前記第4半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記半導体基板上で前記第2および第4半導体層を支持する支持体を前記第1溝内の前記第1半導体層から前記第4半導体層の側壁に形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる第2溝を、前記第1溝で区分けされた第1領域に形成する工程と、
前記第3半導体層の少なくとも一部を前記第4半導体層から露出させる第3溝を、前記第1溝で区分けされた第2領域に形成する工程と、
前記第2溝および第3溝を介して前記第1および第3半導体層を選択的にエッチングすることにより、前記第2および第4半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第2および第4半導体層の熱酸化を行うことにより、前記第2および第4半導体層下に配置された絶縁層を形成する工程と、
互いに用途の異なる半導体素子を前記第2および第4半導体層にそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【公開番号】特開2006−41422(P2006−41422A)
【公開日】平成18年2月9日(2006.2.9)
【国際特許分類】
【出願番号】特願2004−222996(P2004−222996)
【出願日】平成16年7月30日(2004.7.30)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成18年2月9日(2006.2.9)
【国際特許分類】
【出願日】平成16年7月30日(2004.7.30)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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