【課題】絶縁膜上に形成する１Ｔ−ＤＲＡＭを提供する。
【解決手段】 集積回路は、バルクシリコン層及びバルクシリコン層の上に製造された相補型ＭＯＳＦＥＴ（ＣＭＯＳ）トランジスタを有するバルク技術集積回路（バルクＩＣ）を備えている。この集積回路はまた、バルクＩＣに隣接して設けられ且つ一体化された単一トランジスタのダイナミックランダムアクセスメモリ（１Ｔ−ＤＲＡＭ）セル２１２を備えている。 （もっと読む）

【課題】 ＳＴＩを形成することなく素子間の分離を可能にし、高密度に集積化できる半導体装置及びその製造方法を提供する。
【解決手段】 シリコン基板表面に段差を設けて、互いに異なる表面を形成し、各表面にトランジスタを形成し、トランジスタ間をシリコン層と絶縁性のサイドウォールとによって絶縁分離する。ＳＴＩを設けていないため、トランジスタを高密度に集積できる。 （もっと読む）

【課題】リソグラフィの最小加工寸法よりも小さな実効寸法を有する要素素子を備えた半導体記憶装置を提供する。
【解決手段】本発明の１態様による半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と前記半導体基板中に前記ゲート電極を挟んで対向して設けられたソース／ドレインとを含むトランジスタと、前記トランジスタの上方に形成され、下部電極、強誘電体膜、上部電極を含む強誘電体キャパシタと、前記下部電極に電気的に接続された第１の配線と、前記上部電極に電気的に接続された第２の配線とを具備し、前記強誘電体キャパシタは、前記上部電極が複数の前記下部電極の一部とそれぞれ同等に重なるように配置された位置ずらしキャパシタであることを特徴とする。 （もっと読む）

半導体素子（１；３８；４８）は、半導体材料の第１の導電性ストリップ（１０）と、第１の導電性ストリップのチャネル部（５ｃ）と対面する半導体材料の制御ゲート領域（７；３５；５５）と、第１の導電性ストリップと制御ゲート領域との間に配置される絶縁領域（６；３２；５２）とによって形成される。第１の導電性ストリップ（１０）は、隣接して配置され、かつ互いに電気的に接触している、第１の導電型を有する伝導線（５）と、第２の導電型を有する制御線（４）とを含み、伝導線（５）は、チャネル部（５ｃ）と、チャネル部の反対側に配置される第１の伝導部（５ａ）および第２の伝導部（５ｂ）とを形成する。
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【課題】シリコン−ゲルマニウム立体構造ＣＭＯＳにおいて、シリコンＣＭＯＳ素子とゲルマニウムＣＭＯＳ素子との間の局所配線を容易に形成する。
【解決手段】シリコンＣＭＯＳ素子を有するシリコン基板を準備し（１２）、該素子の上部に絶縁層を形成する（１４）。上記絶縁層を部分的に開口し（１６）、その上にゲルマニウム薄膜を形成する（１８）。アニール処理により、上記薄膜のゲルマニウムを流動化する（２４）。これにより、開口部に上記ゲルマニウムが流れ込み、該ゲルマニウムと上記シリコン基板および上記シリコンＣＭＯＳ素子との間に接点が形成される。さらに冷却することで、上記ゲルマニウムがＬＰＥ成長により結晶化される（２６）。そして、単結晶のゲルマニウム上にゲルマニウムＣＭＯＳ素子を形成する。 （もっと読む）

【課題】局在準位の発生を抑制すると共に、半導体層の厚みを容易且つ高精度に制御できるようにする。
【解決手段】第１絶縁層１１と、第１絶縁層１１を挟むように配置された第１半導体層１２及び第２半導体層１３とにより構成されたＳＯＩ構造１０を備えている。そして、第１半導体層１２は、第１活性領域１５が形成されると共に、平坦化膜１６を介して支持基板１７に貼り付けられている。 （もっと読む）

【課題】半導体チップに複数の半導体素子が形成されている半導体装置において、従来の半導体装置と比較して、半導体チップの面積を縮小できる半導体装置を提供する。
【解決手段】半導体チップの表面に平行な面方向において、パワー素子領域ａよりも領域が狭い制御回路素子領域ｂがパワー素子領域ａと完全に重複するように、半導体チップの内部に、絶縁分離されたパワー素子領域ａを有する第１のＳＯＩ層４と、絶縁分離された制御回路素子領域ｂを有する第２のＳＯＩ層７とを、半導体チップの表面に垂直な方向に並んで配置させる。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、アナログ回路とデジタル回路とを同一基板上に混載する。
【解決手段】半導体基板１１上にアナログ回路を形成した後、凹部３２が形成された絶縁膜３１をアナログ回路上に形成し、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４にデジタル回路を形成する。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、サリサイド化された素子と非サリサイド化された素子とを同一基板上に混載する。
【解決手段】シリサイド層１９ａ、１９ｂ、１９ｃが設けられたソース／ドレイン層１７ａ、１７ｂおよびゲート電極１４を半導体基板１１に形成した後、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４に非サリサイド素子を形成する。 （もっと読む）

【課題】ＰチャンネルトランジスタとＮチャンネルトランジスタとを異なる半導体層上に混載することにより、伝播遅延の増大を抑制しつつ、全体のプロセス長さを大幅に短縮する。
【解決手段】半導体基板１１上にＮチャンネルトランジスタ（Ｐチャンネルトランジスタ）を形成した後、凹部３２が形成された絶縁膜３１をＮチャンネルトランジスタ（Ｐチャンネルトランジスタ）上に形成し、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４にＰチャンネルトランジスタ（Ｎチャンネルトランジスタ）を形成する。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、外部インターフェース回路が搭載された集積回路の低電圧化を図る。
【解決手段】半導体基板１１上に集積回路を形成した後、凹部３２が形成された絶縁膜３１を集積回路上に形成し、凹部３２内が埋め込まれるようにして非晶質半導体層３３を絶縁膜３１上に形成し、非晶質半導体層３３にレーザを照射することにより、非晶質半導体層３３の溶融結晶化を行い、凹部３２の周囲に略単結晶半導体粒３４を形成し、略単結晶半導体粒３４に外部インターフェース回路を形成する。 （もっと読む）

【課題】 カーボンナノチューブ（ＣＮＴ）トランジスタを用いる半導体装置のレイアウト面積を縮小する。
【解決手段】 半導体装置は、第１の電極１０３と、第１の層間絶縁膜１０４を挟み第１の電極に対向する第２の電極１０６と、第１及び第２の電極間を貫通する第１のＣＮＴ部１０８と、第１の層間絶縁膜１０４と第１のＣＮＴ部１０８との間に介在する第１のゲート絶縁膜１０７と、第１の層間絶縁膜１０４中に形成され且つ第１のゲート絶縁膜１０７に接する第１のゲート電極１０５とを備える。更に、第２の層間絶縁膜１１４を挟み第２の電極と対向する第３の電極１１６と、各々第１のものと同様に構成された第２のゲート絶縁膜１１７、第２のＣＮＴ部１１８及び第２のゲート電極１１５を備える。各々の電極、ゲート絶縁膜、ＣＮＴ部、ゲート電極により、垂直に配置された第１及び第２の電界効果トランジスタ１５１及び１５２が構成されている。 （もっと読む）

【課題】 実動作領域を小さくすることなく、または、半導体チップの面積を大きくすることなく、サージ電圧に対する耐性を向上させる半導体装置を提供する。
【解決手段】 本発明の半導体装置は、同心状に交互に形成されたｎ型領域およびｐ型領域をそれぞれ有する複数の保護ダイオード部４と、各保護ダイオード部４の内側のｎ型領域またはｐ型領域に電気的に接続される電極１と、各保護ダイオード部４の外側のｎ型領域またはｐ型領域に電気的に接続され、電極１を囲む電極２とを備え、前記各電極１は互いに電気的に接続され、前記各電極２は互いに電気的に接続される。 （もっと読む）

【課題】より少ない電流量で効率的に２つのトランジスタゲートを動作させる事ができる電界効果トランジスタの構造の提供。
【解決手段】表面を絶縁皮膜処理したゲート端子板の両面に、Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタを接合する。 （もっと読む）

【課題】 ＳＯＩおよびＧＯＩの両部分に対して用いられるＣＭＯＳの製造方法を好適に提供すること。
【解決手段】 本発明によるシリコンベースのＣＭＯＳを製造する方法は、シリコン基板ウェハを用意する工程（１２）、シリコン基板ウェハ上に絶縁層を堆積させる工程（１４）、絶縁層をパターニングおよびエッチングする工程（１６）、絶縁層上およびシリコン基板ウェハの少なくとも一部の上に多結晶ゲルマニウムの層を堆積させる工程（１８）、多結晶ゲルマニウムをパターニングおよびエッチングする工程（２０）、絶縁材料を用いて多結晶ゲルマニウムを被覆する工程（２２）、多結晶ゲルマニウムの溶解に十分な温度でウェハを短時間アニールする工程（２４）、ウェハを冷却して多結晶ゲルマニウムの液相エピタキシを促す工程（２６）、これにより単結晶ゲルマニウム層を形成する工程、ＣＭＯＳデバイスを完成させる工程（２８）を含む。 （もっと読む）

【課題】 デジタル回路およびアナログ回路または高耐圧ＭＯＳトランジスタのそれぞれに適切な膜厚のＳＯＩ層およびＢＯＸ層を備えた半導体基板、半導体装置およびそのような半導体装置の製造方法を提供する。
【解決手段】 半導体ウェハ１００は、半導体バルク１０と、半導体バルク上に設けられた第１の埋込み絶縁層２０と、第１の埋込み絶縁層上に設けられた第１の半導体層３０と、第１の半導体層上に設けられた第２の埋込み絶縁層４０と、第２の埋め込み絶縁層上に設けられた第２の半導体層５０とを備えている。半導体装置は、第１の半導体層のうち第１の領域に形成された第１のトランジスタと、第２の半導体層に形成された第２のトランジスタとを備えている。 （もっと読む）

【課題】 良好な電気的特性のトランジスタが得られるようにし、これによって半導体装置の微細化や高密度化を可能にし、さらには３次元に積み重ねることをも可能にした、半導体装置の製造方法とこの製造方法によって得られる半導体装置を提供する。
【解決手段】 基体１上に形成された結晶性半導体膜３のうち第１の部分以外の少なくとも第２の部分及び第３の部分に不純物を注入する第１の工程と、第２の部分および第３の部分にそれぞれソース及びドレインを形成する第２の工程とを備える。第２の工程において、少なくとも第２の部分および第３の部分に対して加熱処理を施すことにより、第１の部分の少なくとも一部をシードとする第２の部分及び第３の部分の固相エピタキシー過程を誘起する。 （もっと読む）

【課題】電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタが配置される半導体層を絶縁体上に安価に形成する。
【解決手段】絶縁層４を介して積層された半導体層３、５にＶ_DD配線およびＶ_SS配線をそれぞれ形成するとともに、１対のトランスファーゲートをそれぞれ形成し、さらにＣＭＯＳインバータＩＶ１、ＩＶ２をそれぞれ構成するＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタを配置することにより、ＳＲＡＭを構成する。 （もっと読む）

【課題】開発期間を短縮でき、製造コストを低減でき、しかも、回路特性を安定化させることができ、さらに、製造工程を簡略化でき、集積回路の損傷を防ぐことができる３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置を提供する。
【解決手段】第１の半導体基板とこの第１の半導体基板に形成された第１の半導体集積回路とを有する第１の半導体集積回路基板１０上に、絶縁膜１５を介して非晶質シリコン層を形成する。非晶質シリコン層の複数の部分を選択的に再結晶化して、複数の再結晶化領域３４を含む多結晶シリコン層３１を形成する。複数の再結晶化領域３４と所定の位置関係を持つように、多結晶シリコン層３１に第２の半導体集積回路を形成して、多結晶シリコン層３１と第２の半導体集積回路とを有する第２の半導体集積回路基板３０を作製する。 （もっと読む）

【課題】高密度で低消費電力駆動が可能な有機半導体装置を提供する。
【解決手段】プラスチックからなるシート状の基板の両面に複数の有機トランジスタが形成された有機半導体装置であって、前記各有機トランジスタは、前記基板の面に互いに電気的に分離して形成されたソース電極、ドレイン電極と、これら電極を含む前記基板表面に形成された有機半導体層と、この有機半導体層表面に形成されたゲート絶縁膜と、前記ソース電極、ドレイン電極間のチャンネル領域を含む前記ゲート絶縁膜に形成されたゲート電極とを備え、かつ前記基板を挟んで互いに対向して配置された複数の有機トランジスタのうち、所望のトランジスタのソ−ス電極またはドレイン電極は前記基板を貫通して形成されたビアフィルを通して電気的に接続されていることを特徴とする。 （もっと読む）