半導体装置および半導体装置の製造方法
【課題】電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタが配置される半導体層を絶縁体上に安価に形成する。
【解決手段】絶縁層４を介して積層された半導体層３、５にＶDD配線およびＶSS配線をそれぞれ形成するとともに、１対のトランスファーゲートをそれぞれ形成し、さらにＣＭＯＳインバータＩＶ１、ＩＶ２をそれぞれ構成するＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタを配置することにより、ＳＲＡＭを構成する。
【解決手段】絶縁層４を介して積層された半導体層３、５にＶDD配線およびＶSS配線をそれぞれ形成するとともに、１対のトランスファーゲートをそれぞれ形成し、さらにＣＭＯＳインバータＩＶ１、ＩＶ２をそれぞれ構成するＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタを配置することにより、ＳＲＡＭを構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、導電型の異なる電界効果型トランジスタの積層構造に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、フリップフロップなどのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路や６トランジスタセルから構成されるＳＲＡＭでは、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとが同一の２次元平面上に互いに隣接してレイアウトされていた。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、フリップフロップやＳＲＡＭなどを構成する複数のトランジスタを同一の２次元平面上に配置すると、フリップフロップやＳＲＡＭを形成するために必要な面積が増大し、高密度集積化の妨げになるという問題があった。また、フリップフロップやＳＲＡＭなどを構成する複数のトランジスタの接続に必要な配線長も増大し、伝播遅延が大きくなるという問題があった。
【０００６】
そこで、本発明の目的は、電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタが配置される半導体層を絶縁体上に安価に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１単結晶半導体層にて形成された第１電位に接続される電源配線と、前記第１単結晶半導体層上に積層され、第２単結晶半導体層にて形成された第２電位に接続される電源配線とを備えることを特徴とする。
これにより、電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタのソース／ドレイン層を電源配線として利用することが可能となり、チップサイズの増大を抑制しつつ、メモリまたはロジックに混載されたフリップフロップやＳＲＡＭを構成することができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、絶縁層を介して積層された第１および第２単結晶半導体層と、前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第１ゲート電極が共通に設けられた第１Ｐチャンネル電界効果型トランジスタおよび第１Ｎチャンネル電界効果型トランジスタと、前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第２ゲート電極が共通に設けられた第２Ｐチャンネル電界効果型トランジスタおよび第２Ｎチャンネル電界効果型トランジスタと、前記第１Ｐチャンネル電界効果型トランジスタおよび前記第１Ｎチャンネル電界効果型トランジスタのドレインを前記第２ゲート電極に共通に接続する第１配線と、前記第２Ｐチャンネル電界効果型トランジスタおよび前記第２Ｎチャンネル電界効果型トランジスタのドレインを前記第１ゲート電極に共通に接続する第２配線とを備えることを特徴とする。
【０００９】
これにより、半導体層の側面側にチャンネル領域を形成することが可能となり、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを積層することが可能となるとともに、メモリまたはロジックに混載されたフリップフロップを構成することができる。このため、フリップフロップを形成するために必要な面積を削減することが可能となる上に、フリップフロップを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、フリップフロップの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記第１ゲート電極と前記第２ゲート電極との間に挟み込まれるようにして前記第１および第２半導体層にそれぞれ形成され、第１および第２電位にそれぞれ接続される第１および第２電源配線をさらに備えることを特徴とする。
これにより、電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタのソース／ドレイン層を電源配線として利用することが可能となり、チップサイズの増大を抑制しつつ、メモリまたはロジックに混載されたフリップフロップを構成することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第３ゲート電極が共通に設けられた第１および第２トランスファーゲートをさらに備えることを特徴とする。
これにより、フリップフロップが形成された第１単結晶半導体層および第２単結晶半導体層にトランスファーゲートを形成することで、トランスファーゲートを積層させることを可能としつつ、メモリまたはロジックに混載されたＳＲＡＭを構成することができる。このため、ＳＲＡＭを形成するために必要な面積を削減することが可能となる上に、ＳＲＡＭを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、ＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記第１単結晶半導体層または前記第２単結晶半導体層上に積層された多結晶半導体層もしくは単結晶半導体層に形成された第１および第２トランスファーゲートをさらに備えることを特徴とする。
これにより、フリップフロップを構成する電界効果型トランジスタを積層することを可能としつつ、フリップフロップを単結晶半導体層に形成することが可能となるとともに、ＳＲＡＭの特性の劣化を抑制しつつ、フリップフロップ上にトランスファーゲートが積層されたＳＲＡＭを構成することができる。このため、ＳＲＡＭを形成するために必要な面積を削減することが可能となる上に、ＳＲＡＭを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、ＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記絶縁層を介して積層された第２半導体層の側面を露出させる工程と、前記露出された前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して配置された複数のゲート電極を前記第２半導体層の側壁に形成する工程と、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特
徴とする。
【００１４】
これにより、第１溝内に形成された支持体を介して、第２半導体層を半導体基板上で支持することが可能となるとともに、第２溝を介して、第２半導体層下の第１半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層間の第１半導体層を除去することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層間の絶縁を図ることが可能となる。
【００１５】
この結果、ＳＯＩ基板を用いることなく、積層された電界効果型トランジスタを単結晶半導体層に形成することが可能となり、コストアップを抑制しつつ、電界効果型トランジスタの３次元集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができるフリップフロップやＳＲＡＭを実現することができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１イオン注入にてボロンを前記下層の第２半導体層に注入することにより、第１電位を与える配線と、フリップフロップ回路を構成するＰチャンネル電界効果型トランジスタのソース／ドレイン層を前記下層の第２半導体層に形成し、前記第２イオン注入にてリンまたは砒素を前記上層の第２半導体層に注入することにより、第２電位を与える配線と、フリップフロップ回路を構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成することを特徴とする。
【００１７】
これにより、下層の第２半導体層にＰチャンネル電界効果型トランジスタを配置することが可能となるとともに、上層の第２半導体層にＮチャンネル電界効果型トランジスタを配置することが可能となる。このため、下層の第２半導体層に質量数の小さな不純物を注入することが可能となるとともに、上層の第２半導体層に質量数の大きな不純物を注入することが可能となり、上層の第２半導体層を通して下層の第２半導体層に不純物を注入した場合においても、上層の第２半導体層のダメージを抑制することができる。この結果、フリップフロップをＣＭＯＳインバータで構成することを可能としつつ、フリップフロップを構成する電界効果型トランジスタを積層することが可能となり、フリップフロップの消費電力を削減しつつ、高速動作させることが可能となるとともに、フリップフロップの高密度集積化を図ることができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１イオン注入にてボロンを前記下層の第２半導体層に注入することにより、第１電位を与える配線と、フリップフロップ回路を構成するＰチャンネル電界効果型トランジスタのソース／ドレイン層を前記下層の第２半導体層に形成し、前記第２イオン注入にてリンまたは砒素を前記上層の第２半導体層に注入することにより、第２電位を与える配線と、フリップフロップ回路および第１トランスファーゲートをそれぞれ構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成し、第３イオン注入にてリンまたは砒素を前記下層の第２半導体層に注入することにより第２トランスファーゲートを構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成することを特徴とする。
【００１９】
これにより、フリップフロップをＣＭＯＳインバータで構成することを可能としつつ、フリップフロップを構成する電界効果型トランジスタを積層することが可能となるとともに、フリップフロップが形成された第２単結晶半導体層にトランスファーゲートを形成することができる。このため、ＳＲＡＭを構成する６個のトランジスタセルを同一の２次元平面上にレイアウトすることなく、ＳＲＡＭを実現することができ、ＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、ＳＲＡＭの高密度集積化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図、図２は、図１の半導体装置の回路構成を示す図である。
図２において、ＳＲＡＭには、ＣＭＯＳインバータＩＶ１、ＩＶ２およびトランスファーゲートＴ５、Ｔ６が設けられている。そして、ＣＭＯＳインバータＩＶ１の入力端がＣＭＯＳインバータＩＶ２の出力端に接続されるとともに、ＣＭＯＳインバータＩＶ１の出力端がＣＭＯＳインバータＩＶ２の入力端に接続され、フリップフロップ回路が構成されている。
【００２１】
ここで、ＣＭＯＳインバータＩＶ１には、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２が設けられ、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２は直列接続されるとともに、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２のゲートは共通に接続されている。
【００２２】
また、ＣＭＯＳインバータＩＶ２には、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４は直列接続されるとともに、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４のゲートは共通に接続されている。
また、Ｐチャンネル電界効果型トランジスタＴ１、Ｔ３のソースはＶDD電位を与えるＶDD配線に接続されるとともに、Ｎチャンネル電界効果型トランジスタＴ２、Ｔ４のソースはＶSS電位を与えるＶSS配線に接続されている。
【００２３】
そして、トランスファーゲートＴ５では、そのゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬ１に接続され、ソースはＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端に接続されている。また、トランスファーゲートＴ６では、ゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬ２に接続され、ソースはＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端に接続されている。
【００２４】
一方、図１において、支持基板１上には絶縁層２が形成されている。そして、半導体層３、絶縁層４および半導体層５が絶縁層２上に順次積層されている。なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層３、５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２、４としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層３、絶縁層４および半導体層５が絶縁層２上に順次積層された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体層３、５としては、単結晶半導体層の他、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００２５】
そして、半導体層３、５には、不純物拡散層形成領域Ｒ０〜Ｒ４およびこれらの不純物拡散層形成領域Ｒ０〜Ｒ４の間にそれぞれ配置されたチャネル形成領域Ｒ５〜Ｒ７が設けられている。そして、不純物拡散層形成領域Ｒ０、Ｒ１の間に配置されたチャネル形成領域Ｒ５において、半導体層３、５の側面および半導体層５の表面にはゲート絶縁膜６ａが形成されるとともに、ゲート絶縁膜６ａ上には半導体層５の表面上に跨るようにして半導体層３、５の両側の側壁に延伸されるとともに、半導体層３、５の積層面に対して直交するように配置されたゲート電極７ａが形成されている。また、不純物拡散層形成領域Ｒ２、Ｒ３の間に配置されたチャネル形成領域Ｒ６において、半導体層３、５の側面および半導体層５の表面にはゲート絶縁膜６ｂが形成されるとともに、ゲート絶縁膜６ｂ上には半導体層５の表面上に跨るようにして半導体層３、５の両側の側壁に延伸されるとともに、半導体層３、５の積層面に対して直交するように配置されたゲート電極７ｂが形成されている。さらに、不純物拡散層形成領域Ｒ３、Ｒ４の間に配置されたチャネル形成領域Ｒ７において、半導体層３、５の側面および半導体層５の表面にはゲート絶縁膜６ｃが形成されるとともに、ゲート絶縁膜６ｃ上には半導体層５の表面上に跨るようにして半導体層３、５の両側の側壁に延伸されるとともに、半導体層３、５の積層面に対して直交するように配置されたゲート電極７ｃが形成されている。
【００２６】
そして、半導体層３の不純物拡散層形成領域Ｒ２〜Ｒ４には、Ｐ型不純物拡散層が形成されるとともに、半導体層３の不純物拡散層形成領域Ｒ０〜Ｒ１、および、半導体層５の不純物拡散層形成領域Ｒ０〜Ｒ４には、Ｎ型不純物拡散層が形成されている。
ここで、ゲート電極７ａおよび不純物拡散層形成領域Ｒ０、Ｒ１における半導体層３のＮ型不純物拡散層にて図２のトランスファーゲートＴ５を構成することができる。また、ゲート電極７ａおよび不純物拡散層形成領域Ｒ０、Ｒ１における半導体層５のＮ型不純物拡散層にて図２のトランスファーゲートＴ６を構成することができる。また、ゲート電極７ｂおよび不純物拡散層形成領域Ｒ２、Ｒ３における半導体層３のＰ型不純物拡散層にて図２のＰチャンネル電界効果型トランジスタＴ１を構成することができるとともに、不純物拡散層形成領域Ｒ３における半導体層３のＰ型不純物拡散層にてＶDD配線を形成することができる。また、ゲート電極７ｂおよび不純物拡散層形成領域Ｒ２、Ｒ３における半導体層５のＮ型不純物拡散層にて図２のＮチャンネル電界効果型トランジスタＴ２を構成することができるとともに、不純物拡散層形成領域Ｒ３における半導体層５のＮ型不純物拡散層にてＶSS配線を形成することができる。また、ゲート電極７ｃおよび不純物拡散層形成領域Ｒ３、Ｒ４における半導体層３のＰ型不純物拡散層にて図２のＰチャンネル電界効果型トランジスタＴ３を構成することができる。また、ゲート電極７ｃおよび不純物拡散層形成領域Ｒ３、Ｒ４における半導体層５のＮ型不純物拡散層にて図２のＮチャンネル電界効果型トランジスタＴ４を構成することができる。
【００２７】
ここで、不純物拡散層形成領域Ｒ０、Ｒ１、Ｒ２、Ｒ４において、コンタクト領域Ｃ１ａ、Ｃ１ｄ、Ｃ６、Ｃ４を半導体層３に形成するために、半導体層３の端部を絶縁層４および半導体層５からそれぞれ露出させることができる。
そして、コンタクト領域Ｃ２、Ｃ６を介して不純物拡散層形成領域Ｒ２におけるＰ型不純物拡散層とＮ型不純物拡散層とを接続することにより、図２のＣＭＯＳインバータＩＶ１を構成することができる。また、コンタクト領域Ｃ４、Ｃ８を介して不純物拡散層形成領域Ｒ４におけるＰ型不純物拡散層とＮ型不純物拡散層とを接続することにより、図２のＣＭＯＳインバータＩＶ２を構成することができる。さらに、コンタクト領域Ｃ２、Ｃ３、Ｃ６を介して不純物拡散層形成領域Ｒ２におけるＰ型不純物拡散層とＮ型不純物拡散層とをゲート電極７ｃに共通に接続するとともに、コンタクト領域Ｃ４、Ｃ７、Ｃ８を介して不純物拡散層形成領域Ｒ４におけるＰ型不純物拡散層とＮ型不純物拡散層とをゲート電極７ｂに共通に接続することにより、図２のＣＭＯＳインバータＩＶ１、ＩＶ２からなるフリップフロップを構成することができる。
【００２８】
さらに、コンタクト領域Ｃ１ａを介して不純物拡散層形成領域Ｒ０におけるＮ型不純物拡散層をビット線ＢＬ１に接続し、コンタクト領域Ｃ１ｃを介して不純物拡散層形成領域Ｒ０におけるＮ型不純物拡散層をビット線ＢＬ２に接続し、ゲート電極７ａをワード線ＷＬとして用いることにより、ＣＭＯＳインバータＩＶ１、ＩＶ２およびトランスファーゲートＴ５、Ｔ６からなるＳＲＡＭを構成することができる。
【００２９】
なお、これらのコンタクト領域Ｃ１ａ〜Ｃ１ｄ、Ｃ２〜Ｃ８を介してゲート電極や不純物拡散層を接続するための配線としては、例えば、半導体層５上に形成された層間絶縁膜に埋め込まれたタングステンプラグ配線を用いることができる。
これにより、半導体層３、５の側面側にチャンネル領域を形成することが可能となり、ゲート電極７ａ〜７ｃを半導体層３、５の表面に配置することなく、電界効果型トランジスタを積層することが可能となるとともに、メモリまたはロジックに混載されたフリップフロップやＳＲＡＭを構成することができる。このため、フリップフロップやＳＲＡＭを形成するために必要な面積を削減することが可能となる上に、フリップフロップやＳＲＡＭを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、フリップフロップやＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
【００３０】
また、半導体層３、５の両側の側壁にゲート電極７ａ〜７ｃを形成することにより、半導体層３、５の側面側にチャンネル領域を形成することが可能となり、ゲート電極７ａ〜７ｃを半導体層３、５間に配置することなく、電界効果型トランジスタを積層させることが可能となる。このため、電界効果型トランジスタを積層させた場合においても、半導体層３、５の表面側の平坦性を確保することが可能となり、結晶性の劣化を抑制することが可能となるとともに、半導体層３、５とゲート絶縁膜６ａ〜６ｃとの界面の欠陥を低減させることができる。この結果、フリップフロップやＳＲＡＭを低電圧で高速動作させることを可能としつつ、フリップフロップやＳＲＡＭの高密度集積化を図ることができる。
【００３１】
また、半導体層３、５の積層面に対して直交するように半導体層３、５の側壁にゲート電極７ａ〜７ｃをそれぞれ配置することにより、半導体層３、５に共通に用いられるゲート電極７ａ〜７ｃをそれぞれ立てて配置することが可能となる。このため、チップ面におけるゲート電極７ａ〜７ｃの占有面積を削減することが可能としつつ、ゲート電極７ａ〜７ｃの配線長を短くすることが可能となり、伝播遅延を抑制しつつ、チップサイズを縮小することが可能となる。
【００３２】
図３は、本発明の第２実施形態に係る半導体装置の概略構成を示す斜視図である。
図３において、支持基板１１上には絶縁層１２が形成されている。そして、半導体層１３、絶縁層１４および半導体層１５が絶縁層１２上に順次積層されている。なお、半導体層１３、１５としては、単結晶半導体層の他、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００３３】
そして、半導体層１３、１５には、不純物拡散層形成領域Ｒ１２〜Ｒ１４およびこれらの不純物拡散層形成領域Ｒ１２〜Ｒ１４の間にそれぞれ配置されたチャネル形成領域Ｒ１６、Ｒ１７が設けられている。そして、不純物拡散層形成領域Ｒ１２、Ｒ１３の間に配置されたチャネル形成領域Ｒ１６において、半導体層１３、１５の側面および半導体層１５の表面にはゲート絶縁膜１６ｂが形成されるとともに、ゲート絶縁膜１６ｂ上には半導体層１５の表面上に跨るようにして半導体層１３、１５の両側の側壁に延伸されるとともに、半導体層１３、１５の積層面に対して直交するように配置されたゲート電極１７ｂが形成されている。また、不純物拡散層形成領域Ｒ１３、Ｒ１４の間に配置されたチャネル形成領域Ｒ１７において、半導体層１３、１５の側面および半導体層１５の表面にはゲート絶縁膜１６ｃが形成されるとともに、ゲート絶縁膜１６ｃ上には半導体層１５の表面上に跨るようにして半導体層１３、１５の両側の側壁に延伸されるとともに、半導体層１３、１５の積層面に対して直交するように配置されたゲート電極１７ｃが形成されている。
【００３４】
そして、半導体層１３の不純物拡散層形成領域Ｒ１２〜Ｒ１４には、Ｐ型不純物拡散層が形成されるとともに、半導体層１５の不純物拡散層形成領域Ｒ１２〜Ｒ１４には、Ｎ型不純物拡散層が形成されている。
ここで、ゲート電極１７ｂおよび不純物拡散層形成領域Ｒ１２、Ｒ１３における半導体層１３のＰ型不純物拡散層にて図２のＰチャンネル電界効果型トランジスタＴ１を構成することができるとともに、不純物拡散層形成領域Ｒ１３における半導体層１３のＰ型不純物拡散層にてＶDD配線を形成することができる。また、ゲート電極１７ｂおよび不純物拡散層形成領域Ｒ１２、Ｒ１３における半導体層１５のＮ型不純物拡散層にて図２のＮチャンネル電界効果型トランジスタＴ２を構成することができるとともに、不純物拡散層形成領域Ｒ１３における半導体層１５のＮ型不純物拡散層にてＶSS配線を形成することができる。また、ゲート電極１７ｃおよび不純物拡散層形成領域Ｒ１３、Ｒ１４における半導体層１３のＰ型不純物拡散層にて図２のＰチャンネル電界効果型トランジスタＴ３を構成することができる。また、ゲート電極１７ｃおよび不純物拡散層形成領域Ｒ１３、Ｒ１４における半導体層１５のＮ型不純物拡散層にて図２のＮチャンネル電界効果型トランジスタＴ４を構成することができる。
【００３５】
ここで、不純物拡散層形成領域Ｒ１２、Ｒ１４において、コンタクト領域Ｃ１６、Ｃ１４を半導体層１３に形成するために、半導体層１３の端部を絶縁層１４および半導体層１５からそれぞれ露出させることができる。
そして、コンタクト領域Ｃ１２、Ｃ１６を介して不純物拡散層形成領域Ｒ１２におけるＰ型不純物拡散層とＮ型不純物拡散層とを接続することにより、図２のＣＭＯＳインバータＩＶ１を構成することができる。また、コンタクト領域Ｃ１４、Ｃ１８を介して不純物拡散層形成領域Ｒ１４におけるＰ型不純物拡散層とＮ型不純物拡散層とを接続することにより、図２のＣＭＯＳインバータＩＶ２を構成することができる。さらに、コンタクト領域Ｃ１２、Ｃ１３、Ｃ１６を介して不純物拡散層形成領域Ｒ１２におけるＰ型不純物拡散層とＮ型不純物拡散層とをゲート電極１７ｃに共通に接続するとともに、コンタクト領域Ｃ１４、Ｃ１７、Ｃ１８を介して不純物拡散層形成領域Ｒ１４におけるＰ型不純物拡散層とＮ型不純物拡散層とをゲート電極１７ｂに共通に接続することにより、図２のＣＭＯＳインバータＩＶ１、ＩＶ２からなるフリップフロップを構成することができる。
【００３６】
ここで、半導体層１５上には、コンタクト領域Ｃ１２、Ｃ１３、Ｃ１６を接続するための配線２１が形成されるとともに、コンタクト領域Ｃ１４、Ｃ１７、Ｃ１８を接続するための配線２２が形成されている。
また、配線２１、２２上には、多結晶半導体層２３、２４が形成され、多結晶半導体層２３、２４上には、ゲート絶縁膜２６ａ、２６ｂをそれぞれ介してゲート電極２７が配置されている。なお、レーザアニールなどの方法により多結晶半導体層２３、２４を単結晶化するようにしてもよい。そして、多結晶半導体層２３、２４には、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層を形成するための不純物が導入されている。
【００３７】
ここで、ゲート電極２７および多結晶半導体層２３に形成されたソース／ドレイン層にて図２のトランスファーゲートＴ５を構成することができる。また、ゲート電極２７および多結晶半導体層２４に形成されたソース／ドレイン層にて図２のトランスファーゲートＴ６を構成することができる。
【００３８】
さらに、コンタクト領域Ｃ１１を介して多結晶半導体層２３に形成されたソース層またはドレイン層の一方をビット線ＢＬ１に接続するとともに、コンタクト領域Ｃ１４を介して結晶半導体層２３に形成されたソース層またはドレイン層の他方を配線２２に接続し、コンタクト領域Ｃ１５を介して多結晶半導体層２４に形成されたソース層またはドレイン層の一方をビット線ＢＬ２に接続するとともに、コンタクト領域Ｃ１６を介して結晶半導体層２４に形成されたソース層またはドレイン層の他方を配線２１に接続し、ゲート電極２７をワード線ＷＬとして用いることにより、ＣＭＯＳインバータＩＶ１、ＩＶ２およびトランスファーゲートＴ５、Ｔ６からなるＳＲＡＭを構成することができる。
【００３９】
なお、これらのコンタクト領域Ｃ１１〜Ｃ１８を介してゲート電極や不純物拡散層を接続するための配線としては、例えば、半導体層１５上に形成された層間絶縁膜に埋め込まれたタングステンプラグ配線を用いることができる。
これにより、フリップフロップを構成する電界効果型トランジスタを積層することを可能としつつ、フリップフロップを単結晶半導体層に形成することが可能となるとともに、ＳＲＡＭの特性の劣化を抑制しつつ、フリップフロップ上にトランスファーゲートが積層されたＳＲＡＭを構成することができる。このため、ＳＲＡＭを形成するために必要な面積を削減することが可能となる上に、ＳＲＡＭを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、ＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
【００４０】
図４（ａ）〜図１８（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）〜図１８（ｂ）は、図４（ａ）〜図１８（ａ）のＡ１−Ａ１´〜Ａ１５−Ａ１５´線でそれぞれ切断した断面図、図４（ｃ）〜図１８（ｃ）は、図４（ａ）〜図１８（ａ）のＢ１−Ｂ１´〜Ｂ１５−Ｂ１５´線でそれぞれ切断した断面図である。
【００４１】
図４において、半導体基板３１上には、単結晶半導体層５１、３３、５２、３５がエピタキシャル成長にて順次積層されている。なお、単結晶半導体層５１、５２は、半導体基板３１および単結晶半導体層３３、３５よりもエッチングレートが大きな材質を用いることができ、半導体基板３１および単結晶半導体層５１、３３、５２、３５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。なお、単結晶半導体層５１、３３、５２、３５の代わりに、他結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよく、それらを組み合わせて用いるようにしてもよい。また、単結晶半導体層５１、５２の代わりに、単結晶半導体層３３、３５をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、各単結晶半導体層５１、３３、５２、３５の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００４２】
そして、単結晶半導体層３５の熱酸化により単結晶半導体層３５の表面に犠牲酸化膜５３を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。ただし、酸化防止膜５４はなくてもよい。
【００４３】
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。
【００４４】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成し、単結晶半導体層３３の両端部の近傍の表面を露出させる。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【００４５】
なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで、単結晶半導体層５２のエッチングを途中で止めることにより、溝３６内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３６内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６内の単結晶半導体層３３のオーバーエッチングを抑制することができる。
【００４６】
次に、図６に示すように、単結晶半導体層３３、３５、５１、５２の側壁に成膜され、単結晶半導体層３３、３５を半導体基板３１上で支持する支持体５６を溝３６、３７内に形成する。なお、支持体５６の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。
【００４７】
あるいは、支持体５６の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。ここで、支持体５６の材質として半導体を用いる場合、半導体の選択エピタキシャル成長を用いることができる。そして、半導体の選択エピタキシャル成長を用いることにより、単結晶半導体層３３、３５、５１、５２の側壁ならびに半導体基板３１の表面に支持体５６を選択的に形成することができる。特に、半導体基板３１および単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、支持体５６の材質としてＳｉを用いることが好ましい。
【００４８】
これにより、支持体５６と単結晶半導体層５１、５２との間の格子整合をとることを可能としつつ、支持体５６と単結晶半導体層５１、５２との間の選択比を確保することができる。また、支持体５６の材質として、Ｓｉなどの半導体を用いることにより、単結晶半導体層５１、５２が除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。
【００４９】
次に、図７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。
【００５０】
次に、図８に示すように、溝３８を介してエッチングガスまたはエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。
【００５１】
なお、半導体基板３１、単結晶半導体層３３、３５および支持体５６がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０〜１０００程度を得ることができ、半導体基板３１、単結晶半導体層３３、３５および支持体５６のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。また、単結晶半導体層５１、５２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００５２】
また、単結晶半導体層５１、５２をエッチング除去する前に、陽極酸化などの方法により単結晶半導体層５１、５２を多孔質化するようにしてもよいし、単結晶半導体層５１、５２にイオン注入を行うことにより、単結晶半導体層５１、５２をアモルファス化するようにしてもよい。これにより、単結晶半導体層５１、５２のエッチングレートを増大させることが可能となり、単結晶半導体層５１、５２のエッチング面積を拡大することができる。
【００５３】
次に、図９に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３との間の空洞部５７ａに埋め込み絶縁層３２を形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに埋め込み絶縁層３４を形成する。ここで、半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み絶縁層３２、３４を形成する場合、溝３８内の側壁にも酸化膜３９が形成される。
【００５４】
これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された埋め込み絶縁層３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に絶縁層３４を形成することが可能となる。
【００５５】
また、溝３６、３８の配置位置を単結晶半導体層３３の素子分離領域に対応させるとともに、溝３７、３８の配置位置を単結晶半導体層３５の素子分離領域に対応させることにより、単結晶半導体層３３、３５の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、単結晶半導体層５１、５２を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００５６】
なお、空洞部５７ａ、５７ｂに埋め込み絶縁層３２、３４を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層３２、３４をリフローさせることが可能となり、埋め込み絶縁層３２、３４のストレスを緩和させることが可能となるとともに、単結晶半導体層３３、３５との境界における界面準位を減らすことができる。また、埋め込み絶縁層３２、３４は空洞部５７ａ、５７ｂを全て埋めるように形成しても良いし、空洞部５７ａ、５７ｂが一部残るように形成しても良い。
【００５７】
また、図９の方法では、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体層３３、３５下にそれぞれ配置された空洞部５７ａ、５７ｂに埋め込み絶縁層３２、３４を形成する方法について説明したが、ＣＶＤ法にて空洞部５７ａ、５７ｂ内に絶縁膜を成膜させることにより、空洞部５７ａ、５７ｂ内を埋め込み絶縁層３２、３４で埋め込むようにしてもよい。
【００５８】
これにより、単結晶半導体層３３、３５の膜減りを防止しつつ、結晶半導体層３３、３５下にそれぞれ配置された空洞部５７ａ、５７ｂを酸化膜以外の材料で埋め込むことが可能となる。このため、結晶半導体層３３、３５下にそれぞれ配置される埋め込み絶縁層３２、３４の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、結晶半導体層３３、３５の裏面側の寄生容量を低減させることができる。
【００５９】
なお、埋め込み絶縁層３２、３４の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層３２、３４として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、あるいはこれらのポーラス膜を用いるようにしてもよい。
【００６０】
次に、図１０に示すように、ＣＶＤなどの方法により、溝３６、３７、３８内が埋め込まれるようにして、単結晶半導体層３５上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、単結晶半導体層３５の表面を露出させ、埋め込み絶縁層４０を溝３６〜３８内に形成する。なお、埋め込み絶縁層４０としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００６１】
次に、図１１に示すように、ＣＶＤなどの方法により、単結晶半導体層３５上に絶縁層４１を堆積する。なお、絶縁層４１としては、例えば、ＳｉＯ2などを用いることができる。
次に、図１２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層４１、埋め込み絶縁層４０、酸化膜３９および支持体５６をパターニングすることにより、単結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成するとともに、単結晶半導体層３３の表面を露出させる開口部４２ｂを形成する。なお、開口部４２ａは、溝３８が形成された素子分離領域内に配置することができ、開口部４２ｂは、溝３６、３７が形成された素子分離領域内に配置することができる。
【００６２】
ここで、結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成する場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。なお、結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成する場合、半導体基板３１を必ずしも露出させる必要はなく、絶縁層３２の表面でエッチングを止めるようにしてもよいし、絶縁層３２をオーバーエッチングして絶縁層３２に凹部を形成するようにしてもよい。
【００６３】
また、単結晶半導体層３３の表面を露出させる開口部４２ｂを形成する場合、開口部４２ｂを単結晶半導体層３３の端部に配置することができる。これにより、単結晶半導体層３３の端部で単結晶半導体層３３とコンタクトをとることができ、単結晶半導体層３３のコンタクト領域が占めるチップ面上の面積を縮小することを可能として、チップサイズを小さくすることができる。
【００６４】
なお、溝３６よりも溝３７の幅を広くすることにより、下層の単結晶半導体層３３の両端部の近傍の表面を上層の単結晶半導体層３５から露出させることができる。このため、製造工程の煩雑化を抑制しつつ、下層の単結晶半導体層３３とコンタクトをとることが可能となる。
【００６５】
次に、図１３に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂをそれぞれ形成するとともに、開口部４２ａ、４２ｂ内の半導体基板３１の表面にゲート絶縁膜４３ｃを形成する。ここで、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行った場合、開口部４２ｂ内の単結晶半導体層３３の表面にゲート絶縁膜４３ｄが形成される。
【００６６】
そして、ＣＶＤなどの方法により、開口部４２ａ、４２ｂ内のゲート絶縁膜４３ａ〜４３ｄが覆われるようにして、絶縁層４１上の全面に導電膜４４ａを成膜する。なお、導電膜４４ａの材質としては、多結晶シリコンの他、ＷやＴｉＮなどの金属膜を用いるようにしてもよい。また、熱酸化にて単結晶半導体層３５、３３の側壁に犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去してから、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂを形成するようにしてもよい。
【００６７】
次に、図１４に示すように、フォトリソグラフィー技術および異方性エッチング技術を用いて導電膜４４ａを選択的にエッチバックすることにより、開口部４２ｂ内のゲート絶縁膜４３ｄ上の導電膜４４ａを除去する。そして、フォトリソグラフィー技術および異方性エッチング技術を用いて開口部４２ｂ内のゲート絶縁膜４３ｄをエッチングすることにより、開口部４２ｂ内のゲート絶縁膜４３ｄを除去し、単結晶半導体層３３の両端部の近傍の表面を露出させる。
【００６８】
次に、図１５に示すように、ＣＶＤなどの方法により、開口部４２ａ、４２ｂ内が埋め込まれるようにして、導電層を絶縁層４１上に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、半導体層３５の表面上に跨るようにして、開口部４２ａ内に埋め込まれたゲート電極４４ｃを形成するとともに、単結晶半導体層３３とコンタクトをとるためのコンタクト層４４ｂを開口部４２ｂ内に形成する。
【００６９】
これにより、ゲート電極４４ｃを開口部４２ａ内に埋め込むことで、半導体基板３１上にゲート電極４４ｃを立てて配置することが可能となるとともに、単結晶半導体層３３、３５にそれぞれ形成される電界効果型トランジスタに対してゲート電極４４ｃを共用することが可能となる。このため、チップ面におけるゲート電極４４ｃの占有面積を削減することが可能となるとともに、ゲート電極４４ｃの配線長を短くすることができ、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００７０】
また、ゲート電極４４ｃとコンタクト層４４ｂとを一括して形成することにより、製造工程の簡略化を可能としつつ、電界効果型トランジスタの３次元集積化を図ることが可能となる。なお、コンタクト層４４ｂおよびゲート電極４４ｃの材質としては、多結晶シリコンの他、ＷやＴｉＮなどの金属膜を用いるようにしてもよい。
【００７１】
次に、図１６に示すように、単結晶半導体層３５の表面側から不純物のイオン注入Ｐ１を選択的に行うことにより、ゲート電極４４ｃの両側にそれぞれ配置されたソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する。なお、ソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する場合、不純物の飛程距離が単結晶半導体層３３の深さに対応するようにイオン注入Ｐ１のエネルギーを選択することができる。
【００７２】
ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４ｃを配置することにより、単結晶半導体層３５の表面側からイオン注入を行った場合においても、ゲート電極４４ｃをマスクとして単結晶半導体層３３にソース／ドレイン層４５ａ、４５ｂを形成することが可能となり、単結晶半導体層３３の側壁に配置されたゲート電極４４ｃに対して自己整合的にソース／ドレイン層４５ａ、４５ｂを形成することが可能となる。
【００７３】
次に、図１７に示すように、単結晶半導体層３５の表面側から不純物のイオン注入Ｐ２を選択的に行うことにより、ゲート電極４４ｃの両側にそれぞれ配置されたソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する。なお、ソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する場合、不純物の飛程距離が単結晶半導体層３５の深さに対応するようにイオン注入Ｐ２のエネルギーを選択することができる。
【００７４】
ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４ｃを配置することにより、単結晶半導体層３５の表面側からイオン注入を行った場合においても、ゲート電極４４ｃをマスクとして単結晶半導体層３５にソース／ドレイン層４６ａ、４６ｂを形成することが可能となり、単結晶半導体層３５の側壁に配置されたゲート電極４４ｃに対して自己整合的にソース／ドレイン層４６ａ、４６ｂを形成することが可能となる。
【００７５】
また、単結晶半導体層３３、３５の両側の側壁にゲート電極４４ｃを設けることで、単結晶半導体層３３、３５の両側の側壁にチャネル領域をそれぞれ形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となるとともに、チップサイズの増大を抑制することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００７６】
なお、ソース／ドレイン層４５ａ、４５ｂおよびソース／ドレイン層４６ａ、４６ｂの導電型は互いに異なるようにしてもよい。これにより、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタとを同一基板上で互いに積層させることが可能となる。このため、電界効果型トランジスタを３次元的に配置することを可能としつつ、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、メモリまたはロジックに混載されたフリップフロップやＳＲＡＭなどを構成することができる。
【００７７】
また、イオン注入Ｐ１にて単結晶半導体層３３にソース／ドレイン層４５ａ、４５ｂを形成する場合、単結晶半導体層３３にボロンをイオン注入することにより、単結晶半導体層３３にＰ型不純物拡散層を形成することが好ましい。また、イオン注入Ｐ２にて単結晶半導体層３５にソース／ドレイン層４６ａ、４６ｂを形成する場合、単結晶半導体層３５にリンまたは砒素をイオン注入することにより、単結晶半導体層３５にＮ型不純物拡散層を形成することが好ましい。
【００７８】
これにより、下層の単結晶半導体層３３に質量数の小さな不純物を注入することが可能となるとともに、上層の単結晶半導体層３５に質量数の大きな不純物を注入することが可能となり、上層の単結晶半導体層３５を通して下層の単結晶半導体層３３に不純物を注入した場合においても、上層の単結晶半導体層３５のダメージを抑制することができる。
【００７９】
また、レジストを第１マスクに、イオン注入Ｐ１にて単結晶半導体層３３にボロンを選択的に注入することにより、図２のＶDD電位を与えるＶDD配線、およびＰチャンネル電界効果型トランジスタＴ１、Ｔ３のソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成し、レジストを第２マスクに、イオン注入Ｐ１にて単結晶半導体層３３にリンあるいは砒素を選択的に注入することにより、図２のトランスファーゲートＴ５のソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成し、更に、イオン注入Ｐ２にてリンまたは砒素を単結晶半導体層３５に注入することにより、図２のＶSS電位を与えるＶSS配線、トランスファーゲートＴ６およびＮチャンネル電界効果型トランジスタＴ２、Ｔ４のソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成することができる。
【００８０】
これにより、図２のＣＭＯＳインバータＩＶ１、ＩＶ２にてフリップフロップを構成することを可能としつつ、フリップフロップを構成するＰチャンネル電界効果型トランジスタＴ１、Ｔ３およびＮチャンネル電界効果型トランジスタＴ２、Ｔ４を積層することが可能となるとともに、フリップフロップが形成された単結晶半導体層３３、３５にトランスファーゲートＴ５、Ｔ６をそれぞれ形成することができる。このため、ＳＲＡＭを構成する６個のトランジスタセルを同一の２次元平面上にレイアウトすることなく、ＳＲＡＭを実現することができ、ＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、ＳＲＡＭの高密度集積化を図ることができる。
【００８１】
次に、図１８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層４１をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂの表面を露出させる開口部６１を形成する。そして、ＣＶＤなどの方法により、開口部６１内が埋め込まれるようにして、絶縁層４１上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂとコンタクトをとるためのコンタクト層４８を絶縁層４１上に形成する。
【００８２】
なお、上述した実施形態では、埋め込み絶縁層３２、３４を形成した後、溝３６〜３８内に埋め込み絶縁層４０を一括して埋め込む方法について説明したが、溝３８を形成する前に、支持体５６が形成された溝３６、３７内に絶縁体を埋め込むようにしてもよい。これにより、支持体５６を絶縁体で補強することが可能となり、溝３６、３７の幅が狭い場合においても、単結晶半導体層３３、３５を半導体基板３１上で安定して支持することができる。
【００８３】
また、上述した実施形態では、単結晶半導体層３３、３５を２層分だけ積層する方法について説明したが、絶縁膜をそれぞれ介して単結晶半導体層を３層以上積層するようにしてもよい。さらに、上述した実施形態では、絶縁層３２、３４を形成する際に、単結晶半導体層３５の表面の熱酸化を防止するために、単結晶半導体層３５上に酸化防止膜５４を形成する方法について説明したが、単結晶半導体層３５上に酸化防止膜５４を形成することなく、絶縁層３２、３４を形成するようにしてもよい。
【００８４】
また、上述した実施形態では、ゲート電極４４ｃとコンタクト層４４ｂとを一括して形成する方法について説明したが、ゲート電極４４ｃとコンタクト層４４ｂとは必ずしも一括して形成する必要はない。例えば、ゲート電極４４ｃを形成した後、ゲート電極４４ｃをマスクとして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成し、その後にコンタクト層４４ｂ、４８を形成するようにしてもよい。
【００８５】
また、上述した実施形態では、ゲート電極４４ｃをマスクとしてソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する方法について説明したが、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する際に、ゲート電極４４ｃを形成するためのレジストパターンをイオン注入用のマスクとして用いるようにしてもよい。
【００８６】
さらに、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４ｃに対して自己整合的に形成する場合、ゲート電極４４ｃを形成する前に、単結晶半導体層３５の表面および単結晶半導体層３３、３５の側面のチャネル領域となる部分を露出させる開口部を絶縁層４１に形成し、チャネル領域となる部分を露出させる開口部が形成された絶縁層４１をマスクとしてイオン注入を行うことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをそれぞれ形成するようにしてもよい。そして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂがそれぞれ形成された後、絶縁層４１に形成された開口部にゲート電極４４ｃを埋め込むことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４ｃに対して自己整合的に配置することができる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。
【図２】図１の半導体装置の回路構成を示す図。
【図３】本発明の第２実施形態に係る半導体装置の概略構成を示す斜視図。
【図４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００８８】
Ｒ０〜Ｒ４、Ｒ１２〜Ｒ１４ 不純物拡散層形成領域、Ｒ５〜Ｒ７、Ｒ１６、Ｒ１７ チャネル形成領域、１、１１、３１ 半導体基板、２、４、１２、１４、３２、３４、４１ 絶縁層、３、５、１３、１５、３３、３５、５１、５２ 単結晶半導体層、４５ａ、４５ｂ、４６ａ、４６ｂ ソース／ドレイン層、６ａ〜６ｃ、１６ａ〜１６ｃ、２１、２２ 配線層、２３、２４ 多結晶半導体層、２６ａ、２６ｂ、４３ａ〜４３ｄ ゲート絶縁膜、７ａ〜７ｃ、１７ａ〜１７ｃ、２７、４４ｂ ゲート電極、４４ｂ、４８ コンタクト層、３６、３７、３８ 溝、３９ 酸化膜、４０ 埋め込み絶縁層、４２ａ、４２ｂ、５０、５１、５２、６１ 開口部、４４ａ 導電膜、５３ 犠牲酸化膜、５４ 酸化防止膜、５６ 支持体、５７ａ、５７ｂ 空洞部、Ｃ１ａ〜Ｃ１ｄ、Ｃ２〜Ｃ８、Ｃ１１〜Ｃ１８ コンタクト領域、Ｔ１、Ｔ３ Ｐチャンネル電界効果型トランジスタ、Ｔ２、Ｔ４ Ｎチャンネル電界効果型トランジスタ、Ｔ５、Ｔ６ トランスファーゲート、ＷＬ ワード線、ＢＬ１、ＢＬ２ ビット線、ＩＶ１、ＩＶ２ ＣＭＯＳインバータ
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、導電型の異なる電界効果型トランジスタの積層構造に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、フリップフロップなどのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路や６トランジスタセルから構成されるＳＲＡＭでは、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとが同一の２次元平面上に互いに隣接してレイアウトされていた。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、フリップフロップやＳＲＡＭなどを構成する複数のトランジスタを同一の２次元平面上に配置すると、フリップフロップやＳＲＡＭを形成するために必要な面積が増大し、高密度集積化の妨げになるという問題があった。また、フリップフロップやＳＲＡＭなどを構成する複数のトランジスタの接続に必要な配線長も増大し、伝播遅延が大きくなるという問題があった。
【０００６】
そこで、本発明の目的は、電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタが配置される半導体層を絶縁体上に安価に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１単結晶半導体層にて形成された第１電位に接続される電源配線と、前記第１単結晶半導体層上に積層され、第２単結晶半導体層にて形成された第２電位に接続される電源配線とを備えることを特徴とする。
これにより、電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタのソース／ドレイン層を電源配線として利用することが可能となり、チップサイズの増大を抑制しつつ、メモリまたはロジックに混載されたフリップフロップやＳＲＡＭを構成することができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、絶縁層を介して積層された第１および第２単結晶半導体層と、前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第１ゲート電極が共通に設けられた第１Ｐチャンネル電界効果型トランジスタおよび第１Ｎチャンネル電界効果型トランジスタと、前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第２ゲート電極が共通に設けられた第２Ｐチャンネル電界効果型トランジスタおよび第２Ｎチャンネル電界効果型トランジスタと、前記第１Ｐチャンネル電界効果型トランジスタおよび前記第１Ｎチャンネル電界効果型トランジスタのドレインを前記第２ゲート電極に共通に接続する第１配線と、前記第２Ｐチャンネル電界効果型トランジスタおよび前記第２Ｎチャンネル電界効果型トランジスタのドレインを前記第１ゲート電極に共通に接続する第２配線とを備えることを特徴とする。
【０００９】
これにより、半導体層の側面側にチャンネル領域を形成することが可能となり、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを積層することが可能となるとともに、メモリまたはロジックに混載されたフリップフロップを構成することができる。このため、フリップフロップを形成するために必要な面積を削減することが可能となる上に、フリップフロップを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、フリップフロップの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記第１ゲート電極と前記第２ゲート電極との間に挟み込まれるようにして前記第１および第２半導体層にそれぞれ形成され、第１および第２電位にそれぞれ接続される第１および第２電源配線をさらに備えることを特徴とする。
これにより、電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタのソース／ドレイン層を電源配線として利用することが可能となり、チップサイズの増大を抑制しつつ、メモリまたはロジックに混載されたフリップフロップを構成することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第３ゲート電極が共通に設けられた第１および第２トランスファーゲートをさらに備えることを特徴とする。
これにより、フリップフロップが形成された第１単結晶半導体層および第２単結晶半導体層にトランスファーゲートを形成することで、トランスファーゲートを積層させることを可能としつつ、メモリまたはロジックに混載されたＳＲＡＭを構成することができる。このため、ＳＲＡＭを形成するために必要な面積を削減することが可能となる上に、ＳＲＡＭを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、ＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記第１単結晶半導体層または前記第２単結晶半導体層上に積層された多結晶半導体層もしくは単結晶半導体層に形成された第１および第２トランスファーゲートをさらに備えることを特徴とする。
これにより、フリップフロップを構成する電界効果型トランジスタを積層することを可能としつつ、フリップフロップを単結晶半導体層に形成することが可能となるとともに、ＳＲＡＭの特性の劣化を抑制しつつ、フリップフロップ上にトランスファーゲートが積層されたＳＲＡＭを構成することができる。このため、ＳＲＡＭを形成するために必要な面積を削減することが可能となる上に、ＳＲＡＭを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、ＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記絶縁層を介して積層された第２半導体層の側面を露出させる工程と、前記露出された前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して配置された複数のゲート電極を前記第２半導体層の側壁に形成する工程と、前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特
徴とする。
【００１４】
これにより、第１溝内に形成された支持体を介して、第２半導体層を半導体基板上で支持することが可能となるとともに、第２溝を介して、第２半導体層下の第１半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層間の第１半導体層を除去することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層間の絶縁を図ることが可能となる。
【００１５】
この結果、ＳＯＩ基板を用いることなく、積層された電界効果型トランジスタを単結晶半導体層に形成することが可能となり、コストアップを抑制しつつ、電界効果型トランジスタの３次元集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができるフリップフロップやＳＲＡＭを実現することができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１イオン注入にてボロンを前記下層の第２半導体層に注入することにより、第１電位を与える配線と、フリップフロップ回路を構成するＰチャンネル電界効果型トランジスタのソース／ドレイン層を前記下層の第２半導体層に形成し、前記第２イオン注入にてリンまたは砒素を前記上層の第２半導体層に注入することにより、第２電位を与える配線と、フリップフロップ回路を構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成することを特徴とする。
【００１７】
これにより、下層の第２半導体層にＰチャンネル電界効果型トランジスタを配置することが可能となるとともに、上層の第２半導体層にＮチャンネル電界効果型トランジスタを配置することが可能となる。このため、下層の第２半導体層に質量数の小さな不純物を注入することが可能となるとともに、上層の第２半導体層に質量数の大きな不純物を注入することが可能となり、上層の第２半導体層を通して下層の第２半導体層に不純物を注入した場合においても、上層の第２半導体層のダメージを抑制することができる。この結果、フリップフロップをＣＭＯＳインバータで構成することを可能としつつ、フリップフロップを構成する電界効果型トランジスタを積層することが可能となり、フリップフロップの消費電力を削減しつつ、高速動作させることが可能となるとともに、フリップフロップの高密度集積化を図ることができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１イオン注入にてボロンを前記下層の第２半導体層に注入することにより、第１電位を与える配線と、フリップフロップ回路を構成するＰチャンネル電界効果型トランジスタのソース／ドレイン層を前記下層の第２半導体層に形成し、前記第２イオン注入にてリンまたは砒素を前記上層の第２半導体層に注入することにより、第２電位を与える配線と、フリップフロップ回路および第１トランスファーゲートをそれぞれ構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成し、第３イオン注入にてリンまたは砒素を前記下層の第２半導体層に注入することにより第２トランスファーゲートを構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成することを特徴とする。
【００１９】
これにより、フリップフロップをＣＭＯＳインバータで構成することを可能としつつ、フリップフロップを構成する電界効果型トランジスタを積層することが可能となるとともに、フリップフロップが形成された第２単結晶半導体層にトランスファーゲートを形成することができる。このため、ＳＲＡＭを構成する６個のトランジスタセルを同一の２次元平面上にレイアウトすることなく、ＳＲＡＭを実現することができ、ＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、ＳＲＡＭの高密度集積化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図、図２は、図１の半導体装置の回路構成を示す図である。
図２において、ＳＲＡＭには、ＣＭＯＳインバータＩＶ１、ＩＶ２およびトランスファーゲートＴ５、Ｔ６が設けられている。そして、ＣＭＯＳインバータＩＶ１の入力端がＣＭＯＳインバータＩＶ２の出力端に接続されるとともに、ＣＭＯＳインバータＩＶ１の出力端がＣＭＯＳインバータＩＶ２の入力端に接続され、フリップフロップ回路が構成されている。
【００２１】
ここで、ＣＭＯＳインバータＩＶ１には、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２が設けられ、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２は直列接続されるとともに、Ｐチャンネル電界効果型トランジスタＴ１およびＮチャンネル電界効果型トランジスタＴ２のゲートは共通に接続されている。
【００２２】
また、ＣＭＯＳインバータＩＶ２には、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４は直列接続されるとともに、Ｐチャンネル電界効果型トランジスタＴ３およびＮチャンネル電界効果型トランジスタＴ４のゲートは共通に接続されている。
また、Ｐチャンネル電界効果型トランジスタＴ１、Ｔ３のソースはＶDD電位を与えるＶDD配線に接続されるとともに、Ｎチャンネル電界効果型トランジスタＴ２、Ｔ４のソースはＶSS電位を与えるＶSS配線に接続されている。
【００２３】
そして、トランスファーゲートＴ５では、そのゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬ１に接続され、ソースはＣＭＯＳインバータＩＶ１の入力端およびＣＭＯＳインバータＩＶ２の出力端に接続されている。また、トランスファーゲートＴ６では、ゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬ２に接続され、ソースはＣＭＯＳインバータＩＶ１の出力端およびＣＭＯＳインバータＩＶ２の入力端に接続されている。
【００２４】
一方、図１において、支持基板１上には絶縁層２が形成されている。そして、半導体層３、絶縁層４および半導体層５が絶縁層２上に順次積層されている。なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層３、５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２、４としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層３、絶縁層４および半導体層５が絶縁層２上に順次積層された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体層３、５としては、単結晶半導体層の他、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００２５】
そして、半導体層３、５には、不純物拡散層形成領域Ｒ０〜Ｒ４およびこれらの不純物拡散層形成領域Ｒ０〜Ｒ４の間にそれぞれ配置されたチャネル形成領域Ｒ５〜Ｒ７が設けられている。そして、不純物拡散層形成領域Ｒ０、Ｒ１の間に配置されたチャネル形成領域Ｒ５において、半導体層３、５の側面および半導体層５の表面にはゲート絶縁膜６ａが形成されるとともに、ゲート絶縁膜６ａ上には半導体層５の表面上に跨るようにして半導体層３、５の両側の側壁に延伸されるとともに、半導体層３、５の積層面に対して直交するように配置されたゲート電極７ａが形成されている。また、不純物拡散層形成領域Ｒ２、Ｒ３の間に配置されたチャネル形成領域Ｒ６において、半導体層３、５の側面および半導体層５の表面にはゲート絶縁膜６ｂが形成されるとともに、ゲート絶縁膜６ｂ上には半導体層５の表面上に跨るようにして半導体層３、５の両側の側壁に延伸されるとともに、半導体層３、５の積層面に対して直交するように配置されたゲート電極７ｂが形成されている。さらに、不純物拡散層形成領域Ｒ３、Ｒ４の間に配置されたチャネル形成領域Ｒ７において、半導体層３、５の側面および半導体層５の表面にはゲート絶縁膜６ｃが形成されるとともに、ゲート絶縁膜６ｃ上には半導体層５の表面上に跨るようにして半導体層３、５の両側の側壁に延伸されるとともに、半導体層３、５の積層面に対して直交するように配置されたゲート電極７ｃが形成されている。
【００２６】
そして、半導体層３の不純物拡散層形成領域Ｒ２〜Ｒ４には、Ｐ型不純物拡散層が形成されるとともに、半導体層３の不純物拡散層形成領域Ｒ０〜Ｒ１、および、半導体層５の不純物拡散層形成領域Ｒ０〜Ｒ４には、Ｎ型不純物拡散層が形成されている。
ここで、ゲート電極７ａおよび不純物拡散層形成領域Ｒ０、Ｒ１における半導体層３のＮ型不純物拡散層にて図２のトランスファーゲートＴ５を構成することができる。また、ゲート電極７ａおよび不純物拡散層形成領域Ｒ０、Ｒ１における半導体層５のＮ型不純物拡散層にて図２のトランスファーゲートＴ６を構成することができる。また、ゲート電極７ｂおよび不純物拡散層形成領域Ｒ２、Ｒ３における半導体層３のＰ型不純物拡散層にて図２のＰチャンネル電界効果型トランジスタＴ１を構成することができるとともに、不純物拡散層形成領域Ｒ３における半導体層３のＰ型不純物拡散層にてＶDD配線を形成することができる。また、ゲート電極７ｂおよび不純物拡散層形成領域Ｒ２、Ｒ３における半導体層５のＮ型不純物拡散層にて図２のＮチャンネル電界効果型トランジスタＴ２を構成することができるとともに、不純物拡散層形成領域Ｒ３における半導体層５のＮ型不純物拡散層にてＶSS配線を形成することができる。また、ゲート電極７ｃおよび不純物拡散層形成領域Ｒ３、Ｒ４における半導体層３のＰ型不純物拡散層にて図２のＰチャンネル電界効果型トランジスタＴ３を構成することができる。また、ゲート電極７ｃおよび不純物拡散層形成領域Ｒ３、Ｒ４における半導体層５のＮ型不純物拡散層にて図２のＮチャンネル電界効果型トランジスタＴ４を構成することができる。
【００２７】
ここで、不純物拡散層形成領域Ｒ０、Ｒ１、Ｒ２、Ｒ４において、コンタクト領域Ｃ１ａ、Ｃ１ｄ、Ｃ６、Ｃ４を半導体層３に形成するために、半導体層３の端部を絶縁層４および半導体層５からそれぞれ露出させることができる。
そして、コンタクト領域Ｃ２、Ｃ６を介して不純物拡散層形成領域Ｒ２におけるＰ型不純物拡散層とＮ型不純物拡散層とを接続することにより、図２のＣＭＯＳインバータＩＶ１を構成することができる。また、コンタクト領域Ｃ４、Ｃ８を介して不純物拡散層形成領域Ｒ４におけるＰ型不純物拡散層とＮ型不純物拡散層とを接続することにより、図２のＣＭＯＳインバータＩＶ２を構成することができる。さらに、コンタクト領域Ｃ２、Ｃ３、Ｃ６を介して不純物拡散層形成領域Ｒ２におけるＰ型不純物拡散層とＮ型不純物拡散層とをゲート電極７ｃに共通に接続するとともに、コンタクト領域Ｃ４、Ｃ７、Ｃ８を介して不純物拡散層形成領域Ｒ４におけるＰ型不純物拡散層とＮ型不純物拡散層とをゲート電極７ｂに共通に接続することにより、図２のＣＭＯＳインバータＩＶ１、ＩＶ２からなるフリップフロップを構成することができる。
【００２８】
さらに、コンタクト領域Ｃ１ａを介して不純物拡散層形成領域Ｒ０におけるＮ型不純物拡散層をビット線ＢＬ１に接続し、コンタクト領域Ｃ１ｃを介して不純物拡散層形成領域Ｒ０におけるＮ型不純物拡散層をビット線ＢＬ２に接続し、ゲート電極７ａをワード線ＷＬとして用いることにより、ＣＭＯＳインバータＩＶ１、ＩＶ２およびトランスファーゲートＴ５、Ｔ６からなるＳＲＡＭを構成することができる。
【００２９】
なお、これらのコンタクト領域Ｃ１ａ〜Ｃ１ｄ、Ｃ２〜Ｃ８を介してゲート電極や不純物拡散層を接続するための配線としては、例えば、半導体層５上に形成された層間絶縁膜に埋め込まれたタングステンプラグ配線を用いることができる。
これにより、半導体層３、５の側面側にチャンネル領域を形成することが可能となり、ゲート電極７ａ〜７ｃを半導体層３、５の表面に配置することなく、電界効果型トランジスタを積層することが可能となるとともに、メモリまたはロジックに混載されたフリップフロップやＳＲＡＭを構成することができる。このため、フリップフロップやＳＲＡＭを形成するために必要な面積を削減することが可能となる上に、フリップフロップやＳＲＡＭを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、フリップフロップやＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
【００３０】
また、半導体層３、５の両側の側壁にゲート電極７ａ〜７ｃを形成することにより、半導体層３、５の側面側にチャンネル領域を形成することが可能となり、ゲート電極７ａ〜７ｃを半導体層３、５間に配置することなく、電界効果型トランジスタを積層させることが可能となる。このため、電界効果型トランジスタを積層させた場合においても、半導体層３、５の表面側の平坦性を確保することが可能となり、結晶性の劣化を抑制することが可能となるとともに、半導体層３、５とゲート絶縁膜６ａ〜６ｃとの界面の欠陥を低減させることができる。この結果、フリップフロップやＳＲＡＭを低電圧で高速動作させることを可能としつつ、フリップフロップやＳＲＡＭの高密度集積化を図ることができる。
【００３１】
また、半導体層３、５の積層面に対して直交するように半導体層３、５の側壁にゲート電極７ａ〜７ｃをそれぞれ配置することにより、半導体層３、５に共通に用いられるゲート電極７ａ〜７ｃをそれぞれ立てて配置することが可能となる。このため、チップ面におけるゲート電極７ａ〜７ｃの占有面積を削減することが可能としつつ、ゲート電極７ａ〜７ｃの配線長を短くすることが可能となり、伝播遅延を抑制しつつ、チップサイズを縮小することが可能となる。
【００３２】
図３は、本発明の第２実施形態に係る半導体装置の概略構成を示す斜視図である。
図３において、支持基板１１上には絶縁層１２が形成されている。そして、半導体層１３、絶縁層１４および半導体層１５が絶縁層１２上に順次積層されている。なお、半導体層１３、１５としては、単結晶半導体層の他、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００３３】
そして、半導体層１３、１５には、不純物拡散層形成領域Ｒ１２〜Ｒ１４およびこれらの不純物拡散層形成領域Ｒ１２〜Ｒ１４の間にそれぞれ配置されたチャネル形成領域Ｒ１６、Ｒ１７が設けられている。そして、不純物拡散層形成領域Ｒ１２、Ｒ１３の間に配置されたチャネル形成領域Ｒ１６において、半導体層１３、１５の側面および半導体層１５の表面にはゲート絶縁膜１６ｂが形成されるとともに、ゲート絶縁膜１６ｂ上には半導体層１５の表面上に跨るようにして半導体層１３、１５の両側の側壁に延伸されるとともに、半導体層１３、１５の積層面に対して直交するように配置されたゲート電極１７ｂが形成されている。また、不純物拡散層形成領域Ｒ１３、Ｒ１４の間に配置されたチャネル形成領域Ｒ１７において、半導体層１３、１５の側面および半導体層１５の表面にはゲート絶縁膜１６ｃが形成されるとともに、ゲート絶縁膜１６ｃ上には半導体層１５の表面上に跨るようにして半導体層１３、１５の両側の側壁に延伸されるとともに、半導体層１３、１５の積層面に対して直交するように配置されたゲート電極１７ｃが形成されている。
【００３４】
そして、半導体層１３の不純物拡散層形成領域Ｒ１２〜Ｒ１４には、Ｐ型不純物拡散層が形成されるとともに、半導体層１５の不純物拡散層形成領域Ｒ１２〜Ｒ１４には、Ｎ型不純物拡散層が形成されている。
ここで、ゲート電極１７ｂおよび不純物拡散層形成領域Ｒ１２、Ｒ１３における半導体層１３のＰ型不純物拡散層にて図２のＰチャンネル電界効果型トランジスタＴ１を構成することができるとともに、不純物拡散層形成領域Ｒ１３における半導体層１３のＰ型不純物拡散層にてＶDD配線を形成することができる。また、ゲート電極１７ｂおよび不純物拡散層形成領域Ｒ１２、Ｒ１３における半導体層１５のＮ型不純物拡散層にて図２のＮチャンネル電界効果型トランジスタＴ２を構成することができるとともに、不純物拡散層形成領域Ｒ１３における半導体層１５のＮ型不純物拡散層にてＶSS配線を形成することができる。また、ゲート電極１７ｃおよび不純物拡散層形成領域Ｒ１３、Ｒ１４における半導体層１３のＰ型不純物拡散層にて図２のＰチャンネル電界効果型トランジスタＴ３を構成することができる。また、ゲート電極１７ｃおよび不純物拡散層形成領域Ｒ１３、Ｒ１４における半導体層１５のＮ型不純物拡散層にて図２のＮチャンネル電界効果型トランジスタＴ４を構成することができる。
【００３５】
ここで、不純物拡散層形成領域Ｒ１２、Ｒ１４において、コンタクト領域Ｃ１６、Ｃ１４を半導体層１３に形成するために、半導体層１３の端部を絶縁層１４および半導体層１５からそれぞれ露出させることができる。
そして、コンタクト領域Ｃ１２、Ｃ１６を介して不純物拡散層形成領域Ｒ１２におけるＰ型不純物拡散層とＮ型不純物拡散層とを接続することにより、図２のＣＭＯＳインバータＩＶ１を構成することができる。また、コンタクト領域Ｃ１４、Ｃ１８を介して不純物拡散層形成領域Ｒ１４におけるＰ型不純物拡散層とＮ型不純物拡散層とを接続することにより、図２のＣＭＯＳインバータＩＶ２を構成することができる。さらに、コンタクト領域Ｃ１２、Ｃ１３、Ｃ１６を介して不純物拡散層形成領域Ｒ１２におけるＰ型不純物拡散層とＮ型不純物拡散層とをゲート電極１７ｃに共通に接続するとともに、コンタクト領域Ｃ１４、Ｃ１７、Ｃ１８を介して不純物拡散層形成領域Ｒ１４におけるＰ型不純物拡散層とＮ型不純物拡散層とをゲート電極１７ｂに共通に接続することにより、図２のＣＭＯＳインバータＩＶ１、ＩＶ２からなるフリップフロップを構成することができる。
【００３６】
ここで、半導体層１５上には、コンタクト領域Ｃ１２、Ｃ１３、Ｃ１６を接続するための配線２１が形成されるとともに、コンタクト領域Ｃ１４、Ｃ１７、Ｃ１８を接続するための配線２２が形成されている。
また、配線２１、２２上には、多結晶半導体層２３、２４が形成され、多結晶半導体層２３、２４上には、ゲート絶縁膜２６ａ、２６ｂをそれぞれ介してゲート電極２７が配置されている。なお、レーザアニールなどの方法により多結晶半導体層２３、２４を単結晶化するようにしてもよい。そして、多結晶半導体層２３、２４には、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層を形成するための不純物が導入されている。
【００３７】
ここで、ゲート電極２７および多結晶半導体層２３に形成されたソース／ドレイン層にて図２のトランスファーゲートＴ５を構成することができる。また、ゲート電極２７および多結晶半導体層２４に形成されたソース／ドレイン層にて図２のトランスファーゲートＴ６を構成することができる。
【００３８】
さらに、コンタクト領域Ｃ１１を介して多結晶半導体層２３に形成されたソース層またはドレイン層の一方をビット線ＢＬ１に接続するとともに、コンタクト領域Ｃ１４を介して結晶半導体層２３に形成されたソース層またはドレイン層の他方を配線２２に接続し、コンタクト領域Ｃ１５を介して多結晶半導体層２４に形成されたソース層またはドレイン層の一方をビット線ＢＬ２に接続するとともに、コンタクト領域Ｃ１６を介して結晶半導体層２４に形成されたソース層またはドレイン層の他方を配線２１に接続し、ゲート電極２７をワード線ＷＬとして用いることにより、ＣＭＯＳインバータＩＶ１、ＩＶ２およびトランスファーゲートＴ５、Ｔ６からなるＳＲＡＭを構成することができる。
【００３９】
なお、これらのコンタクト領域Ｃ１１〜Ｃ１８を介してゲート電極や不純物拡散層を接続するための配線としては、例えば、半導体層１５上に形成された層間絶縁膜に埋め込まれたタングステンプラグ配線を用いることができる。
これにより、フリップフロップを構成する電界効果型トランジスタを積層することを可能としつつ、フリップフロップを単結晶半導体層に形成することが可能となるとともに、ＳＲＡＭの特性の劣化を抑制しつつ、フリップフロップ上にトランスファーゲートが積層されたＳＲＡＭを構成することができる。このため、ＳＲＡＭを形成するために必要な面積を削減することが可能となる上に、ＳＲＡＭを構成する複数のトランジスタの接続に必要な配線長も短くすることができ、ＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、高密度集積化を図ることができる。
【００４０】
図４（ａ）〜図１８（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）〜図１８（ｂ）は、図４（ａ）〜図１８（ａ）のＡ１−Ａ１´〜Ａ１５−Ａ１５´線でそれぞれ切断した断面図、図４（ｃ）〜図１８（ｃ）は、図４（ａ）〜図１８（ａ）のＢ１−Ｂ１´〜Ｂ１５−Ｂ１５´線でそれぞれ切断した断面図である。
【００４１】
図４において、半導体基板３１上には、単結晶半導体層５１、３３、５２、３５がエピタキシャル成長にて順次積層されている。なお、単結晶半導体層５１、５２は、半導体基板３１および単結晶半導体層３３、３５よりもエッチングレートが大きな材質を用いることができ、半導体基板３１および単結晶半導体層５１、３３、５２、３５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。なお、単結晶半導体層５１、３３、５２、３５の代わりに、他結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよく、それらを組み合わせて用いるようにしてもよい。また、単結晶半導体層５１、５２の代わりに、単結晶半導体層３３、３５をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、各単結晶半導体層５１、３３、５２、３５の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００４２】
そして、単結晶半導体層３５の熱酸化により単結晶半導体層３５の表面に犠牲酸化膜５３を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。ただし、酸化防止膜５４はなくてもよい。
【００４３】
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。
【００４４】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成し、単結晶半導体層３３の両端部の近傍の表面を露出させる。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【００４５】
なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで、単結晶半導体層５２のエッチングを途中で止めることにより、溝３６内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３６内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６内の単結晶半導体層３３のオーバーエッチングを抑制することができる。
【００４６】
次に、図６に示すように、単結晶半導体層３３、３５、５１、５２の側壁に成膜され、単結晶半導体層３３、３５を半導体基板３１上で支持する支持体５６を溝３６、３７内に形成する。なお、支持体５６の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。
【００４７】
あるいは、支持体５６の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。ここで、支持体５６の材質として半導体を用いる場合、半導体の選択エピタキシャル成長を用いることができる。そして、半導体の選択エピタキシャル成長を用いることにより、単結晶半導体層３３、３５、５１、５２の側壁ならびに半導体基板３１の表面に支持体５６を選択的に形成することができる。特に、半導体基板３１および単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、支持体５６の材質としてＳｉを用いることが好ましい。
【００４８】
これにより、支持体５６と単結晶半導体層５１、５２との間の格子整合をとることを可能としつつ、支持体５６と単結晶半導体層５１、５２との間の選択比を確保することができる。また、支持体５６の材質として、Ｓｉなどの半導体を用いることにより、単結晶半導体層５１、５２が除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。
【００４９】
次に、図７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。
【００５０】
次に、図８に示すように、溝３８を介してエッチングガスまたはエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。
【００５１】
なお、半導体基板３１、単結晶半導体層３３、３５および支持体５６がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０〜１０００程度を得ることができ、半導体基板３１、単結晶半導体層３３、３５および支持体５６のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。また、単結晶半導体層５１、５２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００５２】
また、単結晶半導体層５１、５２をエッチング除去する前に、陽極酸化などの方法により単結晶半導体層５１、５２を多孔質化するようにしてもよいし、単結晶半導体層５１、５２にイオン注入を行うことにより、単結晶半導体層５１、５２をアモルファス化するようにしてもよい。これにより、単結晶半導体層５１、５２のエッチングレートを増大させることが可能となり、単結晶半導体層５１、５２のエッチング面積を拡大することができる。
【００５３】
次に、図９に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３との間の空洞部５７ａに埋め込み絶縁層３２を形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに埋め込み絶縁層３４を形成する。ここで、半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み絶縁層３２、３４を形成する場合、溝３８内の側壁にも酸化膜３９が形成される。
【００５４】
これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された埋め込み絶縁層３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に絶縁層３４を形成することが可能となる。
【００５５】
また、溝３６、３８の配置位置を単結晶半導体層３３の素子分離領域に対応させるとともに、溝３７、３８の配置位置を単結晶半導体層３５の素子分離領域に対応させることにより、単結晶半導体層３３、３５の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、単結晶半導体層５１、５２を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００５６】
なお、空洞部５７ａ、５７ｂに埋め込み絶縁層３２、３４を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層３２、３４をリフローさせることが可能となり、埋め込み絶縁層３２、３４のストレスを緩和させることが可能となるとともに、単結晶半導体層３３、３５との境界における界面準位を減らすことができる。また、埋め込み絶縁層３２、３４は空洞部５７ａ、５７ｂを全て埋めるように形成しても良いし、空洞部５７ａ、５７ｂが一部残るように形成しても良い。
【００５７】
また、図９の方法では、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体層３３、３５下にそれぞれ配置された空洞部５７ａ、５７ｂに埋め込み絶縁層３２、３４を形成する方法について説明したが、ＣＶＤ法にて空洞部５７ａ、５７ｂ内に絶縁膜を成膜させることにより、空洞部５７ａ、５７ｂ内を埋め込み絶縁層３２、３４で埋め込むようにしてもよい。
【００５８】
これにより、単結晶半導体層３３、３５の膜減りを防止しつつ、結晶半導体層３３、３５下にそれぞれ配置された空洞部５７ａ、５７ｂを酸化膜以外の材料で埋め込むことが可能となる。このため、結晶半導体層３３、３５下にそれぞれ配置される埋め込み絶縁層３２、３４の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、結晶半導体層３３、３５の裏面側の寄生容量を低減させることができる。
【００５９】
なお、埋め込み絶縁層３２、３４の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層３２、３４として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、あるいはこれらのポーラス膜を用いるようにしてもよい。
【００６０】
次に、図１０に示すように、ＣＶＤなどの方法により、溝３６、３７、３８内が埋め込まれるようにして、単結晶半導体層３５上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、単結晶半導体層３５の表面を露出させ、埋め込み絶縁層４０を溝３６〜３８内に形成する。なお、埋め込み絶縁層４０としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００６１】
次に、図１１に示すように、ＣＶＤなどの方法により、単結晶半導体層３５上に絶縁層４１を堆積する。なお、絶縁層４１としては、例えば、ＳｉＯ2などを用いることができる。
次に、図１２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層４１、埋め込み絶縁層４０、酸化膜３９および支持体５６をパターニングすることにより、単結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成するとともに、単結晶半導体層３３の表面を露出させる開口部４２ｂを形成する。なお、開口部４２ａは、溝３８が形成された素子分離領域内に配置することができ、開口部４２ｂは、溝３６、３７が形成された素子分離領域内に配置することができる。
【００６２】
ここで、結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成する場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。なお、結晶半導体層３３、３５の側面を露出させる開口部４２ａを形成する場合、半導体基板３１を必ずしも露出させる必要はなく、絶縁層３２の表面でエッチングを止めるようにしてもよいし、絶縁層３２をオーバーエッチングして絶縁層３２に凹部を形成するようにしてもよい。
【００６３】
また、単結晶半導体層３３の表面を露出させる開口部４２ｂを形成する場合、開口部４２ｂを単結晶半導体層３３の端部に配置することができる。これにより、単結晶半導体層３３の端部で単結晶半導体層３３とコンタクトをとることができ、単結晶半導体層３３のコンタクト領域が占めるチップ面上の面積を縮小することを可能として、チップサイズを小さくすることができる。
【００６４】
なお、溝３６よりも溝３７の幅を広くすることにより、下層の単結晶半導体層３３の両端部の近傍の表面を上層の単結晶半導体層３５から露出させることができる。このため、製造工程の煩雑化を抑制しつつ、下層の単結晶半導体層３３とコンタクトをとることが可能となる。
【００６５】
次に、図１３に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂをそれぞれ形成するとともに、開口部４２ａ、４２ｂ内の半導体基板３１の表面にゲート絶縁膜４３ｃを形成する。ここで、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行った場合、開口部４２ｂ内の単結晶半導体層３３の表面にゲート絶縁膜４３ｄが形成される。
【００６６】
そして、ＣＶＤなどの方法により、開口部４２ａ、４２ｂ内のゲート絶縁膜４３ａ〜４３ｄが覆われるようにして、絶縁層４１上の全面に導電膜４４ａを成膜する。なお、導電膜４４ａの材質としては、多結晶シリコンの他、ＷやＴｉＮなどの金属膜を用いるようにしてもよい。また、熱酸化にて単結晶半導体層３５、３３の側壁に犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去してから、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂを形成するようにしてもよい。
【００６７】
次に、図１４に示すように、フォトリソグラフィー技術および異方性エッチング技術を用いて導電膜４４ａを選択的にエッチバックすることにより、開口部４２ｂ内のゲート絶縁膜４３ｄ上の導電膜４４ａを除去する。そして、フォトリソグラフィー技術および異方性エッチング技術を用いて開口部４２ｂ内のゲート絶縁膜４３ｄをエッチングすることにより、開口部４２ｂ内のゲート絶縁膜４３ｄを除去し、単結晶半導体層３３の両端部の近傍の表面を露出させる。
【００６８】
次に、図１５に示すように、ＣＶＤなどの方法により、開口部４２ａ、４２ｂ内が埋め込まれるようにして、導電層を絶縁層４１上に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、半導体層３５の表面上に跨るようにして、開口部４２ａ内に埋め込まれたゲート電極４４ｃを形成するとともに、単結晶半導体層３３とコンタクトをとるためのコンタクト層４４ｂを開口部４２ｂ内に形成する。
【００６９】
これにより、ゲート電極４４ｃを開口部４２ａ内に埋め込むことで、半導体基板３１上にゲート電極４４ｃを立てて配置することが可能となるとともに、単結晶半導体層３３、３５にそれぞれ形成される電界効果型トランジスタに対してゲート電極４４ｃを共用することが可能となる。このため、チップ面におけるゲート電極４４ｃの占有面積を削減することが可能となるとともに、ゲート電極４４ｃの配線長を短くすることができ、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００７０】
また、ゲート電極４４ｃとコンタクト層４４ｂとを一括して形成することにより、製造工程の簡略化を可能としつつ、電界効果型トランジスタの３次元集積化を図ることが可能となる。なお、コンタクト層４４ｂおよびゲート電極４４ｃの材質としては、多結晶シリコンの他、ＷやＴｉＮなどの金属膜を用いるようにしてもよい。
【００７１】
次に、図１６に示すように、単結晶半導体層３５の表面側から不純物のイオン注入Ｐ１を選択的に行うことにより、ゲート電極４４ｃの両側にそれぞれ配置されたソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する。なお、ソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する場合、不純物の飛程距離が単結晶半導体層３３の深さに対応するようにイオン注入Ｐ１のエネルギーを選択することができる。
【００７２】
ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４ｃを配置することにより、単結晶半導体層３５の表面側からイオン注入を行った場合においても、ゲート電極４４ｃをマスクとして単結晶半導体層３３にソース／ドレイン層４５ａ、４５ｂを形成することが可能となり、単結晶半導体層３３の側壁に配置されたゲート電極４４ｃに対して自己整合的にソース／ドレイン層４５ａ、４５ｂを形成することが可能となる。
【００７３】
次に、図１７に示すように、単結晶半導体層３５の表面側から不純物のイオン注入Ｐ２を選択的に行うことにより、ゲート電極４４ｃの両側にそれぞれ配置されたソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する。なお、ソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する場合、不純物の飛程距離が単結晶半導体層３５の深さに対応するようにイオン注入Ｐ２のエネルギーを選択することができる。
【００７４】
ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４ｃを配置することにより、単結晶半導体層３５の表面側からイオン注入を行った場合においても、ゲート電極４４ｃをマスクとして単結晶半導体層３５にソース／ドレイン層４６ａ、４６ｂを形成することが可能となり、単結晶半導体層３５の側壁に配置されたゲート電極４４ｃに対して自己整合的にソース／ドレイン層４６ａ、４６ｂを形成することが可能となる。
【００７５】
また、単結晶半導体層３３、３５の両側の側壁にゲート電極４４ｃを設けることで、単結晶半導体層３３、３５の両側の側壁にチャネル領域をそれぞれ形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となるとともに、チップサイズの増大を抑制することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００７６】
なお、ソース／ドレイン層４５ａ、４５ｂおよびソース／ドレイン層４６ａ、４６ｂの導電型は互いに異なるようにしてもよい。これにより、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタとを同一基板上で互いに積層させることが可能となる。このため、電界効果型トランジスタを３次元的に配置することを可能としつつ、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、メモリまたはロジックに混載されたフリップフロップやＳＲＡＭなどを構成することができる。
【００７７】
また、イオン注入Ｐ１にて単結晶半導体層３３にソース／ドレイン層４５ａ、４５ｂを形成する場合、単結晶半導体層３３にボロンをイオン注入することにより、単結晶半導体層３３にＰ型不純物拡散層を形成することが好ましい。また、イオン注入Ｐ２にて単結晶半導体層３５にソース／ドレイン層４６ａ、４６ｂを形成する場合、単結晶半導体層３５にリンまたは砒素をイオン注入することにより、単結晶半導体層３５にＮ型不純物拡散層を形成することが好ましい。
【００７８】
これにより、下層の単結晶半導体層３３に質量数の小さな不純物を注入することが可能となるとともに、上層の単結晶半導体層３５に質量数の大きな不純物を注入することが可能となり、上層の単結晶半導体層３５を通して下層の単結晶半導体層３３に不純物を注入した場合においても、上層の単結晶半導体層３５のダメージを抑制することができる。
【００７９】
また、レジストを第１マスクに、イオン注入Ｐ１にて単結晶半導体層３３にボロンを選択的に注入することにより、図２のＶDD電位を与えるＶDD配線、およびＰチャンネル電界効果型トランジスタＴ１、Ｔ３のソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成し、レジストを第２マスクに、イオン注入Ｐ１にて単結晶半導体層３３にリンあるいは砒素を選択的に注入することにより、図２のトランスファーゲートＴ５のソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成し、更に、イオン注入Ｐ２にてリンまたは砒素を単結晶半導体層３５に注入することにより、図２のＶSS電位を与えるＶSS配線、トランスファーゲートＴ６およびＮチャンネル電界効果型トランジスタＴ２、Ｔ４のソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成することができる。
【００８０】
これにより、図２のＣＭＯＳインバータＩＶ１、ＩＶ２にてフリップフロップを構成することを可能としつつ、フリップフロップを構成するＰチャンネル電界効果型トランジスタＴ１、Ｔ３およびＮチャンネル電界効果型トランジスタＴ２、Ｔ４を積層することが可能となるとともに、フリップフロップが形成された単結晶半導体層３３、３５にトランスファーゲートＴ５、Ｔ６をそれぞれ形成することができる。このため、ＳＲＡＭを構成する６個のトランジスタセルを同一の２次元平面上にレイアウトすることなく、ＳＲＡＭを実現することができ、ＳＲＡＭの消費電力を削減しつつ、高速動作させることが可能となるとともに、ＳＲＡＭの高密度集積化を図ることができる。
【００８１】
次に、図１８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層４１をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂの表面を露出させる開口部６１を形成する。そして、ＣＶＤなどの方法により、開口部６１内が埋め込まれるようにして、絶縁層４１上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂとコンタクトをとるためのコンタクト層４８を絶縁層４１上に形成する。
【００８２】
なお、上述した実施形態では、埋め込み絶縁層３２、３４を形成した後、溝３６〜３８内に埋め込み絶縁層４０を一括して埋め込む方法について説明したが、溝３８を形成する前に、支持体５６が形成された溝３６、３７内に絶縁体を埋め込むようにしてもよい。これにより、支持体５６を絶縁体で補強することが可能となり、溝３６、３７の幅が狭い場合においても、単結晶半導体層３３、３５を半導体基板３１上で安定して支持することができる。
【００８３】
また、上述した実施形態では、単結晶半導体層３３、３５を２層分だけ積層する方法について説明したが、絶縁膜をそれぞれ介して単結晶半導体層を３層以上積層するようにしてもよい。さらに、上述した実施形態では、絶縁層３２、３４を形成する際に、単結晶半導体層３５の表面の熱酸化を防止するために、単結晶半導体層３５上に酸化防止膜５４を形成する方法について説明したが、単結晶半導体層３５上に酸化防止膜５４を形成することなく、絶縁層３２、３４を形成するようにしてもよい。
【００８４】
また、上述した実施形態では、ゲート電極４４ｃとコンタクト層４４ｂとを一括して形成する方法について説明したが、ゲート電極４４ｃとコンタクト層４４ｂとは必ずしも一括して形成する必要はない。例えば、ゲート電極４４ｃを形成した後、ゲート電極４４ｃをマスクとして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成し、その後にコンタクト層４４ｂ、４８を形成するようにしてもよい。
【００８５】
また、上述した実施形態では、ゲート電極４４ｃをマスクとしてソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する方法について説明したが、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する際に、ゲート電極４４ｃを形成するためのレジストパターンをイオン注入用のマスクとして用いるようにしてもよい。
【００８６】
さらに、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４ｃに対して自己整合的に形成する場合、ゲート電極４４ｃを形成する前に、単結晶半導体層３５の表面および単結晶半導体層３３、３５の側面のチャネル領域となる部分を露出させる開口部を絶縁層４１に形成し、チャネル領域となる部分を露出させる開口部が形成された絶縁層４１をマスクとしてイオン注入を行うことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをそれぞれ形成するようにしてもよい。そして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂがそれぞれ形成された後、絶縁層４１に形成された開口部にゲート電極４４ｃを埋め込むことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４ｃに対して自己整合的に配置することができる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。
【図２】図１の半導体装置の回路構成を示す図。
【図３】本発明の第２実施形態に係る半導体装置の概略構成を示す斜視図。
【図４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００８８】
Ｒ０〜Ｒ４、Ｒ１２〜Ｒ１４ 不純物拡散層形成領域、Ｒ５〜Ｒ７、Ｒ１６、Ｒ１７ チャネル形成領域、１、１１、３１ 半導体基板、２、４、１２、１４、３２、３４、４１ 絶縁層、３、５、１３、１５、３３、３５、５１、５２ 単結晶半導体層、４５ａ、４５ｂ、４６ａ、４６ｂ ソース／ドレイン層、６ａ〜６ｃ、１６ａ〜１６ｃ、２１、２２ 配線層、２３、２４ 多結晶半導体層、２６ａ、２６ｂ、４３ａ〜４３ｄ ゲート絶縁膜、７ａ〜７ｃ、１７ａ〜１７ｃ、２７、４４ｂ ゲート電極、４４ｂ、４８ コンタクト層、３６、３７、３８ 溝、３９ 酸化膜、４０ 埋め込み絶縁層、４２ａ、４２ｂ、５０、５１、５２、６１ 開口部、４４ａ 導電膜、５３ 犠牲酸化膜、５４ 酸化防止膜、５６ 支持体、５７ａ、５７ｂ 空洞部、Ｃ１ａ〜Ｃ１ｄ、Ｃ２〜Ｃ８、Ｃ１１〜Ｃ１８ コンタクト領域、Ｔ１、Ｔ３ Ｐチャンネル電界効果型トランジスタ、Ｔ２、Ｔ４ Ｎチャンネル電界効果型トランジスタ、Ｔ５、Ｔ６ トランスファーゲート、ＷＬ ワード線、ＢＬ１、ＢＬ２ ビット線、ＩＶ１、ＩＶ２ ＣＭＯＳインバータ
【特許請求の範囲】
【請求項１】
第１単結晶半導体層にて形成された第１電位に接続される電源配線と、
前記第１単結晶半導体層上に積層され、第２単結晶半導体層にて形成された第２電位に接続される電源配線とを備えることを特徴とする半導体装置。
【請求項２】
絶縁層を介して積層された第１および第２単結晶半導体層と、
前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第１ゲート電極が共通に設けられた第１Ｐチャンネル電界効果型トランジスタおよび第１Ｎチャンネル電界効果型トランジスタと、
前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第２ゲート電極が共通に設けられた第２Ｐチャンネル電界効果型トランジスタおよび第２Ｎチャンネル電界効果型トランジスタと、
前記第１Ｐチャンネル電界効果型トランジスタおよび前記第１Ｎチャンネル電界効果型トランジスタのドレインを前記第２ゲート電極に共通に接続する第１配線と、
前記第２Ｐチャンネル電界効果型トランジスタおよび前記第２Ｎチャンネル電界効果型トランジスタのドレインを前記第１ゲート電極に共通に接続する第２配線とを備えることを特徴とする半導体装置。
【請求項３】
前記第１ゲート電極と前記第２ゲート電極との間に挟み込まれるようにして前記第１および第２半導体層にそれぞれ形成され、第１および第２電位にそれぞれ接続される第１および第２電源配線をさらに備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第３ゲート電極が共通に設けられた第１および第２トランスファーゲートをさらに備えることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記第１単結晶半導体層または前記第２単結晶半導体層上に積層された多結晶半導体層もしくは単結晶半導体層に形成された第１および第２トランスファーゲートをさらに備えることを特徴とする請求項２または３記載の半導体装置。
【請求項６】
第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記絶縁層を介して積層された第２半導体層の側面を露出させる工程と、
前記露出された前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して配置された複数のゲート電極を前記第２半導体層の側壁に形成する工程と、
前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、
前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１イオン注入にてボロンを前記下層の第２半導体層に注入することにより、第１電位を与える配線と、フリップフロップ回路を構成するＰチャンネル電界効果型トランジスタのソース／ドレイン層を前記下層の第２半導体層に形成し、
前記第２イオン注入にてリンまたは砒素を前記上層の第２半導体層に注入することにより、第２電位を与える配線と、フリップフロップ回路を構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１イオン注入にてボロンを前記下層の第２半導体層に注入することにより、第１電位を与える配線と、フリップフロップ回路を構成するＰチャンネル電界効果型トランジスタのソース／ドレイン層を前記下層の第２半導体層に形成し、
前記第２イオン注入にてリンまたは砒素を前記上層の第２半導体層に注入することにより、第２電位を与える配線と、フリップフロップ回路および第１トランスファーゲートをそれぞれ構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成し、第３イオン注入にてリンまたは砒素を前記下層の第２半導体層に注入することにより第２トランスファーゲートを構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１】
第１単結晶半導体層にて形成された第１電位に接続される電源配線と、
前記第１単結晶半導体層上に積層され、第２単結晶半導体層にて形成された第２電位に接続される電源配線とを備えることを特徴とする半導体装置。
【請求項２】
絶縁層を介して積層された第１および第２単結晶半導体層と、
前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第１ゲート電極が共通に設けられた第１Ｐチャンネル電界効果型トランジスタおよび第１Ｎチャンネル電界効果型トランジスタと、
前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第２ゲート電極が共通に設けられた第２Ｐチャンネル電界効果型トランジスタおよび第２Ｎチャンネル電界効果型トランジスタと、
前記第１Ｐチャンネル電界効果型トランジスタおよび前記第１Ｎチャンネル電界効果型トランジスタのドレインを前記第２ゲート電極に共通に接続する第１配線と、
前記第２Ｐチャンネル電界効果型トランジスタおよび前記第２Ｎチャンネル電界効果型トランジスタのドレインを前記第１ゲート電極に共通に接続する第２配線とを備えることを特徴とする半導体装置。
【請求項３】
前記第１ゲート電極と前記第２ゲート電極との間に挟み込まれるようにして前記第１および第２半導体層にそれぞれ形成され、第１および第２電位にそれぞれ接続される第１および第２電源配線をさらに備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１単結晶半導体層および前記第２単結晶半導体層にそれぞれ形成され、第３ゲート電極が共通に設けられた第１および第２トランスファーゲートをさらに備えることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記第１単結晶半導体層または前記第２単結晶半導体層上に積層された多結晶半導体層もしくは単結晶半導体層に形成された第１および第２トランスファーゲートをさらに備えることを特徴とする請求項２または３記載の半導体装置。
【請求項６】
第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記絶縁層を介して積層された第２半導体層の側面を露出させる工程と、
前記露出された前記第２半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して配置された複数のゲート電極を前記第２半導体層の側壁に形成する工程と、
前記第２半導体層の表面側から第１イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を下層の第２半導体層に形成する工程と、
前記第２半導体層の表面側から第２イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を上層の第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１イオン注入にてボロンを前記下層の第２半導体層に注入することにより、第１電位を与える配線と、フリップフロップ回路を構成するＰチャンネル電界効果型トランジスタのソース／ドレイン層を前記下層の第２半導体層に形成し、
前記第２イオン注入にてリンまたは砒素を前記上層の第２半導体層に注入することにより、第２電位を与える配線と、フリップフロップ回路を構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１イオン注入にてボロンを前記下層の第２半導体層に注入することにより、第１電位を与える配線と、フリップフロップ回路を構成するＰチャンネル電界効果型トランジスタのソース／ドレイン層を前記下層の第２半導体層に形成し、
前記第２イオン注入にてリンまたは砒素を前記上層の第２半導体層に注入することにより、第２電位を与える配線と、フリップフロップ回路および第１トランスファーゲートをそれぞれ構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成し、第３イオン注入にてリンまたは砒素を前記下層の第２半導体層に注入することにより第２トランスファーゲートを構成するＮチャンネル電界効果型トランジスタのソース／ドレイン層を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
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【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００６−２８７２０２（Ｐ２００６−２８７２０２Ａ）
【公開日】平成１８年１０月１９日（２００６．１０．１９）
【国際特許分類】
【出願番号】特願２００６−４０４７８（Ｐ２００６−４０４７８）
【出願日】平成１８年２月１７日（２００６．２．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年１０月１９日（２００６．１０．１９）
【国際特許分類】
【出願日】平成１８年２月１７日（２００６．２．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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