【課題】 相補型ＩＧＦＥＴを高速化し得る半導体集積回路および半導体装置を提供する。
【解決手段】 相補型ＩＧＦＥＴを備えた半導体集積回路４において、キャリア移動度の向上に適する第１の応力を第１のチャネル導電型ＩＧＦＥＴに加えるとともに、キャリア移動度の向上に適する第１の応力とは逆方向の第２の応力を第２のチャネルＩＧＦＥＴに加える。 （もっと読む）

【課題】しきい値制御可能なＴＦＴを有する半導体装置及びインバータ回路を提供する。
【解決手段】本発明に係る半導体装置は、バックゲート電極と、前記バックゲート電極に、第１のゲート絶縁膜を介して接して設けられた半導体活性層と、前記半導体活性層に、第２のゲート絶縁膜を介して接して設けられたゲート電極と、を有する複数のＴＦＴと、前記複数のＴＦＴのしきい値を制御するしきい値制御回路と、を有し、前記バックゲート電極には、前記しきい値制御回路によって任意の電圧が印加されることを特徴とする。 （もっと読む）

【課題】 トランジスタを形成する際に、そのトランジスタの下方に形成されている膜が受ける熱的ダメージを低減することができる半導体装置とその製造方法を提供すること。
【解決手段】 第１絶縁膜３７の上に遮蔽膜３８を形成する工程と、遮蔽膜３８の上に第２絶縁膜３９と非晶質半導体膜４０とを順に形成する工程と、非晶質半導体膜４０にエネルギービームを照射し、少なくとも薄膜トランジスタのチャネルとなる部分の非晶質半導体膜４０を溶融して多結晶半導体膜４１にする工程と、上記チャネルの上の多結晶半導体膜４１上にゲート絶縁膜４３ａとゲート電極４４ａとを順に形成する工程と、ゲート電極４４ａの横の多結晶半導体膜４１にソース／ドレイン領域４１ａを形成し、該ソース／ドレイン領域４１ａ、ゲート絶縁膜４３ａ、及びゲート電極４４ａでTFT６０を構成する工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】しきい値制御可能なＴＦＴを有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、基板上に設けられた第１の導電層と、前記第１の導電層上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、低濃度不純物領域及びチャネル形成領域を有する結晶性珪素膜と、前記結晶性珪素膜上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第２の導電層と、を有し、前記低濃度不純物領域は、前記第１の導電層と一部重なって、かつ、前記第１の導電層の端部の外側に延在して設けられ、第２の導電層には重なっていないことを特徴とする。 （もっと読む）

【課題】 半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁膜上に多結晶もしくは非晶質Si層を積層し、これをレーザー照射及び走査により（再）結晶化して、ここに別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法に関する。レーザー（再）結晶化Ｓｉ層の結晶性を改良することにより、現在のICに適した性能を与える。
【解決手段】絶縁膜17,26をCMPにより平坦化する；多結晶又は非晶質Ｓｉ層22,32を積層し、エネルギーが照射面積当たり10J/cm²以上の固体連続波レーザーにより照射・走査行う；Ｓｉ層22,32に10¹⁴/cm²以上のドーズ量で水素イオンを添加する；その後Si層22,32が溶融しない条件加熱処理する。 （もっと読む）

【課題】サーマルバジェットに関する問題を解決し、三次元の積層半導体素子を作成する方法を提供する。
【解決手段】基板内にホールをパターニングするステップと、このホールに部分的に犠牲材料を充填するステップと、このホールの充填されていない部分の側壁にスペーサを形成し開口を狭めるステップと、犠牲材料の残留物をこの狭められた開口から除去するステップと、最後にスペーサ上に共形層を堆積することでエアギャップの開口を密封するステップとから構成される、半導体基板内に深いエアギャップを形成する方法が開示される。深いビアエアギャップを形成する方法はウェハ同士の垂直積層を作成するのに用いられる。従来のＦＥＯＬおよびＢＥＯＬ処理の完了後、深いビアエアギャップが開口されるようにウェハの裏面が薄くされ、導電性材料がこのビア開口内に堆積され、導電性材料が充填されたスルーウェハもしくは深いビアが作成される。 （もっと読む）

【課題】ＭＯＳＦＥＴを含む半導体装置において、チップサイズの縮小に対応できる過熱保護用のサイリスタチップの実装を実現する。
【解決手段】半導体装置１は、一方の主面１ａにゲート電極Ｇとソース電極Ｓとを有するＭＯＳＦＥＴを備えている。ソース電極Ｓ上に所定の温度以上で導通動作するサイリスタチップ２が配置されている。ＭＯＳＦＥＴは、Ｎ型の半導体基板１１の一方の面（主面１ａ）にＰ型の拡散層１２、その内部にＮ型の拡散層１３をそれぞれ形成し、拡散層１３に接続したソース電極Ｓと、チャネル部に延伸部を対向させたゲート電極Ｇとをそれぞれ形成し、半導体基板１１の他方の面にドレイン電極Ｄを形成した構造をもつ。サイリスタチップ２のアノード電極Ａはゲート電極Ｇに接続され、第１カソード電極Ｋ１はソース電極Ｓと直接電気的に接続され、第２カソード電極Ｋ２は第１カソード電極Ｋ１とサイリスタチップ２の内部で接続されている。 （もっと読む）

【課題】金属粒子を核として結晶成長を行い形成するシリコン・ワイヤは、金属汚染の課題がある。
【解決手段】リソグラフィーとエッチングという通常のシリコン・プロセスを用いて、ＳＯI基板に対し、リソグラフィーを用いた加工とフッ酸によるウェット・エッチングを行うことで、シリコン・ブリッジを形成する。その後、高温で熱酸化膜を形成し、良質なゲート絶縁膜を形成することが望ましい。また、引き続き、同軸上のゲート電極まで形成することが望ましい。然る後に、シリコン・ブリッジの橋の部分のシリコンをレジスト膜中に埋めた後に、橋げた上部のシリコンを除去する。然る後に、レジスト膜中に埋めたシリコン・ワイヤを回収することで、フッ酸溶液中にシリコン・ワイヤを分散させることなく、シリコン・ワイヤを回収し、シリコン・ワイヤ４をチャネル部として用いたトランジスタを形成する。 （もっと読む）

【課題】 ＯＮ状態／ＯＦＦ状態に加えて、ＯＦＦ状態よりも大きくＯＮ状態よりも小さい電流がソース／ドレイン領域間に流れるリークモードを有する半導体装置およびその製造方法を提供する。
【解決手段】 トランジスタ１は、第１と第２ゲート電極Ｇ１，Ｇ２を備える。第１と第２ゲート電極は、同一のソース／ドレイン領域を共有し、第１と第２トランジスタが形成される。第１と第２ゲート電極Ｇ１，Ｇ２にはそれぞれ独立して電圧が印加される。トランジスタ１は、少なくとも第１トランジスタがＯＮ状態である第１の状態（ＯＮ状態）と、第１と第２トランジスタＧ１，Ｇ２がＯＦＦ状態である第２の状態（ＯＦＦ状態）と、第１トランジスタがＯＦＦ状態であり第２トランジスタがＯＮ状態である第３の状態（リークモード）とを実現する。 （もっと読む）

【課題】 動作中の集積回路の動作を監視するための新規な構造及び方法を提供する。
【解決手段】 第１トランジスタと、第１トランジスタに近接し、第１トランジスタより小さい寸法の埋め込み炭素ナノチューブ電界効果トランジスタ（ＣＮＴ ＦＥＴ）とを備える集積回路についての方法及び構造である。ＣＮＴ ＦＥＴは、第１トランジスタからの、温度、電圧、電流、電界及び磁界信号のいずれかを含む信号を感知するのに用いられる。さらに、ＣＮＴ ＦＥＴは、集積回路における、機械的応力及び歪み並びに熱的応力及び歪みのいずれかを含む応力及び歪みを計測するのに用いられる。さらに、ＣＮＴ ＦＥＴは、集積回路内の欠陥回路を検出するのに用いられる。 （もっと読む）

【課題】回路面積の小さく、配線長の短い、小型の半導体集積回路を提供する。
【解決手段】多層構造で構成される半導体集積回路であって、第１半導体層と、第１半導体層に形成された第１半導体層トランジスタと、第１半導体層上に堆積され、金属配線が形成された配線層と、配線層上に堆積された第２半導体層と、第２半導体層に形成された第２半導体層トランジスタとを備える。なお、第１半導体層トランジスタのゲート絶縁膜の絶縁性と、第２半導体層トランジスタのゲート絶縁膜の絶縁性とは概ね同等であり、第２半導体層トランジスタのゲート絶縁膜は、ラジカル酸化又はラジカル窒化により形成される。 （もっと読む）

第一ウェハ上に形成された第一の複数のトランジスタと、第二ウェハ上に形成された第二の複数のトランジスタとを備えた集積回路。第一トランジスタのうち少なくとも実質的に大部分が第一導電型であり、第二の複数のトランジスタのうち少なくとも実質的に大部分が第二導電型である。ウェハ同士が結合された後、第二ウェハの一部が除去されて、第二の複数のトランジスタのチャネルの歪みの圧縮性が、第一の複数のトランジスタのチャネルの歪みの圧縮性よりも高くなる。
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