【課題】ＳＯＩ構造を有する半導体装置において、高性能化、低消費電力化を目的の一とする。また、より高集積化された高性能な半導体素子を有する半導体装置を提供することを目的の一とする。
【解決手段】絶縁表面を有する基板上に複数の電界効果トランジスタがそれぞれ層間絶縁層を介して積層している半導体装置とする。複数の電界効果トランジスタの有する半導体層は半導体基板より分離されており、該半導体層は絶縁表面を有する基板、又は層間絶縁層上にそれぞれ設けられた絶縁層に接して接合されている。複数の電界効果トランジスタはそれぞれ前記半導体層に歪みを与える絶縁膜で覆われている。 （もっと読む）

【課題】ＳＯＩ構造を有する半導体装置において、高性能化、低消費電力化を目的の一とする。また、より高集積化された高性能な半導体素子を有する半導体装置を提供することを目的の一とする。
【解決手段】絶縁表面を有する基板上に複数の電界効果トランジスタがそれぞれ平坦化層を介して積層しており、複数の電界効果トランジスタの有する半導体層は半導体基板より分離されており、該半導体層は絶縁表面を有する基板、又は平坦化層上にそれぞれ設けられた絶縁層に接して接合されている半導体装置とする。 （もっと読む）

【課題】
複数のＴＦＴからなるスルーホールがない回路を、自己整合プロセスを用いて印刷形成することが可能で、高性能，高精細で安価に画素駆動回路，アクティブマトリクス基板、それらを用いた表示装置を提供する。
【解決手段】
第一の電界効果トランジスタと第二の電界効果トランジスタに対し、前記二つの電界効果トランジスタの絶縁膜を同一層内に形成し、前記絶縁膜の両面に前記二つの電界効果トランジスタのチャネルとなる半導体をそれぞれ形成した構造を持ち、第一の電界効果トランジスタのドレイン／ソース電極が第二の電界効果トランジスタのゲート電極となる構造を持つ電気回路において、前記絶縁膜の上下両面に形成された電極を自己整合プロセスで形成する。 （もっと読む）

【課題】所要電流の異なる複数の負荷の駆動に対しても、スイッチング速度の劣化やスイッチング損失の増大を伴わず、最適に対応することのできる半導体装置を提供する。
【解決手段】スイッチング電源を構成するスイッチング素子が、許容電流の異なる複数個のパワー素子Ｐ１〜Ｐ３に分割されてなり、パワー素子Ｐ１〜Ｐ３の第１電流端子が、共通する電源端子Ｄに接続され、パワー素子Ｐ１〜Ｐ３の第２電流端子が、共通する出力端子Ｔに接続され、パワー素子Ｐ１〜Ｐ３の各ゲート端子が、トランジスタからなるスイッチＳ１〜Ｓ３を介して、共通するゲート信号端子Ｇに接続されてなり、パワー素子Ｐ１〜Ｐ３とスイッチＳ１〜Ｓ３とで構成される出力回路部Ｋ１が、一つの第１半導体チップ１０に形成されてなり、パワー素子Ｐ１〜Ｐ３が、スイッチＳ１〜Ｓ３により切り替えられて用いられる半導体装置１００とする。 （もっと読む）

【課題】基板上にＣＭＩＳＦＥＴを備えた半導体装置において、Ｇｌｏｂａｌ Ｓｔｒａｉｎによる応力印加を有効に活用しつつ、回路のスイッチ動作速度の低下を生じさせない半導体装置を提供する。
【解決手段】基板の一方の面に形成される第１の素子領域と、基板の他方の面に形成される第２の素子領域と、第１の素子領域と第２の素子領域との間の、比誘電率が３．９よりも低い絶縁層とを備え、第１の素子領域にｎ型ＭＩＳＦＥＴが形成され、第２の素子領域にｐ型ＭＩＳＦＥＴが形成され、絶縁層中を貫通する配線によって、第１の素子領域と第２の素子領域とが電気的に接続され、第１の素子領域が形成される面が凸形状、第２の素子領域が形成される面が凹形状となるように基板が湾曲していることを特徴とする半導体装置。 （もっと読む）

本発明の様々な実施形態は、3次元クロスバーアレイ(500,1000)を対象とする。本発明の一態様では、3次元クロスバーアレイ(1000)は、複数のクロスバーアレイ(1102〜1104)と、第1のデマルチプレクサ(1106)と、第2のデマルチプレクサ(1108)と、第3のデマルチプレクサ(1110)とを含む。各クロスバーアレイは、ナノワイヤ(702〜704)の第1の層、ナノワイヤの第1の層に重なるナノワイヤ(706〜708)の第2の層、及びナノワイヤの第2の層に重なるナノワイヤ(710〜712)の第3の層を含む。第1のデマルチプレクサは、各クロスバーアレイのナノワイヤの第1の層におけるナノワイヤをアドレス指定するように構成され、第2のデマルチプレクサは、各クロスバーアレイのナノワイヤの第2の層におけるナノワイヤをアドレス指定するように構成され、第3のデマルチプレクサは、各クロスバーアレイのナノワイヤの第3の層におけるナノワイヤに信号を供給するように構成される。 （もっと読む）

【課題】小型で低消費電力の半導体装置を得る。
【解決手段】表面電極としてソース電極とゲート電極とを備え、裏面電極としてドレイン電極を備える縦型構造の半導体素子を複数個重ね合わせて直列接続する半導体装置であって、第１の半導体素子１４のソース電極１２に第２の半導体素子１５のドレイン電極（図１には図示されていない）を重ね合わせて直列接続し、第１の半導体素子のゲート電極１０が、第２の半導体素子１５に重なり合わないように配置されている。 （もっと読む）

【課題】シリコン基板よりバンドギャップが大きい基板に、動作電圧が互いに大きく異なる２種類のトランジスタを混載することができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ＳｉＣ基板１に形成された第１のトランジスタと、第１のトランジスタ及びＳｉＣ基板１の上方に形成された第１の層間絶縁膜１１と、第１の層間絶縁膜１１上に形成された結晶化シリコン膜２０と、結晶化シリコン膜２０に形成された第２のトランジスタとを具備する。第１のトランジスタの動作電圧は、例えば１００Ｖ〜１０００Ｖであり、第２のトランジスタの動作電圧は、例えば３Ｖ〜５Ｖである。 （もっと読む）

【課題】期待される高周波特性を得ること、ならびに後続の回路で必要とされる駆動電流を得ることが可能なホットエレクトロントランジスタを提供する。
【解決手段】このホットエレクトロントランジスタ１００は、コレクタ層３と、ベース層５と、エミッタ層７と、コレクタ層３とベース層５との間に形成されたコレクタバリア層４と、ベース層５とエミッタ層７との間に形成されたエミッタバリア層６とを備えている。そして、エミッタバリア層６とエミッタ層７との間のエネルギー障壁は実質的に存在しないとともに、コレクタバリア層４のエネルギー障壁の高さはエミッタバリア層６のエネルギー障壁の高さよりも低い。 （もっと読む）

【課題】 フォトリソグラフィ工程を用いることなく広い領域に単結晶半導体領域を有する半導体素子の形成方法を提供する。
【解決手段】 第１基板１５０上に互いに離隔するように配置されるボンディング表面を形成する。第１基板１５０のボンディング表面に第２基板１００を接合する。その後、第１基板１００の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに第２基板１００から各半導体領域が残るように第２基板１００を分離する。前記ボンディング表面は、第１基板１５０上に少なくとも一つの絶縁領域の表面を含む。そして、少なくとも一つのアクティブ領域は、前記少なくとも一つの半導体領域内に形成される。素子分離領域は、少なくとも一つの前記半導体領域と隣接するように形成される。これにより、別途、フォトリソグラフィ工程を行わずに済み、工程が簡略化される。 （もっと読む）

【課題】段差部の凹角部分における配線層の断線を防止する。
【解決手段】アクティブマトリクス基板４２は、ガラス基板２２と、ガラス基板２２に突出した状態で設けられたドライバ部５０と、ドライバ部５０の表面とガラス基板２２の表面とに沿って形成された段差部５３と、段差部５３の表面に設けられ、段差部５３における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜５４と、凹角補償膜５４の表面に沿って形成されると共にドライバ部５０に接続された配線層３７とを備えている。 （もっと読む）

【課題】ベースコート層が除去されて露出したガラス基板２２の表面に対し、ドライバ部５０を確実に貼り合わせる。
【解決手段】半導体装置の製造方法は、ガラス基板２２からＴＥＯＳ層３２をエッチングして、ＳｉＮ層３１を部分的に露出させる第１エッチング工程と、第１エッチング工程とは別個独立に行われ、露出したＳｉＮ層３１をウェットエッチングして、ガラス基板２２を部分的に露出させる第２エッチング工程と、露出したガラス基板２２に対し、ドライバ部５０を貼り合わせる貼り合わせ工程とを備える。 （もっと読む）

【課題】素子形成された複数の半導体層を積層し、集積可能な素子数を飛躍的に高めることができる積層型半導体集積装置を提供する。
【解決手段】本発明に係る積層型半導体集積装置は、基板上に直接、または緩衝層を介して積層されたＧａＮ層と、前記ＧａＮ層の表面近傍に形成された複数のトランジスタと、前記トランジスタの表面及び側面を被覆する酸化膜または窒化膜と、前記酸化膜または窒化膜を含む前記ＧａＮ層上に、ＥＬＯによって積層されたＡｌＧａＮ層と、を集積すべきトランジスタの数量に応じて繰り返し積層して形成される。 （もっと読む）

【課題】活性層となる半導体薄膜の下層のゲート絶縁膜を厚膜化することなく、かつ工程手順を増加させることなく、当該ゲート絶縁膜中の膜中固定電荷および界面準位を低下させることが可能で、これにより信頼性の高いボトムゲート型ＴＦＴを得ることができる薄膜半導体装置の製造方法を提供する。
【解決手段】基板上にゲート電極を形成し、ゲート電極を覆う状態で前記基板上に酸窒化シリコン膜を用いたゲート絶縁膜を形成する。ゲート絶縁膜上に半導体薄膜を成膜した後、酸素を含む酸化性雰囲気中での熱処理により、ゲート絶縁膜を構成する前記酸窒化シリコン膜における酸素欠損部に酸素を結合させることで改質する。この熱処理は、加圧された水蒸気雰囲気で行われる。また、この熱処理においては、半導体薄膜の表面層に熱酸化膜を成長させる。 （もっと読む）

【課題】 結晶欠陥が小さくかつ表面粗さの特性が良好なチャンネル膜を有する半導体装置の製造方法を提供する。
【解決手段】 チャンネル膜を有する半導体装置の製造方法は、チャンネルシリコン膜を形成するために、まず単結晶シリコン基板１００上に、上部表面から延長して突出した部位を含む第１単結晶シリコン膜１１０を形成する。第１単結晶シリコン膜１１０の上部表面に犠牲膜１１２を形成する。第１単結晶シリコン膜１１０の前記突出した部位及び犠牲膜１１２の一部が除去されるように第１単結晶シリコン膜１１０及び犠牲膜１１２を１次研磨して第２単結晶シリコン膜及び犠牲膜パターンを形成する。前記犠牲膜パターンを除去し、前記第２単結晶シリコン膜を研磨してチャンネルシリコン膜を形成する。前記工程によると、単結晶シリコン膜の研磨厚さを減少させることができ、チャンネルシリコン膜は表面粗さの特性が良好であり、厚さが平坦となる。 （もっと読む）

【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】短チャネル効果を抑制しつつチャネル長の短い微細な絶縁ゲイト型半導体装置を実現する。
【解決手段】絶縁ゲイト型半導体装置はフィールド酸化膜によって素子分離されたＮチャネル型ＦＥＴ及びＰチャネル型ＦＥＴを有し、各ＦＥＴはソース領域、ドレイン領域、チャネル形成領域と、ポリシリコンでなるゲイト電極と、窒化シリコンでなるサイドウォールと、熱酸化膜でなるゲイト絶縁膜と、一端がフィールと酸化膜に揃い、他端がサイドウォールに揃った第１のシリサイドと、端部がサイドウォールの揃った第２のシリサイドと、を有し、チャネル形成領域はドレイン領域側からチャネル形成領域側へと広がる空乏層が抑止された領域を有する。 （もっと読む）

【課題】フィン構造体及びこれを適用したフィントランジスタの製造方法を提供する。
【解決手段】側面を持つメサ構造体を基板に複数形成した後、この上に半導体層を形成するフィン構造体の製造方法を提供する。半導体層上にはキャッピング層が形成され、したがって、半導体層は、キャッピング層により保護され、フィン構造体で製造される部分を持つ。キャッピング層は、平坦化によりその上部が一部除去され、これを通じてメサ構造体の上面に位置する半導体層が除去され、したがって、メサ構造体の側面に相互隔離されたフィン構造体が形成される。これにより、非常に狭い幅のフィン構造体を形成でき、フィン構造体の厚さ及び位置の制御が非常に容易になる。 （もっと読む）

【課題】半導体製造工程で加わる熱履歴の違いに因り、不純物の拡散具合が異なることから、薄膜トランジスタの閾値にばらつきを生じた。これを低減、防止する対策を施した薄膜トランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】薄膜トランジスタは、絶縁体層を介して半導体基板上に形成された、不純物を含むソース／ドレイン領域と、前記ソース／ドレイン領域間を充填する絶縁体と、前記ソース／ドレイン領域上に形成された不純物拡散制御膜層と、前記不純物拡散制御膜上に形成されたチャネル層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル層、ゲート絶縁膜及びゲート電極を充填する層間膜とを具備する。前記不純物拡散制御膜は、熱の加わらない製造工程の段階になって、前記ソース／ドレイン領域とチャネル層との間に所定の電圧を印加することにより絶縁破壊される。 （もっと読む）

【課題】放射線に対する耐性を強化する。
【解決手段】ＰチャネルトランジスタＰ１はソースおよびバックゲートを電源に接続し、ゲートを入力端子ＩＮに接続し、ドレインを出力端子ＯＵＴに接続する。また、ＮチャネルトランジスタＮ１はソースおよびバックゲートを接地し、ゲートを入力端子ＩＮに接続し、ドレインを出力端子ＯＵＴに接続する。ダイオードＤ１はカソードを電源に接続し、アノードを出力端子ＯＵＴに接続する。ダイオードＤ２はカソードを出力端子ＯＵＴに接続し、アノードを接地する。インバータ回路が形成される基板の垂直方向から見て、ダイオードＤ１のｐ＋拡散層３２の領域の投影面がＮチャネルトランジスタＮ１のｎ＋拡散層２４の領域の投影面を含み、ダイオードＤ２のｎ＋拡散層４１の領域の投影面がＰチャネルトランジスタＰ１のｐ＋拡散層１４の領域の投影面を含むように配置する。 （もっと読む）