半導体装置
【課題】しきい値制御可能なＴＦＴを有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、基板上に設けられた第１の導電層と、前記第１の導電層上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、低濃度不純物領域及びチャネル形成領域を有する結晶性珪素膜と、前記結晶性珪素膜上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第２の導電層と、を有し、前記低濃度不純物領域は、前記第１の導電層と一部重なって、かつ、前記第１の導電層の端部の外側に延在して設けられ、第２の導電層には重なっていないことを特徴とする。
【解決手段】本発明に係る半導体装置は、基板上に設けられた第１の導電層と、前記第１の導電層上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、低濃度不純物領域及びチャネル形成領域を有する結晶性珪素膜と、前記結晶性珪素膜上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第２の導電層と、を有し、前記低濃度不純物領域は、前記第１の導電層と一部重なって、かつ、前記第１の導電層の端部の外側に延在して設けられ、第２の導電層には重なっていないことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁基板上に作製される薄膜トランジスタ（ＴＦＴ）を有する半導体装置に関する。また、薄膜トランジスタを有する半導体表示装置に関する。特に、アクティブマトリクス型の半導体表示装置に関する。また、アクティブマトリクス型半導体表示装置の駆動回路に関する。
【背景技術】
【０００２】
最近安価なガラス基板上に半導体薄膜を形成し、薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置（液晶パネル）の需要が高まってきたことによる。
【０００３】
アクティブマトリクス型液晶パネルは、図３３に示すようにマトリクス状に配置された数十〜数百万個もの画素領域にそれぞれ画素ＴＦＴが配置され（この回路をアクティブマトリクス回路という）、すべての画素にはスイッチング用の素子が設けられており、画素情報はスイッチング素子のオン／オフによって制御されるものをいう。このような表示装置の表示媒体としては液晶を用いることが多い。このスイッチング素子として、特に三端子素子、すなわち、ゲート、ソース、ドレインを有する薄膜トランジスタ（ＴＦＴ）が用いられる。
【０００４】
アクティブマトリクス回路は、ガラス基板上に形成されたアモルファスシリコンまたは、ポリシリコンを利用した薄膜トランジスタによって構成されている。
【０００５】
また、最近、石英基板を利用し、多結晶珪素膜でもって薄膜トランジスタを作製するアクティブマトリクス型液晶表示装置も実現されている。この場合、画素ＴＦＴを駆動する周辺駆動回路も、アクティブマトリクス回路と同一基板上に形成することができる。
【０００６】
また、レーザーアニール等の技術を利用することにより、ガラス基板上に結晶性珪素膜を用いた薄膜トランジスタを作製する技術も知られている。この技術を利用すると、ガラス基板にアクティブマトリクス回路と周辺駆動回路とを集積化することができる。
【０００７】
本発明の記述において、マトリクスにおける行とは、当該行に平行に配置された走査線（ゲート線）が当該行の薄膜トランジスタのゲート電極に接続されているものを言い、列とは当該行に平行に配置された信号線（ソース線）が当該列の薄膜トランジスタのソース（もしくはドレイン）電極に接続されているものを言う。さらに、走査線を駆動する回路を走査線駆動回路、信号線を駆動する回路を信号線駆動回路と称する。また、薄膜トランジスタをＴＦＴと称する。バックゲート電極とは、薄膜トランジスタの構造がトップゲート型のときはボトム側すなわち基板側に、薄膜トランジスタの構造ボトムゲート型のときは、トップ側に対となる電極として形成された電極をいう。
【０００８】
図３４に示すのはアクティブマトリクス型液晶表示装置の第一の従来例である。この例のアクティブマトリクス型液晶表示装置は薄膜トランジスタをアモルファスシリコンを用いたものを使用し、走査線駆動回路、信号線駆動回路を単結晶の集積回路（５０１，５０３）で構成し、ガラス基板の周囲にタブを用いて装着する（図３４（ａ））、もしくはＣＯＧ（チップオングラス）技術で装着している５０２はアクティブマトリクス回路である。（図３４（ｂ））。
【０００９】
このような液晶表示装置の場合、以下のような問題点があった。問題点の一つは、アクティブマトリクスの信号線、走査線をタブまたはボンディングワイヤを介して接続を行うため、信頼性上問題になることがあった。たとえば液晶表示装置がＶＧＡ（ビデオグラフィックアレイ）の場合、信号線の数は１９２０本、走査線は４８０本あり、その本数は解像度の向上とともに年々増加していく傾向がある。
【００１０】
また、ビデオカメラに用いるビューファインダや液晶を用いたプロジェクタを作る場合、表示装置をコンパクトにまとめる必要があり、タブを用いた液晶表示装置ではスペースの面から不利になっていた。
【００１１】
これらの問題点を解決するアクティブマトリクス型液晶表示装置として、薄膜トランジスタをポリシリコンで構成したものが開発されている。その一例を図３５に示す。図３５（ａ）に示すように、信号線駆動回路４０１、走査線駆動回路４０２をポリシリコン薄膜トランジスタを用いて、アクティブマトリクス回路を構成する画素薄膜トランジスタと同時にガラス基板上に形成している。ポリシリコン薄膜トランジスタの形成は１０００度以上のプロセスを用いて石英基板上に素子形成する高温ポリシリコンプロセスと６００度以下のプロセスを用いてガラス基板上に素子形成する低温ポリシリコンプロセスがある。
【００１２】
ポリシリコン薄膜トランジスタは、アモルファス薄膜トランジスタの移動度が０．５ｃｍ2／Ｖｓｅｃ程度であるのに対して、その移動度を３０ｃｍ2／Ｖｓｅｃ以上にすることが可能であり、数ＭＨｚ程度の信号であれば動作が可能である。
【００１３】
アクティブマトリクス型液晶表示装置を駆動する駆動回路はデジタル方式とアナログ方式がある。ただし、デジタル方式では回路の素子数がアナログ方式にくらべて著しく多くなるため、ポリシリコンを用いた駆動回路では、アナログ方式が一般的である。また、走査線駆動回路、信号線駆動回路の回路構成ではシフトレジスタを用いたものが一般的である（図３５（ｂ）参照）。図３５（ｂ）でＤＦＦはディレイフリップフロップを示しており、クロック端子に加えられるパルスに同期して動作している。１段目のＤＦＦにスタートパルスＨＩが入力されると、クロックに同期して出力はＨＩとなり、この出力は２段目、３段目、・・・Ｎ段目へと伝達され、Ｎ段のシフトレジスタ動作となる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年、アクティブマトリクス型液晶表示装置がノート型のパーソナルコンピュータに多用されてきている。パーソナルコンピュータにおいては、複数のソフトウエアを同時に起動したり、デジタルカメラからの映像を取り込んで加工したりと、多階調の液晶表示装置が要求されている。
【００１５】
さらに、最近では、携帯情報端末、モバイルコンピュータ、カーナビゲイションなどの普及に伴い、小型で、高精細・高解像度・高画質なアクティブマトリクス型液晶表示装置が求められている。
【００１６】
また、小型で高精細・高解像度・高画質なアクティブマトリクス型液晶表示装置を用いたプロジェクターが注目を浴びてきている。
【００１７】
上述したような用途に用いられるアクティブマトリクス型液晶表示装置は、アクティブマトリクス型液晶表示装置を構成するＴＦＴに高性能が要求されるのは言うまでもない。ＴＦＴの性能面としては、移動度、しきい値電圧等が挙げられる。特に、しきい値電圧に関しては、かなりシビアな性能が要求されている。つまり、しきい値電圧のずれは、駆動回路の誤動作、画素電極の誤動作につながり、良好な画像が得られないことが多い。
【００１８】
前述した従来の液晶表示装置には以下のような問題点があった。ポリシリコンを使用した薄膜トランジスタは一般に、単結晶のトランジスタに比べて、しきい値の制御が難しく、本来エンハンスメント型であるべきものが、デプレッション型になり、ゲート、ソース間電圧が０であってもドレインに電流が流れることがあった。これは、単結晶にくらべて、結晶性が不均一であることや、安価なガラス基板を使用する低温ポリシリコンでは、ガラスの耐熱性が低いため、ゲート酸化膜に熱酸化膜を使用できないこと、ガラス基板からの不純物汚染、および汚染を防止するために成膜される下地膜などが持つ固定電荷などの理由による。
【００１９】
図３６はＴＦＴのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ曲線）である。例えば、図３６（ａ）であるべき薄膜トランジスタ特性が、しきい値のずれにより図３６（ｂ）になったとすると、図３７のインバータ回路の初段において入力がＨｉの状態では電流が流れないが、入力がＬｏの状態では電流が電源からＧＮＤに流れてしまう。また、次段では逆に入力がＨｉの状態で電流が流れてしまう。アクティブマトリクス型液晶表示装置の駆動回路を薄膜トランジスタで基板内に内蔵した場合、その段数はＶＧＡのとき、信号側と走査側をあわせて２４００段になり、１つ１つの薄膜トランジスタの電流は小さくとも、その合計値は大きく、表示装置の消費電力を低減するという面からみると大きな問題となっていた。
【００２０】
一方、しきい値が大きな値となりすぎると、薄膜トランジスタのオン電流が小さくなり、駆動回路の動作周波数が低くなるという問題があった。駆動回路の動作周波数は負荷容量を薄膜トランジスタのオン電流で駆動するため、負荷容量および電源電圧が一定の場合、オン電流の大きさで動作周波数は決定される。よって、大きすぎるしきい値は動作周波数の低下を招いていた。さらに、表示装置の小型化にともない、駆動回路の縮小化（薄膜トランジスタサイズの縮小化）も要求されている。
【課題を解決するための手段】
【００２１】
本発明は、上記従来技術の問題点に鑑みてなされたもので、その目的とするところは、バックゲート電極への電圧印加により薄膜トランジスタのしきい値を制御することで、駆動回路の消費電力を低減し、あるいは駆動回路の動作周波数を向上することにある。また、大電流を取り出すことで薄膜トランジスタのサイズ縮小化をはかることにある。
【００２２】
本発明のある実施形態によると、複数の画素薄膜トランジスタがマトリクス状に配置されたアクティブマトリクス回路と、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を同一基板上に有することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００２３】
また、本発明のある実施形態によると、複数の画素薄膜トランジスタがマトリクス状に配置されたアクティブマトリクス回路と、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置であって、前記複数の薄膜トランジスタは、しきい値を制御するための制御用端子を有し、前記しきい値制御回路は、前記制御用端子に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００２４】
また、前記アクティブマトリクス型半導体表示装置であって、前記しきい値制御回路は可変抵抗を有し、この可変抵抗を調整することにより前記制御用端子に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００２５】
また、前記アクティブマトリクス型半導体表示装置であって、前記しきい値制御回路は、前記薄膜トランジスタと、前記薄膜トランジスタの電流を電圧に変換する負荷と、負荷に発生する電圧を増幅する増幅器とを有し、前記増幅器からの出力を前記薄膜トランジスタに負帰還し、かつ前記しきい値制御用端子に出力することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００２６】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタおよび前記複数の薄膜トランジスタは、Ｎチャネル薄膜トランジスタを有しており、前記Ｎチャネル薄膜トランジスタの前記しきい値制御端子には、グランド電位より高い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００２７】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタおよび前記複数の薄膜トランジスタは、Ｎチャネル薄膜トランジスタを有しており、前記Ｎチャネル薄膜トランジスタの前記しきい値制御端子には、グランド電位より低い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００２８】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタおよび前記複数の薄膜トランジスタは、Ｐチャネル薄膜トランジスタを有しており、前記Ｐチャネル薄膜トランジスタの前記しきい値制御端子には、電源電位より高い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００２９】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタおよび前記複数の薄膜トランジスタは、Ｐチャネル薄膜トランジスタを有しており、前記Ｐチャネル薄膜トランジスタの前記しきい値制御端子には、電源電位より低い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００３０】
また、本発明のある実施形態によると、複数の画素薄膜トランジスタがマトリクス状に配置されたアクティブマトリクス回路と、第一の複数の薄膜トランジスタで構成された信号線駆動回路と、第二の複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の画素薄膜トランジスタ、前記第一の複数の薄膜トランジスタおよび前記第二の複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を同一基板上に有することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００３１】
また、本発明のある実施形態によると、複数の画素薄膜トランジスタがマトリクス状に配置されたアクティブマトリクス回路と、第一の複数の薄膜トランジスタで構成された信号線駆動回路と、第二の複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の画素薄膜トランジスタ、前記第一の複数の薄膜トランジスタおよび前記第二の複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置であって、前記第一の複数の薄膜トランジスタおよび前記第二の複数の薄膜トランジスタは、それぞれしきい値を制御するための制御用端子を有し、前記しきい値制御回路は、前記制御用端子に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００３２】
また、前記アクティブマトリクス型半導体表示装置であって、前記しきい値制御回路は、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとをそれぞれ独立に制御することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００３３】
また、前記アクティブマトリクス型半導体表示装置であって、前記しきい値制御回路は、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとを共通に制御することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００３４】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の薄膜トランジスタはゲート電極の反対側に前記しきい値制御端子としてバックゲート電極を有しており、前記バックゲート電極に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００３５】
また、前記アクティブマトリクス型半導体表示装置であって、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとはゲート電極の反対側に前記しきい値制御端子としてバックゲート電極を有しており、前記バックゲート電極に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００３６】
また、本発明のある実施形態によると、バックゲート電極を有する第一のＰチャネル薄膜トランジスタと、バックゲート電極を有する第二のＰチャネル薄膜トランジスタと、バックゲート電極を有する第一のＮチャネル薄膜トランジスタと、を有するインバータ回路であって、前記第一のＰチャネル薄膜トランジスタのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthP1と前記第二のＰチャネル薄膜トランジスタとのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthP2とには、 ＶthP1＞ＶthP2
の関係が成り立つインバータ回路が提供される。
【００３７】
また、本発明のある実施形態によると、バックゲート電極を有する第一のＰチャネル薄膜トランジスタと、バックゲート電極を有する第二のＰチャネル薄膜トランジスタと、バックゲート電極を有する第一のＮチャネル薄膜トランジスタと、バックゲート電極を有する第二のＮチャネル薄膜トランジスタと、で構成されるインバータ回路であって、前記第一のＰチャネル薄膜トランジスタのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthP1と、前記第二のＰチャネル薄膜トランジスタとのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthP2と、前記第一のＮチャネル薄膜トランジスタのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthN1と、前記第二のＮチャネル薄膜トランジスタのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthN2とには、
｜ＶthP1＞ＶthP2｜
｜ＶthN1＜ＶthN2｜
の関係が成り立つインバータ回路が提供される。
【００３８】
また、前記アクティブマトリクス型半導体表示装置であって、前記第一のＰチャネル薄膜トランジスタと、前記第二のＰチャネル薄膜トランジスタと、前記第一のＮチャネル薄膜トランジスタと、は相補型トランジスタを構成しており、前記第一のＮチャネル薄膜トランジスタは第一の制御用端子を有しており、前記第一のＰチャネル薄膜トランジスタおよび前記第二のＰチャネル薄膜トランジスタは、第二の制御用端子をそれぞれ有しており、前記しきい値制御回路は、前記第一の制御用端子および前記第二の制御用端子にそれぞれ任意の電圧を印加することを特徴とするインバータ回路が提供される。
【００３９】
また、前記アクティブマトリクス型半導体表示装置であって、前記第一のＰチャネル薄膜トランジスタと、前記第二のＰチャネル薄膜トランジスタと、前記第一のＮチャネル薄膜トランジスタと、前記第二のＮチャネル薄膜トランジスタと、は相補型トランジスタを構成しており、前記第一のＮチャネル薄膜トランジスタおよび前記第二のＮチャネル薄膜トランジスタは、第一の制御用端子をそれぞれ有しており、前記第一のＰチャネル薄膜トランジスタおよび前記第二のＰチャネル薄膜トランジスタは、第二の制御用端子をそれぞれ有しており、前記しきい値制御回路は、前記第一の制御用端子および前記第二の制御用端子にそれぞれ任意の電圧を印加することを特徴とするインバータ回路が提供される。
【００４０】
また、本発明のある実施形態によると、複数の画素薄膜トランジスタがマトリクス状に配置されたアクティブマトリクス回路と、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタのそれぞれは、ゲート電極とバックゲート電極とを有しており、前記ゲート電極と前記バックゲート電極とは互いに接続されており、かつ前記複数の薄膜トランジスタのそれぞれは、ゲート電極とバックゲート電極とを有しており、前記ゲート電極と前記バックゲート電極とは互いに接続されていることを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００４１】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極とに同一の走査線信号が加えられることを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００４２】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極に振幅の異なる同極性の走査線信号が加えられることを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００４３】
また、前記アクティブマトリクス型半導体表示装置であって、前記信号線駆動回路は、前記複数の薄膜トランジスタの一部により構成されたアナログスイッチを有し、前記アナログスイッチを構成する薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極とに同一の信号が加えられることを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００４４】
また、前記アクティブマトリクス型半導体表示装置であって、前記信号線駆動回路は、前記複数の薄膜トランジスタの一部により構成されたアナログスイッチを有し、前記アナログスイッチを構成する薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極には、振幅の異なる同極性の信号が加えられることを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００４５】
また、本発明のある実施形態によると、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を同一基板上に有することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００４６】
また、本発明のある実施形態によると、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、しきい値を制御するための制御用端子を有し、前記しきい値制御回路は、前記制御用端子に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００４７】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、Ｎチャネル薄膜トランジスタを有しており、前記Ｎチャネル薄膜トランジスタの前記しきい値制御端子には、グランド電位より高い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００４８】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、Ｎチャネル薄膜トランジスタを有しており、前記Ｎチャネル薄膜トランジスタの前記しきい値制御端子には、グランド電位より低い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００４９】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、Ｐチャネル薄膜トランジスタを有しており、前記Ｐチャネル薄膜トランジスタの前記しきい値制御端子には、電源電位より高い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５０】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、Ｐチャネル薄膜トランジスタを有しており、前記Ｐチャネル薄膜トランジスタの前記しきい値制御端子には、電源電位より低い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５１】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記しきい値制御回路は、前記薄膜トランジスタと、前記薄膜トランジスタの電流を電圧に変換する負荷と、負荷に発生する電圧を増幅する増幅器とを有し、前記増幅器からの出力を前記薄膜トランジスタに負帰還し、かつ前記しきい値制御用端子に出力することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５２】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記しきい値制御回路は、前記薄膜トランジスタと、前記薄膜トランジスタの電流を電圧に変換する負荷と、負荷に発生する電圧を増幅して前記駆動回路に印加し、かつ前記薄膜トランジスタのしきい値制御用端子に負帰還させる増幅器とを有することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５３】
また、本発明のある実施形態によると、第一の複数の薄膜トランジスタで構成された信号線駆動回路と、第二の複数の薄膜トランジスタで構成された走査線駆動回路と、前記第一の複数の薄膜トランジスタおよび前記第二の複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を同一基板上に有することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５４】
また、本発明のある実施形態によると、第一の複数の薄膜トランジスタで構成された信号線駆動回路と、第二の複数の薄膜トランジスタで構成された走査線駆動回路と、前記第一の複数の薄膜トランジスタおよび前記第二の複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、しきい値を制御するための制御用端子を有し、前記しきい値制御回路は、前記制御用端子に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５５】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記しきい値制御回路は、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとをそれぞれ独立に制御することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５６】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記しきい値制御回路は、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとを共通に制御することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５７】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタはゲート電極の反対側に前記しきい値制御端子としてバックゲート電極を有しており、前記バックゲート電極に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５８】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとはゲート電極の反対側に前記しきい値制御端子としてバックゲート電極を有しており、前記バックゲート電極に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５９】
また、本発明のある実施形態によると、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の画素薄膜トランジスタのそれぞれは、ゲート電極とバックゲート電極を有しており、前記ゲート電極と前記バックゲート電極とは互いに接続されており、かつ前記複数の薄膜トランジスタのそれぞれは、ゲート電極とバックゲート電極を有しており、前記ゲート電極と前記バックゲート電極とは互いに接続されていることを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００６０】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記信号線駆動回路は、前記複数の薄膜トランジスタの一部により構成されたアナログスイッチを有し、前記アナログスイッチを構成する薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極とに同一の信号を加えられることを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００６１】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記信号線駆動回路は、前記複数の薄膜トランジスタの一部により構成されたアナログスイッチを有し、前記アナログスイッチを構成する薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極には、振幅の異なる同極性の信号を加えられることを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００６２】
また、本発明のある実施形態によると、絶縁基板上に形成された、バックゲート電極と、第１のゲート絶縁膜と、半導体活性層と、第２のゲート絶縁膜と、ゲート電極とを有する複数のＴＦＴを有する半導体装置であって、前記バックゲート電極には任意の電圧が印加される半導体装置が提供される。
【００６３】
また、前記半導体装置であって、前記複数のＴＦＴは、第１のＰチャネル型ＴＦＴおよび第２のＰチャネル型ＴＦＴを含み、前記第１のＰチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthP1と前記第２のＰチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthP2とには
ＶthP1＞ＶthP2
の関係が成り立つ半導体装置が提供される。
【００６４】
また、前記半導体装置であって、前記複数のＴＦＴは、第１のＰチャネル型ＴＦＴ、第２のＰチャネル型ＴＦＴ、第１のＮチャネル型ＴＦＴ、第２のＮチャネル型ＴＦＴを含み、前記第１のＰチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthP1と前記第２のＰチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthP2と、前記第１のＮチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthN1と前記第２のＮチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthN2とには、
｜ＶthP1＞ＶthP2｜
｜ＶthN1＜ＶthN2｜
の関係が成り立つ半導体装置が提供される。
【００６５】
また、本発明のある実施形態によると、マトリクス状に配置された複数の画素ＴＦＴと、前記複数の画素ＴＦＴを駆動する、複数のＴＦＴによって構成される周辺回路と、を備えた半導体表示装置であって、前記複数の画素ＴＦＴは、それぞれゲート電極とバックゲート電極とを有しており、前記複数のＴＦＴは、それぞれゲート電極とバックゲート電極とを有しており、前記バックゲート電極には、任意の電圧が印加されることを特徴とする半導体表示装置が提供される。
【発明の効果】
【００６６】
本発明のバックゲート電極を有するＴＦＴによって構成される半導体装置によると、ＴＦＴのしきい値電圧を制御することができ、回路の動作をコントロールすることができる。
【００６７】
また、本発明のバックゲートを有するＴＦＴによって構成される半導体表示装置によると、ドライバ回路やたの周辺回路を構成するＴＦＴのしきい値電圧を制御できるだけでなく、画素ＴＦＴのしきい値電圧を制御することができるので、より良好な画像を得ることができる。
【００６８】
また、本発明によると、動作していない回路を構成するＴＦＴのしきい値電圧を制御し、動作していない回路を構成するドレイン電流の総和を小さくし、消費電力を低減することができる。
【００６９】
さらに本発明では、薄膜トランジスタから大きな電流値を取り出すことができ、また、それを任意に制御することも可能であり、ＴＦＴサイズの縮小化をはかることもできる。
【発明を実施するための最良の形態】
【００７０】
図１に、本発明の半導体装置の構造を示す。図１には、本発明の半導体装置の代表例として、Ｐｃｈ型ＴＦＴとＮｃｈ型ＴＦＴとを有するＣＭＯＳ回路が示されている。
【００７１】
図１において、１０１は基板であり、ガラス基板や石英基盤のような絶縁基板が用いられる。１０２は下地膜である。１０３および１０４はバックゲート電極である。１０５は第１ゲート絶縁膜である。１０６および１０７は半導体活性層であり、ソース領域、ドレイン領域、低濃度不純物領域、およびチャネル形成領域から成る。１０８および１０９は第２ゲート絶縁膜である。１１０〜１１２はソース電極およびドレイン電極である。１１３および１１４はゲート電極である。１１５は層間絶縁膜である。バックゲート電極１０３および１０４には、任意の電圧が印加できるように設計されている。
【００７２】
本発明は半導体装置にアクティブマトリクス型半導体表示装置を用いた例である。特に、アクティブマトリクス型液晶表示装置を例にとって説明する。図２はアクティブマトリクス型液晶表示装置を示したものである。図２のアクティブマトリクス型液晶表示装置は、マトリクス状に画素部が配置されており、この画素部に表示信号を供給する信号線を駆動するための信号線駆動回路２０１および走査信号を供給する走査線を駆動するための走査線駆動回路２０２が設けられている。信号線駆動回路は、第一の複数の薄膜トランジスタで構成されている。走査線駆動回路は、第二の複数の薄膜トランジスタで構成されている。信号線駆動回路および走査線駆動回路には、これらの薄膜トランジスタのしきい値を制御するためのしきい値制御回路２０３が接続されている。図２においてしきい値制御回路は、信号線駆動回路を構成する第一の複数の薄膜トランジスタと走査線駆動回路を構成する第二の複数の薄膜トランジスタを共通に制御している。本発明では、このしきい値制御回路により第一の複数の薄膜トランジスタおよび第二の複数の薄膜トランジスタのしきい値を制御して、信号線駆動回路および走査線駆動回路の消費電力を低減させたりあるいは動作周波数を向上させたりする。
【００７３】
薄膜トランジスタには、しきい値を制御するための制御用端子が設けられている。しきい値制御回路は、この制御用端子に所望の電圧を印加する。具体的には、制御用端子は、薄膜トランジスタのゲート電極とは反対側にしきい値制御端子としていわゆるバックゲート電極として形成され、この制御用端子にしきい値制御回路から所望の電圧を印加することにより、チャネルを変化させてしきい値を制御する。
【００７４】
バックゲート電極とは薄膜トランジスタのゲート電極（トップゲート電極、ボトムゲート電極）に対して反対側に形成される電極のことを総称しており、例えば薄膜トランジスタがトップゲート構造のときは、ボトム側すなわち基板側に形成され、薄膜トランジスタがボトムゲート構造のときはトップ側に形成されるものである。このような構成の下、しきい値制御回路により制御用端子に電圧を印加すると、薄膜トランジスタのチャネルに影響を与える。この結果、薄膜トランジスタのしきい値の制御が可能になる。
【００７５】
この場合、駆動回路の消費電力を低減させたい場合と動作周波数を向上させたい場合とで印加すべき電圧が異なる。さらに、この印加電圧は、薄膜トランジスタの極性によっても異なる。具体的には、薄膜トランジスタがＮ型の場合、消費電力を低減させるためにはグランド電位より低い電圧を印加し、また動作周波数を向上させるためにはグランド電位より高い電圧を印加する。一方、薄膜トランジスタがＰ型の場合、消費電力を低減させるためには電源電位よりも高い電圧を印加し、また動作周波数を向上させるためには電源電位より低い電圧を印加する。
【００７６】
なお、しきい値の制御は、駆動回路の電流値もしくは個別の薄膜トランジスターの電流値をモニターすることにより行ってもよいし、負帰還をかけることによって自動的に行ってもよい。前者の場合には、しきい値制御回路に可変抵抗を設けて、この可変抵抗を調整することにより制御用端子に所望の電圧を印加する。また、後者の場合には、基準値を設定するためのモニター用薄膜トランジスタと、このモニター用薄膜トランジスタの電流を電圧に変換する負荷と、負荷に発生する電圧を増幅して駆動回路に印加すると共にモニター用薄膜トランジスタのしきい値制御用端子に負帰還させる増幅器とによってしきい値制御回路を構成すればよい。後者の場合には、しきい値制御回路を、駆動回路と同一基板上に薄膜トランジスタにより形成するのが望ましい。
【００７７】
また、薄膜トランジスタを相補型トランジスタ（ＣＭＯＳ）で構成する場合には、Ｎ型トランジスタに第１の制御用端子を、Ｐ型トランジスタに第２の制御用端子をそれぞれ設けて、しきい値制御回路により第１及び第２の制御用端子にそれぞれ所望の電圧を印加するようにすればよい。
【００７８】
また、上記駆動回路は、信号線を駆動するための信号線駆動回路と、走査線を駆動するための走査線駆動回路とを有する。この場合、これらの駆動回路に一つのしきい値制御回路を接続して各薄膜トランジスタのしきい値を共通に制御してもよいし、各駆動回路に別々のしきい値制御回路を接続して各薄膜トランジスタのしきい値を独立に制御してもよい。特に、後者の場合には、第１のしきい値制御回路により信号線駆動回路の動作周波数を向上させるように制御し、第２のしきい値制御回路により走査線駆動回路の消費電力を低減させるように制御することが可能になる。このように独立に制御するのは、信号線駆動回路と走査線駆動回路とでは動作周波数が異なるからである。つまり、信号線駆動回路においては動作周波数が重要となり、走査線駆動回路では消費電力の方が重要となるのである。
【００７９】
図３は、本発明におけるバックゲート電極を有した薄膜トランジスタを平面図として示したものである。図中における７０１がバックゲート電極である。以下７０２はポリシリコン（活性層）島状領域、７０３はゲート電極、７０４・７０５はコンタクトホール、７０６は配線電極をそれぞれ示している。ゲート電極７０３とは反対側に形成されたバックゲート電極７０１に電圧を印加することで、この薄膜トランジスタのしきい値を制御しようとするものである。
【００８０】
この構造における薄膜トランジスタの電気特性について例をあげて述べておく。図２６はＮチャネル薄膜トランジスタ、Ｐチャネル薄膜トランジスタのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ曲線）の一例を示したものである。図２６（Ａ）において１６０１は、バックゲート電極に電圧を印加しないときのＮチャネル薄膜トランジスタ特性であり、この例ではＮチャネル薄膜トランジスタはノーマリーオンとなっている。１６０２・１６０３はバックゲート電極にそれぞれ＋２Ｖ、＋５Ｖの正電圧を印加したときの、
１６０４・１６０５はバックゲート電極にそれぞれ−２Ｖ、−５Ｖの負電圧を印加したときのＮチャネル薄膜トランジスタ特性を示している。つまり、バックゲート電極に正電圧を印加したとき、Ｎチャネル薄膜トランジスタのしきい値は左（マイナス）方向へとシフトし、負電圧を印加したとき右（プラス）方向へとシフトしている。これらの曲線によると、バックゲート電極に正あるいは負の電圧を印加することによって、ＮｃｈＴＦＴのしきい値電圧を変化させることができることが理解される。
【００８１】
図２６（Ｂ）には、Ｐチャネル薄膜トランジスタ特性が示してある。図中１６１１はバックゲート電極に電圧を印加しないときのＰチャネル薄膜トランジスタ特性である。１６１４・１６１５はバックゲート電極にそれぞれ＋２Ｖ、＋５Ｖの正電圧を印加したときの、１６１２・１６１３はバックゲート電極にそれぞれ−２Ｖ、−５Ｖの負電圧を印加したときのＰチャネル薄膜トランジスタ特性を示している。つまり、バックゲート電極に正電圧を印加したとき、Ｐチャネル薄膜トランジスタのしきい値は左（マイナス）方向へとシフトし、負電圧を印加したとき右（プラス）方向へとシフトしている。これらの曲線によると、前述のＮｃｈＴＦＴの場合と同様に、バックゲート電極に正あるいは負の電圧を印加することによって、ＮｃｈＴＦＴのしきい値電圧を変化させることができることが理解される。
【００８２】
図２６（Ａ）および（Ｂ）では、バックゲート電圧を正電圧＋２Ｖ、＋５Ｖおよび負電圧−２Ｖ、−５Ｖのときのみについて特性を示したが、発明者がより詳細にバックゲート電圧を変化させて、同様の薄膜トランジスタ特性（Ｖｇ−Ｉｄ曲線）を測定したところでは、Ｎチャネル薄膜トランジスタとＰチャネル薄膜トランジスタそれぞれにおいて、バックゲート電圧を変化させたときのしきい値Ｖth変化は、図２７でプロットしたような知見が得られている。図２７（Ａ）はＮチャネル薄膜トランジスタ、図２７（Ｂ）はＰチャネル薄膜トランジスタの特性を示したものである。Ｎチャネル薄膜トランジスタおよびＰチャネル薄膜トランジスタどちらの場合もバックゲート電圧に正電圧を印加するとしきい値はマイナス方向へとシフトし、負電圧を印加するとプラス方向へとシフトしている。
【００８３】
よって、バックゲート電極に電圧を印加することで、Ｎチャネル薄膜トランジスタ、Ｐチャネル薄膜トランジスタそれぞれについて、しきい値電圧を変化させることができるとわかった。本発明は、この現象を利用して薄膜トランジスタのしきい値電圧Ｖthを制御しようとするものである。
【００８４】
前述した薄膜トランジスタ特性をふまえて、本発明をいくつかの基本回路に適用し、その動作とともにさらに説明を付け加えておく。図４は駆動回路を構成する基本回路の一例として、インバータ列を例にとり説明したものである。ここでは、インバータを例にとっているが、インバータ以外、シフトレジスタ、デコーダ等でも同じことがいえる。通常、ＣＭＯＳインバータ回路は入力（ＩＮ）、出力（ＯＵＴ）、電源（Ｖｄｄ）、ＧＮＤの４端子によって構成されるが、本発明では、Ｎチャネル薄膜トランジスタのしきい値制御端子およびＰチャネル薄膜トランジスタのしきい値制御端子を加えて６端子とし、Ｐチャネル薄膜トランジスタしきい値制御端子からＰチャネル薄膜トランジスタにはバックゲート電圧ＶBGPが印加され、Ｎチャネル薄膜トランジスタしきい値制御端子からＮチャネル薄膜トランジスタにはバックゲート電圧ＶBGNが印加される。このしきい値制御端子を制御することによって、回路を構成する薄膜トランジスタのしきい値を制御している。
【００８５】
インバータ回路のさらなる例として図１６を説明する。図１６（Ａ）には、２つのＰチャネル薄膜トランジスタ（符号：ＰｃｈＴＦＴ１およびＰｃｈＴＦＴ２）および１つのＮチャネル薄膜トランジスタ（符号：ＮｃｈＴＦＴ）によって構成されたインバータ回路が示されており、図１６（Ｂ）には、２つのＰチャネル薄膜トランジスタ（符号：ＰｃｈＴＦＴ１およびＰｃｈＴＦＴ２）および２つのＮチャネル薄膜トランジスタ（符号：ＮｃｈＴＦＴ１およびＮｃｈＴＦＴ２）によって構成されたインバータ回路が示されている。
【００８６】
図１６（Ａ）においては、Ｐチャネル薄膜トランジスタ１（ＰchＴＦＴ１）にはバックゲート電圧ＶBGP1が印加されている。また、Ｐチャネル薄膜トランジスタ２（ＰchＴＦＴ２）にはバックゲート電圧ＶBGP2が印加されている。また、Ｎチャネル薄膜トランジスタ（ＮchＴＦＴ２）にはバックゲート電圧ＶBGNが印加されている。
【００８７】
図１０（Ａ）に示される本実施例のインバータ回路においては、Ｐチャネル薄膜トランジスタ１（ＰchＴＦＴ１）のしきい値電圧ＶthP1が、Ｐチャネル薄膜トランジスタ２（ＰchＴＦＴ２）のしきい値電圧ＶthP2と、
ＶthP1＞ＶthP2
の関係が成り立つようにバックゲート電圧を制御する。こうすることによって、インバータ回路の消費電力を小さくすることができる。
【００８８】
また、図１０（Ｂ）に示される本実施例のインバータ回路においては、Ｐチャネル薄膜トランジスタ１（ＰchＴＦＴ１）にはバックゲート電圧ＶBGP1が印加されている。また、Ｐチャネル薄膜トランジスタ２（ＰchＴＦＴ２）にはバックゲート電圧ＶBGP2が印加されている。また、Ｎチャネル薄膜トランジスタ１（ＮchＴＦＴ１）にはバックゲート電圧ＶBGN1が印加されている。また、Ｎチャネル薄膜トランジスタ２（ＮchＴＦＴ２）にはバックゲート電圧ＶBGN2が印加されている。
【００８９】
図１０（Ｂ）に示される本実施例のインバータ回路においては、Ｐチャネル薄膜トランジスタ１（ＰchＴＦＴ１）、Ｐチャネル薄膜トランジスタ２（ＰchＴＦＴ２）、Ｎチャネル薄膜トランジスタ１（ＮchＴＦＴ１）およびＮチャネル薄膜トランジスタ２（ＮchＴＦＴ２）のそれぞれのしきい値電圧ＶthP1、ＶthP2、ＶthN1、ＶthN2が次のような関係にあるようにバックゲート電圧を制御する。
｜ＶthP1＞ＶthP2｜
｜ＶthN1＜ＶthN2｜
こうすることによって、インバータ回路の消費電力を小さくすることができる。
【００９０】
図５には本発明に用いられる駆動回路を構成する基本回路の一例として、ＮＡＮＤ回路が示してある。図５（Ａ）はＮＡＮＤ回路を論理記号により示したものであり、図５（Ｂ）はその等価回路を示したものである。
【００９１】
ＮＡＮＤ回路を構成する複数の薄膜トランジスタは、上述のバックゲート電極を有している。ＮＡＮＤ回路を構成する複数の薄膜トランジスタには、図５（Ａ）および図５（Ｂ）で示されるようにＰチャネル薄膜トランジスタにはバックゲート電圧ＶBGP が印加され、Ｎチャネル薄膜トランジスタにはバックゲート電圧ＶBGN が印加される。なお、図５に示すＮＡＮＤ回路においては、Ｐチャネル薄膜トランジスタとＮチャネル薄膜トランジスタとに異なるバックゲート電圧が印加されるようにしたが、Ｐチャネル薄膜トランジスタ・Ｎチャネル薄膜トランジスタともに同じバックゲート電圧が印加されるように設計してもよい。
【００９２】
これらの薄膜トランジスタにバックゲート電圧を印加することによって、ＮＡＮＤ回路が作動するしきい値電圧を変化させることができる。
【００９３】
図６に示すのはしきい値制御回路の例である。この例では制御電圧は時間的に変化しないので、電圧源１２０１をもちいて必要な電圧を与えるか（図６（ａ））、可変抵抗１２０２を用いて電圧を与えても良い（図６（ｂ））。この例において、しきい値を制御する場合には、駆動回路の電流値もしくは個別薄膜トランジスタの電流値をモニターしながら、電圧の設定をおこない最適化をはかる。
【００９４】
図７は、アクティブマトリクス型液晶表示装置の信号線駆動回路および走査線駆動回路の両方に対応したしきい値制御回路を組み込んだものである。この例では信号線駆動回路１３０１を構成する第一の複数の薄膜トランジスタ、走査線駆動回路１３０２を構成する第二の複数の薄膜トランジスタに図３の構成が用いられる。また、信号線駆動回路１３０１を構成する第一の複数の薄膜トランジスタと走査線駆動回路１３０２を構成する第二の複数の薄膜トランジスタとを独立に制御している。図７においては、信号線駆動回路１３０１を構成する第一の複数の薄膜トランジスタ、走査線駆動回路１３０２を構成する第二の薄膜トランジスタのしきい値制御端子（図３におけるバックゲート電極７０１）を引き出し、引き出したバックゲート電極７０１の端子に電圧を印加することによって、薄膜トランジスタのしきい値を制御している。前述したように、薄膜トランジスタのノーマリオン対策として、信号線駆動回路１３０１、走査線駆動回路１３０２の消費電力を低減させたい場合には、Ｎチャネル薄膜トランジスタのしきい値制御端子にはＧＮＤ電位より低い電圧を印加し、Ｐチャネル薄膜トランジスタのしきい値制御端子には電源電位より高い電圧を印加することで、しきい値を制御することができる。。
【００９５】
また、信号線駆動回路１３０１、走査線駆動回路１３０２の動作周波数を高くしたい場合には、Ｎチャネル薄膜トランジスタのしきい値制御端子にはＧＮＤ電位より高い電圧を印加し、Ｐチャネル薄膜トランジスタのしきい値制御端子には電源電位より低い電圧を印加することで、しきい値を制御している。
【００９６】
ここでは、信号線駆動回路１３０１を構成する第一の複数の薄膜トランジスタと走査線駆動回路１３０２を構成する第二の複数の薄膜トランジスタのしきい値制御電圧は独立して制御しているが、配置エリア面積の広さによっては、共通化して組み込んでもよい。一般に、信号線駆動回路１３０１と走査線駆動回路１３０２では、信号線駆動回路１３０１の動作周波数がＭＨｚオーダーであるのに対して、走査線駆動回路１３０２の動作周波数はＫＨｚオーダーである。よって、信号線駆動回路１３０１は動作周波数を高める必要があるが、走査線駆動回路１３０２はその必要がない。したがって、しきい値制御を行う場合、信号線駆動回路１３０１においては動作周波数が重要となり、走査線駆動回路１３０２においては消費電力が重要となる。１３０３は走査線駆動回路のしきい値制御回路で、１３０４は信号線駆動回路のしきい値制御回路で、１３０５はアクティブマトリクス回路である。なお、この構成をパネルユニットとしてさらに発展させた表示モジュールを下記の実施例８に記載しておいた。
【００９７】
図８は、しきい値制御回路を外部の可変抵抗や、可変電圧源ではなく、駆動回路と同一基板上に薄膜トランジスタを用いて構成したものである。この場合、回路は制御の基準となるモニター薄膜トランジスタ１４０１、モニター薄膜トランジスタ１４０１の電流を電圧に変換する負荷１４０２、負荷１４０２に発生する電圧を増幅し、駆動回路およびモニター薄膜トランジスタ１４０１のしきい値制御端子に電圧印加する増幅器１４０４から構成されている。
【００９８】
以下、その動作について説明する。この薄膜トランジスタ１４０１がノーマリオンになっていると、モニター薄膜トランジスタ１４０１にはドレイン電流が流れ、負荷１４０２に電圧が発生する。この電圧は増幅器１４０４の差動入力の非反転入力端子に入力され、負荷１４０２の電圧と基準電圧１４０３の差分の電圧が増幅され出力される。増幅された差分電圧出力は非反転入力の対応のため、下がる方向に出力される。増幅器１４０４の出力はモニター薄膜トランジスタ１４０１と駆動回路の電圧制御端子に接続され、且つ、電圧を下げるため、しきい値制御端子は電圧が下がり、薄膜トランジスタのしきい値を大きくし、薄膜トランジスタのドレイン電流を抑える方向に動作をさせる。このように、モニター薄膜トランジスタ１４０１と増幅器１４０４を組み合わせ負帰還をかけることによってしきい値の自動制御が可能である。
【００９９】
以上、ノーマリオンを想定し、帰還回路を構成したが、モニター薄膜トランジスタ１４０１のゲート電圧をソース電位でない電位に固定し、基準電圧を適切に設定すれば、しきい値を自由に設定することも可能である。
【０１００】
図９は、図８に示したしきい値制御回路を薄膜トランジスタをもちいて、具現化したものである。増幅器はＮ型薄膜トランジスタで差動回路を構成し、Ｐ型薄膜トランジスタで能動負荷を構成した演算増幅器である。１５０１はモニタＴＦＴ、１５０２は負荷、１５０３は基準電源、１５０４は増幅器をそれぞれ示している。
【０１０１】
ここで、以下の実施例をもって本発明の半導体装置についてより具体的に説明する。ただし、以下の実施例は、本発明のある実施形態に過ぎず、本発明の半導体装置および半導体表示装置が以下の実施例に限定されるわけではない。
【実施例１】
【０１０２】
本実施例では、本発明の半導体装置の構造を有する半導体表示装置の例として、アクティブマトリクス型液晶表示装置について説明する。
【０１０３】
本実施例では、絶縁表面を有する基板上に、本発明の構造を有する複数のＴＦＴを形成し、画素マトリクス回路、駆動回路、およびロジック回路等をモノリシックに構成する例を図１１〜図１５に示す。なお、本実施例では、画素マトリクス回路の１つの画素と、他の回路（駆動回路、ロジック回路等）の基本回路であるＣＭＯＳ回路とが同時に形成される様子を示す。また、本実施例では、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲート電極を備えている場合について、その作製工程を説明するが、ダブルゲート型やトリプルゲート型のような複数のゲート電極を備えたＴＦＴによるＣＭＯＳ回路をも同様に作製することができる。
【０１０４】
図１１（Ａ）を参照する。まず、絶縁表面を有する基板として石英基板３０１を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。石英基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板またはシリコン基板を用いても良い。次に、下地膜３０２を形成する。本実施例では、ＳｉＯ2が用いられた。
【０１０５】
図１１（Ｂ）を参照する。次に、バックゲート電極３０３〜３０５を形成する。本実施例では、バックゲート電極３０３〜３０５には、Ｔａが用いられた。なお、Ｔａ以外にも、ＴａとＴａＮとの積層膜やＴｉなど高融点の金属または複数の金属の積層膜を用いても良い。次に、第１ゲート絶縁膜３０６を形成する。本実施例では、第１ゲート絶縁膜として７０ｎｍのＳｉＯ2を用いた。
【０１０６】
図１１（Ｃ）を参照する。次に、非晶質珪素膜３０７を形成する。、非晶質珪素膜３０７は、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７５ｎｍ（好ましくは１５〜４５ｎｍ）となる様に調節する。
【０１０７】
なお、非晶質珪素膜３０７の成膜に際して膜中の不純物濃度の管理を徹底的に行うことが重要である。本実施例の場合、非晶質珪素膜３０７中では、後の結晶化を阻害する不純物であるＣ（炭素）およびＮ（窒素）の濃度はいずれも５×１０18ａｔｏｍｓ／ｃｍ3未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3未満（代表的には１×１０18ａｔｏｍｓ／ｃｍ3以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3以下）となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定結果における最小値で定義される。
【０１０８】
上記構成を得るため、本実施例で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００〜４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ3（フッ化塩素）ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
【０１０９】
なお、本出願人の知見によれば炉内温度３００℃とし、ＣｌＦ3ガスの流量を３００ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素を主成分する）を４時間で完全に除去することができる。
【０１１０】
また、非晶質珪素膜３０７中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜３０７の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化することでプラズマＣＶＤ法を用いることも可能である。
【０１１１】
次に、非晶質珪素膜３０７の結晶化工程を行う。結晶化の手段としては特開平７−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本実施例では、同広報の実施例２に記載した技術内容（特開平８−７８３２９号公報に詳しい）を利用するのが好ましい。
【０１１２】
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜３０８を１００ｎｍに形成する。マスク絶縁膜３０８は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。
【０１１３】
図１１（Ｄ）を参照する。そして、非晶質珪素膜３０７の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液（Ｎｉ酢酸塩エタノール溶液）をスピンコート法により塗布する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる。
【０１１４】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【０１１５】
図１２（Ａ）を参照する。次に、触媒元素の添加工程が終了したら、４５０℃で１時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において５００〜９６０℃（代表的には５５０〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪素膜３０７の結晶化を行う。本実施例では窒素雰囲気で５７０℃で１４時間の加熱処理を行う。
【０１１６】
この時、非晶質珪素膜３０７の結晶化は、ニッケルを添加した領域３１０および３１１で発生した核から優先的に進行し、基板３０１の基板面に対してほぼ平行に成長した多結晶珪素膜からなる結晶領域３１２〜３１４が形成される。この結晶領域３１２〜３１４を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある。
【０１１７】
なお、上述の特開平７−１３０６５２号公報の実施形態に記載された技術を用いた場合も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内において不均一に起こるので結晶粒界の制御性の面で難がある。
【０１１８】
なお、マスク絶縁膜３０８を用いずに、Ｎｉ酢酸溶液を非晶質珪素膜の前面に塗布し、結晶化させることもできる。
【０１１９】
図１２（Ｂ）を参照する。次に、触媒元素のゲッタリングプロセスを行う。まず、リンイオンのドーピングを選択的に行う。マスク絶縁膜３０８が形成された状態で、リンのドーピングを行う。すると、多結晶珪素膜の上記マスク絶縁膜３０８で覆われていない部分３１５および３１６のみに、リンがドーピングされる（これらの領域をリン添加領域３１５および３１６）。このとき、ドーピングの加速電圧と、酸化膜で成るマスクの厚さを最適化し、リンがマスク絶縁膜３０８を実質的に突き抜けないようにする。このマスク絶縁膜３０８は、必ずしも酸化膜でなくてよいが、酸化膜は活性層に直接触れても汚染の原因にならないので都合がよい。
【０１２０】
リンのドーズ量は、１×１０14から１×１０15ions／ｃｍ2程度とすると良い。本実施例では、５×１０14ions／ｃｍ2のドーズをイオンドーピング装置を用いて行った。
【０１２１】
なお、イオンドープの際の加速電圧は１０ｋＶとした。１０ｋＶの加速電圧であれば、リンは１０００Åの酸化膜マスクをほとんど通過することができない。
【０１２２】
次に、図１２（Ｃ）を参照する。その後、６００℃の窒素雰囲気にて１〜１２時間（本実施例では１２時間）熱アニールし、ニッケル元素のゲッタリングを行った。こうすることによって、図１２（Ｃ）のにおいて矢印で示されるように、ニッケルがリンに吸い寄せられることになる。６００度の温度のもとでは、リン原子は膜中をほとんど動かないが、ニッケル原子は数１００μｍ程度またはそれ以上の距離を移動することができる。このことからリンがニッケルのゲッタリングに最も適した元素の１つであることが理解できる。
【０１２３】
次に、多結晶珪素膜をパターニングする。このとき、リンの添加領域３１５および３１６、すなわちニッケルがゲッタリングされた領域が残らないようにする。このようにして、ニッケル元素をほとんど含まない多結晶珪素膜の活性層３１７〜３１９が得られた。得られた多結晶珪素膜の活性層３１７〜３１９が後にＴＦＴの活性層となる。（図１２（Ｄ））
【０１２４】
活性層３１７〜３１９を形成したら、その上に珪素を含む絶縁膜でなる第２ゲート絶縁膜を成膜する。そして、酸化性雰囲気において、８００〜１１００℃（好ましくは９５０〜１０５０℃）で加熱処理を行い、活性層と第１ゲート絶縁膜および活性層と第１ゲート絶縁膜の界面に熱酸化膜（図示せず）を形成する。
【０１２５】
なお、触媒元素ゲッタリングするための加熱処理（触媒元素のゲッタリングプロセス）を、この段階で行っても良い。その場合、加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用する。なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含むガスとして、代表的にはＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃｌ2、ＣｌＦ3、ＢＣｌ、Ｆ2、Ｂｒ2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。この工程においては、例えばＨＣｌを用いた場合、活性層中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。また、ハロゲン元素を用いて触媒元素のゲッタリングプロセスを行う場合、触媒元素のゲッタリングプロセスを、マスク絶縁膜３０８を除去した後、活性層をパターンニングする前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わせて行なってもよい。
【０１２６】
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲート電極の原型を形成する。本実施例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる。
【０１２７】
次に、特開平７−１３５３１８号公報記載の技術により多孔性の陽極酸化膜３２１〜３２３、無孔性の陽極酸化膜３２４〜３２６、およびゲート電極３２７〜３２９を形成する（図１３（Ａ））。
【０１２８】
こうして図１３（Ａ）の状態が得られたら、次にゲート電極３２７〜３２９および多孔性の陽極酸化膜３２１〜３２３をマスクとして第２ゲート絶縁膜３２０をエッチングする。そして、多孔性の陽極酸化膜３２１〜３２３を除去して図１３（Ｂ）の状態を得る。なお、図１３（Ｂ）において３３０〜３３２で示されるのは加工後の第２ゲート絶縁膜である。
【０１２９】
図１３（Ｃ）を参照する。次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮチャネル型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウム）を用いれば良い。
【０１３０】
本実施例では、Ｎチャネル型およびＰチャネル型のＴＦＴを形成するための不純物添加をそれぞれ２回の工程に分けて行う。
【０１３１】
最初に、Ｎチャネル型のＴＦＴを形成するための不純物添加を行う。まず、１回目の不純物添加（本実施例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、ｎ-領域を形成する。このｎ-領域は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3〜１×１０19ａｔｏｍｓ／ｃｍ3となるように調節する。
【０１３２】
さらに、２回目の不純物添加を低加速電圧１０ｋeＶ程度で行い、ｎ+領域を形成する。この時は、加速電圧が低いので、ゲート絶縁膜がマスクとして機能する。また、このｎ+領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する。
【０１３３】
以上の工程を経て、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域およびドレイン領域３３３および３３４、低濃度不純物領域３３５、チャネル形成領域３３６が形成される。また、画素ＴＦＴを構成するＮチャネル型ＴＦＴのソース領域およびドレイン領域３３７および３３８、低濃度不純物領域３３９、チャネル形成領域３４０が確定する（図１３（Ｃ））。
【０１３４】
なお、図１３（Ｃ）に示す状態ではＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチャネル型ＴＦＴの活性層と同じ構成となっている。
【０１３５】
次に、図１３（Ｄ）に示すように、Ｎチャネル型ＴＦＴを覆ってレジストマスク３４１を設け、Ｐ型を付与する不純物イオン（本実施例ではボロンを用いる）の添加を行う。
【０１３６】
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎチャネル型をＰチャネル型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（ボロン）イオンを添加する。
【０１３７】
こうしてＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域およびドレイン領域３４２および３４３、低濃度不純物領域３４４、チャネル形成領域３４５が形成される（図１３（Ｄ））。
【０１３８】
次に、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
【０１３９】
図１４（Ａ）を参照する。次に、第１層間絶縁膜３４６として酸化珪素膜と窒化珪素膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極およびドレイン電極３４７〜３５１を形成して図１４（Ａ）に示す状態を得る。なお、層間絶縁膜３４６として有機性樹脂膜を用いることもできる。
【０１４０】
図１４（Ａ）に示す状態が得られたら、有機性樹脂膜からなる第２層間絶縁膜３５２を０．５〜３μｍの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上述した以外の有機性樹脂膜を用いることもできる。
【０１４１】
また、第２の層間絶縁膜３５２に遮光性を有する膜でなるブラックマトリクス形成しても良い。ブラックマトリクスとしては、チタン膜、黒色顔料を含む樹脂膜等をいることもできる。
【０１４２】
次に、そして第２層間絶縁膜３５２にコンタクトホールを形成し、画素電極３５３を１２０ｎｍの厚さに形成する。なお、本実施例は透過型のアクティブマトリクス液晶表示装置の例であるため画素電極３５３を構成する導電膜としてＩＴＯ等の透明導電膜を用いる。
【０１４３】
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を作製することができる。
【０１４４】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１４５】
図１４（Ｂ）の状態のアクティブマトリクス基板に配向膜３５４を形成する。
本実施例では、配向膜３５４には、ポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板３５５、透明導電膜３５６、配向膜３５７とで構成される。
【０１４６】
なお、本実施例では、配向膜には、ポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施した。なお、本実施例では、比較的小さなプレチルト角を持つようなポリイミドを用いた。
【０１４７】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶３５８を注入し、封止剤（図示せず）によって完全に封止する。本実施例では、液晶３５８としてネマチック液晶を用いた。
【０１４８】
よって、図１４（Ｃ）に示すような透過型のアクティブマトリクス型液晶表示装置が完成する。
【０１４９】
〔活性層の結晶構造に関する知見〕上記作製工程に従って形成した活性層は、微視的に見れば複数の棒状または偏平棒状結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認することができる。
【０１５０】
ここで、棒状または偏平棒状結晶同士の結晶粒界を800万倍に拡大したＨＲ−ＴＥＭ写真を図３８（Ａ）に示す。なお、本明細書中において結晶粒界とは、棒状または偏平棒状結晶が接した境界に形成される粒界を指すものと定義する。従って、例えば横成長領域がぶつかりあって形成される様なマクロな意味あいでの粒界とは区別して考える。
【０１５１】
ところで前述のＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）とは、試料に対して垂直に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子・分子配列を評価する手法である。
【０１５２】
ＨＲ−ＴＥＭでは結晶格子の配列状態を格子縞として観察することが可能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を推測することができる。なお、格子縞は白と黒の縞模様となって現れるが、コントラストの相違であって原子の位置を示すものではない。
【０１５３】
図３８（Ａ）は本願発明で得られる結晶性珪素膜（横成長領域）の代表的なＴＥＭ写真であり、異なる二つの結晶粒が接して結晶粒界を形成している。この時、二つの結晶粒は結晶軸に多少のずれが含まれているものの互いに概略｛１１０｝配向であった。
【０１５４】
なお、後述するが複数の結晶粒を調べた結果、殆ど全てが概略｛１１０｝配向であることをＸ線回折や電子線回折によって確認している。また、多数観察した中には（０１１）面や（２００）面などもあるはずだが、それら等価な面はまとめて｛１１０｝面と表すことにする。
【０１５５】
ところで、図３８（Ａ）に図示した様に、面内には｛１１１｝面に対応する格子縞が観察されている。なお、｛１１１｝面に対応する格子縞とは、その格子縞に沿って結晶粒を切断した場合に断面に｛１１１｝面が現れる様な格子縞を指している。格子縞がどの様な面に対応するかは、簡易的に格子縞と格子縞の間隔から確認できる。
【０１５６】
なお、図３８（Ａ）において格子縞の見え方に差が見られるのは、結晶粒の微妙な傾きの違いによるものである。即ち、片方の結晶粒の結晶面に垂直に電子線が照射される様に設定すると、他方の結晶粒は僅かに斜めから電子線が照射される状態になるため、格子縞の見え方が変わるのである。
【０１５７】
ここで｛１１１｝面に対応する格子縞に注目する。図３８（Ａ）において白く見える結晶粒（上側）の｛１１１｝面に対応する格子縞は、黒く見える結晶粒（下側）の｛１１１｝面に対応する格子縞と約70°の角度で交わっている。
【０１５８】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。換言すれば、結晶粒界において結晶格子に連続性があるとも言える。
【０１５９】
なお、参考までに従来の高温ポリシリコン膜のＨＲーＴＥＭ写真を図３８（Ｂ）に示す。図３８（Ｂ）の場合、後述するが結晶面に規則性がなく、｛１１０｝面が主体となる配向ではなかった。ただし、ここでは図３８（Ａ）と比較するために｛１１１｝面に対応する格子縞が現れる様な結晶粒を観察した。
【０１６０】
図３８（Ｂ）を詳細に観察して見ると、図中において矢印で示す様に、結晶粒界では格子縞が途切れた部分が多数確認できる。この様な部分では未結合手（結晶欠陥と呼べる）が存在することになる、トラップ準位としてキャリアの移動を阻害する可能性が高い。
【０１６１】
ただし、確かに本実施例の作製方法による結晶性珪素膜にも図３８（Ｂ）に示した様な未結合手は存在する。これは本実施例の作製方法による結晶性珪素膜が多結晶である以上しかたのないことである。しかしながら、本実施例の作製方法による結晶性珪素膜を広範囲に渡って詳細にＴＥＭ観察した結果、その様な未結合手は殆ど存在しないことが判明している。
【０１６２】
本出願人が調べた限りでは、全体の９０％以上（典型的には９５％以上）の結晶粒界に結晶格子の連続性が見られ、図３８（Ｂ）に示した様な未結合手は殆ど見つけることができなかった。この事からも本実施例の作製方法による結晶性珪素膜は従来の高温ポリシコンとは明らかに異なる半導体膜であると言えよう。
【０１６３】
次に、本実施例の作製方法による結晶性珪素膜を電子線回折によって調べた結果を図３９に示す。ここでは、図３９（Ａ）に本実施例の作製方法による結晶性珪素膜の代表的な電子線回折パターンを示し、図３９（Ｂ）に参考として従来の高温ポリシリコン膜の代表的な電子線回折パターンを示す。
【０１６４】
なお、図３９（Ａ）および（Ｂ）は電子線の照射スポットの径を約１．５μｍとして測定を行っているため、格子縞レベルに比べて十分マクロな領域の情報を拾っていると考えてよい。
【０１６５】
図３９（Ａ）の場合、〈１１０〉入射に対応する回折斑点が比較的きれいに現れており、結晶軸が〈１１０〉軸である（結晶面が｛１１０｝面である）ことが確認できる。
【０１６６】
なお、各斑点は同心円状の広がりを僅かにもっているが、これは結晶軸まわりにある程度の回転角度の分布をもつためと予想される。その広がりの程度はパターンから見積もっても５°以内である。
【０１６７】
一方、図３９（Ｂ）に示す電子線回折パターンの場合、回折斑点には明瞭な規則性が見られず、ほぼランダムに配向していることが確認できる。即ち、｛１１０｝面以外の面方位の結晶が不規則に混在すると予想される。
【０１６８】
これらの結果が示す様に、本実施例の作製方法による結晶性珪素膜は殆ど全ての結晶粒が概略｛１１０｝面に配向している。全体として７０％以上（好ましくは９０％以上）の結晶粒が｛１１０｝面に配向していない限り、図３９（Ａ）の様な電子線回折パターンを得ることはできない。
【０１６９】
なお、本発明者らは特開平7-321339号公報に記載した手法に従ってＸ線回折を行い、本実施例による結晶性珪素膜について配向比率を算出した。同公報では下記数１に示す様な算出方法で配向比率を定義している。
【０１７０】
【数１】
【０１７１】
Ｘ線回折の結果によると、｛２２０｝に相当するピーク（勿論、｛１１０｝面と等価である）が最も強く現れ、明らかに｛１１０｝面が主たる配向であり、配向比率は０．７以上（典型的には０．９以上）であることが判明した。
【０１７２】
以上に示してきた通り、本願発明の結晶性珪素膜と従来のポリシリコン膜とは全く異なる結晶構造（結晶構成）を有していることが判る。この点からも本実施例の作製方法による結晶性珪素膜は全く新しい半導体膜であると言える。
【０１７３】
本出願人は以上の様な結晶構造および特徴を有する本発明の結晶性珪素膜を連続粒界結晶シリコン（Continuous Grain Silicon：ＣＧＳ）と呼んでいる。
【０１７４】
なお、本実施例の様に半導体薄膜を形成するにあたって結晶化温度以上の温度でのアニール工程を行うことは、結晶粒内の欠陥低減に非常に有効である。その事について説明する。
【０１７５】
図４０（Ａ）は本実施例に従って作製された結晶性珪素膜を１００万倍に拡大したＴＥＭ写真である。結晶粒内には殆ど積層欠陥や転位などに起因する欠陥が見られず、非常に結晶性が高いことが判る。この傾向は膜面全体について言えることであり、欠陥数をゼロにすることは現状では困難であるが、実質的にゼロと見なせる程度にまで低減することは可能である。
【０１７６】
即ち、図４０（Ａ）に示す結晶性珪素膜は結晶粒内の欠陥が殆ど無視しうる程度にまで低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になり得ないため、単結晶または実質的に単結晶と見なせる。
【０１７７】
一方、図４０（Ｂ）はゲッタリング工程までを終了した時点での結晶性珪素膜を１００万倍に拡大したＴＥＭ写真である。結晶粒内（黒い部分と白い部分はコントラストの差に起因して現れる）には矢印で示される様な欠陥が多数確認できる。この様な欠陥は主としてシリコン結晶格子面の原子の積み重ね順序が食い違っている積層欠陥であるが、転位などの場合もある。
【０１７８】
この様に、図４０（Ａ）と（Ｂ）の写真に示した結晶性珪素膜は結晶粒界はほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。本実施例の作製方法による結晶性珪素膜が図４０（Ｂ）に示した結晶性珪素膜よりも遙に高い電気特性を示す理由はこの欠陥数の差によるところが大きい。
【０１７９】
この現象は、結晶性珪素膜が熱酸化される際に発生する余剰シリコン原子が欠陥へと移動し、Si-Si結合の生成に大きく寄与していると考えられる。この概念は高温ポリシリコン膜の結晶粒内に欠陥が少ない理由として知られている。
【０１８０】
また、本出願人は結晶化温度を超える温度（代表的には700〜1100℃）で加熱処理を行うことで結晶性珪素膜とその下地との間が固着し、密着性が高まることで欠陥が消滅するというモデルも考えている。
【０１８１】
結晶性珪素膜と下地膜となる酸化珪素膜とでは、熱膨張係数に１０倍近くの差がある。従って、非晶質珪素膜から結晶性珪素膜に変成した段階では、結晶性珪素膜が冷却される時に非常に大きな応力が結晶性珪素膜にかかる。
【０１８２】
本実施例の作製方法による結晶性珪素膜（図４０（Ａ））は、結晶化工程に要した温度以上での熱処理を行う前の結晶性珪素膜（図４０（Ｂ））に較べて格段に結晶粒内の欠陥数が少ないという特徴を有している。
【０１８３】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance：ＥＳＲ）によってスピン密度の差となって現れる。現状では実施例１の作製工程に従って作製された結晶性珪素膜のスピン密度は少なくとも5×1017spins/cm3以下（好ましくは3×1017spins/cm3以下）であることが判明している。ただし、この測定値はは現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１８４】
〔ＴＦＴの電気特性に関する知見〕本実施例の作製方法によるＴＦＴは単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する電気特性を示す。本発明者らが試作したＴＦＴからは次に示す様なデータが得られている。
【０１８５】
（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで100〜250cm2/Vs（代表的には120〜200cm2/Vs）、Ｐチャネル型ＴＦＴで80〜200cm2/Vs（代表的には100〜150cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5Ｖと小さい。
【０１８６】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１８７】
〔回路特性に関する知見〕次に、本実施例の作製方法による半導体薄膜を利用して作製したＴＦＴを用いて作製したリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲート絶縁膜の膜厚：30nm及び50nm
ＴＦＴのゲート長：0.6μｍ
【０１８８】
このリングオシレータによって発振周波数を調べた結果、最大値で1.04ＧＨｚの発振周波数を得るとができた。また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して動作周波数を確認した。その結果、ゲート絶縁膜の膜厚30nm、ゲート長0.6μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路において動作周波数100ＭＨｚの出力パルスが得られた。
【０１８９】
以上の様なリングオシレータおよびシフトレジスタの驚異的なデータは、本発明のＴＦＴが単結晶シリコンを利用したＩＧＦＥＴに匹敵する、若しくは凌駕する性能を有していることを示している。
【０１９０】
〔ＴＦＴ特性とＣＧＳの関係に関する知見〕上述の様な優れたＴＦＴ特性及び回路特性は、ＴＦＴの活性層として、結晶粒界において結晶格子に連続性を有する半導体薄膜を利用している点によるところが大きい。その理由について以下に考察する。
【０１９１】
結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary」である。
【０１９２】
上記論文によれば、平面状粒界には｛１１１｝双晶粒界、｛１１１｝積層欠、｛２２１｝双晶粒界、｛２２１｝twist粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１９３】
特に｛１１１｝双晶粒界はΣ３の対応粒界、｛２２１｝双晶粒界はΣ９の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１９４】
本出願人が本実施例の作製方法による半導体薄膜を詳細にＴＥＭで観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛１１１｝双晶粒界であることが判明した。
【０１９５】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１９６】
従って、図３８（Ａ）のＴＥＭ写真に示された結晶粒界では、隣接する結晶粒の各格子縞が約70°の角度で連続しており、この結晶粒界は｛１１１｝双晶粒界であると容易に推察することができる。
【０１９７】
なお、θ＝38.9°の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０１９８】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本願発明の半導体薄膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうるのである。この特徴は、面方位が不規則な他のポリシリコン膜ではあり得ることではない。
【０１９９】
ここで、本実施例の作製方法による半導体薄膜を１万５千倍に拡大したＴＥＭ写真（暗視野像）を図４１（Ａ）に示す。白く見える領域と黒く見える領域とが存在するが、同色に見える部分は配向性が同一であることを示している。
【０２００】
図４１（Ａ）で特筆すべきはこれだけ広範囲の暗視野像において、白く見える領域がかなりの割合で連続的にまとまっている点である。これは配向性の同じ結晶粒がある程度の方向性をもって存在し、隣接する結晶粒同士で殆ど同一の配向性を有していることを意味している。
【０２０１】
他方、従来の高温ポリシリコン膜を１万５千倍に拡大したＴＥＭ写真（暗視野像）を図４１（Ｂ）に示す。従来の高温ポリシリコン膜では同一面方位の部分はばらばらに点在するのみであり、図４１（Ａ）に示す様な方向性のあるまとまりは確認できない。これは隣接する結晶粒同士の配向性が全く不規則であるためと考えられる。
【０２０２】
また、図４１と同一の場所を明視野で観察した場合のＴＥＭ写真を図４２に示す。また、図４２中においてPoint １を３０万倍に拡大した写真を図４３（Ａ）に、２００万倍に拡大した写真を図４３（Ｂ）に示す。なお、図４３（Ａ）内において四角で囲まれた領域が図４３（Ｂ）に相当する。また、Point １における電子線回折パターン（スポット径1.7μｍφ）を図４３（Ｃ）に示す。
【０２０３】
さらに、Point １と全く同条件でPoint ２とPoint ３を観察した。Point ２の観察結果を図４４（Ａ）、図４４（Ｂ）、図４４（Ｃ）に、Point ３の観察結果を図４５（Ａ）、図４５（Ｂ）、図４５（Ｃ）に示す。
【０２０４】
これらの観察結果から、任意の結晶粒界において結晶格子に連続性が保たれており、平面状粒界が形成されていることが判る。なお、本出願人はここに示した測定点以外にも多数の領域に渡って観察と測定を繰り返し、ＴＦＴを作製するのに十分な広い領域において、結晶粒界における結晶格子の連続性が確保されていることを確認している。
【実施例２】
【０２０５】
図１５を参照する。図１５には、本発明の半導体装置の例として、インバータ回路が示されている。図１５（Ａ）には、２つのＰｃｈＴＦＴ（符号：ＰｃｈＴＦＴ１およびＰｃｈＴＦＴ２）および１つのＮｃｈＴＦＴ（符号：ＮｃｈＴＦＴ）によって構成されたインバータ回路が示されており、図１５（Ｂ）には、２つのＰｃｈＴＦＴ（符号：ＰｃｈＴＦＴ１およびＰｃｈＴＦＴ２）および２つのＮｃｈＴＦＴ（符号：ＮｃｈＴＦＴ１およびＮｃｈＴＦＴ２）によって構成されたインバータ回路が示されている。
【０２０６】
図１５（Ａ）においては、ＰｃｈＴＦＴ１にはバックゲート電圧ＶBGP1が印加されている。また、ＰｃｈＴＦＴ２にはバックゲート電圧ＶBGP2が印加されている。また、ＮｃｈＴＦＴにはバックゲート電圧ＶBGNが印加されている。
【０２０７】
図１５（Ａ）に示される本実施例のインバータ回路においては、ＰｃｈＴＦＴ１のしきい値電圧ＶthP1が、ＰｃｈＴＦＴ２のしきい値電圧ＶthP2と、
ＶthP1＞ＶthP2
の関係が成り立つようにバックゲート電圧を制御する。こうすることによって、インバータ回路の消費電力を小さくすることができる。
【０２０８】
また、図１５（Ｂ）に示される本実施例のインバータ回路においては、ＰｃｈＴＦＴ１にはバックゲート電圧ＶBGP1が印加されている。また、ＰｃｈＴＦＴ２にはバックゲート電圧ＶBGP2が印加されている。また、ＮｃｈＴＦＴ１にはバックゲート電圧ＶBGN1が印加されている。また、ＮｃｈＴＦＴ２にはバックゲート電圧ＶBGN2が印加されている。
【０２０９】
図１５（Ｂ）に示される本実施例のインバータ回路においては、ＰｃｈＴＦＴ１、ＰｃｈＴＦＴ２、ＮｃｈＴＦＴ１およびＮｃｈＴＦＴ２のそれぞれのしきい値電圧ＶthP1、ＶthP2、ＶthN1、ＶthN2が、次のような関係にあるようにバックゲート電圧を制御する。
｜ＶthP1＞ＶthP2｜
｜ＶthN1＜ＶthN2｜
こうすることによって、インバータ回路の消費電力を小さくすることができる。
【０２１０】
なお、本実施例のインバータ回路を構成するＴＦＴの構成は、実施例１または後述の実施例３もしくは実施例４を参照できる。
【実施例３】
【０２１１】
図１６を参照する。図１６には、本実施例の半導体装置が示されている。図１６において、８０１は基盤であり、ガラス基板や石英基盤のような絶縁基板が用いられる。８０２は下地膜である。８０３および８０４はバックゲート電極である。８０５は第１ゲート絶縁膜である。８０６および８０７は半導体活性層であり、ソース領域、ドレイン領域、低濃度不純物領域、およびチャネル形成領域から成る。８０８および８０９は第２ゲート絶縁膜である。８１０〜８１２はソース電極およびドレイン電極である。８１３および８１４はゲート電極である。８１５は層間絶縁膜である。
【０２１２】
バックゲート電極８０３および８０４には、任意の電圧が印加できるように設計されている。
【０２１３】
なお、本実施例の半導体装置においては、バックゲート電極８１３および８１４の形状が発明の実施の形態で説明した半導体装置とは異なり、バックゲート電極８１３および８１４が活性層のチャネル形成領域の下部のみに形成されている。他の構造は、発明の実施の形態で説明した半導体装置と異なる点はない。
【０２１４】
本実施例の半導体装置は、実施例１に記載された作製方法によって作製され得る。
【実施例４】
【０２１５】
図１７を参照する。図１７には、本実施例の半導体表示装置として、アクティブマトリクス型液晶表示装置が示されている。本実施例の半導体表示装置は、実施例１の半導体表示装置と異なる構造を有している。つまり、画素ＴＦＴのバックゲート電極を画素ＴＦＴの活性層よりも大きくし、かつフローティング構造とすることによって、裏面からの光が画素ＴＦＴに入射するのを防ぐ用にしている。
【０２１６】
また、本実施例の半導体表示装置においては、バックゲート電極および形状が発明の実施の形態で説明した半導体装置とは異なり、バックゲート電極および活性層のチャネル形成領域の下部のみに形成されている。
【０２１７】
他の構造は、実施例１の半導体表示装置と異なる点はない。
【実施例５】
【０２１８】
本実施例では、上記実施例１〜４で説明した半導体装置または半導体表示装置において、ＴＦＴのしきい値電圧を制御して回路を正確に動作させるだけでなく、動作していない回路を構成するＴＦＴのしきい値電圧も制御し、ゲート電極に電圧が印加されていない時のドレイン電流をできる限り小さくするようにした場合について説明する。
【０２１９】
図２８を参照する。図２８には、Ｎチャネル型ＴＦＴのＩｄ−Ｖｇ曲線が示されている。６０１で示されるのが、バックゲート電極に電圧を印加しない状態でのＮチャネルＴＦＴの特性を示しており、６０２で示されるのが、バックゲート電極に負の電圧を印加した状態でのＮチャネルＴＦＴの特性を示している。バックゲート電極に電圧を印加しない状態では、ゲート電極に電圧が印加されていない状態における、ドレイン電流の総和が大きくなってしまう。そこで、バックゲート電極に負の電圧を印加すると、しきい値電圧が右（正）方向にシフトし、ゲート電極に電圧が印加されない状態では、流れるドレイン電流の総和は、バックゲート電極に電圧を印加しない状態のそれに比較して、小さくなる。よって、動作していない回路を構成するＴＦＴにもバックゲート電圧を印加し、しきい値電圧を変化させてやることで消費電力の低減をはかることができる。なお、Ｐチャネル型ＴＦＴの場合も同様にしてしきい値電圧を変化させ、ドレイン電流の総和を小さくしてやることができる。
【０２２０】
図２９には、複数の回路を有する半導体装置の場合が示されている。このような場合、制御回路が、回路１〜回路４を構成するＴＦＴのしきい値電圧を制御するコントロール信号（バックゲート電圧）を送り、回路１〜回路４のうち動作していない回路には、前述したようなドレイン電流の総和が小さくなるようなバックゲート電圧を印加するようにする。
【実施例６】
【０２２１】
本実施例では、本発明をアクティブマトリクス型液晶表示装置に適用した場合について説明する。図１８（Ａ）および（Ｂ）は、絶縁表面となっている基板上に複数の薄膜トランジスタを形成し、アクティブマトリクス型液晶表示装置を構成したときの例である。本実施例では、画素マトリクス回路の１つの画素と、駆動回路（ロジック回路等）の基本回路であるＣＭＯＳ回路とが同時に作製されたときの様子を示す。また、Ｐチャネル薄膜トランジスタとＮチャネル薄膜トランジスタとが、それぞれ１つのゲート電極を備えている場合を示しているが、ダブルゲート型やトリプルゲート型のような複数のゲート電極を備えた薄膜トランジスタによるＣＭＯＳ回路をも同様に作製することができる。図１８（Ａ）を用いて実施例のアクティブマトリクス型液晶表示装置の作製工程を説明する。まずガラス基板１７０１上にバックゲート電極１７０２を成膜、パターニングして形成する。図１８（Ａ）ではパターニングしたバックゲート電極を記してあるが、工程数減少に配慮すれば成膜したままの状態つまりパターニングしないままでバックゲート電極とすることもできる。バックゲート電極１７０２の材質には、メタルとしてアルミニウム（Ａｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などの金属および不純物含有Ｓｉがあげられるが、抵抗の高い材質を駆使するときには、その負荷抵抗を考慮して、なるべくならパターニングによる形成工程を行うことが望ましい。
【０２２２】
図１８（Ｂ）はバックゲート電極１７０２のサイズが異なるだけであり、図１８（Ａ）とまったく同構造のものである。図１８（Ａ）のように、バックゲート電極１７０２のサイズがゲート電極１７０７より大きいと、バックゲート電極１７０２、下地酸化膜
１７０３、活性層ポリシリコン１７０４とで負荷容量が形成され、応答速度が遅くなる。よって高速応答を必要とするときには、図１８（Ｂ）の構造が望ましい。ガラス基板１７０１は、プロセスの最高温度によって、高温プロセスならば石英ガラスを低温プロセスならば石英以外の安価なガラス基板を用いることができる。
【０２２３】
つぎに下地膜としてシリコン酸化膜１７０３を成膜した後、a-Si膜１７０４を成膜する。このとき下地膜１７０３の汚染を低減するために、真空状態を開放せず連続成膜できればより望ましい工程となる。成膜されたa-Si１７０４は、熱処理およびレーザー処理によって結晶化し、ポリシリコンとなる。フォトリソグラフィにてポリシリコンの島状領域を形成する。
【０２２４】
次に、活性層表面の自然酸化膜除去のため、稀フッ酸処理した後、ゲート酸化膜（シリコン酸化膜）１７０６を成膜する。ゲート酸化膜１７０６は、ＬＰＣＶＤ、ＡＰＣＶＤ、プラズマＣＶＤ等どのような手法でもよい。つぎにゲート電極膜を成膜し、陽極酸化・フォトリソグラフィー・エッチングを行い、ゲート電極１７０７を形成する。次にＮ型不純物（リン（Ｐ）、ヒ素（Ａｓ）など）を全面ドーピングし、Ｎ型のソース、ドレイン領域を形成する、ここでゲート電極の直下はゲート電極形成後にドーピングされるため、不純物は入らない。
【０２２５】
Ｐチャネル薄膜トランジスタを作製するため、Ｎチャネル薄膜トランジスタ領域をレジストマスクでブロックし、Ｐチャネル薄膜トランジスタ領域のみに開孔パターニングした後、Ｐ型不純物（ホウ素（Ｂ）など）をドーピングし、チャネルコンタクト領域の極性を反転させる。ここではＮ型不純物ドーピングのあとにＰ型不純物をドーピングしているが、この順番は逆であってもかまわない。ただ、極性を反転させる必要上、後から打ち込む不純物の濃度、つまりＮ型不純物を全面ドーピングしたときはＰ型不純物を、Ｐ型不純物を全面ドーピングしたときはＮ型不純物の打ち込み濃度を数倍ぐらいの濃度としなければならない。こうして不純物打ち込み領域１７０５が形成される。
【０２２６】
打ち込まれた不純物は、熱処理やレーザー処理により活性化される。それと同時に打ち込み工程で受けた活性層１７０４の損傷も修復される。次に第一層間絶縁膜１７０８を成膜し、コンタクトホールを開孔する。このとき同時にボトムゲート接続用のコンタクトホールも開孔する。第一層間絶縁膜１７０８はどのような手法で成膜してもかまわない。また、後に成膜する配線金属膜の段差被覆（ステップカバレージ）に配慮して窒化膜との二層構造をとってもかまわない。さらに、第一層間絶縁膜１７０８として有機性樹脂膜を用いることもできる。
【０２２７】
次に配線用金属膜を成膜し、フォトリソグラフィー・エッチングにて配線電極（ソース−ドレイン電極）１７０９が形成される。最後に水素雰囲気下で水素化処理し、薄膜トランジスタ特性を調整する。この水素化処理は活性層シリコン膜中の未結合手（ダングリングボンド）を水素終端し、薄膜トランジスタ特性を良好にしている。また、それだけでなく配線金属とシリコン膜とのオーミック接触をとるシンタリングも兼ねることができる。なお、水素化は活性化のあとに処理することもできる。これで、しきい値制御ボトムゲート電極を持った薄膜トランジスタが作製できた。これらの工程においては、ＣＭＯＳを考えると、新たに追加すべき工程はなく、従来と同じ工程において、素子の形成が可能である。
【０２２８】
次に有機樹脂膜からなる第二層間絶縁膜１７１０を０．５〜３μｍの厚さで形成する。有機樹脂膜としてはポリイミド、アクリル、ポリイミドアミド等が用いられる。
【０２２９】
第二層間絶縁膜１７１０を遮光性のあるブラックマトリクスで形成してもよい。ブラックマトリクスとしては、チタン膜、黒色顔料を含む樹脂等を用いることもできる。
【０２３０】
そして、第二層間絶縁膜１７１０にコンタクトホールを開孔し、画素電極１７１１を１２０ｎｍ厚で形成する。透過型のアクティブマトリクス液晶表示用装置の場合、一般的に透明導電膜としてＩＴＯ膜が用いられる。
【０２３１】
ここで基板全体を水素雰囲気下で水素処理するが、工程数減少を考慮して、活性化後に行った水素化処理をこの時点で一括して行ってもよい。
【０２３２】
次に、ポリイミド配向膜１７１２を形成し（本実施例では、比較的小さなプレチルド角を持つポリイミドを用いた）、ラビング処理した後、対向基板１７１６を公知のセル組み工程により、シール材やスペーサーなどを介して貼り合わせる。その後、両基板の間に液晶１７１３を注入し、封止材によって完全に封止して図１７の駆動回路搭載アクティブマトリクス液晶表示用装置が完成する。本実施例では、注入液晶にネマチック液晶を用いたが、液晶の種類は問わない。また、表示モードもＴＮモードに限らず、他の表示モードを用いることもできる。１７１４は配向膜で、１７１５は対向電極で、１７１６は対向基板である。
【実施例７】
【０２３３】
図１９はインバータ、ＮＡＮＤ回路で構成された信号線駆動回路（ソースドライバー）である。インバータ、アナログスイッチにはしきい値制御端子が接続されており、これによりバックゲート電圧をかけてしきい値を変化させることができる。図２０も図１９と同様で走査線駆動回路（ゲートドライバー）の一例である。どちらにおいても、インバータ、アナログスイッチ、クロックトインバータにはすべてしきい値制御端子が接続されている。図１９、図２０では記載していないが、アクティブマトリクス回路へ接続されるＮＡＮＤ回路、インバータ、アナログスイッチ、クロックトインバータについてもしきい値制御端子を接続することができる。図１９、図２０で記載されている以外にどのような論理回路（電子回路）であってもしきい値制御端子の接続が可能である。
【実施例８】
【０２３４】
図２１は実施例７で示したドライバーを駆使し、実際の表示モジュールとして構成したものであり、図７をさらに発展させた構成になっている。図２１においてしきい値制御回路は、第一の複数の薄膜トランジスタで構成された信号線駆動回路と第二の複数の薄膜トランジスタで構成された走査線駆動回路とを独立に制御している。また、図２２には回路の具体的な平面図を示しておいた。図２２において、駆動回路を構成する複数の薄膜トランジスタには、それぞれすべて電源ライン（ＶDD）およびグランドライン（ＧＮＤ）が接続されており、またバックゲート電極として形成されたしきい値制御端子には、所望する任意のバックゲート電圧を印加することができるようになっている。
【実施例９】
【０２３５】
図２３（Ａ）および（Ｂ）は、本発明を画素スイッチとして形成された薄膜トランジスタに適用したものである。図２３（Ａ）では、画素スイッチとして形成された薄膜トランジスタに同極性の信号を加えている。Ｎチャネル薄膜トランジスタならば正電圧をＰチャネル薄膜トランジスタならば負電圧をゲート電極およびバックゲート電極の両方に印加することで、ゲート電極側およびバックゲート電極側の両方にチャネルが誘起され、大電流を取り出すことができる。こうすることによって、ＴＦＴサイズの縮小化がはかれる。図２３（Ｂ）のように、同極性の信号をゲート電極、バックゲート電極に対して別々に入力してもよく、任意の電流値を取り出して、それに応じたＴＦＴ設計が可能となる。
【実施例１０】
【０２３６】
図２４（Ａ）および（Ｂ）は、本発明を画素スイッチを動作させるアナログスイッチに形成されている薄膜トランジスタに適用したものである。図２４（Ａ）では、実施例９と同様に薄膜トランジスタに同極性の信号を加えている。図２４（Ｂ）は図２４（Ａ）で加える信号を個別に入力したものであり、原理と効果は実施例８と同じものとなる。
【０２３７】
実施例８および実施例９で提示した原理と効果は、これらの例に限定されるわけではなく、これら以外にどのような部分の薄膜トランジスタにも適用することができる。
【実施例１１】
【０２３８】
本実施例では、本願発明によって作製された液晶表示装置の例を図２５に示す。画素薄膜トランジスタ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０２３９】
図２５において２４００は絶縁表面を有する基板（酸化シリコン膜を設けたプラスチック基板）、２４０１は画素マトリクス回路、２４０２は走査線駆動回路、２４０３は信号線駆動回路、２４３０は対向基板、２４１０はＦＰＣ（フレキシブルプリントサーキット）、２４２０はロジック回路である。ロジック回路２４２０としては、Ｄ／Ａコンバータ、γ補正回路、信号分割回路などの従来ＩＣで代用していた様な処理を行う回路を形成することができる。勿論、基板上にＩＣチップを設けて、ＩＣチップ上で信号処理を行うことも可能である。
【０２４０】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。
【０２４１】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【実施例１２】
【０２４２】
上記実施例６〜１１では、バックゲート電極に任意の電圧を印加してしきい値電圧の制御を行ったが、回路を制御するロジック信号をバックゲート電極に印加するようにしてもよい。
【実施例１３】
【０２４３】
上記実施例の半導体表示装置においては、ネマチック液晶を用いたＴＮモードが表示モードとして用いられているが、他の表示モードなども用いることができる。
【０２４４】
さらに、応答速度の速い無しきい値反強誘電性液晶または強誘電性液晶を用いて、アクティブマトリクス型液晶表示装置を構成してもよい。
【０２４５】
例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569号に開示された液晶を用いることが可能である。
【０２４６】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２４７】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図３０に示す。図３０に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、アクティブマトリクス型液晶表示装置の入射側の偏光板の透過軸は、アクティブマトリクス型液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０２４８】
図３０に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０２４９】
このような低電圧駆動の無しきい値反強誘電性混合液晶をアナログドライバを有するアクティブマトリクス型液晶表示装置に用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、５Ｖ〜８Ｖ程度に抑えることが可能となる。よって、ドライバの動作電源電圧を下げることができ、アクティブマトリクス型液晶表示装置の低消費電力化および高信頼性が実現できる。
【０２５０】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶をデジタルドライバを有するアクティブマトリクス型液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、アクティブマトリクス型液晶表示装置の低消費電力化および高信頼性が実現できる。
【０２５１】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０２５２】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶をアクティブマトリクス型液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２５３】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、アクティブマトリクス型液晶表示装置の低消費電力が実現される。
【０２５４】
なお、図３０に示すような電気光学特性を有する液晶は、いかなるものも本発明のアクティブマトリクス型液晶表示装置の表示媒体として用いることができる。
【０２５５】
また、本発明の半導体表示装置には、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を用いてもよい。例えば、エレクトロルミネセンス素子などを用いても良い。
【実施例１４】
【０２５６】
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０２５７】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【実施例１５】
【０２５８】
上記実施例の半導体装置および半導体表示装置には様々な用途がある。本実施例では、本発明の半導体装置および半導体表示装置を組み込んだ半導体機器について説明する。
【０２５９】
このような半導体機器には、ビデオカメラ、スチルカメラ、プロジェクタ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話など）などが挙げられる。それらの一例を図３２，３３に示す。
【０２６０】
図３１（Ａ）は携帯電話であり、本体１１０１、音声出力部１１０２、音声入力部１１０３、半導体表示装置１１０４、操作スイッチ１１０５、アンテナ１１０６で構成される。
【０２６１】
図３１（Ｂ）はビデオカメラであり、本体１１０７、半導体表示装置１１０８、音声入力部１１０９、操作スイッチ１１１０、バッテリー１１１１、受像部１１１２で構成される。
【０２６２】
図３１（Ｃ）はモバイルコンピュータであり、本体１１１３、カメラ部１１１４、受像部１１１５、操作スイッチ１１１６、半導体表示装置１１１７で構成される。
【０２６３】
図３１（Ｄ）はヘッドマウントディスプレイであり、本体１１１８、半導体表示装置１１１９、バンド部１１２０で構成される。
【０２６４】
図３１（Ｅ）はリア型プロジェクタであり、１１２１は本体、１１２２は光源、１１２３は半導体表示装置、１１２４は偏光ビームスプリッタ、１１２５および１１２６はリフレクター、１２７はスクリーンである。なお、リア型プロジェクタは、視聴者の見る位置によって、本体を固定したままスクリーンの角度を変えることができるのが好ましい。なお、半導体表示装置１１２３を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）使用することによって、さらに高解像度・高精細のリア型プロジェクタを実現することができる。
【０２６５】
図３１（Ｆ）はフロント型プロジェクタであり、本体１１２８、光源１１２９、半導体表示装置１１３０、光学系１１３１、スクリーン１１３２で構成される。なお、半導体表示装置１１３０を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）使用することによって、さらに高解像度・高精細のフロント型プロジェクタを実現することができる。
【０２６６】
図３２（Ａ）はゴーグルディスプレイであり、本体１１３３、表示装置１１３４、アーム部１１３５で構成される。本発明は表示装置２５３２やその他の信号制御回路に適用することができる。
【０２６７】
図３２（Ｂ）は携帯書籍（電子書籍）であり、本体１１３６、表示装置１１３７、１１３８、記憶媒体１１３９、操作スイッチ１１４０、アンテナ１１４１で構成される。本発明は表示装置１１３７、１１３８やその他の信号制御回路に適用することができる。
【０２６８】
図３２（Ｃ）はパーソナルコンピュータであり、本体１１４２、画像入力部１１４３、表示装置１１４４、キーボード１１４５で構成される。本願発明を画像入力部１１４３、表示装置１１４４やその他の信号制御回路に適用することができる。
【０２６９】
図３２（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１１４６、表示装置１１４７、スピーカ部１１４８、記録媒体１１４９、操作スイッチ１１５０で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置１１４７やその他の信号制御回路に適用することができる。
【０２７０】
図３２（Ｅ）はデジタルカメラであり、本体１１５１、表示装置１１５２、接眼部１１５３、操作スイッチ１１５４、受像部（図示しない）で構成される。本願発明を表示装置１１５２やその他の信号制御回路に適用することができる。
【図面の簡単な説明】
【０２７１】
【図１】本発明の半導体装置のある実施形態を示す図である。
【図２】本発明の第一の実施例である。
【図３】本発明に使用する薄膜トランジスタの平面図である。
【図４】本発明を適用したインバータ回路例である。
【図５】本発明を適用したＮＡＮＤ回路例である。
【図６】可変抵抗、可変電圧源を用いたしきい値制御回路の例である。
【図７】しきい値制御回路を表示ユニットとして構成した例である。
【図８】薄膜トランジスタを同一基板上に形成したしきい値制御回路である。
【図９】図１４のしきい値制御回路をＴＦＴを用いて具現化したものである。
【図１０】本発明を適用したインバータ回路である。
【図１１】本発明の半導体装置または半導体表示装置の一作製方法を示す図である。
【図１２】本発明の半導体装置または半導体表示装置の一作製方法を示す図である。
【図１３】本発明の半導体装置または半導体表示装置の一作製方法を示す図である。
【図１４】本発明の半導体装置または半導体表示装置の一作製方法を示す図である。
【図１５】本発明の半導体装置のある実施形態としてのインバータ回路の回路構成を示す図である。
【図１６】本発明の半導体装置のある実施形態を示す図である。
【図１７】本発明の半導体表示装置のある実施形態を示す図である。
【図１８】本発明をアクティブマトリクス型液晶表示装置に適用したときの例である。第一の実施例である。
【図１９】インバータ、ＮＡＮＤ回路で構成された信号線駆動回路（ソースドライバー）である。本発明を適用した第二の実施例である。
【図２０】インバータ、ＮＡＮＤ回路で構成された走査線駆動回路（ゲートドライバー）である。本発明を適用した第二の実施例である。
【図２１】ゲートドライバー、ソースドライバーを駆使したアクティブマトリクス型液晶表示装置の表示モジュール例である。本発明の第三の実施例である。
【図２２】ゲートドライバー、ソースドライバーを駆使したアクティブマトリクス型液晶表示装置の表示モジュール例の平面図である。第三の実施例である。
【図２３】本発明を画素スイッチの薄膜トランジスタに適用したものである。本発明の第四の実施例である。
【図２４】本発明を画素スイッチを動作させる薄膜トランジスタに適用したものである。本発明の第五の実施例である。
【図２５】本発明によって作製された液晶表示装置である。本発明の第六の実施例である。
【図２６】本発明を説明した薄膜トランジスタのドレイン電流−ゲート電圧特性図である。
【図２７】本発明においてバックゲート電圧を変化させたときのしきい値電圧の変化を示した図である。
【図２８】本発明の半導体装置および半導体表示装置における、ＴＦＴのしきい値電圧の制御を説明するＩｄ−Ｖｇ曲線である。
【図２９】複数の回路を有する本発明の半導体装置のある実施形態のブロック図である。
【図３０】無しきい値反強誘電性混合液晶の印加電圧−透過率特性を示すグラフである。
【図３１】本発明の半導体装置および半導体表示装置をもちいた半導体機器の一例を示す図である。
【図３２】本発明を様々な電気機器のディスプレイに適用した例である。本発明の第七の実施例である。
【図３３】アクティブマトリクス型半導体表示装置の従来例である。
【図３４】アクティブマトリクス型液晶表示装置の従来例である。
【図３５】ポリシリコン薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置とシフトレジスタ構成の従来例である。
【図３６】Ｎチャネル薄膜トランジスタのゲート電圧−ドレイン電流特性図である。
【図３７】インバータ回路例である。
【図３８】半導体薄膜の結晶粒界の構造を示すＴＥＭ写真である。
【図３９】半導体薄膜の電子線回折パターンを示す写真である。
【図４０】半導体薄膜の結晶粒を示すＴＥＭ写真である。
【図４１】半導体薄膜の暗視野像を示すＴＥＭ写真である。
【図４２】半導体薄膜の明視野像を示すＴＥＭ写真である。
【図４３】半導体薄膜の結晶粒界の様子を示すＴＥＭ写真である。
【図４４】半導体薄膜の結晶粒界の様子を示すＴＥＭ写真である。
【図４５】半導体薄膜の結晶粒界の様子を示すＴＥＭ写真である。
【符号の説明】
【０２７２】
１０１ 基板
１０２ 下地膜
１０３、１０４ バックゲート電極
１０５ 第１ゲート絶縁膜
１０６、１０７ 活性層
１０８、１０９ 第２ゲート絶縁膜
１１０、１１１、１１２ ソース電極、ドレイン電極
１１３、１１４ ゲート電極
【技術分野】
【０００１】
本発明は、絶縁基板上に作製される薄膜トランジスタ（ＴＦＴ）を有する半導体装置に関する。また、薄膜トランジスタを有する半導体表示装置に関する。特に、アクティブマトリクス型の半導体表示装置に関する。また、アクティブマトリクス型半導体表示装置の駆動回路に関する。
【背景技術】
【０００２】
最近安価なガラス基板上に半導体薄膜を形成し、薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置（液晶パネル）の需要が高まってきたことによる。
【０００３】
アクティブマトリクス型液晶パネルは、図３３に示すようにマトリクス状に配置された数十〜数百万個もの画素領域にそれぞれ画素ＴＦＴが配置され（この回路をアクティブマトリクス回路という）、すべての画素にはスイッチング用の素子が設けられており、画素情報はスイッチング素子のオン／オフによって制御されるものをいう。このような表示装置の表示媒体としては液晶を用いることが多い。このスイッチング素子として、特に三端子素子、すなわち、ゲート、ソース、ドレインを有する薄膜トランジスタ（ＴＦＴ）が用いられる。
【０００４】
アクティブマトリクス回路は、ガラス基板上に形成されたアモルファスシリコンまたは、ポリシリコンを利用した薄膜トランジスタによって構成されている。
【０００５】
また、最近、石英基板を利用し、多結晶珪素膜でもって薄膜トランジスタを作製するアクティブマトリクス型液晶表示装置も実現されている。この場合、画素ＴＦＴを駆動する周辺駆動回路も、アクティブマトリクス回路と同一基板上に形成することができる。
【０００６】
また、レーザーアニール等の技術を利用することにより、ガラス基板上に結晶性珪素膜を用いた薄膜トランジスタを作製する技術も知られている。この技術を利用すると、ガラス基板にアクティブマトリクス回路と周辺駆動回路とを集積化することができる。
【０００７】
本発明の記述において、マトリクスにおける行とは、当該行に平行に配置された走査線（ゲート線）が当該行の薄膜トランジスタのゲート電極に接続されているものを言い、列とは当該行に平行に配置された信号線（ソース線）が当該列の薄膜トランジスタのソース（もしくはドレイン）電極に接続されているものを言う。さらに、走査線を駆動する回路を走査線駆動回路、信号線を駆動する回路を信号線駆動回路と称する。また、薄膜トランジスタをＴＦＴと称する。バックゲート電極とは、薄膜トランジスタの構造がトップゲート型のときはボトム側すなわち基板側に、薄膜トランジスタの構造ボトムゲート型のときは、トップ側に対となる電極として形成された電極をいう。
【０００８】
図３４に示すのはアクティブマトリクス型液晶表示装置の第一の従来例である。この例のアクティブマトリクス型液晶表示装置は薄膜トランジスタをアモルファスシリコンを用いたものを使用し、走査線駆動回路、信号線駆動回路を単結晶の集積回路（５０１，５０３）で構成し、ガラス基板の周囲にタブを用いて装着する（図３４（ａ））、もしくはＣＯＧ（チップオングラス）技術で装着している５０２はアクティブマトリクス回路である。（図３４（ｂ））。
【０００９】
このような液晶表示装置の場合、以下のような問題点があった。問題点の一つは、アクティブマトリクスの信号線、走査線をタブまたはボンディングワイヤを介して接続を行うため、信頼性上問題になることがあった。たとえば液晶表示装置がＶＧＡ（ビデオグラフィックアレイ）の場合、信号線の数は１９２０本、走査線は４８０本あり、その本数は解像度の向上とともに年々増加していく傾向がある。
【００１０】
また、ビデオカメラに用いるビューファインダや液晶を用いたプロジェクタを作る場合、表示装置をコンパクトにまとめる必要があり、タブを用いた液晶表示装置ではスペースの面から不利になっていた。
【００１１】
これらの問題点を解決するアクティブマトリクス型液晶表示装置として、薄膜トランジスタをポリシリコンで構成したものが開発されている。その一例を図３５に示す。図３５（ａ）に示すように、信号線駆動回路４０１、走査線駆動回路４０２をポリシリコン薄膜トランジスタを用いて、アクティブマトリクス回路を構成する画素薄膜トランジスタと同時にガラス基板上に形成している。ポリシリコン薄膜トランジスタの形成は１０００度以上のプロセスを用いて石英基板上に素子形成する高温ポリシリコンプロセスと６００度以下のプロセスを用いてガラス基板上に素子形成する低温ポリシリコンプロセスがある。
【００１２】
ポリシリコン薄膜トランジスタは、アモルファス薄膜トランジスタの移動度が０．５ｃｍ2／Ｖｓｅｃ程度であるのに対して、その移動度を３０ｃｍ2／Ｖｓｅｃ以上にすることが可能であり、数ＭＨｚ程度の信号であれば動作が可能である。
【００１３】
アクティブマトリクス型液晶表示装置を駆動する駆動回路はデジタル方式とアナログ方式がある。ただし、デジタル方式では回路の素子数がアナログ方式にくらべて著しく多くなるため、ポリシリコンを用いた駆動回路では、アナログ方式が一般的である。また、走査線駆動回路、信号線駆動回路の回路構成ではシフトレジスタを用いたものが一般的である（図３５（ｂ）参照）。図３５（ｂ）でＤＦＦはディレイフリップフロップを示しており、クロック端子に加えられるパルスに同期して動作している。１段目のＤＦＦにスタートパルスＨＩが入力されると、クロックに同期して出力はＨＩとなり、この出力は２段目、３段目、・・・Ｎ段目へと伝達され、Ｎ段のシフトレジスタ動作となる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年、アクティブマトリクス型液晶表示装置がノート型のパーソナルコンピュータに多用されてきている。パーソナルコンピュータにおいては、複数のソフトウエアを同時に起動したり、デジタルカメラからの映像を取り込んで加工したりと、多階調の液晶表示装置が要求されている。
【００１５】
さらに、最近では、携帯情報端末、モバイルコンピュータ、カーナビゲイションなどの普及に伴い、小型で、高精細・高解像度・高画質なアクティブマトリクス型液晶表示装置が求められている。
【００１６】
また、小型で高精細・高解像度・高画質なアクティブマトリクス型液晶表示装置を用いたプロジェクターが注目を浴びてきている。
【００１７】
上述したような用途に用いられるアクティブマトリクス型液晶表示装置は、アクティブマトリクス型液晶表示装置を構成するＴＦＴに高性能が要求されるのは言うまでもない。ＴＦＴの性能面としては、移動度、しきい値電圧等が挙げられる。特に、しきい値電圧に関しては、かなりシビアな性能が要求されている。つまり、しきい値電圧のずれは、駆動回路の誤動作、画素電極の誤動作につながり、良好な画像が得られないことが多い。
【００１８】
前述した従来の液晶表示装置には以下のような問題点があった。ポリシリコンを使用した薄膜トランジスタは一般に、単結晶のトランジスタに比べて、しきい値の制御が難しく、本来エンハンスメント型であるべきものが、デプレッション型になり、ゲート、ソース間電圧が０であってもドレインに電流が流れることがあった。これは、単結晶にくらべて、結晶性が不均一であることや、安価なガラス基板を使用する低温ポリシリコンでは、ガラスの耐熱性が低いため、ゲート酸化膜に熱酸化膜を使用できないこと、ガラス基板からの不純物汚染、および汚染を防止するために成膜される下地膜などが持つ固定電荷などの理由による。
【００１９】
図３６はＴＦＴのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ曲線）である。例えば、図３６（ａ）であるべき薄膜トランジスタ特性が、しきい値のずれにより図３６（ｂ）になったとすると、図３７のインバータ回路の初段において入力がＨｉの状態では電流が流れないが、入力がＬｏの状態では電流が電源からＧＮＤに流れてしまう。また、次段では逆に入力がＨｉの状態で電流が流れてしまう。アクティブマトリクス型液晶表示装置の駆動回路を薄膜トランジスタで基板内に内蔵した場合、その段数はＶＧＡのとき、信号側と走査側をあわせて２４００段になり、１つ１つの薄膜トランジスタの電流は小さくとも、その合計値は大きく、表示装置の消費電力を低減するという面からみると大きな問題となっていた。
【００２０】
一方、しきい値が大きな値となりすぎると、薄膜トランジスタのオン電流が小さくなり、駆動回路の動作周波数が低くなるという問題があった。駆動回路の動作周波数は負荷容量を薄膜トランジスタのオン電流で駆動するため、負荷容量および電源電圧が一定の場合、オン電流の大きさで動作周波数は決定される。よって、大きすぎるしきい値は動作周波数の低下を招いていた。さらに、表示装置の小型化にともない、駆動回路の縮小化（薄膜トランジスタサイズの縮小化）も要求されている。
【課題を解決するための手段】
【００２１】
本発明は、上記従来技術の問題点に鑑みてなされたもので、その目的とするところは、バックゲート電極への電圧印加により薄膜トランジスタのしきい値を制御することで、駆動回路の消費電力を低減し、あるいは駆動回路の動作周波数を向上することにある。また、大電流を取り出すことで薄膜トランジスタのサイズ縮小化をはかることにある。
【００２２】
本発明のある実施形態によると、複数の画素薄膜トランジスタがマトリクス状に配置されたアクティブマトリクス回路と、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を同一基板上に有することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００２３】
また、本発明のある実施形態によると、複数の画素薄膜トランジスタがマトリクス状に配置されたアクティブマトリクス回路と、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置であって、前記複数の薄膜トランジスタは、しきい値を制御するための制御用端子を有し、前記しきい値制御回路は、前記制御用端子に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００２４】
また、前記アクティブマトリクス型半導体表示装置であって、前記しきい値制御回路は可変抵抗を有し、この可変抵抗を調整することにより前記制御用端子に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００２５】
また、前記アクティブマトリクス型半導体表示装置であって、前記しきい値制御回路は、前記薄膜トランジスタと、前記薄膜トランジスタの電流を電圧に変換する負荷と、負荷に発生する電圧を増幅する増幅器とを有し、前記増幅器からの出力を前記薄膜トランジスタに負帰還し、かつ前記しきい値制御用端子に出力することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００２６】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタおよび前記複数の薄膜トランジスタは、Ｎチャネル薄膜トランジスタを有しており、前記Ｎチャネル薄膜トランジスタの前記しきい値制御端子には、グランド電位より高い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００２７】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタおよび前記複数の薄膜トランジスタは、Ｎチャネル薄膜トランジスタを有しており、前記Ｎチャネル薄膜トランジスタの前記しきい値制御端子には、グランド電位より低い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００２８】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタおよび前記複数の薄膜トランジスタは、Ｐチャネル薄膜トランジスタを有しており、前記Ｐチャネル薄膜トランジスタの前記しきい値制御端子には、電源電位より高い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００２９】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタおよび前記複数の薄膜トランジスタは、Ｐチャネル薄膜トランジスタを有しており、前記Ｐチャネル薄膜トランジスタの前記しきい値制御端子には、電源電位より低い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００３０】
また、本発明のある実施形態によると、複数の画素薄膜トランジスタがマトリクス状に配置されたアクティブマトリクス回路と、第一の複数の薄膜トランジスタで構成された信号線駆動回路と、第二の複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の画素薄膜トランジスタ、前記第一の複数の薄膜トランジスタおよび前記第二の複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を同一基板上に有することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００３１】
また、本発明のある実施形態によると、複数の画素薄膜トランジスタがマトリクス状に配置されたアクティブマトリクス回路と、第一の複数の薄膜トランジスタで構成された信号線駆動回路と、第二の複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の画素薄膜トランジスタ、前記第一の複数の薄膜トランジスタおよび前記第二の複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置であって、前記第一の複数の薄膜トランジスタおよび前記第二の複数の薄膜トランジスタは、それぞれしきい値を制御するための制御用端子を有し、前記しきい値制御回路は、前記制御用端子に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００３２】
また、前記アクティブマトリクス型半導体表示装置であって、前記しきい値制御回路は、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとをそれぞれ独立に制御することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００３３】
また、前記アクティブマトリクス型半導体表示装置であって、前記しきい値制御回路は、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとを共通に制御することを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００３４】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の薄膜トランジスタはゲート電極の反対側に前記しきい値制御端子としてバックゲート電極を有しており、前記バックゲート電極に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００３５】
また、前記アクティブマトリクス型半導体表示装置であって、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとはゲート電極の反対側に前記しきい値制御端子としてバックゲート電極を有しており、前記バックゲート電極に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置が提供される。
【００３６】
また、本発明のある実施形態によると、バックゲート電極を有する第一のＰチャネル薄膜トランジスタと、バックゲート電極を有する第二のＰチャネル薄膜トランジスタと、バックゲート電極を有する第一のＮチャネル薄膜トランジスタと、を有するインバータ回路であって、前記第一のＰチャネル薄膜トランジスタのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthP1と前記第二のＰチャネル薄膜トランジスタとのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthP2とには、 ＶthP1＞ＶthP2
の関係が成り立つインバータ回路が提供される。
【００３７】
また、本発明のある実施形態によると、バックゲート電極を有する第一のＰチャネル薄膜トランジスタと、バックゲート電極を有する第二のＰチャネル薄膜トランジスタと、バックゲート電極を有する第一のＮチャネル薄膜トランジスタと、バックゲート電極を有する第二のＮチャネル薄膜トランジスタと、で構成されるインバータ回路であって、前記第一のＰチャネル薄膜トランジスタのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthP1と、前記第二のＰチャネル薄膜トランジスタとのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthP2と、前記第一のＮチャネル薄膜トランジスタのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthN1と、前記第二のＮチャネル薄膜トランジスタのバックゲート電極にバックゲート電圧が印加されたときのしきい値電圧ＶthN2とには、
｜ＶthP1＞ＶthP2｜
｜ＶthN1＜ＶthN2｜
の関係が成り立つインバータ回路が提供される。
【００３８】
また、前記アクティブマトリクス型半導体表示装置であって、前記第一のＰチャネル薄膜トランジスタと、前記第二のＰチャネル薄膜トランジスタと、前記第一のＮチャネル薄膜トランジスタと、は相補型トランジスタを構成しており、前記第一のＮチャネル薄膜トランジスタは第一の制御用端子を有しており、前記第一のＰチャネル薄膜トランジスタおよび前記第二のＰチャネル薄膜トランジスタは、第二の制御用端子をそれぞれ有しており、前記しきい値制御回路は、前記第一の制御用端子および前記第二の制御用端子にそれぞれ任意の電圧を印加することを特徴とするインバータ回路が提供される。
【００３９】
また、前記アクティブマトリクス型半導体表示装置であって、前記第一のＰチャネル薄膜トランジスタと、前記第二のＰチャネル薄膜トランジスタと、前記第一のＮチャネル薄膜トランジスタと、前記第二のＮチャネル薄膜トランジスタと、は相補型トランジスタを構成しており、前記第一のＮチャネル薄膜トランジスタおよび前記第二のＮチャネル薄膜トランジスタは、第一の制御用端子をそれぞれ有しており、前記第一のＰチャネル薄膜トランジスタおよび前記第二のＰチャネル薄膜トランジスタは、第二の制御用端子をそれぞれ有しており、前記しきい値制御回路は、前記第一の制御用端子および前記第二の制御用端子にそれぞれ任意の電圧を印加することを特徴とするインバータ回路が提供される。
【００４０】
また、本発明のある実施形態によると、複数の画素薄膜トランジスタがマトリクス状に配置されたアクティブマトリクス回路と、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタのそれぞれは、ゲート電極とバックゲート電極とを有しており、前記ゲート電極と前記バックゲート電極とは互いに接続されており、かつ前記複数の薄膜トランジスタのそれぞれは、ゲート電極とバックゲート電極とを有しており、前記ゲート電極と前記バックゲート電極とは互いに接続されていることを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００４１】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極とに同一の走査線信号が加えられることを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００４２】
また、前記アクティブマトリクス型半導体表示装置であって、前記複数の画素薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極に振幅の異なる同極性の走査線信号が加えられることを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００４３】
また、前記アクティブマトリクス型半導体表示装置であって、前記信号線駆動回路は、前記複数の薄膜トランジスタの一部により構成されたアナログスイッチを有し、前記アナログスイッチを構成する薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極とに同一の信号が加えられることを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００４４】
また、前記アクティブマトリクス型半導体表示装置であって、前記信号線駆動回路は、前記複数の薄膜トランジスタの一部により構成されたアナログスイッチを有し、前記アナログスイッチを構成する薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極には、振幅の異なる同極性の信号が加えられることを特徴としたアクティブマトリクス型半導体表示装置が提供される。
【００４５】
また、本発明のある実施形態によると、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を同一基板上に有することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００４６】
また、本発明のある実施形態によると、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、しきい値を制御するための制御用端子を有し、前記しきい値制御回路は、前記制御用端子に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００４７】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、Ｎチャネル薄膜トランジスタを有しており、前記Ｎチャネル薄膜トランジスタの前記しきい値制御端子には、グランド電位より高い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００４８】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、Ｎチャネル薄膜トランジスタを有しており、前記Ｎチャネル薄膜トランジスタの前記しきい値制御端子には、グランド電位より低い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００４９】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、Ｐチャネル薄膜トランジスタを有しており、前記Ｐチャネル薄膜トランジスタの前記しきい値制御端子には、電源電位より高い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５０】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、Ｐチャネル薄膜トランジスタを有しており、前記Ｐチャネル薄膜トランジスタの前記しきい値制御端子には、電源電位より低い電圧を印加することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５１】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記しきい値制御回路は、前記薄膜トランジスタと、前記薄膜トランジスタの電流を電圧に変換する負荷と、負荷に発生する電圧を増幅する増幅器とを有し、前記増幅器からの出力を前記薄膜トランジスタに負帰還し、かつ前記しきい値制御用端子に出力することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５２】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記しきい値制御回路は、前記薄膜トランジスタと、前記薄膜トランジスタの電流を電圧に変換する負荷と、負荷に発生する電圧を増幅して前記駆動回路に印加し、かつ前記薄膜トランジスタのしきい値制御用端子に負帰還させる増幅器とを有することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５３】
また、本発明のある実施形態によると、第一の複数の薄膜トランジスタで構成された信号線駆動回路と、第二の複数の薄膜トランジスタで構成された走査線駆動回路と、前記第一の複数の薄膜トランジスタおよび前記第二の複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を同一基板上に有することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５４】
また、本発明のある実施形態によると、第一の複数の薄膜トランジスタで構成された信号線駆動回路と、第二の複数の薄膜トランジスタで構成された走査線駆動回路と、前記第一の複数の薄膜トランジスタおよび前記第二の複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタは、しきい値を制御するための制御用端子を有し、前記しきい値制御回路は、前記制御用端子に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５５】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記しきい値制御回路は、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとをそれぞれ独立に制御することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５６】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記しきい値制御回路は、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとを共通に制御することを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５７】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の薄膜トランジスタはゲート電極の反対側に前記しきい値制御端子としてバックゲート電極を有しており、前記バックゲート電極に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５８】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記第一の複数の薄膜トランジスタと前記第二の複数の薄膜トランジスタとはゲート電極の反対側に前記しきい値制御端子としてバックゲート電極を有しており、前記バックゲート電極に任意の電圧を印加することを特徴とするアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００５９】
また、本発明のある実施形態によると、複数の薄膜トランジスタで構成された信号線駆動回路と、複数の薄膜トランジスタで構成された走査線駆動回路と、前記複数の薄膜トランジスタのしきい値を制御するしきい値制御回路と、を有するアクティブマトリクス型半導体表示装置の駆動回路であって、前記複数の画素薄膜トランジスタのそれぞれは、ゲート電極とバックゲート電極を有しており、前記ゲート電極と前記バックゲート電極とは互いに接続されており、かつ前記複数の薄膜トランジスタのそれぞれは、ゲート電極とバックゲート電極を有しており、前記ゲート電極と前記バックゲート電極とは互いに接続されていることを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００６０】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記信号線駆動回路は、前記複数の薄膜トランジスタの一部により構成されたアナログスイッチを有し、前記アナログスイッチを構成する薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極とに同一の信号を加えられることを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００６１】
また、前記アクティブマトリクス型半導体表示装置の駆動回路であって、前記信号線駆動回路は、前記複数の薄膜トランジスタの一部により構成されたアナログスイッチを有し、前記アナログスイッチを構成する薄膜トランジスタのそれぞれの前記ゲート電極と前記バックゲート電極には、振幅の異なる同極性の信号を加えられることを特徴としたアクティブマトリクス型半導体表示装置の駆動回路が提供される。
【００６２】
また、本発明のある実施形態によると、絶縁基板上に形成された、バックゲート電極と、第１のゲート絶縁膜と、半導体活性層と、第２のゲート絶縁膜と、ゲート電極とを有する複数のＴＦＴを有する半導体装置であって、前記バックゲート電極には任意の電圧が印加される半導体装置が提供される。
【００６３】
また、前記半導体装置であって、前記複数のＴＦＴは、第１のＰチャネル型ＴＦＴおよび第２のＰチャネル型ＴＦＴを含み、前記第１のＰチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthP1と前記第２のＰチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthP2とには
ＶthP1＞ＶthP2
の関係が成り立つ半導体装置が提供される。
【００６４】
また、前記半導体装置であって、前記複数のＴＦＴは、第１のＰチャネル型ＴＦＴ、第２のＰチャネル型ＴＦＴ、第１のＮチャネル型ＴＦＴ、第２のＮチャネル型ＴＦＴを含み、前記第１のＰチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthP1と前記第２のＰチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthP2と、前記第１のＮチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthN1と前記第２のＮチャネル型ＴＦＴのバックゲート電極にバックゲート電圧が印加された時のしきい値電圧ＶthN2とには、
｜ＶthP1＞ＶthP2｜
｜ＶthN1＜ＶthN2｜
の関係が成り立つ半導体装置が提供される。
【００６５】
また、本発明のある実施形態によると、マトリクス状に配置された複数の画素ＴＦＴと、前記複数の画素ＴＦＴを駆動する、複数のＴＦＴによって構成される周辺回路と、を備えた半導体表示装置であって、前記複数の画素ＴＦＴは、それぞれゲート電極とバックゲート電極とを有しており、前記複数のＴＦＴは、それぞれゲート電極とバックゲート電極とを有しており、前記バックゲート電極には、任意の電圧が印加されることを特徴とする半導体表示装置が提供される。
【発明の効果】
【００６６】
本発明のバックゲート電極を有するＴＦＴによって構成される半導体装置によると、ＴＦＴのしきい値電圧を制御することができ、回路の動作をコントロールすることができる。
【００６７】
また、本発明のバックゲートを有するＴＦＴによって構成される半導体表示装置によると、ドライバ回路やたの周辺回路を構成するＴＦＴのしきい値電圧を制御できるだけでなく、画素ＴＦＴのしきい値電圧を制御することができるので、より良好な画像を得ることができる。
【００６８】
また、本発明によると、動作していない回路を構成するＴＦＴのしきい値電圧を制御し、動作していない回路を構成するドレイン電流の総和を小さくし、消費電力を低減することができる。
【００６９】
さらに本発明では、薄膜トランジスタから大きな電流値を取り出すことができ、また、それを任意に制御することも可能であり、ＴＦＴサイズの縮小化をはかることもできる。
【発明を実施するための最良の形態】
【００７０】
図１に、本発明の半導体装置の構造を示す。図１には、本発明の半導体装置の代表例として、Ｐｃｈ型ＴＦＴとＮｃｈ型ＴＦＴとを有するＣＭＯＳ回路が示されている。
【００７１】
図１において、１０１は基板であり、ガラス基板や石英基盤のような絶縁基板が用いられる。１０２は下地膜である。１０３および１０４はバックゲート電極である。１０５は第１ゲート絶縁膜である。１０６および１０７は半導体活性層であり、ソース領域、ドレイン領域、低濃度不純物領域、およびチャネル形成領域から成る。１０８および１０９は第２ゲート絶縁膜である。１１０〜１１２はソース電極およびドレイン電極である。１１３および１１４はゲート電極である。１１５は層間絶縁膜である。バックゲート電極１０３および１０４には、任意の電圧が印加できるように設計されている。
【００７２】
本発明は半導体装置にアクティブマトリクス型半導体表示装置を用いた例である。特に、アクティブマトリクス型液晶表示装置を例にとって説明する。図２はアクティブマトリクス型液晶表示装置を示したものである。図２のアクティブマトリクス型液晶表示装置は、マトリクス状に画素部が配置されており、この画素部に表示信号を供給する信号線を駆動するための信号線駆動回路２０１および走査信号を供給する走査線を駆動するための走査線駆動回路２０２が設けられている。信号線駆動回路は、第一の複数の薄膜トランジスタで構成されている。走査線駆動回路は、第二の複数の薄膜トランジスタで構成されている。信号線駆動回路および走査線駆動回路には、これらの薄膜トランジスタのしきい値を制御するためのしきい値制御回路２０３が接続されている。図２においてしきい値制御回路は、信号線駆動回路を構成する第一の複数の薄膜トランジスタと走査線駆動回路を構成する第二の複数の薄膜トランジスタを共通に制御している。本発明では、このしきい値制御回路により第一の複数の薄膜トランジスタおよび第二の複数の薄膜トランジスタのしきい値を制御して、信号線駆動回路および走査線駆動回路の消費電力を低減させたりあるいは動作周波数を向上させたりする。
【００７３】
薄膜トランジスタには、しきい値を制御するための制御用端子が設けられている。しきい値制御回路は、この制御用端子に所望の電圧を印加する。具体的には、制御用端子は、薄膜トランジスタのゲート電極とは反対側にしきい値制御端子としていわゆるバックゲート電極として形成され、この制御用端子にしきい値制御回路から所望の電圧を印加することにより、チャネルを変化させてしきい値を制御する。
【００７４】
バックゲート電極とは薄膜トランジスタのゲート電極（トップゲート電極、ボトムゲート電極）に対して反対側に形成される電極のことを総称しており、例えば薄膜トランジスタがトップゲート構造のときは、ボトム側すなわち基板側に形成され、薄膜トランジスタがボトムゲート構造のときはトップ側に形成されるものである。このような構成の下、しきい値制御回路により制御用端子に電圧を印加すると、薄膜トランジスタのチャネルに影響を与える。この結果、薄膜トランジスタのしきい値の制御が可能になる。
【００７５】
この場合、駆動回路の消費電力を低減させたい場合と動作周波数を向上させたい場合とで印加すべき電圧が異なる。さらに、この印加電圧は、薄膜トランジスタの極性によっても異なる。具体的には、薄膜トランジスタがＮ型の場合、消費電力を低減させるためにはグランド電位より低い電圧を印加し、また動作周波数を向上させるためにはグランド電位より高い電圧を印加する。一方、薄膜トランジスタがＰ型の場合、消費電力を低減させるためには電源電位よりも高い電圧を印加し、また動作周波数を向上させるためには電源電位より低い電圧を印加する。
【００７６】
なお、しきい値の制御は、駆動回路の電流値もしくは個別の薄膜トランジスターの電流値をモニターすることにより行ってもよいし、負帰還をかけることによって自動的に行ってもよい。前者の場合には、しきい値制御回路に可変抵抗を設けて、この可変抵抗を調整することにより制御用端子に所望の電圧を印加する。また、後者の場合には、基準値を設定するためのモニター用薄膜トランジスタと、このモニター用薄膜トランジスタの電流を電圧に変換する負荷と、負荷に発生する電圧を増幅して駆動回路に印加すると共にモニター用薄膜トランジスタのしきい値制御用端子に負帰還させる増幅器とによってしきい値制御回路を構成すればよい。後者の場合には、しきい値制御回路を、駆動回路と同一基板上に薄膜トランジスタにより形成するのが望ましい。
【００７７】
また、薄膜トランジスタを相補型トランジスタ（ＣＭＯＳ）で構成する場合には、Ｎ型トランジスタに第１の制御用端子を、Ｐ型トランジスタに第２の制御用端子をそれぞれ設けて、しきい値制御回路により第１及び第２の制御用端子にそれぞれ所望の電圧を印加するようにすればよい。
【００７８】
また、上記駆動回路は、信号線を駆動するための信号線駆動回路と、走査線を駆動するための走査線駆動回路とを有する。この場合、これらの駆動回路に一つのしきい値制御回路を接続して各薄膜トランジスタのしきい値を共通に制御してもよいし、各駆動回路に別々のしきい値制御回路を接続して各薄膜トランジスタのしきい値を独立に制御してもよい。特に、後者の場合には、第１のしきい値制御回路により信号線駆動回路の動作周波数を向上させるように制御し、第２のしきい値制御回路により走査線駆動回路の消費電力を低減させるように制御することが可能になる。このように独立に制御するのは、信号線駆動回路と走査線駆動回路とでは動作周波数が異なるからである。つまり、信号線駆動回路においては動作周波数が重要となり、走査線駆動回路では消費電力の方が重要となるのである。
【００７９】
図３は、本発明におけるバックゲート電極を有した薄膜トランジスタを平面図として示したものである。図中における７０１がバックゲート電極である。以下７０２はポリシリコン（活性層）島状領域、７０３はゲート電極、７０４・７０５はコンタクトホール、７０６は配線電極をそれぞれ示している。ゲート電極７０３とは反対側に形成されたバックゲート電極７０１に電圧を印加することで、この薄膜トランジスタのしきい値を制御しようとするものである。
【００８０】
この構造における薄膜トランジスタの電気特性について例をあげて述べておく。図２６はＮチャネル薄膜トランジスタ、Ｐチャネル薄膜トランジスタのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ曲線）の一例を示したものである。図２６（Ａ）において１６０１は、バックゲート電極に電圧を印加しないときのＮチャネル薄膜トランジスタ特性であり、この例ではＮチャネル薄膜トランジスタはノーマリーオンとなっている。１６０２・１６０３はバックゲート電極にそれぞれ＋２Ｖ、＋５Ｖの正電圧を印加したときの、
１６０４・１６０５はバックゲート電極にそれぞれ−２Ｖ、−５Ｖの負電圧を印加したときのＮチャネル薄膜トランジスタ特性を示している。つまり、バックゲート電極に正電圧を印加したとき、Ｎチャネル薄膜トランジスタのしきい値は左（マイナス）方向へとシフトし、負電圧を印加したとき右（プラス）方向へとシフトしている。これらの曲線によると、バックゲート電極に正あるいは負の電圧を印加することによって、ＮｃｈＴＦＴのしきい値電圧を変化させることができることが理解される。
【００８１】
図２６（Ｂ）には、Ｐチャネル薄膜トランジスタ特性が示してある。図中１６１１はバックゲート電極に電圧を印加しないときのＰチャネル薄膜トランジスタ特性である。１６１４・１６１５はバックゲート電極にそれぞれ＋２Ｖ、＋５Ｖの正電圧を印加したときの、１６１２・１６１３はバックゲート電極にそれぞれ−２Ｖ、−５Ｖの負電圧を印加したときのＰチャネル薄膜トランジスタ特性を示している。つまり、バックゲート電極に正電圧を印加したとき、Ｐチャネル薄膜トランジスタのしきい値は左（マイナス）方向へとシフトし、負電圧を印加したとき右（プラス）方向へとシフトしている。これらの曲線によると、前述のＮｃｈＴＦＴの場合と同様に、バックゲート電極に正あるいは負の電圧を印加することによって、ＮｃｈＴＦＴのしきい値電圧を変化させることができることが理解される。
【００８２】
図２６（Ａ）および（Ｂ）では、バックゲート電圧を正電圧＋２Ｖ、＋５Ｖおよび負電圧−２Ｖ、−５Ｖのときのみについて特性を示したが、発明者がより詳細にバックゲート電圧を変化させて、同様の薄膜トランジスタ特性（Ｖｇ−Ｉｄ曲線）を測定したところでは、Ｎチャネル薄膜トランジスタとＰチャネル薄膜トランジスタそれぞれにおいて、バックゲート電圧を変化させたときのしきい値Ｖth変化は、図２７でプロットしたような知見が得られている。図２７（Ａ）はＮチャネル薄膜トランジスタ、図２７（Ｂ）はＰチャネル薄膜トランジスタの特性を示したものである。Ｎチャネル薄膜トランジスタおよびＰチャネル薄膜トランジスタどちらの場合もバックゲート電圧に正電圧を印加するとしきい値はマイナス方向へとシフトし、負電圧を印加するとプラス方向へとシフトしている。
【００８３】
よって、バックゲート電極に電圧を印加することで、Ｎチャネル薄膜トランジスタ、Ｐチャネル薄膜トランジスタそれぞれについて、しきい値電圧を変化させることができるとわかった。本発明は、この現象を利用して薄膜トランジスタのしきい値電圧Ｖthを制御しようとするものである。
【００８４】
前述した薄膜トランジスタ特性をふまえて、本発明をいくつかの基本回路に適用し、その動作とともにさらに説明を付け加えておく。図４は駆動回路を構成する基本回路の一例として、インバータ列を例にとり説明したものである。ここでは、インバータを例にとっているが、インバータ以外、シフトレジスタ、デコーダ等でも同じことがいえる。通常、ＣＭＯＳインバータ回路は入力（ＩＮ）、出力（ＯＵＴ）、電源（Ｖｄｄ）、ＧＮＤの４端子によって構成されるが、本発明では、Ｎチャネル薄膜トランジスタのしきい値制御端子およびＰチャネル薄膜トランジスタのしきい値制御端子を加えて６端子とし、Ｐチャネル薄膜トランジスタしきい値制御端子からＰチャネル薄膜トランジスタにはバックゲート電圧ＶBGPが印加され、Ｎチャネル薄膜トランジスタしきい値制御端子からＮチャネル薄膜トランジスタにはバックゲート電圧ＶBGNが印加される。このしきい値制御端子を制御することによって、回路を構成する薄膜トランジスタのしきい値を制御している。
【００８５】
インバータ回路のさらなる例として図１６を説明する。図１６（Ａ）には、２つのＰチャネル薄膜トランジスタ（符号：ＰｃｈＴＦＴ１およびＰｃｈＴＦＴ２）および１つのＮチャネル薄膜トランジスタ（符号：ＮｃｈＴＦＴ）によって構成されたインバータ回路が示されており、図１６（Ｂ）には、２つのＰチャネル薄膜トランジスタ（符号：ＰｃｈＴＦＴ１およびＰｃｈＴＦＴ２）および２つのＮチャネル薄膜トランジスタ（符号：ＮｃｈＴＦＴ１およびＮｃｈＴＦＴ２）によって構成されたインバータ回路が示されている。
【００８６】
図１６（Ａ）においては、Ｐチャネル薄膜トランジスタ１（ＰchＴＦＴ１）にはバックゲート電圧ＶBGP1が印加されている。また、Ｐチャネル薄膜トランジスタ２（ＰchＴＦＴ２）にはバックゲート電圧ＶBGP2が印加されている。また、Ｎチャネル薄膜トランジスタ（ＮchＴＦＴ２）にはバックゲート電圧ＶBGNが印加されている。
【００８７】
図１０（Ａ）に示される本実施例のインバータ回路においては、Ｐチャネル薄膜トランジスタ１（ＰchＴＦＴ１）のしきい値電圧ＶthP1が、Ｐチャネル薄膜トランジスタ２（ＰchＴＦＴ２）のしきい値電圧ＶthP2と、
ＶthP1＞ＶthP2
の関係が成り立つようにバックゲート電圧を制御する。こうすることによって、インバータ回路の消費電力を小さくすることができる。
【００８８】
また、図１０（Ｂ）に示される本実施例のインバータ回路においては、Ｐチャネル薄膜トランジスタ１（ＰchＴＦＴ１）にはバックゲート電圧ＶBGP1が印加されている。また、Ｐチャネル薄膜トランジスタ２（ＰchＴＦＴ２）にはバックゲート電圧ＶBGP2が印加されている。また、Ｎチャネル薄膜トランジスタ１（ＮchＴＦＴ１）にはバックゲート電圧ＶBGN1が印加されている。また、Ｎチャネル薄膜トランジスタ２（ＮchＴＦＴ２）にはバックゲート電圧ＶBGN2が印加されている。
【００８９】
図１０（Ｂ）に示される本実施例のインバータ回路においては、Ｐチャネル薄膜トランジスタ１（ＰchＴＦＴ１）、Ｐチャネル薄膜トランジスタ２（ＰchＴＦＴ２）、Ｎチャネル薄膜トランジスタ１（ＮchＴＦＴ１）およびＮチャネル薄膜トランジスタ２（ＮchＴＦＴ２）のそれぞれのしきい値電圧ＶthP1、ＶthP2、ＶthN1、ＶthN2が次のような関係にあるようにバックゲート電圧を制御する。
｜ＶthP1＞ＶthP2｜
｜ＶthN1＜ＶthN2｜
こうすることによって、インバータ回路の消費電力を小さくすることができる。
【００９０】
図５には本発明に用いられる駆動回路を構成する基本回路の一例として、ＮＡＮＤ回路が示してある。図５（Ａ）はＮＡＮＤ回路を論理記号により示したものであり、図５（Ｂ）はその等価回路を示したものである。
【００９１】
ＮＡＮＤ回路を構成する複数の薄膜トランジスタは、上述のバックゲート電極を有している。ＮＡＮＤ回路を構成する複数の薄膜トランジスタには、図５（Ａ）および図５（Ｂ）で示されるようにＰチャネル薄膜トランジスタにはバックゲート電圧ＶBGP が印加され、Ｎチャネル薄膜トランジスタにはバックゲート電圧ＶBGN が印加される。なお、図５に示すＮＡＮＤ回路においては、Ｐチャネル薄膜トランジスタとＮチャネル薄膜トランジスタとに異なるバックゲート電圧が印加されるようにしたが、Ｐチャネル薄膜トランジスタ・Ｎチャネル薄膜トランジスタともに同じバックゲート電圧が印加されるように設計してもよい。
【００９２】
これらの薄膜トランジスタにバックゲート電圧を印加することによって、ＮＡＮＤ回路が作動するしきい値電圧を変化させることができる。
【００９３】
図６に示すのはしきい値制御回路の例である。この例では制御電圧は時間的に変化しないので、電圧源１２０１をもちいて必要な電圧を与えるか（図６（ａ））、可変抵抗１２０２を用いて電圧を与えても良い（図６（ｂ））。この例において、しきい値を制御する場合には、駆動回路の電流値もしくは個別薄膜トランジスタの電流値をモニターしながら、電圧の設定をおこない最適化をはかる。
【００９４】
図７は、アクティブマトリクス型液晶表示装置の信号線駆動回路および走査線駆動回路の両方に対応したしきい値制御回路を組み込んだものである。この例では信号線駆動回路１３０１を構成する第一の複数の薄膜トランジスタ、走査線駆動回路１３０２を構成する第二の複数の薄膜トランジスタに図３の構成が用いられる。また、信号線駆動回路１３０１を構成する第一の複数の薄膜トランジスタと走査線駆動回路１３０２を構成する第二の複数の薄膜トランジスタとを独立に制御している。図７においては、信号線駆動回路１３０１を構成する第一の複数の薄膜トランジスタ、走査線駆動回路１３０２を構成する第二の薄膜トランジスタのしきい値制御端子（図３におけるバックゲート電極７０１）を引き出し、引き出したバックゲート電極７０１の端子に電圧を印加することによって、薄膜トランジスタのしきい値を制御している。前述したように、薄膜トランジスタのノーマリオン対策として、信号線駆動回路１３０１、走査線駆動回路１３０２の消費電力を低減させたい場合には、Ｎチャネル薄膜トランジスタのしきい値制御端子にはＧＮＤ電位より低い電圧を印加し、Ｐチャネル薄膜トランジスタのしきい値制御端子には電源電位より高い電圧を印加することで、しきい値を制御することができる。。
【００９５】
また、信号線駆動回路１３０１、走査線駆動回路１３０２の動作周波数を高くしたい場合には、Ｎチャネル薄膜トランジスタのしきい値制御端子にはＧＮＤ電位より高い電圧を印加し、Ｐチャネル薄膜トランジスタのしきい値制御端子には電源電位より低い電圧を印加することで、しきい値を制御している。
【００９６】
ここでは、信号線駆動回路１３０１を構成する第一の複数の薄膜トランジスタと走査線駆動回路１３０２を構成する第二の複数の薄膜トランジスタのしきい値制御電圧は独立して制御しているが、配置エリア面積の広さによっては、共通化して組み込んでもよい。一般に、信号線駆動回路１３０１と走査線駆動回路１３０２では、信号線駆動回路１３０１の動作周波数がＭＨｚオーダーであるのに対して、走査線駆動回路１３０２の動作周波数はＫＨｚオーダーである。よって、信号線駆動回路１３０１は動作周波数を高める必要があるが、走査線駆動回路１３０２はその必要がない。したがって、しきい値制御を行う場合、信号線駆動回路１３０１においては動作周波数が重要となり、走査線駆動回路１３０２においては消費電力が重要となる。１３０３は走査線駆動回路のしきい値制御回路で、１３０４は信号線駆動回路のしきい値制御回路で、１３０５はアクティブマトリクス回路である。なお、この構成をパネルユニットとしてさらに発展させた表示モジュールを下記の実施例８に記載しておいた。
【００９７】
図８は、しきい値制御回路を外部の可変抵抗や、可変電圧源ではなく、駆動回路と同一基板上に薄膜トランジスタを用いて構成したものである。この場合、回路は制御の基準となるモニター薄膜トランジスタ１４０１、モニター薄膜トランジスタ１４０１の電流を電圧に変換する負荷１４０２、負荷１４０２に発生する電圧を増幅し、駆動回路およびモニター薄膜トランジスタ１４０１のしきい値制御端子に電圧印加する増幅器１４０４から構成されている。
【００９８】
以下、その動作について説明する。この薄膜トランジスタ１４０１がノーマリオンになっていると、モニター薄膜トランジスタ１４０１にはドレイン電流が流れ、負荷１４０２に電圧が発生する。この電圧は増幅器１４０４の差動入力の非反転入力端子に入力され、負荷１４０２の電圧と基準電圧１４０３の差分の電圧が増幅され出力される。増幅された差分電圧出力は非反転入力の対応のため、下がる方向に出力される。増幅器１４０４の出力はモニター薄膜トランジスタ１４０１と駆動回路の電圧制御端子に接続され、且つ、電圧を下げるため、しきい値制御端子は電圧が下がり、薄膜トランジスタのしきい値を大きくし、薄膜トランジスタのドレイン電流を抑える方向に動作をさせる。このように、モニター薄膜トランジスタ１４０１と増幅器１４０４を組み合わせ負帰還をかけることによってしきい値の自動制御が可能である。
【００９９】
以上、ノーマリオンを想定し、帰還回路を構成したが、モニター薄膜トランジスタ１４０１のゲート電圧をソース電位でない電位に固定し、基準電圧を適切に設定すれば、しきい値を自由に設定することも可能である。
【０１００】
図９は、図８に示したしきい値制御回路を薄膜トランジスタをもちいて、具現化したものである。増幅器はＮ型薄膜トランジスタで差動回路を構成し、Ｐ型薄膜トランジスタで能動負荷を構成した演算増幅器である。１５０１はモニタＴＦＴ、１５０２は負荷、１５０３は基準電源、１５０４は増幅器をそれぞれ示している。
【０１０１】
ここで、以下の実施例をもって本発明の半導体装置についてより具体的に説明する。ただし、以下の実施例は、本発明のある実施形態に過ぎず、本発明の半導体装置および半導体表示装置が以下の実施例に限定されるわけではない。
【実施例１】
【０１０２】
本実施例では、本発明の半導体装置の構造を有する半導体表示装置の例として、アクティブマトリクス型液晶表示装置について説明する。
【０１０３】
本実施例では、絶縁表面を有する基板上に、本発明の構造を有する複数のＴＦＴを形成し、画素マトリクス回路、駆動回路、およびロジック回路等をモノリシックに構成する例を図１１〜図１５に示す。なお、本実施例では、画素マトリクス回路の１つの画素と、他の回路（駆動回路、ロジック回路等）の基本回路であるＣＭＯＳ回路とが同時に形成される様子を示す。また、本実施例では、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲート電極を備えている場合について、その作製工程を説明するが、ダブルゲート型やトリプルゲート型のような複数のゲート電極を備えたＴＦＴによるＣＭＯＳ回路をも同様に作製することができる。
【０１０４】
図１１（Ａ）を参照する。まず、絶縁表面を有する基板として石英基板３０１を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。石英基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板またはシリコン基板を用いても良い。次に、下地膜３０２を形成する。本実施例では、ＳｉＯ2が用いられた。
【０１０５】
図１１（Ｂ）を参照する。次に、バックゲート電極３０３〜３０５を形成する。本実施例では、バックゲート電極３０３〜３０５には、Ｔａが用いられた。なお、Ｔａ以外にも、ＴａとＴａＮとの積層膜やＴｉなど高融点の金属または複数の金属の積層膜を用いても良い。次に、第１ゲート絶縁膜３０６を形成する。本実施例では、第１ゲート絶縁膜として７０ｎｍのＳｉＯ2を用いた。
【０１０６】
図１１（Ｃ）を参照する。次に、非晶質珪素膜３０７を形成する。、非晶質珪素膜３０７は、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７５ｎｍ（好ましくは１５〜４５ｎｍ）となる様に調節する。
【０１０７】
なお、非晶質珪素膜３０７の成膜に際して膜中の不純物濃度の管理を徹底的に行うことが重要である。本実施例の場合、非晶質珪素膜３０７中では、後の結晶化を阻害する不純物であるＣ（炭素）およびＮ（窒素）の濃度はいずれも５×１０18ａｔｏｍｓ／ｃｍ3未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3未満（代表的には１×１０18ａｔｏｍｓ／ｃｍ3以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3以下）となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定結果における最小値で定義される。
【０１０８】
上記構成を得るため、本実施例で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００〜４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ3（フッ化塩素）ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
【０１０９】
なお、本出願人の知見によれば炉内温度３００℃とし、ＣｌＦ3ガスの流量を３００ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素を主成分する）を４時間で完全に除去することができる。
【０１１０】
また、非晶質珪素膜３０７中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜３０７の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化することでプラズマＣＶＤ法を用いることも可能である。
【０１１１】
次に、非晶質珪素膜３０７の結晶化工程を行う。結晶化の手段としては特開平７−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本実施例では、同広報の実施例２に記載した技術内容（特開平８−７８３２９号公報に詳しい）を利用するのが好ましい。
【０１１２】
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜３０８を１００ｎｍに形成する。マスク絶縁膜３０８は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。
【０１１３】
図１１（Ｄ）を参照する。そして、非晶質珪素膜３０７の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液（Ｎｉ酢酸塩エタノール溶液）をスピンコート法により塗布する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる。
【０１１４】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【０１１５】
図１２（Ａ）を参照する。次に、触媒元素の添加工程が終了したら、４５０℃で１時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において５００〜９６０℃（代表的には５５０〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪素膜３０７の結晶化を行う。本実施例では窒素雰囲気で５７０℃で１４時間の加熱処理を行う。
【０１１６】
この時、非晶質珪素膜３０７の結晶化は、ニッケルを添加した領域３１０および３１１で発生した核から優先的に進行し、基板３０１の基板面に対してほぼ平行に成長した多結晶珪素膜からなる結晶領域３１２〜３１４が形成される。この結晶領域３１２〜３１４を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある。
【０１１７】
なお、上述の特開平７−１３０６５２号公報の実施形態に記載された技術を用いた場合も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内において不均一に起こるので結晶粒界の制御性の面で難がある。
【０１１８】
なお、マスク絶縁膜３０８を用いずに、Ｎｉ酢酸溶液を非晶質珪素膜の前面に塗布し、結晶化させることもできる。
【０１１９】
図１２（Ｂ）を参照する。次に、触媒元素のゲッタリングプロセスを行う。まず、リンイオンのドーピングを選択的に行う。マスク絶縁膜３０８が形成された状態で、リンのドーピングを行う。すると、多結晶珪素膜の上記マスク絶縁膜３０８で覆われていない部分３１５および３１６のみに、リンがドーピングされる（これらの領域をリン添加領域３１５および３１６）。このとき、ドーピングの加速電圧と、酸化膜で成るマスクの厚さを最適化し、リンがマスク絶縁膜３０８を実質的に突き抜けないようにする。このマスク絶縁膜３０８は、必ずしも酸化膜でなくてよいが、酸化膜は活性層に直接触れても汚染の原因にならないので都合がよい。
【０１２０】
リンのドーズ量は、１×１０14から１×１０15ions／ｃｍ2程度とすると良い。本実施例では、５×１０14ions／ｃｍ2のドーズをイオンドーピング装置を用いて行った。
【０１２１】
なお、イオンドープの際の加速電圧は１０ｋＶとした。１０ｋＶの加速電圧であれば、リンは１０００Åの酸化膜マスクをほとんど通過することができない。
【０１２２】
次に、図１２（Ｃ）を参照する。その後、６００℃の窒素雰囲気にて１〜１２時間（本実施例では１２時間）熱アニールし、ニッケル元素のゲッタリングを行った。こうすることによって、図１２（Ｃ）のにおいて矢印で示されるように、ニッケルがリンに吸い寄せられることになる。６００度の温度のもとでは、リン原子は膜中をほとんど動かないが、ニッケル原子は数１００μｍ程度またはそれ以上の距離を移動することができる。このことからリンがニッケルのゲッタリングに最も適した元素の１つであることが理解できる。
【０１２３】
次に、多結晶珪素膜をパターニングする。このとき、リンの添加領域３１５および３１６、すなわちニッケルがゲッタリングされた領域が残らないようにする。このようにして、ニッケル元素をほとんど含まない多結晶珪素膜の活性層３１７〜３１９が得られた。得られた多結晶珪素膜の活性層３１７〜３１９が後にＴＦＴの活性層となる。（図１２（Ｄ））
【０１２４】
活性層３１７〜３１９を形成したら、その上に珪素を含む絶縁膜でなる第２ゲート絶縁膜を成膜する。そして、酸化性雰囲気において、８００〜１１００℃（好ましくは９５０〜１０５０℃）で加熱処理を行い、活性層と第１ゲート絶縁膜および活性層と第１ゲート絶縁膜の界面に熱酸化膜（図示せず）を形成する。
【０１２５】
なお、触媒元素ゲッタリングするための加熱処理（触媒元素のゲッタリングプロセス）を、この段階で行っても良い。その場合、加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用する。なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含むガスとして、代表的にはＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃｌ2、ＣｌＦ3、ＢＣｌ、Ｆ2、Ｂｒ2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。この工程においては、例えばＨＣｌを用いた場合、活性層中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。また、ハロゲン元素を用いて触媒元素のゲッタリングプロセスを行う場合、触媒元素のゲッタリングプロセスを、マスク絶縁膜３０８を除去した後、活性層をパターンニングする前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わせて行なってもよい。
【０１２６】
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲート電極の原型を形成する。本実施例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる。
【０１２７】
次に、特開平７−１３５３１８号公報記載の技術により多孔性の陽極酸化膜３２１〜３２３、無孔性の陽極酸化膜３２４〜３２６、およびゲート電極３２７〜３２９を形成する（図１３（Ａ））。
【０１２８】
こうして図１３（Ａ）の状態が得られたら、次にゲート電極３２７〜３２９および多孔性の陽極酸化膜３２１〜３２３をマスクとして第２ゲート絶縁膜３２０をエッチングする。そして、多孔性の陽極酸化膜３２１〜３２３を除去して図１３（Ｂ）の状態を得る。なお、図１３（Ｂ）において３３０〜３３２で示されるのは加工後の第２ゲート絶縁膜である。
【０１２９】
図１３（Ｃ）を参照する。次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮチャネル型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウム）を用いれば良い。
【０１３０】
本実施例では、Ｎチャネル型およびＰチャネル型のＴＦＴを形成するための不純物添加をそれぞれ２回の工程に分けて行う。
【０１３１】
最初に、Ｎチャネル型のＴＦＴを形成するための不純物添加を行う。まず、１回目の不純物添加（本実施例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、ｎ-領域を形成する。このｎ-領域は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3〜１×１０19ａｔｏｍｓ／ｃｍ3となるように調節する。
【０１３２】
さらに、２回目の不純物添加を低加速電圧１０ｋeＶ程度で行い、ｎ+領域を形成する。この時は、加速電圧が低いので、ゲート絶縁膜がマスクとして機能する。また、このｎ+領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する。
【０１３３】
以上の工程を経て、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域およびドレイン領域３３３および３３４、低濃度不純物領域３３５、チャネル形成領域３３６が形成される。また、画素ＴＦＴを構成するＮチャネル型ＴＦＴのソース領域およびドレイン領域３３７および３３８、低濃度不純物領域３３９、チャネル形成領域３４０が確定する（図１３（Ｃ））。
【０１３４】
なお、図１３（Ｃ）に示す状態ではＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチャネル型ＴＦＴの活性層と同じ構成となっている。
【０１３５】
次に、図１３（Ｄ）に示すように、Ｎチャネル型ＴＦＴを覆ってレジストマスク３４１を設け、Ｐ型を付与する不純物イオン（本実施例ではボロンを用いる）の添加を行う。
【０１３６】
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎチャネル型をＰチャネル型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（ボロン）イオンを添加する。
【０１３７】
こうしてＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域およびドレイン領域３４２および３４３、低濃度不純物領域３４４、チャネル形成領域３４５が形成される（図１３（Ｄ））。
【０１３８】
次に、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
【０１３９】
図１４（Ａ）を参照する。次に、第１層間絶縁膜３４６として酸化珪素膜と窒化珪素膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極およびドレイン電極３４７〜３５１を形成して図１４（Ａ）に示す状態を得る。なお、層間絶縁膜３４６として有機性樹脂膜を用いることもできる。
【０１４０】
図１４（Ａ）に示す状態が得られたら、有機性樹脂膜からなる第２層間絶縁膜３５２を０．５〜３μｍの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上述した以外の有機性樹脂膜を用いることもできる。
【０１４１】
また、第２の層間絶縁膜３５２に遮光性を有する膜でなるブラックマトリクス形成しても良い。ブラックマトリクスとしては、チタン膜、黒色顔料を含む樹脂膜等をいることもできる。
【０１４２】
次に、そして第２層間絶縁膜３５２にコンタクトホールを形成し、画素電極３５３を１２０ｎｍの厚さに形成する。なお、本実施例は透過型のアクティブマトリクス液晶表示装置の例であるため画素電極３５３を構成する導電膜としてＩＴＯ等の透明導電膜を用いる。
【０１４３】
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を作製することができる。
【０１４４】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１４５】
図１４（Ｂ）の状態のアクティブマトリクス基板に配向膜３５４を形成する。
本実施例では、配向膜３５４には、ポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板３５５、透明導電膜３５６、配向膜３５７とで構成される。
【０１４６】
なお、本実施例では、配向膜には、ポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施した。なお、本実施例では、比較的小さなプレチルト角を持つようなポリイミドを用いた。
【０１４７】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶３５８を注入し、封止剤（図示せず）によって完全に封止する。本実施例では、液晶３５８としてネマチック液晶を用いた。
【０１４８】
よって、図１４（Ｃ）に示すような透過型のアクティブマトリクス型液晶表示装置が完成する。
【０１４９】
〔活性層の結晶構造に関する知見〕上記作製工程に従って形成した活性層は、微視的に見れば複数の棒状または偏平棒状結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認することができる。
【０１５０】
ここで、棒状または偏平棒状結晶同士の結晶粒界を800万倍に拡大したＨＲ−ＴＥＭ写真を図３８（Ａ）に示す。なお、本明細書中において結晶粒界とは、棒状または偏平棒状結晶が接した境界に形成される粒界を指すものと定義する。従って、例えば横成長領域がぶつかりあって形成される様なマクロな意味あいでの粒界とは区別して考える。
【０１５１】
ところで前述のＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）とは、試料に対して垂直に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子・分子配列を評価する手法である。
【０１５２】
ＨＲ−ＴＥＭでは結晶格子の配列状態を格子縞として観察することが可能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を推測することができる。なお、格子縞は白と黒の縞模様となって現れるが、コントラストの相違であって原子の位置を示すものではない。
【０１５３】
図３８（Ａ）は本願発明で得られる結晶性珪素膜（横成長領域）の代表的なＴＥＭ写真であり、異なる二つの結晶粒が接して結晶粒界を形成している。この時、二つの結晶粒は結晶軸に多少のずれが含まれているものの互いに概略｛１１０｝配向であった。
【０１５４】
なお、後述するが複数の結晶粒を調べた結果、殆ど全てが概略｛１１０｝配向であることをＸ線回折や電子線回折によって確認している。また、多数観察した中には（０１１）面や（２００）面などもあるはずだが、それら等価な面はまとめて｛１１０｝面と表すことにする。
【０１５５】
ところで、図３８（Ａ）に図示した様に、面内には｛１１１｝面に対応する格子縞が観察されている。なお、｛１１１｝面に対応する格子縞とは、その格子縞に沿って結晶粒を切断した場合に断面に｛１１１｝面が現れる様な格子縞を指している。格子縞がどの様な面に対応するかは、簡易的に格子縞と格子縞の間隔から確認できる。
【０１５６】
なお、図３８（Ａ）において格子縞の見え方に差が見られるのは、結晶粒の微妙な傾きの違いによるものである。即ち、片方の結晶粒の結晶面に垂直に電子線が照射される様に設定すると、他方の結晶粒は僅かに斜めから電子線が照射される状態になるため、格子縞の見え方が変わるのである。
【０１５７】
ここで｛１１１｝面に対応する格子縞に注目する。図３８（Ａ）において白く見える結晶粒（上側）の｛１１１｝面に対応する格子縞は、黒く見える結晶粒（下側）の｛１１１｝面に対応する格子縞と約70°の角度で交わっている。
【０１５８】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。換言すれば、結晶粒界において結晶格子に連続性があるとも言える。
【０１５９】
なお、参考までに従来の高温ポリシリコン膜のＨＲーＴＥＭ写真を図３８（Ｂ）に示す。図３８（Ｂ）の場合、後述するが結晶面に規則性がなく、｛１１０｝面が主体となる配向ではなかった。ただし、ここでは図３８（Ａ）と比較するために｛１１１｝面に対応する格子縞が現れる様な結晶粒を観察した。
【０１６０】
図３８（Ｂ）を詳細に観察して見ると、図中において矢印で示す様に、結晶粒界では格子縞が途切れた部分が多数確認できる。この様な部分では未結合手（結晶欠陥と呼べる）が存在することになる、トラップ準位としてキャリアの移動を阻害する可能性が高い。
【０１６１】
ただし、確かに本実施例の作製方法による結晶性珪素膜にも図３８（Ｂ）に示した様な未結合手は存在する。これは本実施例の作製方法による結晶性珪素膜が多結晶である以上しかたのないことである。しかしながら、本実施例の作製方法による結晶性珪素膜を広範囲に渡って詳細にＴＥＭ観察した結果、その様な未結合手は殆ど存在しないことが判明している。
【０１６２】
本出願人が調べた限りでは、全体の９０％以上（典型的には９５％以上）の結晶粒界に結晶格子の連続性が見られ、図３８（Ｂ）に示した様な未結合手は殆ど見つけることができなかった。この事からも本実施例の作製方法による結晶性珪素膜は従来の高温ポリシコンとは明らかに異なる半導体膜であると言えよう。
【０１６３】
次に、本実施例の作製方法による結晶性珪素膜を電子線回折によって調べた結果を図３９に示す。ここでは、図３９（Ａ）に本実施例の作製方法による結晶性珪素膜の代表的な電子線回折パターンを示し、図３９（Ｂ）に参考として従来の高温ポリシリコン膜の代表的な電子線回折パターンを示す。
【０１６４】
なお、図３９（Ａ）および（Ｂ）は電子線の照射スポットの径を約１．５μｍとして測定を行っているため、格子縞レベルに比べて十分マクロな領域の情報を拾っていると考えてよい。
【０１６５】
図３９（Ａ）の場合、〈１１０〉入射に対応する回折斑点が比較的きれいに現れており、結晶軸が〈１１０〉軸である（結晶面が｛１１０｝面である）ことが確認できる。
【０１６６】
なお、各斑点は同心円状の広がりを僅かにもっているが、これは結晶軸まわりにある程度の回転角度の分布をもつためと予想される。その広がりの程度はパターンから見積もっても５°以内である。
【０１６７】
一方、図３９（Ｂ）に示す電子線回折パターンの場合、回折斑点には明瞭な規則性が見られず、ほぼランダムに配向していることが確認できる。即ち、｛１１０｝面以外の面方位の結晶が不規則に混在すると予想される。
【０１６８】
これらの結果が示す様に、本実施例の作製方法による結晶性珪素膜は殆ど全ての結晶粒が概略｛１１０｝面に配向している。全体として７０％以上（好ましくは９０％以上）の結晶粒が｛１１０｝面に配向していない限り、図３９（Ａ）の様な電子線回折パターンを得ることはできない。
【０１６９】
なお、本発明者らは特開平7-321339号公報に記載した手法に従ってＸ線回折を行い、本実施例による結晶性珪素膜について配向比率を算出した。同公報では下記数１に示す様な算出方法で配向比率を定義している。
【０１７０】
【数１】
【０１７１】
Ｘ線回折の結果によると、｛２２０｝に相当するピーク（勿論、｛１１０｝面と等価である）が最も強く現れ、明らかに｛１１０｝面が主たる配向であり、配向比率は０．７以上（典型的には０．９以上）であることが判明した。
【０１７２】
以上に示してきた通り、本願発明の結晶性珪素膜と従来のポリシリコン膜とは全く異なる結晶構造（結晶構成）を有していることが判る。この点からも本実施例の作製方法による結晶性珪素膜は全く新しい半導体膜であると言える。
【０１７３】
本出願人は以上の様な結晶構造および特徴を有する本発明の結晶性珪素膜を連続粒界結晶シリコン（Continuous Grain Silicon：ＣＧＳ）と呼んでいる。
【０１７４】
なお、本実施例の様に半導体薄膜を形成するにあたって結晶化温度以上の温度でのアニール工程を行うことは、結晶粒内の欠陥低減に非常に有効である。その事について説明する。
【０１７５】
図４０（Ａ）は本実施例に従って作製された結晶性珪素膜を１００万倍に拡大したＴＥＭ写真である。結晶粒内には殆ど積層欠陥や転位などに起因する欠陥が見られず、非常に結晶性が高いことが判る。この傾向は膜面全体について言えることであり、欠陥数をゼロにすることは現状では困難であるが、実質的にゼロと見なせる程度にまで低減することは可能である。
【０１７６】
即ち、図４０（Ａ）に示す結晶性珪素膜は結晶粒内の欠陥が殆ど無視しうる程度にまで低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になり得ないため、単結晶または実質的に単結晶と見なせる。
【０１７７】
一方、図４０（Ｂ）はゲッタリング工程までを終了した時点での結晶性珪素膜を１００万倍に拡大したＴＥＭ写真である。結晶粒内（黒い部分と白い部分はコントラストの差に起因して現れる）には矢印で示される様な欠陥が多数確認できる。この様な欠陥は主としてシリコン結晶格子面の原子の積み重ね順序が食い違っている積層欠陥であるが、転位などの場合もある。
【０１７８】
この様に、図４０（Ａ）と（Ｂ）の写真に示した結晶性珪素膜は結晶粒界はほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。本実施例の作製方法による結晶性珪素膜が図４０（Ｂ）に示した結晶性珪素膜よりも遙に高い電気特性を示す理由はこの欠陥数の差によるところが大きい。
【０１７９】
この現象は、結晶性珪素膜が熱酸化される際に発生する余剰シリコン原子が欠陥へと移動し、Si-Si結合の生成に大きく寄与していると考えられる。この概念は高温ポリシリコン膜の結晶粒内に欠陥が少ない理由として知られている。
【０１８０】
また、本出願人は結晶化温度を超える温度（代表的には700〜1100℃）で加熱処理を行うことで結晶性珪素膜とその下地との間が固着し、密着性が高まることで欠陥が消滅するというモデルも考えている。
【０１８１】
結晶性珪素膜と下地膜となる酸化珪素膜とでは、熱膨張係数に１０倍近くの差がある。従って、非晶質珪素膜から結晶性珪素膜に変成した段階では、結晶性珪素膜が冷却される時に非常に大きな応力が結晶性珪素膜にかかる。
【０１８２】
本実施例の作製方法による結晶性珪素膜（図４０（Ａ））は、結晶化工程に要した温度以上での熱処理を行う前の結晶性珪素膜（図４０（Ｂ））に較べて格段に結晶粒内の欠陥数が少ないという特徴を有している。
【０１８３】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance：ＥＳＲ）によってスピン密度の差となって現れる。現状では実施例１の作製工程に従って作製された結晶性珪素膜のスピン密度は少なくとも5×1017spins/cm3以下（好ましくは3×1017spins/cm3以下）であることが判明している。ただし、この測定値はは現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１８４】
〔ＴＦＴの電気特性に関する知見〕本実施例の作製方法によるＴＦＴは単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する電気特性を示す。本発明者らが試作したＴＦＴからは次に示す様なデータが得られている。
【０１８５】
（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで100〜250cm2/Vs（代表的には120〜200cm2/Vs）、Ｐチャネル型ＴＦＴで80〜200cm2/Vs（代表的には100〜150cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5Ｖと小さい。
【０１８６】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１８７】
〔回路特性に関する知見〕次に、本実施例の作製方法による半導体薄膜を利用して作製したＴＦＴを用いて作製したリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲート絶縁膜の膜厚：30nm及び50nm
ＴＦＴのゲート長：0.6μｍ
【０１８８】
このリングオシレータによって発振周波数を調べた結果、最大値で1.04ＧＨｚの発振周波数を得るとができた。また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して動作周波数を確認した。その結果、ゲート絶縁膜の膜厚30nm、ゲート長0.6μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路において動作周波数100ＭＨｚの出力パルスが得られた。
【０１８９】
以上の様なリングオシレータおよびシフトレジスタの驚異的なデータは、本発明のＴＦＴが単結晶シリコンを利用したＩＧＦＥＴに匹敵する、若しくは凌駕する性能を有していることを示している。
【０１９０】
〔ＴＦＴ特性とＣＧＳの関係に関する知見〕上述の様な優れたＴＦＴ特性及び回路特性は、ＴＦＴの活性層として、結晶粒界において結晶格子に連続性を有する半導体薄膜を利用している点によるところが大きい。その理由について以下に考察する。
【０１９１】
結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary」である。
【０１９２】
上記論文によれば、平面状粒界には｛１１１｝双晶粒界、｛１１１｝積層欠、｛２２１｝双晶粒界、｛２２１｝twist粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１９３】
特に｛１１１｝双晶粒界はΣ３の対応粒界、｛２２１｝双晶粒界はΣ９の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１９４】
本出願人が本実施例の作製方法による半導体薄膜を詳細にＴＥＭで観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛１１１｝双晶粒界であることが判明した。
【０１９５】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１９６】
従って、図３８（Ａ）のＴＥＭ写真に示された結晶粒界では、隣接する結晶粒の各格子縞が約70°の角度で連続しており、この結晶粒界は｛１１１｝双晶粒界であると容易に推察することができる。
【０１９７】
なお、θ＝38.9°の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０１９８】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本願発明の半導体薄膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうるのである。この特徴は、面方位が不規則な他のポリシリコン膜ではあり得ることではない。
【０１９９】
ここで、本実施例の作製方法による半導体薄膜を１万５千倍に拡大したＴＥＭ写真（暗視野像）を図４１（Ａ）に示す。白く見える領域と黒く見える領域とが存在するが、同色に見える部分は配向性が同一であることを示している。
【０２００】
図４１（Ａ）で特筆すべきはこれだけ広範囲の暗視野像において、白く見える領域がかなりの割合で連続的にまとまっている点である。これは配向性の同じ結晶粒がある程度の方向性をもって存在し、隣接する結晶粒同士で殆ど同一の配向性を有していることを意味している。
【０２０１】
他方、従来の高温ポリシリコン膜を１万５千倍に拡大したＴＥＭ写真（暗視野像）を図４１（Ｂ）に示す。従来の高温ポリシリコン膜では同一面方位の部分はばらばらに点在するのみであり、図４１（Ａ）に示す様な方向性のあるまとまりは確認できない。これは隣接する結晶粒同士の配向性が全く不規則であるためと考えられる。
【０２０２】
また、図４１と同一の場所を明視野で観察した場合のＴＥＭ写真を図４２に示す。また、図４２中においてPoint １を３０万倍に拡大した写真を図４３（Ａ）に、２００万倍に拡大した写真を図４３（Ｂ）に示す。なお、図４３（Ａ）内において四角で囲まれた領域が図４３（Ｂ）に相当する。また、Point １における電子線回折パターン（スポット径1.7μｍφ）を図４３（Ｃ）に示す。
【０２０３】
さらに、Point １と全く同条件でPoint ２とPoint ３を観察した。Point ２の観察結果を図４４（Ａ）、図４４（Ｂ）、図４４（Ｃ）に、Point ３の観察結果を図４５（Ａ）、図４５（Ｂ）、図４５（Ｃ）に示す。
【０２０４】
これらの観察結果から、任意の結晶粒界において結晶格子に連続性が保たれており、平面状粒界が形成されていることが判る。なお、本出願人はここに示した測定点以外にも多数の領域に渡って観察と測定を繰り返し、ＴＦＴを作製するのに十分な広い領域において、結晶粒界における結晶格子の連続性が確保されていることを確認している。
【実施例２】
【０２０５】
図１５を参照する。図１５には、本発明の半導体装置の例として、インバータ回路が示されている。図１５（Ａ）には、２つのＰｃｈＴＦＴ（符号：ＰｃｈＴＦＴ１およびＰｃｈＴＦＴ２）および１つのＮｃｈＴＦＴ（符号：ＮｃｈＴＦＴ）によって構成されたインバータ回路が示されており、図１５（Ｂ）には、２つのＰｃｈＴＦＴ（符号：ＰｃｈＴＦＴ１およびＰｃｈＴＦＴ２）および２つのＮｃｈＴＦＴ（符号：ＮｃｈＴＦＴ１およびＮｃｈＴＦＴ２）によって構成されたインバータ回路が示されている。
【０２０６】
図１５（Ａ）においては、ＰｃｈＴＦＴ１にはバックゲート電圧ＶBGP1が印加されている。また、ＰｃｈＴＦＴ２にはバックゲート電圧ＶBGP2が印加されている。また、ＮｃｈＴＦＴにはバックゲート電圧ＶBGNが印加されている。
【０２０７】
図１５（Ａ）に示される本実施例のインバータ回路においては、ＰｃｈＴＦＴ１のしきい値電圧ＶthP1が、ＰｃｈＴＦＴ２のしきい値電圧ＶthP2と、
ＶthP1＞ＶthP2
の関係が成り立つようにバックゲート電圧を制御する。こうすることによって、インバータ回路の消費電力を小さくすることができる。
【０２０８】
また、図１５（Ｂ）に示される本実施例のインバータ回路においては、ＰｃｈＴＦＴ１にはバックゲート電圧ＶBGP1が印加されている。また、ＰｃｈＴＦＴ２にはバックゲート電圧ＶBGP2が印加されている。また、ＮｃｈＴＦＴ１にはバックゲート電圧ＶBGN1が印加されている。また、ＮｃｈＴＦＴ２にはバックゲート電圧ＶBGN2が印加されている。
【０２０９】
図１５（Ｂ）に示される本実施例のインバータ回路においては、ＰｃｈＴＦＴ１、ＰｃｈＴＦＴ２、ＮｃｈＴＦＴ１およびＮｃｈＴＦＴ２のそれぞれのしきい値電圧ＶthP1、ＶthP2、ＶthN1、ＶthN2が、次のような関係にあるようにバックゲート電圧を制御する。
｜ＶthP1＞ＶthP2｜
｜ＶthN1＜ＶthN2｜
こうすることによって、インバータ回路の消費電力を小さくすることができる。
【０２１０】
なお、本実施例のインバータ回路を構成するＴＦＴの構成は、実施例１または後述の実施例３もしくは実施例４を参照できる。
【実施例３】
【０２１１】
図１６を参照する。図１６には、本実施例の半導体装置が示されている。図１６において、８０１は基盤であり、ガラス基板や石英基盤のような絶縁基板が用いられる。８０２は下地膜である。８０３および８０４はバックゲート電極である。８０５は第１ゲート絶縁膜である。８０６および８０７は半導体活性層であり、ソース領域、ドレイン領域、低濃度不純物領域、およびチャネル形成領域から成る。８０８および８０９は第２ゲート絶縁膜である。８１０〜８１２はソース電極およびドレイン電極である。８１３および８１４はゲート電極である。８１５は層間絶縁膜である。
【０２１２】
バックゲート電極８０３および８０４には、任意の電圧が印加できるように設計されている。
【０２１３】
なお、本実施例の半導体装置においては、バックゲート電極８１３および８１４の形状が発明の実施の形態で説明した半導体装置とは異なり、バックゲート電極８１３および８１４が活性層のチャネル形成領域の下部のみに形成されている。他の構造は、発明の実施の形態で説明した半導体装置と異なる点はない。
【０２１４】
本実施例の半導体装置は、実施例１に記載された作製方法によって作製され得る。
【実施例４】
【０２１５】
図１７を参照する。図１７には、本実施例の半導体表示装置として、アクティブマトリクス型液晶表示装置が示されている。本実施例の半導体表示装置は、実施例１の半導体表示装置と異なる構造を有している。つまり、画素ＴＦＴのバックゲート電極を画素ＴＦＴの活性層よりも大きくし、かつフローティング構造とすることによって、裏面からの光が画素ＴＦＴに入射するのを防ぐ用にしている。
【０２１６】
また、本実施例の半導体表示装置においては、バックゲート電極および形状が発明の実施の形態で説明した半導体装置とは異なり、バックゲート電極および活性層のチャネル形成領域の下部のみに形成されている。
【０２１７】
他の構造は、実施例１の半導体表示装置と異なる点はない。
【実施例５】
【０２１８】
本実施例では、上記実施例１〜４で説明した半導体装置または半導体表示装置において、ＴＦＴのしきい値電圧を制御して回路を正確に動作させるだけでなく、動作していない回路を構成するＴＦＴのしきい値電圧も制御し、ゲート電極に電圧が印加されていない時のドレイン電流をできる限り小さくするようにした場合について説明する。
【０２１９】
図２８を参照する。図２８には、Ｎチャネル型ＴＦＴのＩｄ−Ｖｇ曲線が示されている。６０１で示されるのが、バックゲート電極に電圧を印加しない状態でのＮチャネルＴＦＴの特性を示しており、６０２で示されるのが、バックゲート電極に負の電圧を印加した状態でのＮチャネルＴＦＴの特性を示している。バックゲート電極に電圧を印加しない状態では、ゲート電極に電圧が印加されていない状態における、ドレイン電流の総和が大きくなってしまう。そこで、バックゲート電極に負の電圧を印加すると、しきい値電圧が右（正）方向にシフトし、ゲート電極に電圧が印加されない状態では、流れるドレイン電流の総和は、バックゲート電極に電圧を印加しない状態のそれに比較して、小さくなる。よって、動作していない回路を構成するＴＦＴにもバックゲート電圧を印加し、しきい値電圧を変化させてやることで消費電力の低減をはかることができる。なお、Ｐチャネル型ＴＦＴの場合も同様にしてしきい値電圧を変化させ、ドレイン電流の総和を小さくしてやることができる。
【０２２０】
図２９には、複数の回路を有する半導体装置の場合が示されている。このような場合、制御回路が、回路１〜回路４を構成するＴＦＴのしきい値電圧を制御するコントロール信号（バックゲート電圧）を送り、回路１〜回路４のうち動作していない回路には、前述したようなドレイン電流の総和が小さくなるようなバックゲート電圧を印加するようにする。
【実施例６】
【０２２１】
本実施例では、本発明をアクティブマトリクス型液晶表示装置に適用した場合について説明する。図１８（Ａ）および（Ｂ）は、絶縁表面となっている基板上に複数の薄膜トランジスタを形成し、アクティブマトリクス型液晶表示装置を構成したときの例である。本実施例では、画素マトリクス回路の１つの画素と、駆動回路（ロジック回路等）の基本回路であるＣＭＯＳ回路とが同時に作製されたときの様子を示す。また、Ｐチャネル薄膜トランジスタとＮチャネル薄膜トランジスタとが、それぞれ１つのゲート電極を備えている場合を示しているが、ダブルゲート型やトリプルゲート型のような複数のゲート電極を備えた薄膜トランジスタによるＣＭＯＳ回路をも同様に作製することができる。図１８（Ａ）を用いて実施例のアクティブマトリクス型液晶表示装置の作製工程を説明する。まずガラス基板１７０１上にバックゲート電極１７０２を成膜、パターニングして形成する。図１８（Ａ）ではパターニングしたバックゲート電極を記してあるが、工程数減少に配慮すれば成膜したままの状態つまりパターニングしないままでバックゲート電極とすることもできる。バックゲート電極１７０２の材質には、メタルとしてアルミニウム（Ａｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などの金属および不純物含有Ｓｉがあげられるが、抵抗の高い材質を駆使するときには、その負荷抵抗を考慮して、なるべくならパターニングによる形成工程を行うことが望ましい。
【０２２２】
図１８（Ｂ）はバックゲート電極１７０２のサイズが異なるだけであり、図１８（Ａ）とまったく同構造のものである。図１８（Ａ）のように、バックゲート電極１７０２のサイズがゲート電極１７０７より大きいと、バックゲート電極１７０２、下地酸化膜
１７０３、活性層ポリシリコン１７０４とで負荷容量が形成され、応答速度が遅くなる。よって高速応答を必要とするときには、図１８（Ｂ）の構造が望ましい。ガラス基板１７０１は、プロセスの最高温度によって、高温プロセスならば石英ガラスを低温プロセスならば石英以外の安価なガラス基板を用いることができる。
【０２２３】
つぎに下地膜としてシリコン酸化膜１７０３を成膜した後、a-Si膜１７０４を成膜する。このとき下地膜１７０３の汚染を低減するために、真空状態を開放せず連続成膜できればより望ましい工程となる。成膜されたa-Si１７０４は、熱処理およびレーザー処理によって結晶化し、ポリシリコンとなる。フォトリソグラフィにてポリシリコンの島状領域を形成する。
【０２２４】
次に、活性層表面の自然酸化膜除去のため、稀フッ酸処理した後、ゲート酸化膜（シリコン酸化膜）１７０６を成膜する。ゲート酸化膜１７０６は、ＬＰＣＶＤ、ＡＰＣＶＤ、プラズマＣＶＤ等どのような手法でもよい。つぎにゲート電極膜を成膜し、陽極酸化・フォトリソグラフィー・エッチングを行い、ゲート電極１７０７を形成する。次にＮ型不純物（リン（Ｐ）、ヒ素（Ａｓ）など）を全面ドーピングし、Ｎ型のソース、ドレイン領域を形成する、ここでゲート電極の直下はゲート電極形成後にドーピングされるため、不純物は入らない。
【０２２５】
Ｐチャネル薄膜トランジスタを作製するため、Ｎチャネル薄膜トランジスタ領域をレジストマスクでブロックし、Ｐチャネル薄膜トランジスタ領域のみに開孔パターニングした後、Ｐ型不純物（ホウ素（Ｂ）など）をドーピングし、チャネルコンタクト領域の極性を反転させる。ここではＮ型不純物ドーピングのあとにＰ型不純物をドーピングしているが、この順番は逆であってもかまわない。ただ、極性を反転させる必要上、後から打ち込む不純物の濃度、つまりＮ型不純物を全面ドーピングしたときはＰ型不純物を、Ｐ型不純物を全面ドーピングしたときはＮ型不純物の打ち込み濃度を数倍ぐらいの濃度としなければならない。こうして不純物打ち込み領域１７０５が形成される。
【０２２６】
打ち込まれた不純物は、熱処理やレーザー処理により活性化される。それと同時に打ち込み工程で受けた活性層１７０４の損傷も修復される。次に第一層間絶縁膜１７０８を成膜し、コンタクトホールを開孔する。このとき同時にボトムゲート接続用のコンタクトホールも開孔する。第一層間絶縁膜１７０８はどのような手法で成膜してもかまわない。また、後に成膜する配線金属膜の段差被覆（ステップカバレージ）に配慮して窒化膜との二層構造をとってもかまわない。さらに、第一層間絶縁膜１７０８として有機性樹脂膜を用いることもできる。
【０２２７】
次に配線用金属膜を成膜し、フォトリソグラフィー・エッチングにて配線電極（ソース−ドレイン電極）１７０９が形成される。最後に水素雰囲気下で水素化処理し、薄膜トランジスタ特性を調整する。この水素化処理は活性層シリコン膜中の未結合手（ダングリングボンド）を水素終端し、薄膜トランジスタ特性を良好にしている。また、それだけでなく配線金属とシリコン膜とのオーミック接触をとるシンタリングも兼ねることができる。なお、水素化は活性化のあとに処理することもできる。これで、しきい値制御ボトムゲート電極を持った薄膜トランジスタが作製できた。これらの工程においては、ＣＭＯＳを考えると、新たに追加すべき工程はなく、従来と同じ工程において、素子の形成が可能である。
【０２２８】
次に有機樹脂膜からなる第二層間絶縁膜１７１０を０．５〜３μｍの厚さで形成する。有機樹脂膜としてはポリイミド、アクリル、ポリイミドアミド等が用いられる。
【０２２９】
第二層間絶縁膜１７１０を遮光性のあるブラックマトリクスで形成してもよい。ブラックマトリクスとしては、チタン膜、黒色顔料を含む樹脂等を用いることもできる。
【０２３０】
そして、第二層間絶縁膜１７１０にコンタクトホールを開孔し、画素電極１７１１を１２０ｎｍ厚で形成する。透過型のアクティブマトリクス液晶表示用装置の場合、一般的に透明導電膜としてＩＴＯ膜が用いられる。
【０２３１】
ここで基板全体を水素雰囲気下で水素処理するが、工程数減少を考慮して、活性化後に行った水素化処理をこの時点で一括して行ってもよい。
【０２３２】
次に、ポリイミド配向膜１７１２を形成し（本実施例では、比較的小さなプレチルド角を持つポリイミドを用いた）、ラビング処理した後、対向基板１７１６を公知のセル組み工程により、シール材やスペーサーなどを介して貼り合わせる。その後、両基板の間に液晶１７１３を注入し、封止材によって完全に封止して図１７の駆動回路搭載アクティブマトリクス液晶表示用装置が完成する。本実施例では、注入液晶にネマチック液晶を用いたが、液晶の種類は問わない。また、表示モードもＴＮモードに限らず、他の表示モードを用いることもできる。１７１４は配向膜で、１７１５は対向電極で、１７１６は対向基板である。
【実施例７】
【０２３３】
図１９はインバータ、ＮＡＮＤ回路で構成された信号線駆動回路（ソースドライバー）である。インバータ、アナログスイッチにはしきい値制御端子が接続されており、これによりバックゲート電圧をかけてしきい値を変化させることができる。図２０も図１９と同様で走査線駆動回路（ゲートドライバー）の一例である。どちらにおいても、インバータ、アナログスイッチ、クロックトインバータにはすべてしきい値制御端子が接続されている。図１９、図２０では記載していないが、アクティブマトリクス回路へ接続されるＮＡＮＤ回路、インバータ、アナログスイッチ、クロックトインバータについてもしきい値制御端子を接続することができる。図１９、図２０で記載されている以外にどのような論理回路（電子回路）であってもしきい値制御端子の接続が可能である。
【実施例８】
【０２３４】
図２１は実施例７で示したドライバーを駆使し、実際の表示モジュールとして構成したものであり、図７をさらに発展させた構成になっている。図２１においてしきい値制御回路は、第一の複数の薄膜トランジスタで構成された信号線駆動回路と第二の複数の薄膜トランジスタで構成された走査線駆動回路とを独立に制御している。また、図２２には回路の具体的な平面図を示しておいた。図２２において、駆動回路を構成する複数の薄膜トランジスタには、それぞれすべて電源ライン（ＶDD）およびグランドライン（ＧＮＤ）が接続されており、またバックゲート電極として形成されたしきい値制御端子には、所望する任意のバックゲート電圧を印加することができるようになっている。
【実施例９】
【０２３５】
図２３（Ａ）および（Ｂ）は、本発明を画素スイッチとして形成された薄膜トランジスタに適用したものである。図２３（Ａ）では、画素スイッチとして形成された薄膜トランジスタに同極性の信号を加えている。Ｎチャネル薄膜トランジスタならば正電圧をＰチャネル薄膜トランジスタならば負電圧をゲート電極およびバックゲート電極の両方に印加することで、ゲート電極側およびバックゲート電極側の両方にチャネルが誘起され、大電流を取り出すことができる。こうすることによって、ＴＦＴサイズの縮小化がはかれる。図２３（Ｂ）のように、同極性の信号をゲート電極、バックゲート電極に対して別々に入力してもよく、任意の電流値を取り出して、それに応じたＴＦＴ設計が可能となる。
【実施例１０】
【０２３６】
図２４（Ａ）および（Ｂ）は、本発明を画素スイッチを動作させるアナログスイッチに形成されている薄膜トランジスタに適用したものである。図２４（Ａ）では、実施例９と同様に薄膜トランジスタに同極性の信号を加えている。図２４（Ｂ）は図２４（Ａ）で加える信号を個別に入力したものであり、原理と効果は実施例８と同じものとなる。
【０２３７】
実施例８および実施例９で提示した原理と効果は、これらの例に限定されるわけではなく、これら以外にどのような部分の薄膜トランジスタにも適用することができる。
【実施例１１】
【０２３８】
本実施例では、本願発明によって作製された液晶表示装置の例を図２５に示す。画素薄膜トランジスタ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０２３９】
図２５において２４００は絶縁表面を有する基板（酸化シリコン膜を設けたプラスチック基板）、２４０１は画素マトリクス回路、２４０２は走査線駆動回路、２４０３は信号線駆動回路、２４３０は対向基板、２４１０はＦＰＣ（フレキシブルプリントサーキット）、２４２０はロジック回路である。ロジック回路２４２０としては、Ｄ／Ａコンバータ、γ補正回路、信号分割回路などの従来ＩＣで代用していた様な処理を行う回路を形成することができる。勿論、基板上にＩＣチップを設けて、ＩＣチップ上で信号処理を行うことも可能である。
【０２４０】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。
【０２４１】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【実施例１２】
【０２４２】
上記実施例６〜１１では、バックゲート電極に任意の電圧を印加してしきい値電圧の制御を行ったが、回路を制御するロジック信号をバックゲート電極に印加するようにしてもよい。
【実施例１３】
【０２４３】
上記実施例の半導体表示装置においては、ネマチック液晶を用いたＴＮモードが表示モードとして用いられているが、他の表示モードなども用いることができる。
【０２４４】
さらに、応答速度の速い無しきい値反強誘電性液晶または強誘電性液晶を用いて、アクティブマトリクス型液晶表示装置を構成してもよい。
【０２４５】
例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569号に開示された液晶を用いることが可能である。
【０２４６】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２４７】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図３０に示す。図３０に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、アクティブマトリクス型液晶表示装置の入射側の偏光板の透過軸は、アクティブマトリクス型液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０２４８】
図３０に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０２４９】
このような低電圧駆動の無しきい値反強誘電性混合液晶をアナログドライバを有するアクティブマトリクス型液晶表示装置に用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、５Ｖ〜８Ｖ程度に抑えることが可能となる。よって、ドライバの動作電源電圧を下げることができ、アクティブマトリクス型液晶表示装置の低消費電力化および高信頼性が実現できる。
【０２５０】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶をデジタルドライバを有するアクティブマトリクス型液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、アクティブマトリクス型液晶表示装置の低消費電力化および高信頼性が実現できる。
【０２５１】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０２５２】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶をアクティブマトリクス型液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２５３】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、アクティブマトリクス型液晶表示装置の低消費電力が実現される。
【０２５４】
なお、図３０に示すような電気光学特性を有する液晶は、いかなるものも本発明のアクティブマトリクス型液晶表示装置の表示媒体として用いることができる。
【０２５５】
また、本発明の半導体表示装置には、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を用いてもよい。例えば、エレクトロルミネセンス素子などを用いても良い。
【実施例１４】
【０２５６】
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０２５７】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【実施例１５】
【０２５８】
上記実施例の半導体装置および半導体表示装置には様々な用途がある。本実施例では、本発明の半導体装置および半導体表示装置を組み込んだ半導体機器について説明する。
【０２５９】
このような半導体機器には、ビデオカメラ、スチルカメラ、プロジェクタ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話など）などが挙げられる。それらの一例を図３２，３３に示す。
【０２６０】
図３１（Ａ）は携帯電話であり、本体１１０１、音声出力部１１０２、音声入力部１１０３、半導体表示装置１１０４、操作スイッチ１１０５、アンテナ１１０６で構成される。
【０２６１】
図３１（Ｂ）はビデオカメラであり、本体１１０７、半導体表示装置１１０８、音声入力部１１０９、操作スイッチ１１１０、バッテリー１１１１、受像部１１１２で構成される。
【０２６２】
図３１（Ｃ）はモバイルコンピュータであり、本体１１１３、カメラ部１１１４、受像部１１１５、操作スイッチ１１１６、半導体表示装置１１１７で構成される。
【０２６３】
図３１（Ｄ）はヘッドマウントディスプレイであり、本体１１１８、半導体表示装置１１１９、バンド部１１２０で構成される。
【０２６４】
図３１（Ｅ）はリア型プロジェクタであり、１１２１は本体、１１２２は光源、１１２３は半導体表示装置、１１２４は偏光ビームスプリッタ、１１２５および１１２６はリフレクター、１２７はスクリーンである。なお、リア型プロジェクタは、視聴者の見る位置によって、本体を固定したままスクリーンの角度を変えることができるのが好ましい。なお、半導体表示装置１１２３を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）使用することによって、さらに高解像度・高精細のリア型プロジェクタを実現することができる。
【０２６５】
図３１（Ｆ）はフロント型プロジェクタであり、本体１１２８、光源１１２９、半導体表示装置１１３０、光学系１１３１、スクリーン１１３２で構成される。なお、半導体表示装置１１３０を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）使用することによって、さらに高解像度・高精細のフロント型プロジェクタを実現することができる。
【０２６６】
図３２（Ａ）はゴーグルディスプレイであり、本体１１３３、表示装置１１３４、アーム部１１３５で構成される。本発明は表示装置２５３２やその他の信号制御回路に適用することができる。
【０２６７】
図３２（Ｂ）は携帯書籍（電子書籍）であり、本体１１３６、表示装置１１３７、１１３８、記憶媒体１１３９、操作スイッチ１１４０、アンテナ１１４１で構成される。本発明は表示装置１１３７、１１３８やその他の信号制御回路に適用することができる。
【０２６８】
図３２（Ｃ）はパーソナルコンピュータであり、本体１１４２、画像入力部１１４３、表示装置１１４４、キーボード１１４５で構成される。本願発明を画像入力部１１４３、表示装置１１４４やその他の信号制御回路に適用することができる。
【０２６９】
図３２（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１１４６、表示装置１１４７、スピーカ部１１４８、記録媒体１１４９、操作スイッチ１１５０で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置１１４７やその他の信号制御回路に適用することができる。
【０２７０】
図３２（Ｅ）はデジタルカメラであり、本体１１５１、表示装置１１５２、接眼部１１５３、操作スイッチ１１５４、受像部（図示しない）で構成される。本願発明を表示装置１１５２やその他の信号制御回路に適用することができる。
【図面の簡単な説明】
【０２７１】
【図１】本発明の半導体装置のある実施形態を示す図である。
【図２】本発明の第一の実施例である。
【図３】本発明に使用する薄膜トランジスタの平面図である。
【図４】本発明を適用したインバータ回路例である。
【図５】本発明を適用したＮＡＮＤ回路例である。
【図６】可変抵抗、可変電圧源を用いたしきい値制御回路の例である。
【図７】しきい値制御回路を表示ユニットとして構成した例である。
【図８】薄膜トランジスタを同一基板上に形成したしきい値制御回路である。
【図９】図１４のしきい値制御回路をＴＦＴを用いて具現化したものである。
【図１０】本発明を適用したインバータ回路である。
【図１１】本発明の半導体装置または半導体表示装置の一作製方法を示す図である。
【図１２】本発明の半導体装置または半導体表示装置の一作製方法を示す図である。
【図１３】本発明の半導体装置または半導体表示装置の一作製方法を示す図である。
【図１４】本発明の半導体装置または半導体表示装置の一作製方法を示す図である。
【図１５】本発明の半導体装置のある実施形態としてのインバータ回路の回路構成を示す図である。
【図１６】本発明の半導体装置のある実施形態を示す図である。
【図１７】本発明の半導体表示装置のある実施形態を示す図である。
【図１８】本発明をアクティブマトリクス型液晶表示装置に適用したときの例である。第一の実施例である。
【図１９】インバータ、ＮＡＮＤ回路で構成された信号線駆動回路（ソースドライバー）である。本発明を適用した第二の実施例である。
【図２０】インバータ、ＮＡＮＤ回路で構成された走査線駆動回路（ゲートドライバー）である。本発明を適用した第二の実施例である。
【図２１】ゲートドライバー、ソースドライバーを駆使したアクティブマトリクス型液晶表示装置の表示モジュール例である。本発明の第三の実施例である。
【図２２】ゲートドライバー、ソースドライバーを駆使したアクティブマトリクス型液晶表示装置の表示モジュール例の平面図である。第三の実施例である。
【図２３】本発明を画素スイッチの薄膜トランジスタに適用したものである。本発明の第四の実施例である。
【図２４】本発明を画素スイッチを動作させる薄膜トランジスタに適用したものである。本発明の第五の実施例である。
【図２５】本発明によって作製された液晶表示装置である。本発明の第六の実施例である。
【図２６】本発明を説明した薄膜トランジスタのドレイン電流−ゲート電圧特性図である。
【図２７】本発明においてバックゲート電圧を変化させたときのしきい値電圧の変化を示した図である。
【図２８】本発明の半導体装置および半導体表示装置における、ＴＦＴのしきい値電圧の制御を説明するＩｄ−Ｖｇ曲線である。
【図２９】複数の回路を有する本発明の半導体装置のある実施形態のブロック図である。
【図３０】無しきい値反強誘電性混合液晶の印加電圧−透過率特性を示すグラフである。
【図３１】本発明の半導体装置および半導体表示装置をもちいた半導体機器の一例を示す図である。
【図３２】本発明を様々な電気機器のディスプレイに適用した例である。本発明の第七の実施例である。
【図３３】アクティブマトリクス型半導体表示装置の従来例である。
【図３４】アクティブマトリクス型液晶表示装置の従来例である。
【図３５】ポリシリコン薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置とシフトレジスタ構成の従来例である。
【図３６】Ｎチャネル薄膜トランジスタのゲート電圧−ドレイン電流特性図である。
【図３７】インバータ回路例である。
【図３８】半導体薄膜の結晶粒界の構造を示すＴＥＭ写真である。
【図３９】半導体薄膜の電子線回折パターンを示す写真である。
【図４０】半導体薄膜の結晶粒を示すＴＥＭ写真である。
【図４１】半導体薄膜の暗視野像を示すＴＥＭ写真である。
【図４２】半導体薄膜の明視野像を示すＴＥＭ写真である。
【図４３】半導体薄膜の結晶粒界の様子を示すＴＥＭ写真である。
【図４４】半導体薄膜の結晶粒界の様子を示すＴＥＭ写真である。
【図４５】半導体薄膜の結晶粒界の様子を示すＴＥＭ写真である。
【符号の説明】
【０２７２】
１０１ 基板
１０２ 下地膜
１０３、１０４ バックゲート電極
１０５ 第１ゲート絶縁膜
１０６、１０７ 活性層
１０８、１０９ 第２ゲート絶縁膜
１１０、１１１、１１２ ソース電極、ドレイン電極
１１３、１１４ ゲート電極
【特許請求の範囲】
【請求項１】
基板上に設けられた第１の導電層と、
前記第１の導電層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、低濃度不純物領域及びチャネル形成領域を有する結晶性珪素膜と、
前記結晶性珪素膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた第２の導電層と、を有し、
前記低濃度不純物領域は、前記第１の導電層と一部重なって、かつ、前記第１の導電層の端部の外側に延在して設けられ、第２の導電層には重なっていないことを特徴とする半導体装置。
【請求項２】
基板上に設けられた第１の導電層と、
前記第１の導電層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、低濃度不純物領域及びチャネル形成領域を有する結晶性珪素膜と、
前記結晶性珪素膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられたアルミニウムを含む第２の導電層と、を有し、
前記低濃度不純物領域は、前記第１の導電層と一部重なって、かつ、前記第１の導電層の端部の外側に延在して設けられ、第２の導電層には重なっていないことを特徴とする半導体装置。
【請求項３】
基板上に設けられた第１の導電層と、
前記第１の導電層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、低濃度不純物領域及びチャネル形成領域を有する結晶性珪素膜と、
前記結晶性珪素膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた第２の導電層と、
前記第２の導電層上に設けられた第３の絶縁膜と、を有し、
前記低濃度不純物領域は、前記第１の導電層と一部重なって、かつ、前記第１の導電層の端部の外側に延在して設けられ、第２の導電層には重なっていないことを特徴とする半導体装置。
【請求項４】
基板上に設けられた第１の導電層と、
前記第１の導電層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、低濃度不純物領域及びチャネル形成領域を有する結晶性珪素膜と、
前記結晶性珪素膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた第２の導電層と、
前記第２の導電層上に設けられた第３の絶縁膜と、
前記第３の絶縁膜上に設けられた画素電極と、を有し、
前記低濃度不純物領域は、前記第１の導電層と一部重なって、かつ、前記第１の導電層の端部の外側に延在して設けられ、第２の導電層には重なっていないことを特徴とする表示装置。
【請求項５】
請求項４において、
前記画素電極は、ＩＴＯからなることを特徴とする半導体装置。
【請求項６】
請求項３乃至５のいずれか一項において、
前記第３の絶縁膜は、有機樹脂膜からなることを特徴とする半導体装置。
【請求項７】
請求項３乃至６のいずれか一項において、
前記第３の絶縁膜の膜厚は、０．５〜３μｍであることを特徴とする半導体装置。
【請求項８】
請求項３乃至７のいずれか一項において、
前記ソース及びドレイン領域には、ソース電極及びドレイン電極がそれぞれ電気的に接続されており、
前記ソース及びドレイン電極は、前記第３の絶縁膜の下方に設けられていることを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一項において、
前記第１の絶縁膜は、酸化珪素を含むことを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一項において、
前記結晶性珪素膜の膜厚は、１０〜７５ｎｍであることを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一項において、
前記第２の絶縁膜は、珪素を含むことを特徴とする半導体装置。
【請求項１２】
請求項１乃至１１のいずれか一項の半導体装置を用いたパーソナルコンピュータ。
【請求項１３】
請求項１乃至１１のいずれか一項の半導体装置を用いた携帯情報端末。
【請求項１】
基板上に設けられた第１の導電層と、
前記第１の導電層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、低濃度不純物領域及びチャネル形成領域を有する結晶性珪素膜と、
前記結晶性珪素膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた第２の導電層と、を有し、
前記低濃度不純物領域は、前記第１の導電層と一部重なって、かつ、前記第１の導電層の端部の外側に延在して設けられ、第２の導電層には重なっていないことを特徴とする半導体装置。
【請求項２】
基板上に設けられた第１の導電層と、
前記第１の導電層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、低濃度不純物領域及びチャネル形成領域を有する結晶性珪素膜と、
前記結晶性珪素膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられたアルミニウムを含む第２の導電層と、を有し、
前記低濃度不純物領域は、前記第１の導電層と一部重なって、かつ、前記第１の導電層の端部の外側に延在して設けられ、第２の導電層には重なっていないことを特徴とする半導体装置。
【請求項３】
基板上に設けられた第１の導電層と、
前記第１の導電層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、低濃度不純物領域及びチャネル形成領域を有する結晶性珪素膜と、
前記結晶性珪素膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた第２の導電層と、
前記第２の導電層上に設けられた第３の絶縁膜と、を有し、
前記低濃度不純物領域は、前記第１の導電層と一部重なって、かつ、前記第１の導電層の端部の外側に延在して設けられ、第２の導電層には重なっていないことを特徴とする半導体装置。
【請求項４】
基板上に設けられた第１の導電層と、
前記第１の導電層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、ソース領域、ドレイン領域、低濃度不純物領域及びチャネル形成領域を有する結晶性珪素膜と、
前記結晶性珪素膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた第２の導電層と、
前記第２の導電層上に設けられた第３の絶縁膜と、
前記第３の絶縁膜上に設けられた画素電極と、を有し、
前記低濃度不純物領域は、前記第１の導電層と一部重なって、かつ、前記第１の導電層の端部の外側に延在して設けられ、第２の導電層には重なっていないことを特徴とする表示装置。
【請求項５】
請求項４において、
前記画素電極は、ＩＴＯからなることを特徴とする半導体装置。
【請求項６】
請求項３乃至５のいずれか一項において、
前記第３の絶縁膜は、有機樹脂膜からなることを特徴とする半導体装置。
【請求項７】
請求項３乃至６のいずれか一項において、
前記第３の絶縁膜の膜厚は、０．５〜３μｍであることを特徴とする半導体装置。
【請求項８】
請求項３乃至７のいずれか一項において、
前記ソース及びドレイン領域には、ソース電極及びドレイン電極がそれぞれ電気的に接続されており、
前記ソース及びドレイン電極は、前記第３の絶縁膜の下方に設けられていることを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一項において、
前記第１の絶縁膜は、酸化珪素を含むことを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一項において、
前記結晶性珪素膜の膜厚は、１０〜７５ｎｍであることを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一項において、
前記第２の絶縁膜は、珪素を含むことを特徴とする半導体装置。
【請求項１２】
請求項１乃至１１のいずれか一項の半導体装置を用いたパーソナルコンピュータ。
【請求項１３】
請求項１乃至１１のいずれか一項の半導体装置を用いた携帯情報端末。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【公開番号】特開２００６−２０３２４１（Ｐ２００６−２０３２４１Ａ）
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願番号】特願２００６−７１７１７（Ｐ２００６−７１７１７）
【出願日】平成１８年３月１５日（２００６．３．１５）
【分割の表示】特願平１１−１０４７５９の分割
【原出願日】平成１１年４月１３日（１９９９．４．１３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願日】平成１８年３月１５日（２００６．３．１５）
【分割の表示】特願平１１−１０４７５９の分割
【原出願日】平成１１年４月１３日（１９９９．４．１３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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