半導体デバイス・ヒューズ（１００）は、金属層（１０５）および金属層をヒューズ層（１１５）に電気的に結合する第１の半導体層（１１０）を含む。ヒューズ層は、金属層から間隔を置いて配置されている。この半導体デバイス・ヒューズは、さらにヒューズ層とともにブロー接合インターフェイス（１２５）を形成する第２の半導体層（１２０）を含む。ブロー接合インターフェイスは、第２の半導体層を通じてヒューズ層に所定の電力が伝送されるときに、開放回路を形成するように構成されている。
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【課題】D-Aコンバータの性能を向上させることができる。
【解決手段】複数の第1メモリセルを含むメモリマットと、複数の第1メモリセルに接続される複数の出力線とを具備するDACであって、複数のメモリセルの夫々は、バイポーラトランジスタを含み前記バイポーラトランジスタの接合を破壊するか否かで情報を不揮発で記憶する第1メモリ部と、第1メモリ部に接続され複数の出力線のうち対応する一つに情報を出力する第2メモリ部とを有し、第2メモリ部へ情報を書き込む場合に、第1メモリ部から第2メモリ部へ情報を転送する第1モードと、第2メモリ部を外部から特定して情報を書き込む第2モードとを有する。 （もっと読む）

【課題】２つのバイポーラトランジスタを用いたアンチヒューズにおいて、書込み電圧を低減する。
【解決手段】第１エミッタ電極8と、第１ベース電極6と、第１コレクタ電極7とを第１領域の上方に有する第１トランジスタQ1を具備し、第１ベース電極6と第１ベース領域の間を接続するベース引出しポリシリコン9は、第１領域の外に設けられる第２領域の上方を通過させ、抵抗値を付加する。 （もっと読む）

【課題】基板ノイズの原因となる箇所を見落とすことなく、且つ従来より短い時間で基板ノイズの解析を実行することができる基板ノイズ解析装置を提供する。
【解決手段】基板ノイズ解析装置１は、半導体集積回路をブロック別に回路解析する手段１１と、回路解析結果に基づいて、基板ノイズの発生源となり得るノードであるノイズ源ノードと信号周波数とをブロック別に検出する手段１２と、検出結果に基づいて、基板ノイズの信号源をブロック別に生成する手段１３と、ブロック別に検出した各ノイズ源ノードのノード名をレイアウトデータ１０２に付加する手段１４と、シリコン基板レイアウトをメッシュ状に分割する手段１５と、寄生素子等価回路を生成する手段１６と、生成した基板寄生素子等価回路の、前記ノイズ源ノードが含まれる等価回路に入力された前記基板ノイズ信号源の信号の、指定ノードまでの伝達特性を求める手段１７とを備える。 （もっと読む）

【課題】 低電力で切断できる電気ヒューズ素子を備えた半導体装置を提供する。
【解決手段】 半導体基板の表面上に形成されたヒューズ素子を電気パルスにより切断する半導体装置であって、任意の電気エネルギーを持つ電気パルスを生成し、ヒューズ素子に対して任意のインターバルをもって繰り返し印加するパルス発生回路を具備することを特徴とする。 （もっと読む）

【課題】 ＩＣやＬＳＩ等の集積回路を構成する回路要素を配置支援するためのものにおいて、煩雑な検証を極力必要なくなるようにする。
【解決手段】 設計支援装置が、ＮＰＮトランジスタのベース間が共通に接続されていると共にエミッタ間が共通に接続された条件を満たす電気的接続情報をネットリストＬ２から抽出し（Ｓ２）、抽出された電気的接続情報に対応したレイアウト情報を検出し、当該レイアウト情報に基づいて寄生的に生じる寄生情報（合成抵抗値情報、合計配線長情報、合計寄生容量値情報）を算出し（Ｓ５）、算出された寄生情報を表示する。 （もっと読む）

【課題】 チップをパッケージングした後に電子回路のトリミングを可能とする半導体装置において、回路規模のオーバーヘッドやピン数の増加が生じる。
【解決手段】 トリミング回路部４のツェナーダイオードＺkのザッピングにより回路構成を変更する際に、通常動作時にはＧＮＤと同電位とされるＶsubをＧＮＤに対して所定電位差とする。これにより、ＧＮＤとＶsubとの間の電流路を形成するトランジスタＱfk，Ｒk3及びＲk4の中間位置における電位をＱfkのオン／オフに応じて変化させることが可能となる。その中間位置の電位を、Ｚkに直列に接続されるトランジスタＱekのベースに印加し、そのオン／オフを制御する。Ｖzに高電圧のザッピングパルスを与えた場合に、オン状態とされたＱekに対応するＺkに選択的に逆バイアス状態とされ、破壊・短絡され、回路構成が変更される。Ｑfkのベースに接続される端子は、通常動作時に使用される他の回路端子と共用され、ピン数の増加が抑制される。 （もっと読む）

【課題】半導体集積回路の配線許容電流から配線幅の制約値を求め、レイアウトデータで制約値通りの配線か否かを検証して工数を削減する。
【解決手段】制約箇所選択手段の処理１０１で半導体集積回路にて配線幅制約の設定箇所を選択し、シミュレーション手段の処理１０２で回路シミュレーションを実行して、処理１０１の配線幅制約の許容電流値を超えたか否か確認する。超えた場合に電流値から必要な配線幅を制約値決定手段の処理１０３で決定して、接続情報作成手段の処理１０４で回路図データ１０８から接続情報を作成する。ルール作成手段の処理１０５により、処理１０３で決定した配線幅からネット毎に検証配線幅を定義した検証ルール１１１を作成する。レイアウト検証手段の処理１０７は、レイアウト作成手段の処理１０６で作成のレイアウトデータ１１２と検証ルール１１１と接続情報１１０を基に、レイアウトデータが検証ルールの配線幅通りかを検証する。 （もっと読む）

【課題】アンチヒューズリンクを短絡するために用いられる電力によって周囲の回路素子が損傷を受けることのないようなアンチヒューズデバイスを提供する。
【解決手段】一実施形態において、一方法は、第１の電力源(204)に結合されるバイポーラ接合トランジスタ(202)を提供する。第２の電力源は、前記バイポーラ接合トランジスタ(202)をターンオンするために利用される。更に、前記バイポーラ接合トランジスタ(202)は、オーバードライブされる。 （もっと読む）

【課題】 能動面にバンプを形成した半導体装置における静電気保護素子と電極パッドとを電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、当該半導体装置が有する面積を極力増大させずに、かつ、短絡しないように配置した電気配線を有する半導体装置を提供する。
【解決手段】 パッド電極と静電気保護素子とを電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、有し、当該電源用電気配線として用いられている多層配線の一部の電気配線層において、パッド用電気配線と、電源用電気配線とが、静電気保護素子上では重ならないように、静電気保護素子が形成されている領域の中央に配置する。 （もっと読む）

【課題】 寄生素子を含む集積回路のシミュレーションの収束性を向上させることのできるシミュレーション方法を提供することを目的とする。
【解決手段】 寄生素子を含まない回路情報により全ノードの電圧値、電流値を計算し、この計算した過程で電圧値、電流値が安定しているノードを求め、このノードに対して寄生素子を付加して回路情報を再構成し、前記回路情報の再構成前の計算結果を再構成後の初期値として全ノードの電圧値、電流値の計算を行い、ノードに対して徐々に寄生素子を付加し、最終的に全ての寄生素子を含む回路情報で全ノードの電圧値、電流値を求める。この方法によれば、寄生素子を回路情報に徐々に挿入しながら全ノードの電圧値、電流値を計算するとき、回路情報の再構成前の計算結果を再構成後の初期値として計算を継続することによりノードに対して解に近い初期値を与えることができ、収束性を向上できる。 （もっと読む）

【課題】半導体集積回路のレイアウト時に、クロストークの原因となる寄生容量を的確に探し出し、その寄生容量が発生したレイアウト箇所をエラー表示することができるクロストーク検証装置およびクロストーク検証方法を提供する。
【解決手段】設計者がクロストークの影響を分析したいネットを指定するネット指定手段１０７と、レイアウトパターン１０１から抽出した寄生容量をデータベース化した寄生容量情報１０５から、ネット指定手段１０７によって指定されたネットを接続情報として片側端子にもつ寄生容量を選択する寄生容量選択手段１０８と、寄生容量選択手段１０８で選択された寄生容量を１つずつ回路データに付加した回路を生成する回路生成手段１０９と、回路生成手段１０９で得た回路を回路シミュレーションする回路シミュレータ１１１と、その結果を表示するエラー出力手段１１２とを備える。 （もっと読む）

【課題】 供給電圧及び電力消費を調整する。
【解決手段】 プログラム可能なロジックデバイス（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ）｛ピーエルデー（ＰＬＤ）｝は該ピーエルデー内の回路の少なくとも１部分（ブロック、サブブロック、又は領域の様な）の供給電圧を制御する回路を有する。該回路は又該ピーエルデー内のノイズをフイルターする。該供給電圧を制御することは、速度及び電力消費の様な、種々の性能特性をトレードオフすることを可能にする。 （もっと読む）

【課題】ＪＩもしくはＳＩを用いた半導体集積回路の設計方法であって、寄生バイポーラトランジスタの影響やサージに対するガードリングを入れた効果等をシミュレーションにより予め解析することができ、製品コストを低減することのできる半導体集積回路の設計方法を提供する。
【解決手段】半導体基板の表層部において集積回路を構成する複数の半導体素子を、ＣＡＤ上でレイアウトする第１ステップＳ１と、ＣＡＤ上のレイアウト図から、半導体素子以外の寄生バイポーラトランジスタを抽出する第２ステップＳ２と、寄生バイポーラトランジスタの回路パラメータを、デバイスシミュレータ（ＴＣＡＤ）により抽出する第３ステップＳ３と、寄生バイポーラトランジスタを集積回路に組み入れて、回路シミュレータ(ＳＰＩＣＥ)により回路動作解析を行う第４ステップＳ４とを有する半導体集積回路の設計方法とする。 （もっと読む）

【課題】 ＴＥＧ（テスト）素子を利用して電気特性を測定可能にしたチップの高集積化、縮小化を図るとともに、高品質に製造することが可能な半導体装置とその製造方法を提供する。
【解決手段】 チップとして構成される半導体基板に形成された回路素子３０と、その上層に形成され、回路素子を外部に電気接続するための電極パッド１０を備える半導体装置において、電極パッド１０の下層領域のシリコン基板１に電極パッドに電気接続されていないテスト素子（ＴＥＧ素子）２０を備える。製品チップＰＣＨとテストチップＴＣＨとを同じ工程で製造でき、製造効率を高めるとともに、チップの製造工程における各種製造条件を製品チップとテストチップとで均一化でき、テストチップを製造することによる製品チップへの影響を緩和し、製品チップの製造品質を高める。 （もっと読む）

【課題】 レーザ光を精度よく被トリミング素子に照射して確実に溶断することのできる半導体装置と、そのような半導体装置の製造方法を提供する。
【解決手段】 半導体基板１の主表面に素子分離酸化膜２および保護膜３が形成され、その保護膜３上にヒューズ４ｂとアライメントマーク４ａが形成されている。ヒューズ４ｂとアライメントマーク４ａは、保護膜３上に形成された金属膜に所定のフォトリソグラフィと異方性エッチングを施すことにより同時に形成されている。そのヒューズ４ｂとアライメントマーク４ａを覆うように、シリコン酸窒化膜５、シリコン酸化膜６およびカバー膜８が形成されている。カバー膜８における所定の位置に、開口部８ａ，８ｂがそれぞれ形成されている。 （もっと読む）

【課題】 簡易な構成によって、チップ面積の増大を抑制し、パッケージのリード端子数の増大を抑え、さらには寄生インダクタンスを低減可能な半導体集積回路装置を提供する。
【解決手段】 本発明の半導体集積回路装置は、半導体基板上にもうけられた複数の回路ブロックのうち、互いに並列に動作状態になることのない第１の回路ブロック１と第２の回路ブロック２について、第１の回路ブロック１と第２の回路ブロック２のＧＮＤラインＧ１を共通とした構成である。そして、一つのボンディングパッドＰＤとＧＮＤラインＧ１とが電気的に結合されている。したがって、２つの回路ブロックのＧＮＤ端子が１つとされるためリード端子数の低減が可能となる。 （もっと読む）

【課題】 均一性の高い被覆率を有するダミーパターン形成方法及び均一性の高い被覆率を有する半導体装置を提供することを目的とする。
【解決手段】 ダミーパターン形成領域を複数のダミーパターン形成ユニット領域に分割し、次にダミーパターン形成ユニット領域よりも大きな面積を有する検査範囲を、各検査範囲の一部がそれぞれオーバーラップするように複数の検査範囲を設定し、続いて検査範囲内のダミーパターン形成ユニット領域内に形成するダミーパターンの仮パターン被覆率を算出し、算出された仮パターン被覆率を平均化処理して最終パターン被覆率を算出し、最終パターン被覆率に相当する面積を有するダミーパターンをダミーパターン形成ユニット領域内にパターンとして発生させる。 （もっと読む）

【課題】グリッドアレイ端子構造の半導体装置において、スイッチ回路がつながる端子の発熱を低減して溶解の危険性を少なくすること。
【解決手段】ＢＧＡなどのグリッドアレイ端子構造の半導体装置に内蔵されるスイッチ回路の出力端を、グリッドアレイ端子のうちの複数の端子に接続する。これにより、１つのアレイ端子に流れる電流を許容電流レベル内に低減し、また、ＩＣソケットとの接触抵抗による発熱量を低減する。また、複数の端子の各端子間に１つ以上の他の端子が存在するように配置し、また、複数の端子の全てをグリッドアレイ端子のうちの最外周に配置する。 （もっと読む）

【課題】 半導体集積回路において、端子電極の後に積層され、素子の平坦化を担う金属層により、端子電極間のクロストークが生じる。
【解決手段】 回路素子の近接配置される端子電極２０〜２４に対応して、平坦化金属層に電極領域タイル３０〜３４を生成する。当該タイルは、たかだか１つの端子電極にしか重ならないように定められる。当該タイル３０〜３４とパターンルールによって他のタイルが排除される排他領域とからなる電極領域レイアウト７０が得られる。この電極領域レイアウト７０に、標準タイル７２が二次元的に配列されたパターンを合成する。標準タイル７２は、電極領域レイアウト７２以外の部分に選択的に合成され、２つの端子電極に跨って配置されることが防止される。 （もっと読む）