【課題】入力電圧に応じて保護機能を切り替え可能な半導体装置を提供する。
【解決手段】ＥＳＤ保護回路１は、プログラム時に用いられる高電圧ＶＢＰと通常時における電圧ＶＳＳ〜ＶＤＤが印加される入力端子１８と、接地端子１７と、入力端子１８及び接地端子１７間に設けられたサイリスタ１１と、サイリスタ１１を動作させるトリガ回路１９を備える。トリガ回路１９は、制御電圧が印加される制御端子１８と、サイリスタ１１のゲートからの電圧をエミッタに受け、接地端子１７からの電圧をコレクタに受け、制御端子１８にベースを接続したＰＮＰトランジスタ１２と、そのＰＮＰトランジスタ１２のベースに一端を接続し、接地端子１７に他端を接続した抵抗素子１４とを有する。 （もっと読む）

【課題】外部端子の数が減少するのを抑制しながら、性能が劣化するのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置２は、半導体基板１１と、半導体基板１１の主表面上に形成され、互いに略同一の特性を有する高周波回路部１２０ａおよび１２０ｂと、半導体基板１１の主表面側に形成された複数のパッド電極１３と、複数のパッド電極１３に接続された再配線層１５と、半導体基板１１の主表面側に形成され、再配線層１５に接続された複数の外部端子１８とを備え、複数の外部端子１８は、平面的に見て、高周波回路部１２０ａおよび１２０ｂのそれぞれに対して略同じ位置に配置された外部端子１８ａ、１８ｃおよび１８ｅと、外部端子１８ｂ、１８ｄおよび１８ｆとを含む。 （もっと読む）

【課題】従来のヒューズ回路では、ヒューズが再癒着した場合に確実に導通状態を検出できない問題があった。
【解決手段】本発明のヒューズ回路は、第１の電源ラインＧＮＤと、第２の電源ラインＶＤＤと、第１の電源ラインＧＮＤと出力端子ＤＥＴとの間に接続される第１の電流源１１と、第２の電源ラインＶＤＤと出力端子ＤＥＴとの間に接続され第１の電流源１１の電流供給能力又は電流引き抜き能力より大きな電流引き抜き能力又は電流供給能力を有する第２の電流源１２と、第２の電源ラインＶＤＤと出力端子ＤＥＴとの間に第２の電流源１２と直列に接続されるヒューズＦ１とを備えるものである。 （もっと読む）

【課題】従来のヒューズ回路では、ヒューズが再癒着した場合に確実に導通状態を検出できない問題があった。
【解決手段】本発明のヒューズ回路は、第１の電源ラインＧＮＤと、第２の電源ラインＶＤＤと、第１の電源ラインＧＮＤと出力端子との間に接続される電流源１１と、出力端子ＤＥＴと接続されるドレインを有し、出力端子ＤＥＴに対して電流源１１よりも大きな電流供給能力又は電流引き抜き能力を有する第１のトランジスタＴｒ５と、第１のトランジスタＴｒ５のゲートと共通接続されるゲートを有する第２のトランジスタＴｒ４と、第１のトランジスタＴｒ５のトランジスタのソースと第２の電源ラインＶＤＤとの間に直列に接続される第１の抵抗素子Ｒ２及びヒューズＦ１と、第２のトランジスタＴｒ４のトランジスタのソースと第２の電源ラインＶＤＤとの間に接続される第２の抵抗素子Ｒ１とを有するものである。 （もっと読む）

【課題】絶縁状態をモニターできるトリミングヒューズを有する半導体装置を提供する。
【解決手段】第１の半導体領域１１と、第１の半導体領域１１内に形成され、第１の半導体領域１１と逆導電型で、且つ第１の半導体領域１１より不純物濃度が高い第２の半導体領域１２と、第２の半導体領域１２を含む第１の半導体領域１１上に形成された絶縁膜１３と、第２の半導体領域１２上に絶縁膜１３を介して形成された導電膜１４と、第２の半導体領域１２を外部回路に電気的に接続するためのコンタクト手段としてビア２０、配線２１、バッド２２と、を具備する。 （もっと読む）

【課題】 インダクタを組み込んだ改善された静電放電（ＥＳＤ）回路構造体を提供する。
【解決手段】 回路（例えば、静電放電（ＥＳＤ）回路）、設計方法、及び、設計システムの実施形態が開示される。回路において、ＥＳＤデバイスが第１の金属レベル（例えば、Ｍ１）に配線接続される。第１の金属レベルの上の第２の金属レベル（例えば、Ｍ５）内にインダクタが形成され、ＥＳＤデバイスの上に配置され、このＥＳＤデバイスに単一の垂直ビア・スタックによって並列に電気的に接続される。インダクタは、所与の適用周波数に対して、ＥＳＤデバイスのキャパシタンス値を無効化するように構成される。インダクタのクォリティ・ファクタは、第２の金属レベルと第１の金属レベルとの間の第３の金属レベル（例えば、Ｍ３）に、誘導結合を最小にするためのシールドを設けることにより最適化される。シールド内の開口部はビア・スタックがその中を貫通できるようにし、サイズ・スケーリング及びＥＳＤロバスト性の改善にたいしてＱファクタの減少をトレードオフする。 （もっと読む）

【課題】電極パッドの個数の増加に伴う半導体チップのサイズの増加を抑制しつつ、静電気放電の能力低下を招かない半導体集積回路装置を提供する。
【解決手段】外部接続用の複数個の電極パッド１ａ、１ｂは、千鳥状に配置されている。スクライブ領域３に近い側の電極パッド１ａと入出力セル２とは、それ等のスクライブ領域３側の端部の位置はほぼ同位置に設定されて配置されている。静電気放電に対する保護回路６、７が配置され、これ等はスクライブ領域３に近い側から順に、電源側保護回路７、接地側保護回路６が位置する。電極パッド１ａと自己の入力出力セル２の接地側保護回路７との中心位置相互間の離隔、及び電極パッド１ｂと自己の入力出力セル２の接地側保護回路７との中心位置相互間の離隔とは、短く且つ各入出力セル２相互間でほぼ等距離となり、静電気放電に対する耐性が強くなる。 （もっと読む）

【課題】パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路を提供する。
【解決手段】半導体集積回路は、半導体基板上(100)に形成されたパワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、パワー・トランジスタの第１の電極及び第２の電極として機能する複数の第１の金属パターン及び複数の第２の金属パターンと、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス(140〜142)と、複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバス(150〜152)と、複数の第１のバス(140〜142)及び複数の第２のバス(150〜152)の各々には、１つのコンタクト・パッド(304)が設けられている。 （もっと読む）

【課題】 改善されたインダクタＱ値を有するオンチップ・インダクタを有する、サブ１００ナノメートルの半導体デバイス、及びデバイスを製造する方法並びにプログラムを提供する。
【解決手段】 具体的には、誘電体表面上に配置され、各々が設計ルール・チェック規則の関数として決定される幅、高さ、間隔、及び断面積を有する、複数の離間された平行金属ラインを含むインダクタが提供される。１つの平坦化プロセス規則に関して、８０％金属対２０％誘電体の表面の金属密度比が決定され、生成される。一実施例において、金属ラインの離間間隙の合計は、金属ラインの内部側壁高さの合計よりも小さい。１態様において、ラインの高さ、幅、及びライン間隔寸法のうちの少なくとも１つが、チップの歩留まり、チップの性能、チップの製造可能性、及びインダクタのＱ値のうちの１つ又は複数のパラメータを最適化するように選択される。 （もっと読む）

【課題】ヒューズ素子を含む半導体装置の利用面積の増大を防ぎつつ内部回路をＥＳＤサージから保護する。
【解決手段】半導体装置１００は、ヒューズ切断予定部１１１を有する第１のヒューズ配線１０９と、内部回路に接続された第２のヒューズ配線１１０と、第１のヒューズ配線１０９と第２のヒューズ配線１１０とを電気的に接続する第１の不純物拡散層１０４と、第２の不純物拡散層１０５とをそれぞれ含む複数のヒューズ素子部とを有する。複数のヒューズ素子部の第１のヒューズ配線１０９、第２のヒューズ配線１１０および第１の不純物拡散層１０４は、それぞれ、所定のピッチ間隔で、略平行に並置される。 （もっと読む）

【課題】 ヒューズ切断の安定性、容易性に配慮した、冗長回路、高精度抵抗をトリミングするトリミング素子を提供する事にある。また、既存のプロセスで形成する事が容易なトリミング素子を提供することにある。
【解決手段】 SOI基板と、SOI基板に結合された発熱体と、発熱体に結合されたヒューズとを形成する。 （もっと読む）

集積回路のための電力供給ネットワーク(2)を提供し、この電力供給ネットワーク(2)は、供給グリッド(4)；複数の供給パッド(6)であって各供給パッド(6)は供給グリッド(4)の縁部と電気的に接触するもの；複数の供給パッド(6)の少なくとも1種のための電流スプレッダー(8)であって、各電流拡散体(8)がそれぞれの供給パッド(6)および供給グリッド(4)と電気的に接触するもので、各電流拡散体(8)がそれが供給グリッド(4)のそれぞれの部分に重複するように大きさを作られるもので；および各電流拡散体(8)が供給グリッド(4)より低い電気的抵抗を持つものを備える。さらなる具体例は上述するような電力供給ネットワークを有する集積回路を提供する。
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【課題】電流容量を増大させるために複数層の配線により給電する半導体集積回路において、各配線に流れる電流を均等化して特定の配線に過大電流が流れることによって発生する断線を防止する。
【解決手段】ＭＯＳＦＥＴ６のソース拡散層６ｂと第２層金属給電配線２ｃとの間を互いに独立した二つの電流経路により接続されている。一つの電流経路は、コンタクトプラグ４ａ、第１層金属層１ｃ、金属層間プラグ５ａ、第２層金属配線２ａおよび第２層金属引き出し配線２ｂを介して第２層金属給電配線２ｃに至る経路であり、もう一つの電流経路は、コンタクトプラグ４ｂ、第１層金属配線１ａ、第１層金属引き出し配線１ｂおよび金属層間プラグ５ｂを介して第２層金属給電配線２ｃに至る経路である。 （もっと読む）

【課題】 静電気対策を施したスリムな細長の集積回路装置及びこれを含む電子機器を提供することにある。
【解決手段】 複数のパッド２００Ａ，２００Ｂを配列したパッド列２２０，２２２と、パッド列の下層に配置され、Ｎ列のパッド列の各々のパッドにそれぞれ接続された複数の静電気保護素子Ｄ１，Ｄ２とを有する。静電気保護素子ＤＩ１，ＤＩ２の各々は、Ｎ列のパッド列２２０，２２２の各１個にて構成されるＮ個のパッド２００Ａ，２００Ｂの各々の少なくとも一部をそれぞれ含む領域の下層に配置されて、Ｎ個のパッド２００Ａ，２００Ｂの一つにそれぞれ接続されている。 （もっと読む）

【課題】より低い電圧の印加によって溶断可能であって、しかも溶断に要する熱量を低減可能なヒューズ素子、及びヒューズ素子を備えた半導体装置、並びに半導体装置の製造方法を提供する。
【解決手段】ヒューズ素子は、半導体基板上に少なくともシリコンと、このシリコンよりも融点が低い元素とで形成した導電層と、この導電層の上面に形成した金属シリサイド層とで形成する。シリコンよりも融点が低い元素はゲルマニウムとする。特に、半導体基板には、上面に金属シリサイド層を設けたシリコン−ゲルマニウム層からなるベース引き出し電極を備えたバイポーラトランジスタが形成されており、導電層はバイポーラトランジスタにおけるシリコン−ゲルマニウム層の形成にともなってヒューズ素子部分に形成されたシリコン−ゲルマニウム層で形成する。 （もっと読む）

【課題】チップサイズを縮小する。
【解決手段】マクロセルＭＣ３上をＸ方向に延在するセル外配線をマクロセルＭＣ３の信号用の端子Ｔｓよりも上層の配線層で構成し、この端子Ｔｓをセル外配線の複数のチャネル分を確保するように、Ｙ方向（Ｘ方向に交差する方向）に延在させて構成する。マクロセルＭＣ３と、セル外配線との接続をこの信号用の端子Ｔｓを介して行う。 （もっと読む）

【課題】 少なくとも１つのｅヒューズを含む半導体構造体と標準的な半導体技術との統合が容易であり、よって実施コストが最小になる製造方法を提供する。
【解決手段】 半導体基板（バルク又は半導体オン・インシュレータ）内に配置されたトレンチ内に埋め込まれた少なくとも１つのｅヒューズを含む半導体構造体が提供される。本発明によると、ｅヒューズは、半導体基板内に配置されたドーパント領域と電気接触した状態にある。本発明はまた、埋め込まれたｅヒューズが、トレンチ分離領域とほぼ同時に形成される半導体構造体を製造する方法も提供する。 （もっと読む）

【課題】トリミングパターンのヒューズ部の溶断に大電流を用いた場合においても、ヒューズ部の溶断後の切断幅を安定させて切断不良を低減すると共に半導体装置の主回路への熱影響を防止する手段を提供する。
【解決手段】第１の端子と、第２の端子と、第１および第２の端子の間に配置されたヒューズ部とを有するトリミングパターンにおいて、第１の端子とヒューズ部との間にエミッタ電極とベース電極とコレクタ電極とを有するバイポーラトランジスタを設け、第１の端子をエミッタ電極に接続すると共に、ヒューズ部の一端をコレクタ電極に接続し、他端を第２の端子に接続する。 （もっと読む）

【課題】溶断効率を高め、微少電流と低電圧で溶断するポリシリコンヒューズおよびそれを備えた半導体装置を提供する。
【解決手段】所定線路幅を有する狭幅領域ＮＡと、その狭幅領域ＮＡを挟んだ線路幅の広い２つの広幅領域ＷＡを有するポリシリコンからなる抵抗体１を備え、広幅領域ＷＡの幅方向（Ｘ軸方向）の両端付近に同電位の電極４Ａと４Ｃおよび４Ｂと４Ｄをそれぞれ形成する。また２つの広幅領域ＷＡの電極形成位置の間を抵抗体非形成部１７とする。 （もっと読む）

【課題】アンチヒューズ素子の破壊、非破壊状態の電流量の差を明確にし、破壊、非破壊の状態を安定的に判定する。
【解決手段】各一端相互が共通接続された第１および第２のアンチヒューズ素子１１、１２と、アンチヒューズ素子に対するプログラム動作期間、データ読み出し動作期間に対応してアンチヒューズ素子の共通接続ノードにプログラム電圧、読み出し電圧を供給する電圧発生回路１３、１４と、第１および第２のアンチヒューズ素子の他端と基準電位との間に接続され、プログラム時にオン状態にされるプログラム選択用の第１および第２のトランジスタ１５１、１５２と、プログラム選択用の第１および第２のトランジスタの各一端相互間に接続され、プログラム時にオフ状態にされ、読み出し時にオン状態にされるスイッチ素子１６と、スイッチ素子の一端に入力端が接続され、第１および第２のアンチヒューズ素子からの読み出しデータを検知するセンスアンプ回路１７とを具備する。 （もっと読む）