半導体集積回路及びその製造方法
【課題】パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路を提供する。
【解決手段】半導体集積回路は、半導体基板上(100)に形成されたパワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、パワー・トランジスタの第１の電極及び第２の電極として機能する複数の第１の金属パターン及び複数の第２の金属パターンと、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス(140〜142)と、複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバス(150〜152)と、複数の第１のバス(140〜142)及び複数の第２のバス(150〜152)の各々には、１つのコンタクト・パッド(304)が設けられている。
【解決手段】半導体集積回路は、半導体基板上(100)に形成されたパワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、パワー・トランジスタの第１の電極及び第２の電極として機能する複数の第１の金属パターン及び複数の第２の金属パターンと、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス(140〜142)と、複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバス(150〜152)と、複数の第１のバス(140〜142)及び複数の第２のバス(150〜152)の各々には、１つのコンタクト・パッド(304)が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその製造方法に関し、特に、ＰＯＥ（Pad on Element）技術、すなわち、半導体デバイスの直上にパッドを設ける技術を活用し、能動的回路領域の直上でワイヤ・ボンディングの実施が可能な構造を有するパワー集積回路及びその製造方法に関する。
【背景技術】
【０００２】
近年、情報技術の広がりと共に、コンピュータ、情報記憶装置、携帯電話、及び携帯カメラ等の電子機器の能力として、高速化及び低消費電力化の要求は高まってきている。
【０００３】
これらの電子機器の性能に大きく影響を与えるものには、電源、モータドライバ、及びオーディオアンプ等の基幹の半導体電子部品があり、これらの半導体電子部品の性能に大きく影響を与えるものとして、パワーデバイスを内蔵したパワー集積回路がある。このため、パワー集積回路を構成する半導体素子の性能として、更なる高速化及び低消費電力化の要望が強まってきている。
【０００４】
ところで、一般的な市場の要望としては、上記高速化及び低消費電力化に加えて、パワーデバイス及び回路特性の大幅な改善が望まれていると共に、能動的回路領域の直上へのワイヤ及びはんだボールのボンドの形成により低コストで且つ信頼できる構造及び方法に対して多くの需要が存在しており、種々の提案がなされてきている。
【０００５】
ここでは、まず、ＰＯＥ技術、つまり、半導体デバイス直上にパッドを設ける技術が登場する前における従来の技術を簡単に説明する。
【０００６】
パッドと外部のリードフレームとの接続部材はボンディング・ワイヤである。ボンディング・ワイヤに用いる材料としては、純粋又は合金の金、銅、及びアルミニウムが挙げられる。金を材料として用いた場合には、一般に使用されるボンディング・ワイヤの直径は約２０〜５０μｍの範囲であって、ワイヤ・ボール・ボンディングでは、普通、ボールがチップに取り付けられる。したがって、ボンディング作業時において、ボンディング・キャピラリによってボールが典型的なネイル・ヘッド形状に押しつぶされる場合に、パッドの面積はボールを固定するために十分大きくなければならない。フリーな状態でのボールの直径はワイヤ直径の約１．２〜１．６倍が典型的であるため、コンタクト・パッドの形状は、プロセス・パラメータに依存して、約５０×５０μｍ〜１５０×１５０μｍの範囲の正方形でなければならない。また、接続部材がはんだボールであれば、ボール直径は約０．２〜０．５μｍの範囲であることが典型的であり、コンタクト・パッドの面積は約０．３〜０．７ｍｍの範囲の正方形でなければならない。なお、ここで、はんだボールという表現は、はんだコンタクトが必ずしも球状であることを意味するものではなく、半球、半ドーム、切断した円錐状、又は一般的なバンプのような多様な形状のものであってもよい。正確な形状は堆積技術、リフロー技術、及び材料組成に依存する。
【０００７】
また、コンタクト・パッドは、一般的に、チップの周囲に沿って本質的に直線的な配列に配置され、大面積の“シリコン資産”（チップは圧倒的にシリコン半導体材料でできた基板上に作製される）を消費する。最近の半導体集積回路では、数多くのコンタクト・パッドが必要とされ、その数はグラウンド接続及び電力接続だけでもしばしば数百に達する。さらに信号接続を含めると、１０００個よりも多いコンタクト・パッドが必要となり、貴重なシリコン資産を大量に犠牲にすることになる。
【０００８】
また、ワイヤ・ボンディングのプロセスは、数年間にも亘る経験から、金属及び誘電体の下側の層に対してかなり大きな応力を及ぼすことが分かっている。この原因は、ボンディング・キャピラリの衝撃（金のボールを押しつぶしてネイルヘッド・コンタクトを形成するため）、ボンディング・キャピラリ及び金のボールの超音波振動の周波数及びエネルギー（露出した金属層の表面の酸化アルミニウム膜を突き破るため）、並びにプロセス（金／アルミニウム溶着の金属間化合物の形成を開始させる）の時間及び温度である。ワイヤ・ボンディングのプロセス中の応力や、マルチプローブ試験及びアセンブリ後のデバイス動作で与えられる応力により、ボンディング・パッド下の層にクラッキング又はクレータを生ずる危険性を回避するために、ボンディング・パッド下の領域に、回路構造を配置することを禁止すると共に壊れやすく機械的に弱い誘電体材料の使用を避ける半導体集積回路のレイアウトに関する設計ルールがこの数年間のうちに確立されている。このため、ボンディング・パッドを設けるだけでも多くのシリコン資産が必要になる。
【０００９】
このような背景の下、パワーデバイス及び回路特性の大幅な改善と、能動的回路領域の直上へのワイヤ及びはんだボールのボンドの形成によって低コストであって且つ信頼できる構造及び方法とに対する要望と共に、上述したように、半導体集積回路の高速化及び低消費電力化に対する要望が強まっている。
【００１０】
［半導体集積回路の高速化］
まず、半導体集積回路の高速化に対して障害になっているのが、ＭＯＳトランジスタ自体の遅延とその上層にある配線による配線遅延である。従来は、ゲート長を短くする微細化技術によってＭＯＳトランジスタ自体の遅延を低減してきたが、ＭＯＳトランジスタ自体の遅延が小さくなるに従って配線遅延の問題が顕著になってきている。
【００１１】
そこで、配線間遅延を小さくする目的で、配線間に挟まれている絶縁膜に誘電率の低い絶縁膜（低誘電率膜）を採用しようとしている。ところが、誘電率が３．０以下を実現する低誘電率膜は、従来から採用されていたシリコン酸化膜よりも機械的強度が大きく低下するため、半導体集積回路の回路形成を担う拡散工程が完了した後の半導体集積回路のパッケージングを担う組立工程、特にワイヤボンド工程で問題となる。
【００１２】
具体的には、層間絶縁膜の機械的強度が十分でないため、半導体集積回路に搭載されてるパッド上にワイヤボンドを行うと、ワイヤボンドの衝撃荷重がパッドを通じてパッド直下の層間絶縁膜に伝わって、層間絶縁膜を大きく変形させる。その結果、層間絶縁膜にクラックを発生させ、パッドの剥離又は層間絶縁膜の剥離による信頼性不良の原因となる。また、近年では、上述したように、半導体素子の寸法を縮小してコスト低減を目的に、能動的回路領域を構成するトランジスタ上にパッドを設置した半導体素子が開発されている。この場合に、配線間及び層間絶縁膜に機械的強度の低い低誘電率膜を用いると、ワイヤボンドの衝撃により低誘電率膜が変形し、トランジスタに衝撃が伝わりやすくなることでトランジスタへダメージを与えて品質不良を引き起こしてしまう。
【００１３】
これに対し、特許文献１では、パッドの直下に層間絶縁膜を挟んでメタル層を形成し、そのメタル層とパッドとをビアで接続することで、ワイヤボンドにより層間絶縁膜へ与えられる衝撃をメタル層が受け止めると共に、さらに、その衝撃でメタル層が衝撃の印加方向へ変形しようとするのをビアが支える。このように、特許文献１では、パッド直下に成膜された層間絶縁膜の機械的強度の低下を補うようなパッド構造を有することで、ワイヤボンドによるトランジスタへのダメージを抑制している。
【００１４】
ところで、メタル材料として銅を採用する場合、ダマシンプロセスで銅配線を形成することになるが、銅を電解めっきした後にめっきした銅の平坦化のために行う化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、柔らかい性質を有する銅パターンは、その面積が大面積化されていると、その中央部が削られて膜厚が非常に薄くなるというディッシングが生じる。さらには、下層において微細なビアパターンを形成するために、メタル層の膜厚を薄膜化することで、銅パターンの面積が大面積化されていると、ＣＭＰによって銅が完全に削り取られる部分が生じる。
【００１５】
この点、上述した特許文献１では、２層目のメタル層、つまり、銅形成時に上記の現象が発生する。このように、銅パターンの中央部が薄くなったり、銅が完全に削り取られる部分が出てくると、層間絶縁膜が受けるワイヤボンドの衝撃が大きくなってクラック発生の可能性が増大する。
【００１６】
これに対し、特許文献２では、パッド直下の絶縁膜及びトランジスタに対してワイヤボンドによるダメージを防止できるパッド構造が提供されている。すなわち、特許文献２の半導体装置は、導電層からなる第１の電極と、第１の電極上に形成された導電層からなる外部接続電極と、第１の電極の下部に第１の電極とスルーホールを介して接続された少なくとも一層の第２の電極とを備え、第２の電極の周辺部に多数の凸形状を有する。
【００１７】
このように、最上層メタルと層間絶縁膜とで挟まれたメタル層（以下、下層メタルと呼ぶ）をビアで接続した構造を採用することにより、ワイヤボンドの衝撃によってパッド直下の配線間及び層間の絶縁膜に採用される低誘電率膜の変形又はクラックの発生を防止できる。すなわち、ワイヤボンドの衝撃に対して最上層メタルは下層メタルに支えられるため、ワイヤボンドの衝撃を受けても変形しない。その結果、パッド直下の層間絶縁膜である低誘電率膜に伝わるワイヤボンドの衝撃を抑制して、低誘電率膜の変形及びクラックの発生を防止することができる。
【００１８】
さらに、下層メタルの大面積化によるＣＭＰのディッシングを防止する目的で、下層メタルの周辺部に多くの凸形状を設けているため、下層メタルの表面積が拡大され、層間膜との密着性が高まることにより、ワイヤボンドの衝撃によるトランジスタへのダメージを低減すると共に、層間絶縁膜にクラックが発生することを防止できる。
【００１９】
以上のように、特許文献２が採用するパッド構造によると、パッド直下の絶縁膜及びトランジスタに対するワイヤボンドによるダメージを防止し、ひいては、半導体集積回路の高速化に貢献するものである。
【００２０】
［半導体集積回路の低消費電力化］
次に、半導体集積回路の低消費電力化の障害になっているのが、微細化ＭＯＳプロセスを活用して、半導体製品のチップ面積を有効利用しつつ、チップ面積をできるだけ小さくし、パワーデバイスを内蔵したパワー集積回路を実現するにある。このようなパワー集積回路では、低消費電力化の目的で、パワーデバイスを駆動する際に、通常、パルス幅変調（ＰＷＭ）駆動の技術が用いられる。このＰＷＭ駆動では、パワーデバイスのＯＮ抵抗を小さくすることが、低消費電力化につながる重要なプロセス技術である。
【００２１】
特許文献３には、ＰＯＥ技術を活用して、パワーデバイスのＯＮ抵抗をできるだけ小さくする従来の関連技術が提案されている。すなわち、能動的回路領域部分の直上でワイヤ・ボンディングを実施できるパワー集積回路であって、このパワー集積回路では、ＰＯＥ技術を活用して、パワー・トランジスタの電極につながるバスの直上に複数のコンタクト・パッドを配置し、複数のコンタクト・パッドとリードフレームとをボンディング・ワイヤによって接続している。これにより、接続部材から電極までの抵抗値及び電流経路は最小化するため、パワー・トランジスタの電気的特性を改善することができるものである。
【００２２】
図１４は、特許文献３に記載された半導体集積回路の一部の簡略平面図と共に電気回路図を示している。
【００２３】
図１４の平面図に示すように、ＩＣチップ１内には、パワー・トランジスタの能動的領域２が形成されており、該能動的領域２上には、シート状金属からなり、すべてのソース電極と接続する第１のバス３と、すべてのドレイン電極と接続する第２のバス４とが形成されている。第１のバス３及び第２のバス４上には、それぞれ、３個づつのコンタクト・パッド５が設けられており、それぞれのバスに共通に接続している。第１のバス３上の３個のコンタクト・パッド５は、第２のバス３上の３個のコンタクト・パッド５と互いに左右対称になるように配置されている。各コンタクト・パッド５と外部のリードフレーム７とを接続するボンディング・ワイヤ６が設けられている。
【００２４】
図１４に示した電気回路図は、リードフレーム７への接続部材をパワー・トランジスタ上に配置することによってもたらされるパワー・トランジスタ動作に関する電気的特徴を模式的に示している。なお、トランジスタ自身のソース・ドレイン間抵抗Ｒｓ、バス上の広がり抵抗（バス抵抗）Ｒｎ１０、Ｒｎ２０、Ｒｎ３０、及び各種のワイヤ抵抗Ｒｂ１０、Ｒｂ２０、Ｒｂ３０を電気回路図において示している。
【００２５】
図１４に示すように、リードフレーム７から見る電気回路は、リードフレーム７に並列に接続された３つのボンディング・ワイヤ６のワイヤ抵抗Ｒｂ１０、Ｒｂ２０、Ｒｂ３０に、各々直列に、バス抵抗Ｒｎ１０、Ｒｎ２０、Ｒｎ３０が接続され、さらに、トランジスタ自身のソース・ドレイン間抵抗Ｒｓが接続される抵抗回路になっている。このように、バス抵抗Ｒｎ（１０〜３０）の各々が各種のワイヤ抵抗Ｒｂ（１０〜３０）と直列につながることになり、結果的に、バス抵抗Ｒｎ（１０〜３０）及びワイヤ抵抗Ｒｂ（１０〜３０）が互いに並列に接続されて、ソース・ドレイン間抵抗Ｒｓ、バス抵抗Ｒｎ（１０〜３０）、及びワイヤＲｂ（１０〜３０）で構成される全体の抵抗が減少する。すなわち、ソース・ドレイン間抵抗Ｒｓ、バス抵抗Ｒｎ（１０〜３０）、及びワイヤ抵抗Ｒｂ（１０〜３０）に関連する電圧降下、並びに対応するデバイアス効果が削減されるため、トランジスタ特性が改善される。
【特許文献１】特許第２９７４０２２号
【特許文献２】特許第３７２５５２７号
【特許文献３】ＵＳ２００２００１１６７４Ａ１
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、特許文献３に示すように、能動的回路領域部分の直上でワイヤ・ボンディングを実施できるパワー集積回路において、接続部材から電極までの抵抗値及び電流経路を最小化する目的で、パワー・トランジスタのソース電極に接続するバス及びドレイン電極に接続するバスのそれぞれ１つのバス上には、パワー・トランジスタの直上に位置するように複数のコンタクトパットが分布して配置されている。
【００２７】
このため、パワー・トランジスタに大電流を流す場合には、パワー・トランジスタの電極に接続されたバスは、複数のコンタクト・パッドの各々にすべて共通に接続しているため、パワーデバイス（例えば、パワーＮＰＮトランジスタ等）の種類により、電極につながるバスのレイアウト次第で、パワー・トランジスタに電流集中が生じてダメージを与え、半導体集積回路の信頼性を損なうという問題があった。
【００２８】
前記に鑑み、本発明の目的は、パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路及びその製造方法を提供することである。
【課題を解決するための手段】
【００２９】
前記の目的を達成するために、本発明の一側面に係る半導体集積回路は、半導体基板上に形成された集積化されたパワー・トランジスタと、パワー・トランジスタの上に形成された層間絶縁膜と、層間絶縁膜中であってパワー・トランジスタの直上に形成された第１の金属層からなり、パワー・トランジスタの第１の電極として機能する複数の第１の金属パターンと、第１の金属層からなり、パワー・トランジスタの第２の電極として機能する複数の第２の金属パターンと、層間絶縁膜中であって第１の金属層の直上に形成された第２の金属層からなり、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバスと、第２の金属層からなり、複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバスと、複数の第１のバス及び複数の第２のバスの各々には、１つのコンタクト・パッドが設けられている。
【００３０】
本発明の一側面に係る半導体集積回路によると、複数の第１のバス及び複数の第２のバス毎に１つのコンタクト・パッドを設けていることにより、パワー・トランジスタの電流経路が分割されるため、パワー・トランジスタへの電流集中によるダメージ又はストレスを回避しながら、各パワー・トランジスタに流れる電流ルートを明確にできると共に、各パワー・トランジスタに流れる電流の最適化が図れ、全体としてのパワー・トランジスタの電流許容値を向上させることができる。その結果、信頼性に優れた半導体集積回路を実現することができる。
【００３１】
本発明の一側面に係る半導体集積回路において、複数の第１のバスの各々は、互いに同じ表面積を有しており、複数の第２のバスの各々は、互いに同じ表面積を有していることが好ましい。
【００３２】
このようにすると、ＥＳＤエネルギーは複数の第１のバス及び複数の第２のバスの数の割合分だけ分散されるため、各パワー・トランジスタにかかるＥＳＤエネルギーのピーク値がその割合分程度低下する。このため、パワー・トランジスタのＥＳＤ耐量を向上させることができ、半導体集積回路の信頼性をより向上させることができる。
【００３３】
本発明の一側面に係る半導体集積回路において、複数の第１のバスの各々は、互いに異なる表面積を有しており、複数の第２のバスの各々は、互いに異なる表面積を有していることが好ましい。
【００３４】
このようにすると、各パワー・トランジスタ毎に電流密度が均一なるように、ボンディング・ワイヤのワイヤ長のサイズ設計、各パワー・トランジスタのサイズ設計、及び各バスのサイズ設計の実現が可能になり、各パワー・トランジスタ自身の負荷の均一化を図ることができる。
【００３５】
本発明の一側面に係る半導体集積回路において、パワー・トランジスタは、複数の第１のバスの各々と複数の第２のバスの各々とに対応するように、分離層によって複数に分割されていることが好ましい。
【００３６】
このようにすると、ラッチ及び寄生の誤動作が発生しにくくなり、半導体集積回路の信頼性をより向上させることができる。
【００３７】
本発明の一側面に係る半導体集積回路において、パワー・トランジスタのサイズは、平面的に見て、コンタクト・パッドの各々のサイズ以上の大きさを有していることが好ましい。
【００３８】
このようにすると、例えば横方向に配置されたパワー・トランジスタが形成される領域内に、平面的に見て、パワー・トランジスタ上に配列されたコンタクト・パッド、該コンタクト・パッドからパワー・トランジスタへ分散して主として垂直方向の電流を供給するための手段、及び電源を各コンタクト・パッドへ接続するための手段が包含される。このようにして、パワー・トランジスタの直上に電力供給を行うコンタクト・パッドが配列されることで、回路設計全体で消費されるシリコン面積を低減してＩＣチップのコストを削減することができる。つまり、ＩＣチップの省面積化を図ることができると共に、ＩＣチップの低コスト化が実現される。
【００３９】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々は、平面的に見て、パワー・トランジスタが形成されている領域内に包含されていることが好ましい。
【００４０】
このようにすると、上記と同様に、回路設計全体で消費されるシリコン面積を低減してＩＣチップのコストを削減することができる。つまり、ＩＣチップの省面積化を図ることができると共に、ＩＣチップの低コスト化が実現される。
【００４１】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々は、平面的に見て、パワー・トランジスタが形成されている領域内から一部はみ出していることが好ましい。
【００４２】
このようにすると、ボンディング・ワイヤの接触による出力間ショートを防止しながら、ＩＣチップの省面積化及び低コスト化が実現される。
【００４３】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々は、平面的に見て、パワー・トランジスタが形成されている領域内から全部はみ出していることが好ましい。
【００４４】
このようにすると、ボンディング・ワイヤの接触による出力間ショートを防止しながら、ＩＣチップの省面積化及び低コスト化が実現される。
【００４５】
本発明の一側面に係る半導体集積回路において、パワー・トランジスタは、ＤＭＯＳトランジスタである場合には、ＯＮ抵抗を低減して、高速化及び低消費電力化が実現される。
【００４６】
本発明の一側面に係る半導体集積回路において、パワー・トランジスタは、ＣＭＯＳトランジスタである場合には、ＯＮ抵抗を低減して、高速化及び低消費電力化が実現される。
【００４７】
本発明の一側面に係る半導体集積回路において、パワー・トランジスタは、バイポーラトランジスタである場合には、ラッチ及び寄生の誤動作が発生しにくくなり、信頼性が向上する。
【００４８】
本発明の一側面に係る半導体集積回路において、半導体基板は、ＳＯＩ基板である場合には、完全絶縁分離をなるため、ラッチ及び寄生の誤動作が発生しにくくなり、信頼性が向上する。
【００４９】
本発明の一側面に係る半導体集積回路において、半導体基板は、エピタキシャル基板である場合には、パワー・トランジスタの電流能力が向上する。
【００５０】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々の厚さは、複数の第１のバス及び複数の第２のバスの各々の厚さの２倍以上であることが好ましい。
【００５１】
このようにすると、パワー・トランジスタのＯＮ抵抗の低減による高速化及び低消費電力化を実現すると共に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することができる。
【００５２】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドと第１のバス又は第２のバスとの接続は、単一のビアを介して行われていることが好ましい。
【００５３】
このようにすると、パワー・トランジスタのＯＮ抵抗を低減できるため、高速化及び低消費電力化を実現できる。
【００５４】
本発明の一側面に係る半導体集積回路において、単一のビアの口径は５０μｍ以上であることが好ましい。
【００５５】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドと第１のバス又は第２のバスとの接続は、複数のビアアレイを介して行われていることが好ましい。
【００５６】
このようにすると、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することができる。
【００５７】
本発明の一側面に係る半導体集積回路において、複数の第１のバスの各々と複数の第２のバスの各々とは、リードフレームに近い側に位置するものから遠くに位置するものへと順に面積が大きくなるように形成された構成であれば、各パワー・トランジスタ自身の負荷の均一化を図ることができる。
許容電流値が、パワー・トランジスタに流す大電流よりも大きい場合に有用である。
【００５８】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々に取り付けられた接続部材を更に備えていることが好ましい。
【００５９】
本発明の一側面に係る半導体集積回路の製造方法は、半導体基板上に集積化されたパワー・トランジスタを形成する工程と、パワー・トランジスタの上に第１の層間絶縁膜を形成する工程と、パワー・トランジスタの直上に第１の層間絶縁膜を介して第１の金属層を堆積した後に、該第１の金属層をパターニングすることにより、パワー・トランジスタの第１の電極として機能する複数の第１の金属パターン及びパワー・トランジスタの第２の電極として機能する複数の第２の金属パターンを形成する工程と、第１の層間絶縁膜の上に、複数の第１の金属パターン及び複数の第２の金属パターンを覆うように第２の層間絶縁膜を形成する工程と、第１の金属層の直上に第２の層間絶縁膜を介して第２の金属層を堆積した後に、該第２の金属層をパターニングすることにより、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス及び複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバスを形成する工程と、第２の層間絶縁膜の上に、複数の第１のバス及び複数の第２のバスを覆うように第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜に、複数の第１のバス及び複数の第２のバスの各々を露出する複数の開口部を形成する工程と、複数の開口部の各々に露出する複数の第１のバス及び複数の第２のバスの各々に１つのコンタクト・パッドを設ける工程とを備える。
【００６０】
本発明の一側面に係る半導体集積回路の製造方法によると、上述した効果を奏する一側面に係る半導体集積回路を実現できる。
【００６１】
本発明の一側面に係る半導体集積回路の製造方法において、コンタクト・パッドを設ける工程の後に、コンタクト・パッドの各々に接続部材を取り付ける工程を更に備えることが好ましい。
【００６２】
本発明の一側面に係る半導体集積回路の製造方法において、接続部材を取り付ける工程は、コンタクト・パッドの各々にワイヤをボンディングする工程を含むことが好ましい。
【００６３】
本発明の一側面に係る半導体集積回路の製造方法において、接続部材を取り付ける工程は、コンタクト・パッドの各々にバンプする工程を含むことが好ましい。
【００６４】
本発明の一側面に係る半導体集積回路の製造方法において、バンプする工程は、はんだボールをリフローする工程を含むことが好ましい。
【００６５】
本発明の一側面に係る半導体集積回路の製造方法において、接続部材を取り付ける工程は、コンタクト・パッドの各々にめっきすることにより取り付ける工程を含むことが好ましい。
【００６６】
本発明の一側面に係る半導体集積回路の製造方法において、パワー・トランジスタは、ＤＭＯＳトランジスタ、ＣＭＯＳトランジスタ、又はバイポーラトランジスタであることが好ましい。
【００６７】
本発明の一側面に係る半導体集積回路の製造方法において、半導体基板は、ＳＯＩ基板、又はエピタキシャル基板であることが好ましい。
【００６８】
本発明の一側面に係る半導体集積回路の製造方法において、コンタクト・パッドの各々の厚さは、複数の第１のバス及び複数の第２のバスの各々の厚さの２倍以上であることが好ましい。
【００６９】
本発明の一側面に係る半導体集積回路の製造方法において、コンタクト・パッドと第１のバス又は第２のバスとの接続は、単一のビアを介して行われることが好ましく、該単一のビアの口径は５０μｍ以上であることが好ましい。
【００７０】
本発明の一側面に係る半導体集積回路の製造方法において、コンタクト・パッドと第１のバス又は第２のバスとの接続は、複数のビアアレイを介して行われることが好ましい。
【発明の効果】
【００７１】
以上のように、本発明の一側面に係る半導体集積回路及びその製造方法によると、複数の第１のバス及び複数の第２のバス毎に１つのコンタクト・パッドを設けていることにより、パワー・トランジスタの電流経路が分割されるため、パワー・トランジスタへの電流集中によるダメージ又はストレスを回避しながら、各パワー・トランジスタに流れる電流ルートを明確にできると共に、各パワー・トランジスタに流れる電流の最適化が図れ、全体としてのパワー・トランジスタの電流許容値を向上させることができる。その結果、信頼性に優れた半導体集積回路を実現することができる。
【００７２】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、電源をつなぐ手段はワイヤ・ボンディング及びはんだボールの相互接続を含むことで、仕様用途の汎用性が増すという効果が得られる。
【００７３】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、機械的、熱的及び衝撃の応力を吸収するのに十分な厚さに、コンタクト・パッドと回路とを分離する絶縁層及びパッド金属層を提供することによって、半導体プロービング及びワイヤ・ボンディングされ、はんだ接着されたアセンブリのプロセス及び動作の信頼性を改善できる。
【００７４】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、プロービング、ワイヤ・ボンディング及びはんだ接着のプロセス上の制約を解消することが可能になり、これにより、非常に脆い回路誘電体に対してさえもクラック損傷を与える危険性を最小化することができる。
【００７５】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、半導体ＩＣ製品群の多くに適用でき、また数世代の製品にも適用できる汎用の柔軟な設計及びレイアウト概念とプロセスの方法とを提供することができる。
【００７６】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、低コスト且つ高速の製造、試験、及びアセンブリのプロセスを提供することができる。
【００７７】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、半導体ＩＣ製品の製造で共通に使用され受け入れられている設計及びプロセスのみを使用することができ、これにより、新たな資本投資の費用を回避し、既設の製造装置基盤を利用することができる。
【００７８】
さらに、本発明の一側面に係る半導体集積回路及びその製造方法の好適な実施形態として、以下のものが挙げれる。すなわち、（１）パワー・トランジスタがアレイ構成のセルとして配置される例である。例えば、横方向レイアウトとして設計された長いストライプ形状が考えられる。（２）縦型のスタイルとしては、シリコン・オン・インシュレータ（ＳＯＩ）技術を含む縦型及び横型のトレンチ・デバイスが例として挙げられる。（３）１０Ｖ未満の電圧に対して、ＣＭＯＳ技術に基づく横型トランジスタが好適な例である。１０Ｖ以上の電圧に対しては、ドレイン拡張型のデバイスが好ましい。（４）約２０Ｖよりも大きな電圧に対しては、ＬＤＭＯＳ技術に基づくデバイスが好適な例である。（５）安価なプロセスコストでできるバイポーラトランジスタが好適な例である。
【発明を実施するための最良の形態】
【００７９】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体集積回路及びその製造方法について図面を参照しながら説明する。
【００８０】
図１は、本発明の第１の実施形態に係る半導体集積回路の一部の簡略平面図と共に電気回路図を示している。
【００８１】
図１の平面図に示すように、ＩＣチップ１００内には、パワー・トランジスタの能動的領域１００Ａが形成されている。能動的領域１００Ａ上には、パワー・トランジスタのソース及びドレイン領域を覆うように、比較的幅広い各バス１４０〜１４２、１５０〜１５２が形成されている。なお、これにより、ＩＣの集積度の向上と共に省チップ化が可能になる。また、３つのバス１４０〜１４２は、シート状金属からなる最上層の金属層（第３の金属層）であって、それぞれがソース電極と接続すると共に互いに絶縁層によって分割されて形成されている。また、３つのバス１５０〜１５２は、シート状金属からなる最上層の金属層（第３の金属層）であって、３つのバス１４０、１４１、１４２と左右対称になるように位置すると共に、それぞれがドレイン電極と接続し且つ互いに絶縁層によって分割されて形成されている。各バス１４０〜１４２、１５０〜１５２上には、それぞれ、１個のコンタクト・パッド３０４が形成されており、各コンタクト・パッド３０４と外部のリードフレーム３０７（電源）とをそれぞれ接続するように各ボンディング・ワイヤ３０６が設けられている。
【００８２】
また、図１の平面図に示すように、各バス１４０〜１４２、１５０〜１５２の面積が互いに異なっており、バス１４０〜１４２は、各々の面積がリードフレーム３０７に近い側から遠くなるに連れて順に大きくなるように形成されていると共に、同様に、バス１５０〜１５２は、各々の面積がリードフレーム３０７に近い側から遠くなるに連れて順に大きくなるように形成されている
なお、図１に示した半導体集積回路は能動的回路であって、ここで能動的回路とは、ＩＣに対して機能性を提供する各種の電気部品のことを意味する。特に、本明細書においては、能動的回路は横方向に配置されたパワー・トランジスタの電力バスとなる金属層のことを意味する。
【００８３】
ここで、図１に示した構造を有する本実施形態に係る半導体集積回路は、図１の下部における電気回路図に示した電気的特徴を有している。
【００８４】
すなわち、図１の下部に示した電気回路図は、リードフレーム３０７への接続部材をパワー・トランジスタ上に配置することによってもたらされるパワー・トランジスタ動作に関する電気的特徴を模式的に示している。なお、この電気回路では、３つのトランジスタ自身のソース・ドレイン間抵抗をＲｓ１、Ｒｓ２、Ｒｓ３とし、６つのバス１４０〜１４２、１５０〜１５２上の広がり抵抗が、各バスを流れる電流に対する抵抗であって、３つのバス１４０〜１４２は３つのバス１５０〜１５２と左右対称なので、左右対称の３つのバス抵抗をＲｎ１、Ｒｎ２、Ｒｎ３とし、同様に左右対称となる各種のワイヤ抵抗をＲｂ１、Ｒｂ２、Ｒｂ３として示している。
【００８５】
図１に示すように、リードフレーム３０７から見る電気回路は、リードフレーム３０７に並列に接続された３つのボンディング・ワイヤのワイヤ抵抗Ｒｂ１、Ｒｂ２、Ｒｂ３に、各々直列に、バス抵抗Ｒｎ１、Ｒｎ２、Ｒｎ３が接続されており、さらに、トランジスタ自身のソース・ドレイン間抵抗Ｒｓ１、Ｒｓ２、Ｒｓ３が接続される左右対称の３つの並列抵抗回路になっている。
【００８６】
図１に示した電気回路と従来例にて説明した図１４に示した電気回路とを比較すると明らかなように、従来例では最上層の金属層のバスに複数のコンタクト・パッドを共通に接続していることでパワー・トランジスタ自身の電流経路は１つであったが、本実施形態では、１つのコンタクト・パッドに対して１つのバスを備えるように、６つのコンタクト・パッド３０４のそれぞれに対応するように６つのバス１４０〜１４２、１５０〜１５２を設け、パワー・トランジスタが３つに分割され、パワー・トランジスタの電流経路も３つに分割される。このため、パワー・トランジスタへの電流集中によるダメージ又はストレスを回避しながら、各パワー・トランジスタに流れる電流ルートを明確にできると共に、各パワー・トランジスタに流れる電流を最適化できる。したがって、全体としてのパワー・トランジスタの電流許容値を上昇させることができるため、パワー・トランジスタに大電流を流す場合であっても、不測の電流集中発生によるパワー・トランジスタへのダメージや不測の応力によるそり発生を防止でき、信頼性に優れた半導体集積回路を実現することができる。
【００８７】
また、１つのバスに複数のコンタクト・パッドを共通に接続する従来例とは異なり、分割された各バスに各々１つのコンタクト・パッド３０４を接続する構成により、ボンディング・ワイヤ長による抵抗成分を考慮にいれて、バスのサイズ設計に活かし、分割された各バスの面積サイズを調整することができる。例えば、図１の平面図に示したように、ボンディング・ワイヤ３０６の抵抗成分の大きさに応じた各バスの面積サイズとすることで、リードフレーム３０７から見た各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分との合成抵抗値を、各電流径路毎に均一になるように、ボンディング・ワイヤ３０６のワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現でき、各パワー・トランジスタ素子自身の負荷の均一化が図れ、信頼性に優れた半導体集積回路を実現できる。
【００８８】
例えば、ボンディング・ワイヤ単位長当たりの抵抗値を５０ｍΩ/ｍｍとした場合に、各ボンディング・ワイヤ３０６のワイヤ長を１ｍｍ、１.５ｍｍ、２ｍｍで設計し、各ボンディング・ワイヤ３０６のワイヤ長による３個のワイヤ抵抗をＲｂ１＝０．０５Ω、Ｒｂ２＝０．０７５Ω、Ｒｂ３＝０．１Ωと設計し、３つのバス抵抗（広がり抵抗）をＲｎ１＝０．１１Ω、Ｒｎ２＝０．１Ω、Ｒｎ３＝０．０９Ωと設計し、トランジスタ自身のソース・ドレイン間抵抗をＲｓ１＝０．１６Ω、Ｒｓ２＝０．１３Ω、Ｒｓ３＝０．１Ωと設計すると、各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗成分とバス抵抗成分との各シリーズ抵抗値は、下記の式に示す通りとなる。
Ｒｂ１×２＋Ｒｎ１×２＋Ｒｓ１
＝Ｒｂ２×２＋Ｒｎ２×２＋Ｒｓ２
＝Ｒｂ３×２＋Ｒｎ３×２＋Ｒｓ３
＝０．４８Ω
【００８９】
したがって、リードフレーム３０７の２端子間のパワー・トランジスタの抵抗は、０．１６（０.４８Ω/３＝０.１６Ω）となる。
【００９０】
また、図１では、バスレイアウトとして、３つのバスを左右対称に配置して６つのバスを設けた場合について説明したが、バスの配置が左右対称でない場合、つまり、電流経路を分割するバスの配置を概略左右、概略上下、又は概略斜め等に分割して対称としない場合であっても同様の効果が得られる。
【００９１】
例えば、各ボンディング・ワイヤ３０６のワイヤ長によるワイヤ抵抗Ｒｂ１をＲｂ１Ａ、Ｒｂ１Ｂとし、ワイヤ抵抗Ｒｂ２をＲｂ２Ａ、Ｒｂ２Ｂとし、ワイヤ抵抗Ｒｂ３をＲｂ３Ａ、Ｒｂ３Ｂとし、さらに、バス抵抗（広がり抵抗）Ｒｎ１をＲｎ１Ａ、Ｒｎ１Ｂとし、バス抵抗Ｒｎ２をＲｎ２Ａ、Ｒｎ２Ｂとし、バス抵抗Ｒｎ３をＲｎ３Ａ、Ｒｎ３Ｂとし、さらに、トランジスタ自身のソース・ドレイン間抵抗をＲｓ１、Ｒｓ２、Ｒｓ３とし、各抵抗の数値のパラメータを適切に設計したとする。この場合、各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗成分とバス抵抗成分との各シリーズ抵抗値を含むリードフレーム３０７の２端子間のパワー・トランジスタの抵抗は、下記の式に示す通りとなる。
リードフレーム２端子間のパワー・トランジスタの抵抗
＝（（Ｒｂ１Ａ＋Ｒｎ１Ａ＋Ｒｓ１＋Ｒｂ１Ｂ＋Ｒｎ１Ｂ）×
（Ｒｂ２Ａ＋Ｒｎ２Ａ＋Ｒｓ２＋Ｒｂ２Ｂ＋Ｒｎ２Ｂ）×
（Ｒｂ３Ａ＋Ｒｎ３Ａ＋Ｒｓ３＋Ｒｂ３Ｂ＋Ｒｎ３Ｂ））
/（（Ｒｂ１Ａ＋Ｒｎ１Ａ＋Ｒｓ１＋Ｒｂ１Ｂ＋Ｒｎ１Ｂ）×
（Ｒｂ２Ａ＋Ｒｎ２Ａ＋Ｒｓ２＋Ｒｂ２Ｂ＋Ｒｎ２Ｂ）
＋（Ｒｂ２Ａ＋Ｒｎ２Ａ＋Ｒｓ２＋Ｒｂ２Ｂ＋Ｒｎ２Ｂ）×
（Ｒｂ３Ａ＋Ｒｎ３Ａ＋Ｒｓ３＋Ｒｂ３Ｂ＋Ｒｎ３Ｂ）
＋（Ｒｂ３Ａ＋Ｒｎ３Ａ＋Ｒｓ３＋Ｒｂ３Ｂ＋Ｒｎ３Ｂ）×
（Ｒｂ１Ａ＋Ｒｎ１Ａ＋Ｒｓ１＋Ｒｂ１Ｂ＋Ｒｎ１Ｂ））
【００９２】
また、１つのバスに複数のコンタクト・パッドを共通に接続する従来例とは異なり、分割された各バスに各々１つのコンタクト・パッド３０４を接続する構成により、ボンディング・ワイヤ長による抵抗成分を考慮にいれて、バスのサイズ設計に活かし、分割された各バスの面積サイズを調整することで、リードフレーム３０７から見た各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分との合成抵抗値を、各電流経路毎に最適化して、ボンディング・ワイヤ３０６のワイヤ長、各パワー・トランジスタのサイズ設計、及びバス設計を実現でき、信頼性に優れた半導体集積回路を実現することができる。
【００９３】
このように、分割された各バスに各々１つのコンタクト・パッド３０４を設ける構成により、ボンディング・ワイヤ長による抵抗成分を考慮にいれて、バスのサイズ設計に活かし、分割されたバスの面積サイズを調整することができる。したがって、上述したように、各電流径路毎に均一なるように、ボンディング・ワイヤ３０６のワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現でき、各パワー・トランジスタ素子自身の負荷の均一化が図れ、信頼性に優れた半導体集積回路を実現できる。
【００９４】
また、ここで、図１に示した半導体集積回路における最上層の金属層である各バス１４０〜１４２、１５０〜１５２の形状として、図２の平面図に示すように、各バス１４０〜１４２、１５０〜１５２の面積が均等になるような構成とすることもできる。なお、その他の構成は、図１に示した半導体集積回路と同様である。
【００９５】
図２に示す半導体集積回路によると、１つのバスに複数のコンタクト・パッドを共通に接続する従来例とは異なり、各バスを分割して、分割された各バスに各々１つのコンタクト・パッド３０４を設けることによって上述の図１に示した半導体集積回路による効果が得られることに加えて、最上層の第３の金属層である各バス１４０〜１４２、１５０〜１５２の面積が均等であることにより、以下の効果を更に得ることができる。
【００９６】
すなわち、互いに分割された６つのバス１４０〜１４２、１５０〜１５２が、ほぼ均等の面積を持つように形成され、バス１４０〜１４２、１５０〜１５２の各々に１つのコンタクト・パッド３０４を設けていることにより、ＥＳＤエネルギーが直接印加されるリードフレーム３０７からボンディング・ワイヤ３０６を介して、互いに分割された６つのバス１４０〜１４２、１５０〜１５２の分、ＥＳＤエネルギーが分散されるため、各パワー・トランジスタ素子にかかるＥＳＤエネルギーのピーク値がその分散分だけ低下する。したがって、パワー・トランジスタのＥＳＤ耐量を向上させることができ、信頼性により優れた半導体集積回路を実現できる。
【００９７】
例えば、３つのバス抵抗（広がり抵抗）をＲｎ１＝０．１Ω、Ｒｎ２＝０．１Ω、Ｒｎ３＝０．１Ωと設計し、トランジスタ自身のソース・ドレイン間抵抗をＲｓ１＝０．１３Ω、Ｒｓ２＝０．１３Ω、Ｒｓ３＝０．１３Ωと設計すると、各パワー・トランジスタの素子抵抗成分とバス抵抗成分との各シリーズ抵抗値は、下記式に示す通りとなる。
Ｒｎ１×２＋Ｒｓ１
＝Ｒｎ２×２＋Ｒｓ２
＝Ｒｎ３×２＋Ｒｓ３
＝３．３Ω
【００９８】
このように、リードフレーム３０７からボンディング・ワイヤ３０６を介して、ＥＳＤエネルギーが印加されるとすると、均等に分割された抵抗成分を有する各パワー・トランジスタ素子にかかるＥＳＤエネルギーのピーク値は、互いに分割されたバスの数に応じて、ＥＳＤエネルギーが分散されるように働くため、ＥＳＤエネルギーのピーク値で決定されるパワー・トランジスタのＥＳＤ耐量を向上させることができる。また、パワー・トランジスタの大サイズのバスを均等に分割することより、大サイズのバスの金属層の応力によるストレスを低減できる。このため、パワー・トランジスタにおいて、大面積の金属層がなくなり、そりも少なくなる。このように、信頼性により優れた半導体集積回路を実現できる。
【００９９】
ここで、上述した図１及び図２に示した半導体集積回路における最上層の金属層であるバス１４０〜１４２、１５０〜１５２とその下側に設けられた２つの金属層との位置関係を説明しておく。なお、以下では、図１及び図２のうち、図２に示した半導体集積回路の場合を例として説明するが、図１に示した半導体集積回路の場合であっても下記での説明から当然に想到できるものである。
【０１００】
図３及び図４は、図２に示したバス１４０〜１４２、１５０〜１５２の下側の金属層との位置関係を模式的に示した平面図である。なお、図３及び図４では、各バス１４０〜１４２、１５０〜１５２を透視的に示しており、図４では、第２層目のバスを透視的に示している。
【０１０１】
まず、図３に示すように、本実施形態において第３層目となるバス１４０〜１４２、１５０〜１５２の下側には、細長い横方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、第２層目のバス（第２の金属層）としてのソース・ライン（第１の金属パターン）の金属層１１、１２、１３、１４、１５、１６と第２層目のバスとしてのドレイン・ライン（第２の金属パターン）の金属層２１、２２、２３、２４、２５、２６とが交互に形成されている。第３層目のバス１４０、１４１、１４２は、金属を詰めた複数のビアＸ１を介して、それぞれ、第２層目のバスであるソース・ライン１１及び１２、１３及び１４、１５及び１６に接続されており、第３層目のバス１５０、１５１、１５２は、金属を詰めた複数のビアＹ１を介して、それぞれ、ドレイン・ライン２１及び２２、２３及び２４、２５及び２６に接続されている。
【０１０２】
また、図４に示すように、第２層目のバスとしてのソース・ライン及びドレイン・ラインの金属層１１〜１６、２１〜２６の下側には、これらの第２層目のバスと直行すると共に、細長い縦方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、第１層目のバス（第１の金属層）としてのソース電極用ライン（第１の金属パターン）の金属層Ｓ１〜Ｓ１５と第１層目のバスとしてのドレイン電極用ライン（第２の金属パターン）の金属層Ｄ１〜Ｄ１５とが交互に形成されている。第１層目のバスのソース電極用ラインの金属層Ｓ１〜Ｓ１５は、金属を詰めた複数のビアＸを介して、それぞれ、第２層目のバスであるソース・ライン１１〜１６に電気的に接続されており、第１層目のバスのドレイン電極用ラインの金属層Ｄ１〜Ｄ１５は、金属を詰めた複数のビアＹを介して、それぞれ、第２層目のバスであるドレイン・ライン２１〜２６に電気的に接続されている。なお、以上の図１〜図４では、半導体基板上に形成された第１層目のバス〜第３層目のバス、ビア、コンタクト・パッド、及びボンディング・ワイヤの位置関係を主として説明するための図であって、各バスの間に形成された図示していない層間絶縁膜（例えば第２の実施形態における第１〜第４のレベル間絶縁体層）や開口部その他の具体的な構成は、第２の実施形態で具体的な例を用いて説明することとする。
【０１０３】
−第１の変形例−
図５は、本発明の第１の実施形態に係る半導体集積回路における第１の変形例についての簡略平面図を示している。なお、当該第１の変形例は、上述した図１及び図２に示した半導体集積回路の双方に適用可能な例であり、以下では、当該第１の変形例として図２に示した半導体集積回路に適用した場合を例として説明する。
【０１０４】
図５に示す第１の変形例では、パワー・トランジスタの能動的領域が、３つの能動的領域１００ａ１、１００ａ２、１００ａ３に分割されており、３つの能動的領域１００ａ１、１００ａ２、１００ａ３には、分離膜によって互いに電気的に分離された３つのパワー・トランジスタが形成されている点で、図２に示した半導体集積回路と異なっている。なお、その他の構成は、図２及び図１に示した半導体集積回路と同様である。
【０１０５】
このようにすると、左右対称であるバス１４０及び１５０、バス１４１及び１５１、バス１４２及び１５３のそれぞれは、コンタクト・パッド３０４を介して、隣り合うトランジスタと電気的に分離された１つのパワー・トランジスタのソース電極及びドレイン電極に接続するため、ラッチ及び寄生の誤動作が発生しにくくなり、信頼性を向上させることができる。
【０１０６】
なお、図５では、各バス１４０、１４１、１４２、１５０、１５１、１５２の面積が互いに等しい場合について示しているが、例えば上述の図４の場合のように、面積が互いに異なるような場合であっても、同様の効果が得られる。
【０１０７】
−第２の変形例−
図６及び図７は、本発明の第１の実施形態に係る半導体集積回路における第２の変形例についての簡略平面図を示している。なお、同様に、当該第１の変形例は、上述した図１及び図２に示した半導体集積回路の双方に適用可能な例であり、以下では、当該第２の変形例として図２に示した半導体集積回路に適用した場合を例として説明する。
【０１０８】
図６及び図７に示す第２の変形例では、図６及び図７の各々に示すように、パワー・トランジスタの能動的領域１００Ｂ及び１００Ｃが狭く、その上に形成する各バス１４０ｃ及び１４０ｄ、１４１ｃ及び１４１ｄ、１４２ｃ及び１４２ｄ、１５０ｃ及び１５０ｄ、１５１ｃ及び１５１ｄ、１５２ｃ及び１５２ｄの面積が小さい場合に、リードフレーム３０７側から最も遠い位置のバス１４２ｃ及び１５２ｃ、１４２ｄ及び１５２ｄに形成するコンタクト・パッド３０４をその一部又は全部がはみ出るように形成している点で、図２に示した半導体集積回路と異なっている。なお、その他の構成は、図２及び図１に示した半導体集積回路と同様である。
【０１０９】
このようにすると、ボンディング・ワイヤ３０６同士の接触を防止して出力間ショートを防止しながら、図１を用いて説明したような、６つのバス１４０〜１４２、１５０〜１５２が、リードフレーム３０７から離れるに従って互いに異なる面積を持つように形成した場合による効果や、図２を用いて説明したような６つのバス１４０〜１４２、１５０〜１５２がほぼ均等の面積を持つように形成した場合による効果を得ることができる。
【０１１０】
なお、近年のワイヤ・ボンディング技術の進展により、信頼できるボール・コンタクト、長いワイヤ、及び厳しく制御されたワイヤ・ループ形状の作製が可能となっている。例えば、計算機制御により空中でキャピラリを予め定めたように移動させることで、正確に定義された形状のワイヤ・ループを作製でき、丸形、台形、直線状、又は特別仕様のループ経路を作製するも可能となってるため、上述した本実施形態に係る半導体集積回路はより有用となる。
【０１１１】
（第２の実施形態）
以下では、本発明の第２の実施形態に係る半導体集積回路として、上述した第１の実施形態で説明した半導体集積回路を後述する各トランジスタに具体的に適用した例を説明すると共にコンタクト・パッド及び接続部材の変形例について説明する。なお、本実施形態において、第１の実施形態で説明した内容は、本実施形態でも同様であるため、その説明は省略する。
【０１１２】
−第１の実施例−
本発明の第２の実施形態における第１の実施例は、上述した第１の実施形態に係る半導体集積回路にＤＭＯＳトランジスタを適用した例である。
【０１１３】
図８は、本発明の第２の実施形態における第１の実施例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。
【０１１４】
図８に示すように、ｐ型シリコン基板９１１上に、公知の方法により、ＤＭＯＳトランジスタを形成する。すなわち、ｎ型埋め込み領域９１３、ｎ型ウェル領域９１７、ボディ領域９０５、ソース領域９１９、ドレインコンタクト領域９２１、バックゲート領域９２２、ゲート酸化物９３０、及びポリシリコン・ゲート９３１を含むＤＭＯＳトランジスタを形成する。なお、ｐ型シリコン基板９１１に、ｎ型ウェル領域９１７に隣接するようにｐ型ウェル９１６を形成し、該ｐ型ウェル９１６に基板コンタクト領域９２７を形成している。また、ｐ型シリコン基板９１１上の素子形成領域を区画するように、素子分離絶縁体層９２８を形成している。
【０１１５】
次に、ｐ型シリコン基板９１１の全面に、上述のＤＭＯＳトランジスタ等を覆うように、第１のレベル間絶縁体層９４１を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第１のレベル間絶縁体層９４１に、下端がバックゲート領域９２２及びソース領域９１９にそれぞれ到達する第１のビア９４２ａと、下端がドレイン領域９２１に到達する第１のビア９４２ｂを形成する。
【０１１６】
次に、第１のレベル間絶縁体層９４１の上に金属層（第１の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第１のビア９４２ａの上端と接続する第１の金属層９４３ａ（第１の金属パターン：第１層目のバス）と、下面が第１のビア９４２ｂの上端と接続する第１の金属層９４３ｂ（第２の金属パターン：第１層目のバス）とを形成する。これにより、第１の金属層９４３ａはトランジスタのソース電極として機能し、第１の金属層９４３ｂはトランジスタのドレイン電極として機能する。
【０１１７】
次に、第１のレベル間絶縁体層９４１の上に、第１の金属層９４３ａ及び９４３ｂを覆うように第２のレベル間絶縁体層９４４を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第２のレベル間絶縁体層９４４に、下端が第１の金属層９４３ａに到達する第２のビア９４５ａと、下端が第１の金属層９４３ｂに到達する第２のビア９４５ｂを形成する。
【０１１８】
次に、第２のレベル間絶縁体層９４４の上に金属層（第２の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第２のビア９４５ａの上端と接続する第２の金属層９４６ａ（第１の金属パターン：第２層目のバス）と、下面が第２のビア９４５ｂの上端と接続する第２の金属層９４６ｂ（第２の金属パターン：第２層目のバス）とを形成する。これにより、第２の金属層９４６ａはトランジスタのソース電極の延長として機能し、第２の金属層９４６ｂはトランジスタのドレイン電極の延長として機能する。
【０１１９】
次に、第２のレベル間絶縁体層９４４の上に、第２の金属層９４６ａ及び９４６ｂを覆うように第３のレベル間絶縁体層９４７を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第３のレベル間絶縁体層９４７に、下端が第１の金属層９４６ａに到達する第３のビア９４８ａを形成する。なお、複数の第３のビア９４８ａはトランジスタのソース電極と電気的に接続しており、図示していないが、トランジスタのドレイン電極と電気的に接続する複数のビアも同様に形成されている。
【０１２０】
次に、第３のレベル間絶縁体層９４７の上に金属層（第３の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第３のビア９４８ａの上端と接続する第３の金属層９４９ａ（第３層目のバス）を形成する。第２の金属層９４６ａ及び第１の金属層９４３ａと電気的に接続する第３の金属層９４９ａは、トランジスタのソース電極用のバスとして機能する。なお、図示していないが、第２の金属層９４６ｂ及び第１の金属層９４３ｂに電気的に接続する第３のビア及び第３の金属層も同様に形成されており、これらはトランジスタのドレイン電極用のバスとして機能する。
【０１２１】
次に、第３のレベル間絶縁体層９４７の上に、第３の金属層９４９ａ及び図示しない第３の金属層を覆うように第４のレベル間絶縁体層９５０を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第４のレベル間絶縁体層９５０に開口部９５６を形成する。このように、開口部９５６は、第３の金属層９４９ａをソース電極と電気的に接続するための第３のビア９４８ａの少なくとも１つの垂直上方に位置するように形成されており、同様に、図示しない開口部が、第３の金属層をドレイン電極と電気的に接続する第３のビアの少なくとも１つの垂直上方にも位置するように形成されている。
【０１２２】
次に、第３の金属層９４９ａを露出する開口部９５６上に、第３の金属層９４９ａの膜厚の２倍以上の膜厚を有する金属層を堆積した後に、エッチングによりパターニングすることで、第３の金属層９４９ａの膜厚の２倍以上の膜厚を有するコンタクト・パッド９５１を形成する。このように、コンタクト・パッド９５１と、第３層目のバスとしての第３の金属層９４９ａとの接続は、開口部９５６における下部に位置するコンタクト・パッド９５１の部分、すなわち単一のビアで行われている。なお、該単一のビアの口径は５０μｍ以上であることが好ましい。続いて、第４のレベル間絶縁体層９５０及びコンタクト・パッド９５１の上に、保護用被覆層９５５を堆積した後に、エッチングによりパターニングすることで、コンタクト・パッド９５１を露出する開口部を形成し、コンタクト・パッド９５１上にボール９６１及びボンディング・ワイヤ９６２を形成する。なお、図８では、コンタクト・パッド９５１は、ソース・バスとして機能する第３の金属層９４９ａに設けられており、図示していないが、ドレイン・バスとして機能する第３の金属層にもコンタクト・パッドが同様に設けられている。
【０１２３】
以上のように、本発明の第２の実施形態における第１の実施例によると、ＤＭＯＳトランジスタの直上に、第１層目〜第３層目のバスとしての第１〜第３の金属層９４３ａ、９４６ａ、及び９４９ａ、並びにコンタクト・パッド９５１を配置することにより、ＩＣの集積度が向上するため、省チップ化が可能である。また、第３層目のバスとしての第３の金属層９４９ａ（図示していない第３の金属層も含む）を第３のビア９４８ａ（図示していない第３の金属層を含む）の少なくとも１つの垂直上方に位置するように形成し、該第３の金属層９４９ａを露出する開口部９５６に、第３層目のバスの膜厚の２倍以上の膜厚を有するコンタクト・パッド９５１を形成することにより、ＯＮ抵抗を低減することができるため、高速化及び低消費電力化が可能であると同時に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することができる。
【０１２４】
なお、本実施形態では、半導体集積回路がＮチャンネル型ＤＭＯＳトランジスタである場合について説明したが、Ｐチャンネル型ＤＭＯＳトランジスタであってもよく、また、配線金属層との接続が同様であれば上述の構造に限定されるものではない。
【０１２５】
−第１の実施例における第１の変形例−
本実施形態の第１の実施例における第１の変形例は、上述した第１の実施例に係る半導体集積回路に、ＳＯＩ基板上に集積化されたＤＭＯＳトランジスタを適用した例である。
【０１２６】
図９（ａ）は、本実施形態の第１の実施例における第１の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、ＤＭＯＳトランジスタをＳＯＩ基板上に集積化した点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。
【０１２７】
図９（ａ）に示すように、ｐ型シリコン基板９１１及び埋め込み絶縁体層９１２の上に、公知の方法により、ＤＭＯＳトランジスタを形成する。すなわち、ｐ型ウェル領域９１６、ｎ型ウェル領域９１７、ボディ領域９１８、ソース領域９１９、ドレイン領域９２０、ドレインコンタクト領域９２１、バックゲート領域９２２、ゲート酸化物９３０、及びポリシリコン・ゲート９３１を含むＤＭＯＳトランジスタを形成する。なお、ｐ型シリコン基板９１１の一部及びｐ型ウェル領域９１６に、トレンチ分離絶縁体層９２９を形成している。
【０１２８】
以上のように、本実施形態の第１の実施例における第１の変形例によると、上述した第１の実施例による効果に加えて、半導体基板としてＳＯＩ基板を用いた場合には、完全分離が可能となって、ラッチ及び寄生の誤動作が発生しにくくなり、信頼性を向上させることができる。
【０１２９】
−第１の実施例における第２の変形例−
本実施形態の第１の実施例における第２の変形例は、上述した第１の実施例に係る半導体集積回路に、エピタキシャル基板上に集積化されたＤＭＯＳトランジスタを適用した例である。
【０１３０】
図９（ｂ）は、本実施形態の第１の実施例における第２の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、ＤＭＯＳトランジスタをエピタキシャル基板上に集積化した点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。
【０１３１】
図９（ｂ）に示すように、ｐ型シリコン基板９１１の上に、公知の方法により、ＤＭＯＳトランジスタを形成する。すなわち、ｎ型埋め込み領域９１３、エピタキシャル領域９１５、ボディ領域９１８、ソース領域９１９、ドレイン領域９２０、ドレインコンタクト領域９２１、バックゲート領域９２２、ゲート酸化物９３０、及びポリシリコン・ゲート９３１を含むＤＭＯＳトランジスタを形成する。なお、エピタキシャル領域９１５に隣接するように、ｐ型埋め込み領域９１４及びｐ型ウェル領域９１６を形成している。
【０１３２】
以上のように、本実施形態の第１の実施例における第２の変形例によると、上述した第１の実施例による効果に加えて、半導体基板としてエピタキシャル基板を用いた場合には、パワー・トランジスタの電流能力の向上が可能である。
【０１３３】
−第１の実施例における第３の変形例−
本実施形態の第１の実施例における第３の変形例は、上述の第１の実施例に係る半導体集積回路をＤＭＯＳトランジスタに適用した例であって、コンタクト・パッドと第３層目のバスとの接続を複数のビアで行った場合の例である。
【０１３４】
図１０（ａ）は、本実施形態の第１の実施例における第３の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、コンタクト・パッドと第３層目のバスとの接続を複数のビアで行った点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。つまり、図８の構成では、コンタクト・パッドと第３層目のバスとの接続が単一のビアで行われている。
【０１３５】
本変形例では、図１０（ａ）に示すように、第３の金属層９４９ａとコンタクト・パッド９５１との接続として、図８に示した開口部９５６に相当する箇所において第４のレベル間絶縁体層９５０を貫通して設けられた複数のビアアレイ９５０ａを用いている。
【０１３６】
以上のように、本実施形態の第１の実施例における第３の変形例によると、上述した第１の実施例による効果に加えて、複数のビアアレイ９５０ａを用いたことにより、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することが可能である。
【０１３７】
−第１の実施例における第４の変形例−
本実施形態の第１の実施例における第４の変形例は、上述の第１の実施例に係る半導体集積回路としてＤＭＯＳトランジスタを適用した例であって、コンタクト・パッドをめっき法で形成した場合の例である。
【０１３８】
図１０（ｂ）は、本実施形態の第１の実施例における第４の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、コンタクト・パッドをめっき法で形成した点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。
【０１３９】
図１０（ｂ）に示すように、第３の金属層９４９ａを露出する開口部９５６の内部、及び第４のレベル間絶縁体層９５０上に、めっき法により、コンタクト・パッド９５１ｂを形成する。
【０１４０】
以上のように、本実施形態の第１の実施例における第４の変形例によると、上述した第１の実施例による効果に加えて、第３の金属層９４９ａの厚膜化が容易となるため、パワー・トランジスタのＯＮ抵抗の低減による高速化及び低消費電力化ができると共に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することが可能である。
【０１４１】
−第１の実施例における第５の変形例−
本実施形態の第１の実施例における第５の変形例は、上述の第１の実施例に係る半導体集積回路としてＤＭＯＳトランジスタを適用した例であって、接続部材としてはんだボールを用いた場合の例である。
【０１４２】
図１１（ａ）は、本実施形態の第１の実施例における第５の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、上述のように、接続部材としてボール９６１及びボンディング・ワイヤ９６２（図８参照）の代わりにはんだボールを形成した点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。
【０１４３】
図１１（ａ）に示すように、第３の金属層９４９ａの内部、及び保護用被覆層９５５上に、はんだボール９６３を形成する。
【０１４４】
以上のように、本実施形態の第１の実施例における第５の変形例によると、上述した第１の実施例による効果に加えて、コンタクト・パッド９５１に接続する部材としてはんだボール９６３を用いることにより、チップサイズのパッケージを使用することができるため、ＩＣパッケージサイズの小型化が可能である。
【０１４５】
−第１の実施例における第６の変形例−
本実施形態の第１の実施例における第６の変形例は、上述の第１の実施例に係る半導体集積回路としてＤＭＯＳトランジスタを適用した例であって、接続部材としてめっき金属層を用いた場合の例である。
【０１４６】
図１１（ｂ）は、本実施形態の第１の実施例における第５の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、上述のように、接続部材としてボール９６１及びボンディング・ワイヤ９６２（図８参照）の代わりにめっき金属層を形成した点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。
【０１４７】
図１１（ｂ）に示すように、第３の金属層９４９ａの内部、及び保護用被覆層９５５上に、めっき金属層９６４を形成する。
【０１４８】
以上のように、本実施形態の第１の実施例における第６の変形例によると、上述した第１の実施例による効果に加えて、コンタクト・パッド９５１に接続する部材としてめっき金属層９６４を用いることにより、第３の金属層９４９ａの厚膜化が容易となるため、パワー・トランジスタのＯＮ抵抗の低減による高速化及び低消費電力化ができると共に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することが可能である。
【０１４９】
なお、上述の第１の実施例における第２〜第６の変形例では、半導体集積回路がＮチャンネル型ＤＭＯＳトランジスタである場合について説明したが、配線金属層との接続が同様であれば、パワー・トランジスタの種類及び構造を限定するものではない。
【０１５０】
−第２の実施例−
本発明の第２の実施形態における第２の実施例は、上述した第１の実施形態に係る半導体集積回路にＣＭＯＳトランジスタを適用した例である。
【０１５１】
図１２は、本発明の第２の実施形態における第２の実施例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本実施例は、ＣＭＯＳトランジスタを集積化した点で、上述の図８に示したＤＭＯＳトランジスタを集積化した第１の実施例と相違し、その他の構成及び製造方法は同様である。
【０１５２】
図１２に示すように、ｐ型シリコン基板９１１、ｎ型埋め込み領域９１３、ｐ型ウェル領域９１６の上に、公知の方法により、ＣＭＯＳトランジスタを形成する。すなわち、ソース領域９１９、ドレインコンタクト領域９２１、バックゲート領域９２２、ゲート酸化物９３０、及びポリシリコン・ゲート９３１を含むＣＭＯＳトランジスタを形成する。
【０１５３】
以上のように、本発明の第２の実施形態における第２の実施例によると、第１の実施例におけるＤＭＯＳトランジスタの場合による効果と同様の効果を得ることができる。すなわち、ＣＭＯＳトランジスタの直上に、第１層目〜第３層目のバスとしての第１〜第３の金属層９４３ａ、９４６ａ、及び９４９ａ、並びにコンタクト・パッド９４９ａを配置することにより、ＩＣの集積度が向上するため、省チップ化が可能である。また、第３層目のバスとしての第３の金属層９４６ａ（図示していない第３の金属層も含む）を第３のビア９４８ａ（図示していない第３の金属層を含む）の少なくとも１つの垂直上方に位置するように形成し、該第３の金属層９４６ａを露出する開口部９５６に、第３層目のバスの膜厚の２倍以上の膜厚を有するコンタクト・パッド９５１を形成することにより、ＯＮ抵抗を低減することができるため、高速化及び低消費電力化が可能であると同時に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することができる。
【０１５４】
なお、本実施形態の第２の実施例では、半導体集積回路がＮチャンネル型ＭＯＳトランジスタである場合について説明したが、Ｐチャンネル型ＭＯＳトランジスタであってもよく、また、配線金属層との接続が同様であれば上述の構造に限定されるものではない。
【０１５５】
−第３の実施例−
本発明の第２の実施形態における第３の実施例は、上述した第１の実施形態に係る半導体集積回路にバイポーラトランジスタを適用した例である。
【０１５６】
図１３は、本発明の第２の実施形態における第３の実施例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。
【０１５７】
図１３に示すように、ｐ型シリコン基板９１１上に、公知の方法により、バイポーラトランジスタを形成する。すなわち、ｎ型埋め込み領域９１３、ｎ型ウェル領域９１７、エミッタ領域９２３、ベース領域９２４、ベースコンタクト領域９２５及びコレクタコンタクト領域９２６を含むバイポーラトランジスタを形成する。なお、ｐ型シリコン基板９１１に、ｎ型ウェル領域９１７に隣接するようにｐ型ウェル９１６を形成し、該ｐ型ウェル９１６に基板コンタクト領域９２７を形成している。また、ｐ型シリコン基板９１１上の素子形成領域を区画するように、素子分離絶縁体層９２８を形成している。
【０１５８】
次に、ｐ型シリコン基板９１１の全面に、上述のバイポーラトランジスタ等を覆うように、第１のレベル間絶縁体層９４１を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第１のレベル間絶縁体層９４１に、下端がエミッタ領域９２３に到達する第１のビア９４２ａと、下端がコレクタ領域９２６に到達する第１のビア９４２ｂを形成する。
【０１５９】
次に、第１のレベル間絶縁体層９４１の上に金属層（第１の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第１のビア９４２ａの上端と接続する第１の金属層９４３ａ（第１の金属パターン：第１層目のバス）と、下面が第１のビア９４２ｂの上端と接続する第１の金属層９４３ｂ（第２の金属パターン：第１層目のバス）とを形成する。これにより、第１の金属層９４３ａはエミッタ領域９２３と電気的に接続してトランジスタのエミッタ電極として機能し、第１の金属層９４３ｂはコレクタコンタクト領域９２６と電気的に接続してトランジスタのコレクタ電極として機能する。
【０１６０】
次に、第１のレベル間絶縁体層９４１の上に、第１の金属層９４３ａ及び９４３ｂを覆うように第２のレベル間絶縁体層９４４を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第２のレベル間絶縁体層９４４に、下端が第１の金属層９４３ａに到達する第２のビア９４５ａと、下端が第１の金属層９４３ｂに到達する第２のビア９４５ｂを形成する。
【０１６１】
次に、第２のレベル間絶縁体層９４４の上に金属層（第２の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第２のビア９４５ａの上端と接続する第２の金属層９４６ａ（第１の金属パターン：第２層目のバス）と、下面が第２のビア９４５ｂの上端と接続する第２の金属層９４６ｂ（第２の金属パターン：第２層目のバス）とを形成する。これにより、第２の金属層９４６ａはトランジスタのエミッタ電極の延長として機能し、第２の金属層９４６ｂはトランジスタのコレクタ電極の延長として機能する。
【０１６２】
次に、第２のレベル間絶縁体層９４４の上に、第２の金属層９４６ａ及び９４６ｂを覆うように第３のレベル間絶縁体層９４７を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第３のレベル間絶縁体層９４７に、下端が第２の金属層９４６ａに到達する第３のビア９４８ａを形成する。なお、複数の第３のビア９４８ａはトランジスタのエミッタ電極と電気的に接続しており、図示していないが、トランジスタのコレクタ電極と電気的に接続する複数のビアも同様に形成されている。
【０１６３】
次に、第３のレベル間絶縁体層９４７の上に金属層（第３の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第３のビア９４８ａの上端と接続する第３の金属層９４９ａ（第３層目のバス）を形成する。第２の金属層９４６ａ及び第１の金属層９４３ａと電気的に接続する第３の金属層９４９ａは、トランジスタのエミッタ電極用のバスとして機能する。なお、図示していないが、第２の金属層９４６ｂ及び第１の金属層９４３ｂに電気的に接続する第３のビア及び第３の金属層も同様に形成されており、これらはトランジスタのコレクタ電極用のバスとして機能する。
【０１６４】
次に、第３のレベル間絶縁体層９４７の上に、第３の金属層９４９ａ及び図示しない第３の金属層を覆うように第４のレベル間絶縁体層９５０を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第４のレベル間絶縁体層９５０に開口部９５６を形成する。このように、開口部９５６は、第３の金属層９４９ａをエミッタ電極と電気的に接続するための第３のビア９４８ａの少なくとも１つの垂直上方に位置するように形成されており、同様に、図示しない開口部が、第３の金属層をコレクタ電極と電気的に接続する第３のビアの少なくとも１つの垂直上方にも位置するように形成されている。
【０１６５】
次に、第３の金属層９４９ａを露出する開口部９５６上に、第３の金属層９４９ａの膜厚の２倍以上の膜厚を有する金属層を堆積した後に、エッチングによりパターニングすることで、第３の金属層９４９ａの膜厚の２倍以上の膜厚を有するコンタクト・パッド９５１を形成する。続いて、第４のレベル間絶縁体層９５０及びコンタクト・パッド９５１の上に、保護用被覆層９５５を堆積した後に、エッチングによりパターニングすることで、コンタクト・パッド９５１を露出する開口部を形成し、コンタクト・パッド９５１上にボール９６１及びボンディング・ワイヤ９６２を形成する。なお、図１３では、コンタクト・パッド９５１は、エミッタ・バスとして機能する第３の金属層９４９ａに設けられており、図示していないが、コレクタ・バスとして機能する第３の金属層にもコンタクト・パッドが同様に設けられている。
【０１６６】
以上のように、本発明の第２の実施形態における第２の実施例によると、パワー・トランジスタとしてバイポーラトランジスタを用いた本実施例でも、パワー・トランジスタとしてＤＭＯＳトランジスタを用いた第１の実施例による効果と同様の効果が得られる。すなわち、バイポーラトランジスタの直上に、第１層目〜第３層目のバスとしての第１〜第３の金属層９４３ａ、９４６ａ、及び９４９ａ、並びにコンタクト・パッド９５１を配置することにより、ＩＣの集積度が向上するため、省チップ化が可能である。また、第３層目のバスとしての第３の金属層９４９ａ（図示していない第３の金属層も含む）を第３のビア９４８ａ（図示していない第３の金属層を含む）の少なくとも１つの垂直上方に位置するように形成し、該第３の金属層９４９ａを露出する開口部９５６に、第３層目のバスの膜厚の２倍以上の膜厚を有するコンタクト・パッド９５１を形成することにより、ＯＮ抵抗を低減することができるため、高速化及び低消費電力化が可能であると同時に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することができる。
【０１６７】
なお、本実施形態の第２の実施例では、半導体集積回路がＮＰＮトランジスタである場合について説明したが、ＰＮＰトランジスタであってもよく、また、配線金属層との接続が同様であれば上述の構造に限定されるものではない。
【０１６８】
また、本実施形態の第２及び第３の実施例に対して、上述の第１の実施例で説明した第１〜第５の変形例を同様に適用することができる。
【０１６９】
また、以上の第１及び第２の実施形態において、コンタクト・パッド９５１の配置はＩＣの能動的部品によって放出される熱エネルギーの散逸を改善するためにも利用できることも指摘しておく。このことは、外部への接続手段として、熱散逸のための熱抵抗及び熱経路を最小化する目的ではんだバンプを採用する場合に特に言えることである。
【０１７０】
また、第１のレベル間絶縁体層９４１、第２のレベル間絶縁体層９４４、第３のレベル間絶縁体層９４７及び第４のレベル間絶縁体層９５０は、例えば、窒化物、酸化物、窒化物／酸化物の組み合わせ、ＳＯＧ、ＢＰＳＧ、又は低誘電率のゲル等を使用してもよく、材質や厚さを特に限定するものではない。
【０１７１】
また、保護用被覆層９５５も同様に、機械的に強く電気的に絶縁性で湿気が通過できないものであれば、例えば、シリコン窒化物、シリコン酸窒化物、シリコン・カーボン合金、酸化物／窒化物の組み合わせ、ポリイミド、及びそれらのサンドイッチ構造膜等を使用してもよく、材質や厚さを特に限定するものではない。
【０１７２】
また、第１の金属層（第１層目のバス）９４３ａ及び９４３ｂ、第２の金属層（第２層目のバス）９４６ａ及び９４６ｂ、第３の金属層（第３層目のバス）９４９ａ、並びにコンタクト・パッド９５１（３０４）も同様に、例えば、アルミニウム、銅等の金属、又は金属合金を使用してもよく、材質や厚さを特に限定するものではない。
【０１７３】
また、バスの構成として、３層の金属層（バス）、すなわち第１の金属層９４３ａ及び９４３ｂ、第２の金属層９４６ａ及び９４６ｂ、第３の金属層９４９ａを形成する場合について説明したが、単一又は２層の金属層（バス）であっても、又は、３層よりも多い金属層（バス）を形成する場合であってもよい。さらに、これらの金属層（バス）のパターン形成については、エッチングに限定されるものではなく、各レベル間絶縁体層に溝を形成し金属材料を埋め込むダマシン法等を採用してもよい。
【０１７４】
また、本発明は、上述した各実施形態での説明に限定的に解釈されるべきではない。例示の実施形態に対する各種の修正及び組み合わせが、本発明のその他の実施形態と共に可能であることは、本説明を参照することによって当業者には明らかなことである。一例として、本発明は、能動的部品の上に位置するコンタクト・パッドを含み、それらのパッドの位置が、パッド下の能動的部品への電力の制御と分配を提供するように選択されたものである半導体集積回路を一般的にカバーする。また別の例として、本発明は、能動的部品の上に位置するコンタクト・パッドを含み、それらのパッドが、選択された１つのパッドと、電力を供給すべき１又は複数のパッドに対応する能動的部品との間の電力分配の距離を最小化するように配置されている半導体ＩＣをカバーする。従って、添付された特許請求の範囲はそのような修正及び実施形態をすべて包含し得るものである。
【産業上の利用可能性】
【０１７５】
本発明に係る半導体集積回路及びその製造方法は、デバイス直上のパッド技術を活用し、能動的回路領域部分の直上でワイヤ・ボンディングを実施するパワー集積回路を工夫することによって、電源、モータドライバ、又はオーディオアンプ等の基幹の半導体電子部品の性能において、低消費電力化及び信頼性向上の両立に寄与するものである。したがって、本発明は、製造において既存の設備を活用するため、低コストで容易に実現されるものであり、安価で高品位且つ高性能のパワー集積回路にとって極めて有用である。
【図面の簡単な説明】
【０１７６】
【図１】本発明の第１の実施形態に係る半導体集積回路の要部であって、均等分割された６つのバス金属層（第３層目のバス）上に各々１つのコンタクト・パッドを配置した構成を有するＩＣチップの一部分を模式的に示した簡略平面図であり、その下部に電流の流れに沿った電気抵抗を表す電気回路図を併せて示したものである。
【図２】本発明の第１の実施形態に係る半導体集積回路の要部であって、面積が順に異なる６つのバス金属層上に各々１つのコンタクト・パッドを配置した構成を有するＩＣチップの一部分を模式的に示す簡略平面図である。
【図３】本発明の第１の実施形態に係る半導体集積回路の要部であって、均等分割された６つのバス金属層（３層目のバス）とその１つ下層におけるソース及びドレイン電極用のラインとなる金属層（第２層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。
【図４】本発明の第１の実施形態に係る半導体集積回路の要部であって、均等分割された６つのバス金属層（３層目のバス）と、その１つ下層におけるソース及びドレイン電極用のラインとなる金属層（第２層目のバス）と、さらに１つ下層におけるソース及びドレイン電極となる金属層（第１層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。
【図５】本発明の第１の実施形態における第１の変形例に係る半導体集積回路の要部であって、均等分割された６つのバス金属層上に各々１つのコンタクト・パッドを配置し、分割された３つのパワー・トランジスタを各々分離膜で囲んだ構成を有するＩＣチップの一部分を模式的に示す簡略平面図である。
【図６】本発明の第１の実施形態における第２の変形例に係る半導体集積回路の要部であって、均等分割された６つのバス金属層上に各々１つのコンタクト・パッドを配置し、デバイス直上のパッドは直下のバスから一部はみ出した構成を有するＩＣチップの一部分を模式的に示す簡略平面図である。
【図７】本発明の第１の実施形態における第２の変形例に係る半導体集積回路の要部であって、均等分割された６つのバス金属層上に各々１つのコンタクト・パッドを配置し、デバイス直上のパッドは直下のバスから全部はみ出した構成を有するＩＣチップの一部分を模式的に示す簡略平面図である。
【図８】本発明の第２の実施形態における第１の実施例に係る半導体集積回路であって、集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図である。
【図９】（ａ）は、本発明の第２の実施形態における第１の実施例の第１の変形例に係る半導体集積回路であって、ＳＯＩ基板上に集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図であり、（ｂ）は、本発明の第２の実施形態における第１の実施例の第２の変形例に係る半導体集積回路であって、エピタキシャル基板上に集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図である。
【図１０】（ａ）は、本発明の第２の実施形態における第１の実施例の第３の変形例に係る半導体集積回路であって、コンタクト・パッドと第３層目のバスとを複数のビアで接続した構成を有する集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図であり、（ｂ）は、本発明の第２の実施形態における第１の実施例の第４の変形例に係る半導体集積回路であって、コンタクト・パッドがめっき法で形成された構成を有する集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図である。
【図１１】（ａ）は、本発明の第２の実施形態における第１の実施例の第５の変形例に係る半導体集積回路であって、接続部材としてはんだボールが取り付けられた構成を有する集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図であり、（ｂ）は、本発明の第２の実施形態における第１の実施例の第６の変形例に係る半導体集積回路であって、接続部材としてめっき金属層が取り付けられた構成を有する集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図である。
【図１２】本発明の第２の実施形態における第１の実施例に係る半導体集積回路であって、集積化されたＣＭＯＳトランジスタの要部を示す簡略断面図である。
【図１３】本発明の第２の実施形態における第１の実施例に係る半導体集積回路であって、集積化されたバイポーラトランジスタの要部を示す簡略断面図である。
【図１４】従来技術において、各々のバス金属層上に複数のコンタクト・パッドが配置され、バス金属層上で共通に接続された配置を有するパワー・トランジスタを含むＩＣチップの要部を模式的に示す簡略平面図である。
【符号の説明】
【０１７７】
１００ ＩＣ（集積回路）チップ
１１０Ａ、１００Ｂ、１００Ｃ 能動的領域（パワー・トランジスタ）
１４０、１４１、１４２、１５０、１５１、１５２ 金属層（３層目のバス：第２の金属層）
１１〜１６ ソース・ライン 金属層（２層目のバス：第１の金属パターン）
２１〜２６ ドレイン・ライン 金属層（２層目のバス：第２の金属パターン）
Ｓ１〜Ｓ１５ ソース電極用のライン 金属層（１層目のバス：第１の金属パターン）
Ｄ１〜Ｄ１５ ドレイン電極用のライン 金属層（１層目のバス：第２の金属パターン）
Ｘ ソース電極用のライン（１層目のバス）とソース・ライン（２層目のバス）を接続するビア
Ｙ ドレイン電極用のライン（１層目のバス）とドレイン・ライン（２層目のバス）を接続するビア
Ｘ１ ソース・ライン（２層目のバス）とバス（３層目のバス）を接続するビア
Ｙ１ ドレイン・ライン（２層目のバス）とバス（３層目のバス）を接続するビア
３０４ コンタクト・パッド
３０６ ボンディング・ワイヤ
３０７ リードフレーム
１００ａ１、１００ａ２、１００ａ３ 分離によって分割された能動的領域
１４０ｃ、１４０ｄ、１４１ｃ、１４１ｄ、１４２ｃ、１４２ｄ、１５０ｄ、１５０ｃ、１５１ｃ、１５１ｄ、１５２ｃ、１５２ｄ 金属層（３層目のバス）
９１１ ｐ型シリコン基板
９１２ 埋め込み絶縁体層
９１３ ｎ型埋め込み領域
９１４ ｐ型埋め込み領域
９１５ エピタキシャル領域
９１６ ｐ型ウェル領域
９１７ ｎ型ウェル領域
９１８ ボディ領域
９１９ ソース領域
９２０ ドレイン領域
９２１ ドレインコンタクト領域
９２２ バックゲート領域
９２３ エミッタ領域
９２４ ベース領域
９２５ ベースコンタクト領域
９２６ コレクタコンタクト領域
９２７ 基板コンタクト領域
９２８ 素子分離絶縁体層
９２９ トレンチ分離絶縁体層
９３０ ゲート酸化物
９３１ ポリシリコン・ゲート
９４１ 第１のレベル間絶縁体層
９４２ 第１のビア
９４３ａ、９４３ｂ 第１の金属層（１層目のバス：第１及び第２の金属パターン）
９４４ 第２のレベル間絶縁体層
９４５ 第２のビア
９４６ａ、９４６ｂ 第２の金属層（２層目のバス：第１及び第２の金属パターン）
９４７ 第３のレベル間絶縁体層
９４８ 第３のビア
９４９ａ 第３の金属層（３層目のバス）
９５０ 第４のレベル間絶縁体層
９５１ コンタクト・パッド
９５５ 保護用被覆層
９５６ 開口部
９６１ ボール
９６２ ボンディング・ワイヤ
９６３ はんだボール
９６４ めっき金属層
【技術分野】
【０００１】
本発明は、半導体集積回路及びその製造方法に関し、特に、ＰＯＥ（Pad on Element）技術、すなわち、半導体デバイスの直上にパッドを設ける技術を活用し、能動的回路領域の直上でワイヤ・ボンディングの実施が可能な構造を有するパワー集積回路及びその製造方法に関する。
【背景技術】
【０００２】
近年、情報技術の広がりと共に、コンピュータ、情報記憶装置、携帯電話、及び携帯カメラ等の電子機器の能力として、高速化及び低消費電力化の要求は高まってきている。
【０００３】
これらの電子機器の性能に大きく影響を与えるものには、電源、モータドライバ、及びオーディオアンプ等の基幹の半導体電子部品があり、これらの半導体電子部品の性能に大きく影響を与えるものとして、パワーデバイスを内蔵したパワー集積回路がある。このため、パワー集積回路を構成する半導体素子の性能として、更なる高速化及び低消費電力化の要望が強まってきている。
【０００４】
ところで、一般的な市場の要望としては、上記高速化及び低消費電力化に加えて、パワーデバイス及び回路特性の大幅な改善が望まれていると共に、能動的回路領域の直上へのワイヤ及びはんだボールのボンドの形成により低コストで且つ信頼できる構造及び方法に対して多くの需要が存在しており、種々の提案がなされてきている。
【０００５】
ここでは、まず、ＰＯＥ技術、つまり、半導体デバイス直上にパッドを設ける技術が登場する前における従来の技術を簡単に説明する。
【０００６】
パッドと外部のリードフレームとの接続部材はボンディング・ワイヤである。ボンディング・ワイヤに用いる材料としては、純粋又は合金の金、銅、及びアルミニウムが挙げられる。金を材料として用いた場合には、一般に使用されるボンディング・ワイヤの直径は約２０〜５０μｍの範囲であって、ワイヤ・ボール・ボンディングでは、普通、ボールがチップに取り付けられる。したがって、ボンディング作業時において、ボンディング・キャピラリによってボールが典型的なネイル・ヘッド形状に押しつぶされる場合に、パッドの面積はボールを固定するために十分大きくなければならない。フリーな状態でのボールの直径はワイヤ直径の約１．２〜１．６倍が典型的であるため、コンタクト・パッドの形状は、プロセス・パラメータに依存して、約５０×５０μｍ〜１５０×１５０μｍの範囲の正方形でなければならない。また、接続部材がはんだボールであれば、ボール直径は約０．２〜０．５μｍの範囲であることが典型的であり、コンタクト・パッドの面積は約０．３〜０．７ｍｍの範囲の正方形でなければならない。なお、ここで、はんだボールという表現は、はんだコンタクトが必ずしも球状であることを意味するものではなく、半球、半ドーム、切断した円錐状、又は一般的なバンプのような多様な形状のものであってもよい。正確な形状は堆積技術、リフロー技術、及び材料組成に依存する。
【０００７】
また、コンタクト・パッドは、一般的に、チップの周囲に沿って本質的に直線的な配列に配置され、大面積の“シリコン資産”（チップは圧倒的にシリコン半導体材料でできた基板上に作製される）を消費する。最近の半導体集積回路では、数多くのコンタクト・パッドが必要とされ、その数はグラウンド接続及び電力接続だけでもしばしば数百に達する。さらに信号接続を含めると、１０００個よりも多いコンタクト・パッドが必要となり、貴重なシリコン資産を大量に犠牲にすることになる。
【０００８】
また、ワイヤ・ボンディングのプロセスは、数年間にも亘る経験から、金属及び誘電体の下側の層に対してかなり大きな応力を及ぼすことが分かっている。この原因は、ボンディング・キャピラリの衝撃（金のボールを押しつぶしてネイルヘッド・コンタクトを形成するため）、ボンディング・キャピラリ及び金のボールの超音波振動の周波数及びエネルギー（露出した金属層の表面の酸化アルミニウム膜を突き破るため）、並びにプロセス（金／アルミニウム溶着の金属間化合物の形成を開始させる）の時間及び温度である。ワイヤ・ボンディングのプロセス中の応力や、マルチプローブ試験及びアセンブリ後のデバイス動作で与えられる応力により、ボンディング・パッド下の層にクラッキング又はクレータを生ずる危険性を回避するために、ボンディング・パッド下の領域に、回路構造を配置することを禁止すると共に壊れやすく機械的に弱い誘電体材料の使用を避ける半導体集積回路のレイアウトに関する設計ルールがこの数年間のうちに確立されている。このため、ボンディング・パッドを設けるだけでも多くのシリコン資産が必要になる。
【０００９】
このような背景の下、パワーデバイス及び回路特性の大幅な改善と、能動的回路領域の直上へのワイヤ及びはんだボールのボンドの形成によって低コストであって且つ信頼できる構造及び方法とに対する要望と共に、上述したように、半導体集積回路の高速化及び低消費電力化に対する要望が強まっている。
【００１０】
［半導体集積回路の高速化］
まず、半導体集積回路の高速化に対して障害になっているのが、ＭＯＳトランジスタ自体の遅延とその上層にある配線による配線遅延である。従来は、ゲート長を短くする微細化技術によってＭＯＳトランジスタ自体の遅延を低減してきたが、ＭＯＳトランジスタ自体の遅延が小さくなるに従って配線遅延の問題が顕著になってきている。
【００１１】
そこで、配線間遅延を小さくする目的で、配線間に挟まれている絶縁膜に誘電率の低い絶縁膜（低誘電率膜）を採用しようとしている。ところが、誘電率が３．０以下を実現する低誘電率膜は、従来から採用されていたシリコン酸化膜よりも機械的強度が大きく低下するため、半導体集積回路の回路形成を担う拡散工程が完了した後の半導体集積回路のパッケージングを担う組立工程、特にワイヤボンド工程で問題となる。
【００１２】
具体的には、層間絶縁膜の機械的強度が十分でないため、半導体集積回路に搭載されてるパッド上にワイヤボンドを行うと、ワイヤボンドの衝撃荷重がパッドを通じてパッド直下の層間絶縁膜に伝わって、層間絶縁膜を大きく変形させる。その結果、層間絶縁膜にクラックを発生させ、パッドの剥離又は層間絶縁膜の剥離による信頼性不良の原因となる。また、近年では、上述したように、半導体素子の寸法を縮小してコスト低減を目的に、能動的回路領域を構成するトランジスタ上にパッドを設置した半導体素子が開発されている。この場合に、配線間及び層間絶縁膜に機械的強度の低い低誘電率膜を用いると、ワイヤボンドの衝撃により低誘電率膜が変形し、トランジスタに衝撃が伝わりやすくなることでトランジスタへダメージを与えて品質不良を引き起こしてしまう。
【００１３】
これに対し、特許文献１では、パッドの直下に層間絶縁膜を挟んでメタル層を形成し、そのメタル層とパッドとをビアで接続することで、ワイヤボンドにより層間絶縁膜へ与えられる衝撃をメタル層が受け止めると共に、さらに、その衝撃でメタル層が衝撃の印加方向へ変形しようとするのをビアが支える。このように、特許文献１では、パッド直下に成膜された層間絶縁膜の機械的強度の低下を補うようなパッド構造を有することで、ワイヤボンドによるトランジスタへのダメージを抑制している。
【００１４】
ところで、メタル材料として銅を採用する場合、ダマシンプロセスで銅配線を形成することになるが、銅を電解めっきした後にめっきした銅の平坦化のために行う化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、柔らかい性質を有する銅パターンは、その面積が大面積化されていると、その中央部が削られて膜厚が非常に薄くなるというディッシングが生じる。さらには、下層において微細なビアパターンを形成するために、メタル層の膜厚を薄膜化することで、銅パターンの面積が大面積化されていると、ＣＭＰによって銅が完全に削り取られる部分が生じる。
【００１５】
この点、上述した特許文献１では、２層目のメタル層、つまり、銅形成時に上記の現象が発生する。このように、銅パターンの中央部が薄くなったり、銅が完全に削り取られる部分が出てくると、層間絶縁膜が受けるワイヤボンドの衝撃が大きくなってクラック発生の可能性が増大する。
【００１６】
これに対し、特許文献２では、パッド直下の絶縁膜及びトランジスタに対してワイヤボンドによるダメージを防止できるパッド構造が提供されている。すなわち、特許文献２の半導体装置は、導電層からなる第１の電極と、第１の電極上に形成された導電層からなる外部接続電極と、第１の電極の下部に第１の電極とスルーホールを介して接続された少なくとも一層の第２の電極とを備え、第２の電極の周辺部に多数の凸形状を有する。
【００１７】
このように、最上層メタルと層間絶縁膜とで挟まれたメタル層（以下、下層メタルと呼ぶ）をビアで接続した構造を採用することにより、ワイヤボンドの衝撃によってパッド直下の配線間及び層間の絶縁膜に採用される低誘電率膜の変形又はクラックの発生を防止できる。すなわち、ワイヤボンドの衝撃に対して最上層メタルは下層メタルに支えられるため、ワイヤボンドの衝撃を受けても変形しない。その結果、パッド直下の層間絶縁膜である低誘電率膜に伝わるワイヤボンドの衝撃を抑制して、低誘電率膜の変形及びクラックの発生を防止することができる。
【００１８】
さらに、下層メタルの大面積化によるＣＭＰのディッシングを防止する目的で、下層メタルの周辺部に多くの凸形状を設けているため、下層メタルの表面積が拡大され、層間膜との密着性が高まることにより、ワイヤボンドの衝撃によるトランジスタへのダメージを低減すると共に、層間絶縁膜にクラックが発生することを防止できる。
【００１９】
以上のように、特許文献２が採用するパッド構造によると、パッド直下の絶縁膜及びトランジスタに対するワイヤボンドによるダメージを防止し、ひいては、半導体集積回路の高速化に貢献するものである。
【００２０】
［半導体集積回路の低消費電力化］
次に、半導体集積回路の低消費電力化の障害になっているのが、微細化ＭＯＳプロセスを活用して、半導体製品のチップ面積を有効利用しつつ、チップ面積をできるだけ小さくし、パワーデバイスを内蔵したパワー集積回路を実現するにある。このようなパワー集積回路では、低消費電力化の目的で、パワーデバイスを駆動する際に、通常、パルス幅変調（ＰＷＭ）駆動の技術が用いられる。このＰＷＭ駆動では、パワーデバイスのＯＮ抵抗を小さくすることが、低消費電力化につながる重要なプロセス技術である。
【００２１】
特許文献３には、ＰＯＥ技術を活用して、パワーデバイスのＯＮ抵抗をできるだけ小さくする従来の関連技術が提案されている。すなわち、能動的回路領域部分の直上でワイヤ・ボンディングを実施できるパワー集積回路であって、このパワー集積回路では、ＰＯＥ技術を活用して、パワー・トランジスタの電極につながるバスの直上に複数のコンタクト・パッドを配置し、複数のコンタクト・パッドとリードフレームとをボンディング・ワイヤによって接続している。これにより、接続部材から電極までの抵抗値及び電流経路は最小化するため、パワー・トランジスタの電気的特性を改善することができるものである。
【００２２】
図１４は、特許文献３に記載された半導体集積回路の一部の簡略平面図と共に電気回路図を示している。
【００２３】
図１４の平面図に示すように、ＩＣチップ１内には、パワー・トランジスタの能動的領域２が形成されており、該能動的領域２上には、シート状金属からなり、すべてのソース電極と接続する第１のバス３と、すべてのドレイン電極と接続する第２のバス４とが形成されている。第１のバス３及び第２のバス４上には、それぞれ、３個づつのコンタクト・パッド５が設けられており、それぞれのバスに共通に接続している。第１のバス３上の３個のコンタクト・パッド５は、第２のバス３上の３個のコンタクト・パッド５と互いに左右対称になるように配置されている。各コンタクト・パッド５と外部のリードフレーム７とを接続するボンディング・ワイヤ６が設けられている。
【００２４】
図１４に示した電気回路図は、リードフレーム７への接続部材をパワー・トランジスタ上に配置することによってもたらされるパワー・トランジスタ動作に関する電気的特徴を模式的に示している。なお、トランジスタ自身のソース・ドレイン間抵抗Ｒｓ、バス上の広がり抵抗（バス抵抗）Ｒｎ１０、Ｒｎ２０、Ｒｎ３０、及び各種のワイヤ抵抗Ｒｂ１０、Ｒｂ２０、Ｒｂ３０を電気回路図において示している。
【００２５】
図１４に示すように、リードフレーム７から見る電気回路は、リードフレーム７に並列に接続された３つのボンディング・ワイヤ６のワイヤ抵抗Ｒｂ１０、Ｒｂ２０、Ｒｂ３０に、各々直列に、バス抵抗Ｒｎ１０、Ｒｎ２０、Ｒｎ３０が接続され、さらに、トランジスタ自身のソース・ドレイン間抵抗Ｒｓが接続される抵抗回路になっている。このように、バス抵抗Ｒｎ（１０〜３０）の各々が各種のワイヤ抵抗Ｒｂ（１０〜３０）と直列につながることになり、結果的に、バス抵抗Ｒｎ（１０〜３０）及びワイヤ抵抗Ｒｂ（１０〜３０）が互いに並列に接続されて、ソース・ドレイン間抵抗Ｒｓ、バス抵抗Ｒｎ（１０〜３０）、及びワイヤＲｂ（１０〜３０）で構成される全体の抵抗が減少する。すなわち、ソース・ドレイン間抵抗Ｒｓ、バス抵抗Ｒｎ（１０〜３０）、及びワイヤ抵抗Ｒｂ（１０〜３０）に関連する電圧降下、並びに対応するデバイアス効果が削減されるため、トランジスタ特性が改善される。
【特許文献１】特許第２９７４０２２号
【特許文献２】特許第３７２５５２７号
【特許文献３】ＵＳ２００２００１１６７４Ａ１
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、特許文献３に示すように、能動的回路領域部分の直上でワイヤ・ボンディングを実施できるパワー集積回路において、接続部材から電極までの抵抗値及び電流経路を最小化する目的で、パワー・トランジスタのソース電極に接続するバス及びドレイン電極に接続するバスのそれぞれ１つのバス上には、パワー・トランジスタの直上に位置するように複数のコンタクトパットが分布して配置されている。
【００２７】
このため、パワー・トランジスタに大電流を流す場合には、パワー・トランジスタの電極に接続されたバスは、複数のコンタクト・パッドの各々にすべて共通に接続しているため、パワーデバイス（例えば、パワーＮＰＮトランジスタ等）の種類により、電極につながるバスのレイアウト次第で、パワー・トランジスタに電流集中が生じてダメージを与え、半導体集積回路の信頼性を損なうという問題があった。
【００２８】
前記に鑑み、本発明の目的は、パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路及びその製造方法を提供することである。
【課題を解決するための手段】
【００２９】
前記の目的を達成するために、本発明の一側面に係る半導体集積回路は、半導体基板上に形成された集積化されたパワー・トランジスタと、パワー・トランジスタの上に形成された層間絶縁膜と、層間絶縁膜中であってパワー・トランジスタの直上に形成された第１の金属層からなり、パワー・トランジスタの第１の電極として機能する複数の第１の金属パターンと、第１の金属層からなり、パワー・トランジスタの第２の電極として機能する複数の第２の金属パターンと、層間絶縁膜中であって第１の金属層の直上に形成された第２の金属層からなり、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバスと、第２の金属層からなり、複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバスと、複数の第１のバス及び複数の第２のバスの各々には、１つのコンタクト・パッドが設けられている。
【００３０】
本発明の一側面に係る半導体集積回路によると、複数の第１のバス及び複数の第２のバス毎に１つのコンタクト・パッドを設けていることにより、パワー・トランジスタの電流経路が分割されるため、パワー・トランジスタへの電流集中によるダメージ又はストレスを回避しながら、各パワー・トランジスタに流れる電流ルートを明確にできると共に、各パワー・トランジスタに流れる電流の最適化が図れ、全体としてのパワー・トランジスタの電流許容値を向上させることができる。その結果、信頼性に優れた半導体集積回路を実現することができる。
【００３１】
本発明の一側面に係る半導体集積回路において、複数の第１のバスの各々は、互いに同じ表面積を有しており、複数の第２のバスの各々は、互いに同じ表面積を有していることが好ましい。
【００３２】
このようにすると、ＥＳＤエネルギーは複数の第１のバス及び複数の第２のバスの数の割合分だけ分散されるため、各パワー・トランジスタにかかるＥＳＤエネルギーのピーク値がその割合分程度低下する。このため、パワー・トランジスタのＥＳＤ耐量を向上させることができ、半導体集積回路の信頼性をより向上させることができる。
【００３３】
本発明の一側面に係る半導体集積回路において、複数の第１のバスの各々は、互いに異なる表面積を有しており、複数の第２のバスの各々は、互いに異なる表面積を有していることが好ましい。
【００３４】
このようにすると、各パワー・トランジスタ毎に電流密度が均一なるように、ボンディング・ワイヤのワイヤ長のサイズ設計、各パワー・トランジスタのサイズ設計、及び各バスのサイズ設計の実現が可能になり、各パワー・トランジスタ自身の負荷の均一化を図ることができる。
【００３５】
本発明の一側面に係る半導体集積回路において、パワー・トランジスタは、複数の第１のバスの各々と複数の第２のバスの各々とに対応するように、分離層によって複数に分割されていることが好ましい。
【００３６】
このようにすると、ラッチ及び寄生の誤動作が発生しにくくなり、半導体集積回路の信頼性をより向上させることができる。
【００３７】
本発明の一側面に係る半導体集積回路において、パワー・トランジスタのサイズは、平面的に見て、コンタクト・パッドの各々のサイズ以上の大きさを有していることが好ましい。
【００３８】
このようにすると、例えば横方向に配置されたパワー・トランジスタが形成される領域内に、平面的に見て、パワー・トランジスタ上に配列されたコンタクト・パッド、該コンタクト・パッドからパワー・トランジスタへ分散して主として垂直方向の電流を供給するための手段、及び電源を各コンタクト・パッドへ接続するための手段が包含される。このようにして、パワー・トランジスタの直上に電力供給を行うコンタクト・パッドが配列されることで、回路設計全体で消費されるシリコン面積を低減してＩＣチップのコストを削減することができる。つまり、ＩＣチップの省面積化を図ることができると共に、ＩＣチップの低コスト化が実現される。
【００３９】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々は、平面的に見て、パワー・トランジスタが形成されている領域内に包含されていることが好ましい。
【００４０】
このようにすると、上記と同様に、回路設計全体で消費されるシリコン面積を低減してＩＣチップのコストを削減することができる。つまり、ＩＣチップの省面積化を図ることができると共に、ＩＣチップの低コスト化が実現される。
【００４１】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々は、平面的に見て、パワー・トランジスタが形成されている領域内から一部はみ出していることが好ましい。
【００４２】
このようにすると、ボンディング・ワイヤの接触による出力間ショートを防止しながら、ＩＣチップの省面積化及び低コスト化が実現される。
【００４３】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々は、平面的に見て、パワー・トランジスタが形成されている領域内から全部はみ出していることが好ましい。
【００４４】
このようにすると、ボンディング・ワイヤの接触による出力間ショートを防止しながら、ＩＣチップの省面積化及び低コスト化が実現される。
【００４５】
本発明の一側面に係る半導体集積回路において、パワー・トランジスタは、ＤＭＯＳトランジスタである場合には、ＯＮ抵抗を低減して、高速化及び低消費電力化が実現される。
【００４６】
本発明の一側面に係る半導体集積回路において、パワー・トランジスタは、ＣＭＯＳトランジスタである場合には、ＯＮ抵抗を低減して、高速化及び低消費電力化が実現される。
【００４７】
本発明の一側面に係る半導体集積回路において、パワー・トランジスタは、バイポーラトランジスタである場合には、ラッチ及び寄生の誤動作が発生しにくくなり、信頼性が向上する。
【００４８】
本発明の一側面に係る半導体集積回路において、半導体基板は、ＳＯＩ基板である場合には、完全絶縁分離をなるため、ラッチ及び寄生の誤動作が発生しにくくなり、信頼性が向上する。
【００４９】
本発明の一側面に係る半導体集積回路において、半導体基板は、エピタキシャル基板である場合には、パワー・トランジスタの電流能力が向上する。
【００５０】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々の厚さは、複数の第１のバス及び複数の第２のバスの各々の厚さの２倍以上であることが好ましい。
【００５１】
このようにすると、パワー・トランジスタのＯＮ抵抗の低減による高速化及び低消費電力化を実現すると共に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することができる。
【００５２】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドと第１のバス又は第２のバスとの接続は、単一のビアを介して行われていることが好ましい。
【００５３】
このようにすると、パワー・トランジスタのＯＮ抵抗を低減できるため、高速化及び低消費電力化を実現できる。
【００５４】
本発明の一側面に係る半導体集積回路において、単一のビアの口径は５０μｍ以上であることが好ましい。
【００５５】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドと第１のバス又は第２のバスとの接続は、複数のビアアレイを介して行われていることが好ましい。
【００５６】
このようにすると、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することができる。
【００５７】
本発明の一側面に係る半導体集積回路において、複数の第１のバスの各々と複数の第２のバスの各々とは、リードフレームに近い側に位置するものから遠くに位置するものへと順に面積が大きくなるように形成された構成であれば、各パワー・トランジスタ自身の負荷の均一化を図ることができる。
許容電流値が、パワー・トランジスタに流す大電流よりも大きい場合に有用である。
【００５８】
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々に取り付けられた接続部材を更に備えていることが好ましい。
【００５９】
本発明の一側面に係る半導体集積回路の製造方法は、半導体基板上に集積化されたパワー・トランジスタを形成する工程と、パワー・トランジスタの上に第１の層間絶縁膜を形成する工程と、パワー・トランジスタの直上に第１の層間絶縁膜を介して第１の金属層を堆積した後に、該第１の金属層をパターニングすることにより、パワー・トランジスタの第１の電極として機能する複数の第１の金属パターン及びパワー・トランジスタの第２の電極として機能する複数の第２の金属パターンを形成する工程と、第１の層間絶縁膜の上に、複数の第１の金属パターン及び複数の第２の金属パターンを覆うように第２の層間絶縁膜を形成する工程と、第１の金属層の直上に第２の層間絶縁膜を介して第２の金属層を堆積した後に、該第２の金属層をパターニングすることにより、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス及び複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバスを形成する工程と、第２の層間絶縁膜の上に、複数の第１のバス及び複数の第２のバスを覆うように第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜に、複数の第１のバス及び複数の第２のバスの各々を露出する複数の開口部を形成する工程と、複数の開口部の各々に露出する複数の第１のバス及び複数の第２のバスの各々に１つのコンタクト・パッドを設ける工程とを備える。
【００６０】
本発明の一側面に係る半導体集積回路の製造方法によると、上述した効果を奏する一側面に係る半導体集積回路を実現できる。
【００６１】
本発明の一側面に係る半導体集積回路の製造方法において、コンタクト・パッドを設ける工程の後に、コンタクト・パッドの各々に接続部材を取り付ける工程を更に備えることが好ましい。
【００６２】
本発明の一側面に係る半導体集積回路の製造方法において、接続部材を取り付ける工程は、コンタクト・パッドの各々にワイヤをボンディングする工程を含むことが好ましい。
【００６３】
本発明の一側面に係る半導体集積回路の製造方法において、接続部材を取り付ける工程は、コンタクト・パッドの各々にバンプする工程を含むことが好ましい。
【００６４】
本発明の一側面に係る半導体集積回路の製造方法において、バンプする工程は、はんだボールをリフローする工程を含むことが好ましい。
【００６５】
本発明の一側面に係る半導体集積回路の製造方法において、接続部材を取り付ける工程は、コンタクト・パッドの各々にめっきすることにより取り付ける工程を含むことが好ましい。
【００６６】
本発明の一側面に係る半導体集積回路の製造方法において、パワー・トランジスタは、ＤＭＯＳトランジスタ、ＣＭＯＳトランジスタ、又はバイポーラトランジスタであることが好ましい。
【００６７】
本発明の一側面に係る半導体集積回路の製造方法において、半導体基板は、ＳＯＩ基板、又はエピタキシャル基板であることが好ましい。
【００６８】
本発明の一側面に係る半導体集積回路の製造方法において、コンタクト・パッドの各々の厚さは、複数の第１のバス及び複数の第２のバスの各々の厚さの２倍以上であることが好ましい。
【００６９】
本発明の一側面に係る半導体集積回路の製造方法において、コンタクト・パッドと第１のバス又は第２のバスとの接続は、単一のビアを介して行われることが好ましく、該単一のビアの口径は５０μｍ以上であることが好ましい。
【００７０】
本発明の一側面に係る半導体集積回路の製造方法において、コンタクト・パッドと第１のバス又は第２のバスとの接続は、複数のビアアレイを介して行われることが好ましい。
【発明の効果】
【００７１】
以上のように、本発明の一側面に係る半導体集積回路及びその製造方法によると、複数の第１のバス及び複数の第２のバス毎に１つのコンタクト・パッドを設けていることにより、パワー・トランジスタの電流経路が分割されるため、パワー・トランジスタへの電流集中によるダメージ又はストレスを回避しながら、各パワー・トランジスタに流れる電流ルートを明確にできると共に、各パワー・トランジスタに流れる電流の最適化が図れ、全体としてのパワー・トランジスタの電流許容値を向上させることができる。その結果、信頼性に優れた半導体集積回路を実現することができる。
【００７２】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、電源をつなぐ手段はワイヤ・ボンディング及びはんだボールの相互接続を含むことで、仕様用途の汎用性が増すという効果が得られる。
【００７３】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、機械的、熱的及び衝撃の応力を吸収するのに十分な厚さに、コンタクト・パッドと回路とを分離する絶縁層及びパッド金属層を提供することによって、半導体プロービング及びワイヤ・ボンディングされ、はんだ接着されたアセンブリのプロセス及び動作の信頼性を改善できる。
【００７４】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、プロービング、ワイヤ・ボンディング及びはんだ接着のプロセス上の制約を解消することが可能になり、これにより、非常に脆い回路誘電体に対してさえもクラック損傷を与える危険性を最小化することができる。
【００７５】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、半導体ＩＣ製品群の多くに適用でき、また数世代の製品にも適用できる汎用の柔軟な設計及びレイアウト概念とプロセスの方法とを提供することができる。
【００７６】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、低コスト且つ高速の製造、試験、及びアセンブリのプロセスを提供することができる。
【００７７】
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、半導体ＩＣ製品の製造で共通に使用され受け入れられている設計及びプロセスのみを使用することができ、これにより、新たな資本投資の費用を回避し、既設の製造装置基盤を利用することができる。
【００７８】
さらに、本発明の一側面に係る半導体集積回路及びその製造方法の好適な実施形態として、以下のものが挙げれる。すなわち、（１）パワー・トランジスタがアレイ構成のセルとして配置される例である。例えば、横方向レイアウトとして設計された長いストライプ形状が考えられる。（２）縦型のスタイルとしては、シリコン・オン・インシュレータ（ＳＯＩ）技術を含む縦型及び横型のトレンチ・デバイスが例として挙げられる。（３）１０Ｖ未満の電圧に対して、ＣＭＯＳ技術に基づく横型トランジスタが好適な例である。１０Ｖ以上の電圧に対しては、ドレイン拡張型のデバイスが好ましい。（４）約２０Ｖよりも大きな電圧に対しては、ＬＤＭＯＳ技術に基づくデバイスが好適な例である。（５）安価なプロセスコストでできるバイポーラトランジスタが好適な例である。
【発明を実施するための最良の形態】
【００７９】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体集積回路及びその製造方法について図面を参照しながら説明する。
【００８０】
図１は、本発明の第１の実施形態に係る半導体集積回路の一部の簡略平面図と共に電気回路図を示している。
【００８１】
図１の平面図に示すように、ＩＣチップ１００内には、パワー・トランジスタの能動的領域１００Ａが形成されている。能動的領域１００Ａ上には、パワー・トランジスタのソース及びドレイン領域を覆うように、比較的幅広い各バス１４０〜１４２、１５０〜１５２が形成されている。なお、これにより、ＩＣの集積度の向上と共に省チップ化が可能になる。また、３つのバス１４０〜１４２は、シート状金属からなる最上層の金属層（第３の金属層）であって、それぞれがソース電極と接続すると共に互いに絶縁層によって分割されて形成されている。また、３つのバス１５０〜１５２は、シート状金属からなる最上層の金属層（第３の金属層）であって、３つのバス１４０、１４１、１４２と左右対称になるように位置すると共に、それぞれがドレイン電極と接続し且つ互いに絶縁層によって分割されて形成されている。各バス１４０〜１４２、１５０〜１５２上には、それぞれ、１個のコンタクト・パッド３０４が形成されており、各コンタクト・パッド３０４と外部のリードフレーム３０７（電源）とをそれぞれ接続するように各ボンディング・ワイヤ３０６が設けられている。
【００８２】
また、図１の平面図に示すように、各バス１４０〜１４２、１５０〜１５２の面積が互いに異なっており、バス１４０〜１４２は、各々の面積がリードフレーム３０７に近い側から遠くなるに連れて順に大きくなるように形成されていると共に、同様に、バス１５０〜１５２は、各々の面積がリードフレーム３０７に近い側から遠くなるに連れて順に大きくなるように形成されている
なお、図１に示した半導体集積回路は能動的回路であって、ここで能動的回路とは、ＩＣに対して機能性を提供する各種の電気部品のことを意味する。特に、本明細書においては、能動的回路は横方向に配置されたパワー・トランジスタの電力バスとなる金属層のことを意味する。
【００８３】
ここで、図１に示した構造を有する本実施形態に係る半導体集積回路は、図１の下部における電気回路図に示した電気的特徴を有している。
【００８４】
すなわち、図１の下部に示した電気回路図は、リードフレーム３０７への接続部材をパワー・トランジスタ上に配置することによってもたらされるパワー・トランジスタ動作に関する電気的特徴を模式的に示している。なお、この電気回路では、３つのトランジスタ自身のソース・ドレイン間抵抗をＲｓ１、Ｒｓ２、Ｒｓ３とし、６つのバス１４０〜１４２、１５０〜１５２上の広がり抵抗が、各バスを流れる電流に対する抵抗であって、３つのバス１４０〜１４２は３つのバス１５０〜１５２と左右対称なので、左右対称の３つのバス抵抗をＲｎ１、Ｒｎ２、Ｒｎ３とし、同様に左右対称となる各種のワイヤ抵抗をＲｂ１、Ｒｂ２、Ｒｂ３として示している。
【００８５】
図１に示すように、リードフレーム３０７から見る電気回路は、リードフレーム３０７に並列に接続された３つのボンディング・ワイヤのワイヤ抵抗Ｒｂ１、Ｒｂ２、Ｒｂ３に、各々直列に、バス抵抗Ｒｎ１、Ｒｎ２、Ｒｎ３が接続されており、さらに、トランジスタ自身のソース・ドレイン間抵抗Ｒｓ１、Ｒｓ２、Ｒｓ３が接続される左右対称の３つの並列抵抗回路になっている。
【００８６】
図１に示した電気回路と従来例にて説明した図１４に示した電気回路とを比較すると明らかなように、従来例では最上層の金属層のバスに複数のコンタクト・パッドを共通に接続していることでパワー・トランジスタ自身の電流経路は１つであったが、本実施形態では、１つのコンタクト・パッドに対して１つのバスを備えるように、６つのコンタクト・パッド３０４のそれぞれに対応するように６つのバス１４０〜１４２、１５０〜１５２を設け、パワー・トランジスタが３つに分割され、パワー・トランジスタの電流経路も３つに分割される。このため、パワー・トランジスタへの電流集中によるダメージ又はストレスを回避しながら、各パワー・トランジスタに流れる電流ルートを明確にできると共に、各パワー・トランジスタに流れる電流を最適化できる。したがって、全体としてのパワー・トランジスタの電流許容値を上昇させることができるため、パワー・トランジスタに大電流を流す場合であっても、不測の電流集中発生によるパワー・トランジスタへのダメージや不測の応力によるそり発生を防止でき、信頼性に優れた半導体集積回路を実現することができる。
【００８７】
また、１つのバスに複数のコンタクト・パッドを共通に接続する従来例とは異なり、分割された各バスに各々１つのコンタクト・パッド３０４を接続する構成により、ボンディング・ワイヤ長による抵抗成分を考慮にいれて、バスのサイズ設計に活かし、分割された各バスの面積サイズを調整することができる。例えば、図１の平面図に示したように、ボンディング・ワイヤ３０６の抵抗成分の大きさに応じた各バスの面積サイズとすることで、リードフレーム３０７から見た各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分との合成抵抗値を、各電流径路毎に均一になるように、ボンディング・ワイヤ３０６のワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現でき、各パワー・トランジスタ素子自身の負荷の均一化が図れ、信頼性に優れた半導体集積回路を実現できる。
【００８８】
例えば、ボンディング・ワイヤ単位長当たりの抵抗値を５０ｍΩ/ｍｍとした場合に、各ボンディング・ワイヤ３０６のワイヤ長を１ｍｍ、１.５ｍｍ、２ｍｍで設計し、各ボンディング・ワイヤ３０６のワイヤ長による３個のワイヤ抵抗をＲｂ１＝０．０５Ω、Ｒｂ２＝０．０７５Ω、Ｒｂ３＝０．１Ωと設計し、３つのバス抵抗（広がり抵抗）をＲｎ１＝０．１１Ω、Ｒｎ２＝０．１Ω、Ｒｎ３＝０．０９Ωと設計し、トランジスタ自身のソース・ドレイン間抵抗をＲｓ１＝０．１６Ω、Ｒｓ２＝０．１３Ω、Ｒｓ３＝０．１Ωと設計すると、各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗成分とバス抵抗成分との各シリーズ抵抗値は、下記の式に示す通りとなる。
Ｒｂ１×２＋Ｒｎ１×２＋Ｒｓ１
＝Ｒｂ２×２＋Ｒｎ２×２＋Ｒｓ２
＝Ｒｂ３×２＋Ｒｎ３×２＋Ｒｓ３
＝０．４８Ω
【００８９】
したがって、リードフレーム３０７の２端子間のパワー・トランジスタの抵抗は、０．１６（０.４８Ω/３＝０.１６Ω）となる。
【００９０】
また、図１では、バスレイアウトとして、３つのバスを左右対称に配置して６つのバスを設けた場合について説明したが、バスの配置が左右対称でない場合、つまり、電流経路を分割するバスの配置を概略左右、概略上下、又は概略斜め等に分割して対称としない場合であっても同様の効果が得られる。
【００９１】
例えば、各ボンディング・ワイヤ３０６のワイヤ長によるワイヤ抵抗Ｒｂ１をＲｂ１Ａ、Ｒｂ１Ｂとし、ワイヤ抵抗Ｒｂ２をＲｂ２Ａ、Ｒｂ２Ｂとし、ワイヤ抵抗Ｒｂ３をＲｂ３Ａ、Ｒｂ３Ｂとし、さらに、バス抵抗（広がり抵抗）Ｒｎ１をＲｎ１Ａ、Ｒｎ１Ｂとし、バス抵抗Ｒｎ２をＲｎ２Ａ、Ｒｎ２Ｂとし、バス抵抗Ｒｎ３をＲｎ３Ａ、Ｒｎ３Ｂとし、さらに、トランジスタ自身のソース・ドレイン間抵抗をＲｓ１、Ｒｓ２、Ｒｓ３とし、各抵抗の数値のパラメータを適切に設計したとする。この場合、各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗成分とバス抵抗成分との各シリーズ抵抗値を含むリードフレーム３０７の２端子間のパワー・トランジスタの抵抗は、下記の式に示す通りとなる。
リードフレーム２端子間のパワー・トランジスタの抵抗
＝（（Ｒｂ１Ａ＋Ｒｎ１Ａ＋Ｒｓ１＋Ｒｂ１Ｂ＋Ｒｎ１Ｂ）×
（Ｒｂ２Ａ＋Ｒｎ２Ａ＋Ｒｓ２＋Ｒｂ２Ｂ＋Ｒｎ２Ｂ）×
（Ｒｂ３Ａ＋Ｒｎ３Ａ＋Ｒｓ３＋Ｒｂ３Ｂ＋Ｒｎ３Ｂ））
/（（Ｒｂ１Ａ＋Ｒｎ１Ａ＋Ｒｓ１＋Ｒｂ１Ｂ＋Ｒｎ１Ｂ）×
（Ｒｂ２Ａ＋Ｒｎ２Ａ＋Ｒｓ２＋Ｒｂ２Ｂ＋Ｒｎ２Ｂ）
＋（Ｒｂ２Ａ＋Ｒｎ２Ａ＋Ｒｓ２＋Ｒｂ２Ｂ＋Ｒｎ２Ｂ）×
（Ｒｂ３Ａ＋Ｒｎ３Ａ＋Ｒｓ３＋Ｒｂ３Ｂ＋Ｒｎ３Ｂ）
＋（Ｒｂ３Ａ＋Ｒｎ３Ａ＋Ｒｓ３＋Ｒｂ３Ｂ＋Ｒｎ３Ｂ）×
（Ｒｂ１Ａ＋Ｒｎ１Ａ＋Ｒｓ１＋Ｒｂ１Ｂ＋Ｒｎ１Ｂ））
【００９２】
また、１つのバスに複数のコンタクト・パッドを共通に接続する従来例とは異なり、分割された各バスに各々１つのコンタクト・パッド３０４を接続する構成により、ボンディング・ワイヤ長による抵抗成分を考慮にいれて、バスのサイズ設計に活かし、分割された各バスの面積サイズを調整することで、リードフレーム３０７から見た各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分との合成抵抗値を、各電流経路毎に最適化して、ボンディング・ワイヤ３０６のワイヤ長、各パワー・トランジスタのサイズ設計、及びバス設計を実現でき、信頼性に優れた半導体集積回路を実現することができる。
【００９３】
このように、分割された各バスに各々１つのコンタクト・パッド３０４を設ける構成により、ボンディング・ワイヤ長による抵抗成分を考慮にいれて、バスのサイズ設計に活かし、分割されたバスの面積サイズを調整することができる。したがって、上述したように、各電流径路毎に均一なるように、ボンディング・ワイヤ３０６のワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現でき、各パワー・トランジスタ素子自身の負荷の均一化が図れ、信頼性に優れた半導体集積回路を実現できる。
【００９４】
また、ここで、図１に示した半導体集積回路における最上層の金属層である各バス１４０〜１４２、１５０〜１５２の形状として、図２の平面図に示すように、各バス１４０〜１４２、１５０〜１５２の面積が均等になるような構成とすることもできる。なお、その他の構成は、図１に示した半導体集積回路と同様である。
【００９５】
図２に示す半導体集積回路によると、１つのバスに複数のコンタクト・パッドを共通に接続する従来例とは異なり、各バスを分割して、分割された各バスに各々１つのコンタクト・パッド３０４を設けることによって上述の図１に示した半導体集積回路による効果が得られることに加えて、最上層の第３の金属層である各バス１４０〜１４２、１５０〜１５２の面積が均等であることにより、以下の効果を更に得ることができる。
【００９６】
すなわち、互いに分割された６つのバス１４０〜１４２、１５０〜１５２が、ほぼ均等の面積を持つように形成され、バス１４０〜１４２、１５０〜１５２の各々に１つのコンタクト・パッド３０４を設けていることにより、ＥＳＤエネルギーが直接印加されるリードフレーム３０７からボンディング・ワイヤ３０６を介して、互いに分割された６つのバス１４０〜１４２、１５０〜１５２の分、ＥＳＤエネルギーが分散されるため、各パワー・トランジスタ素子にかかるＥＳＤエネルギーのピーク値がその分散分だけ低下する。したがって、パワー・トランジスタのＥＳＤ耐量を向上させることができ、信頼性により優れた半導体集積回路を実現できる。
【００９７】
例えば、３つのバス抵抗（広がり抵抗）をＲｎ１＝０．１Ω、Ｒｎ２＝０．１Ω、Ｒｎ３＝０．１Ωと設計し、トランジスタ自身のソース・ドレイン間抵抗をＲｓ１＝０．１３Ω、Ｒｓ２＝０．１３Ω、Ｒｓ３＝０．１３Ωと設計すると、各パワー・トランジスタの素子抵抗成分とバス抵抗成分との各シリーズ抵抗値は、下記式に示す通りとなる。
Ｒｎ１×２＋Ｒｓ１
＝Ｒｎ２×２＋Ｒｓ２
＝Ｒｎ３×２＋Ｒｓ３
＝３．３Ω
【００９８】
このように、リードフレーム３０７からボンディング・ワイヤ３０６を介して、ＥＳＤエネルギーが印加されるとすると、均等に分割された抵抗成分を有する各パワー・トランジスタ素子にかかるＥＳＤエネルギーのピーク値は、互いに分割されたバスの数に応じて、ＥＳＤエネルギーが分散されるように働くため、ＥＳＤエネルギーのピーク値で決定されるパワー・トランジスタのＥＳＤ耐量を向上させることができる。また、パワー・トランジスタの大サイズのバスを均等に分割することより、大サイズのバスの金属層の応力によるストレスを低減できる。このため、パワー・トランジスタにおいて、大面積の金属層がなくなり、そりも少なくなる。このように、信頼性により優れた半導体集積回路を実現できる。
【００９９】
ここで、上述した図１及び図２に示した半導体集積回路における最上層の金属層であるバス１４０〜１４２、１５０〜１５２とその下側に設けられた２つの金属層との位置関係を説明しておく。なお、以下では、図１及び図２のうち、図２に示した半導体集積回路の場合を例として説明するが、図１に示した半導体集積回路の場合であっても下記での説明から当然に想到できるものである。
【０１００】
図３及び図４は、図２に示したバス１４０〜１４２、１５０〜１５２の下側の金属層との位置関係を模式的に示した平面図である。なお、図３及び図４では、各バス１４０〜１４２、１５０〜１５２を透視的に示しており、図４では、第２層目のバスを透視的に示している。
【０１０１】
まず、図３に示すように、本実施形態において第３層目となるバス１４０〜１４２、１５０〜１５２の下側には、細長い横方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、第２層目のバス（第２の金属層）としてのソース・ライン（第１の金属パターン）の金属層１１、１２、１３、１４、１５、１６と第２層目のバスとしてのドレイン・ライン（第２の金属パターン）の金属層２１、２２、２３、２４、２５、２６とが交互に形成されている。第３層目のバス１４０、１４１、１４２は、金属を詰めた複数のビアＸ１を介して、それぞれ、第２層目のバスであるソース・ライン１１及び１２、１３及び１４、１５及び１６に接続されており、第３層目のバス１５０、１５１、１５２は、金属を詰めた複数のビアＹ１を介して、それぞれ、ドレイン・ライン２１及び２２、２３及び２４、２５及び２６に接続されている。
【０１０２】
また、図４に示すように、第２層目のバスとしてのソース・ライン及びドレイン・ラインの金属層１１〜１６、２１〜２６の下側には、これらの第２層目のバスと直行すると共に、細長い縦方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、第１層目のバス（第１の金属層）としてのソース電極用ライン（第１の金属パターン）の金属層Ｓ１〜Ｓ１５と第１層目のバスとしてのドレイン電極用ライン（第２の金属パターン）の金属層Ｄ１〜Ｄ１５とが交互に形成されている。第１層目のバスのソース電極用ラインの金属層Ｓ１〜Ｓ１５は、金属を詰めた複数のビアＸを介して、それぞれ、第２層目のバスであるソース・ライン１１〜１６に電気的に接続されており、第１層目のバスのドレイン電極用ラインの金属層Ｄ１〜Ｄ１５は、金属を詰めた複数のビアＹを介して、それぞれ、第２層目のバスであるドレイン・ライン２１〜２６に電気的に接続されている。なお、以上の図１〜図４では、半導体基板上に形成された第１層目のバス〜第３層目のバス、ビア、コンタクト・パッド、及びボンディング・ワイヤの位置関係を主として説明するための図であって、各バスの間に形成された図示していない層間絶縁膜（例えば第２の実施形態における第１〜第４のレベル間絶縁体層）や開口部その他の具体的な構成は、第２の実施形態で具体的な例を用いて説明することとする。
【０１０３】
−第１の変形例−
図５は、本発明の第１の実施形態に係る半導体集積回路における第１の変形例についての簡略平面図を示している。なお、当該第１の変形例は、上述した図１及び図２に示した半導体集積回路の双方に適用可能な例であり、以下では、当該第１の変形例として図２に示した半導体集積回路に適用した場合を例として説明する。
【０１０４】
図５に示す第１の変形例では、パワー・トランジスタの能動的領域が、３つの能動的領域１００ａ１、１００ａ２、１００ａ３に分割されており、３つの能動的領域１００ａ１、１００ａ２、１００ａ３には、分離膜によって互いに電気的に分離された３つのパワー・トランジスタが形成されている点で、図２に示した半導体集積回路と異なっている。なお、その他の構成は、図２及び図１に示した半導体集積回路と同様である。
【０１０５】
このようにすると、左右対称であるバス１４０及び１５０、バス１４１及び１５１、バス１４２及び１５３のそれぞれは、コンタクト・パッド３０４を介して、隣り合うトランジスタと電気的に分離された１つのパワー・トランジスタのソース電極及びドレイン電極に接続するため、ラッチ及び寄生の誤動作が発生しにくくなり、信頼性を向上させることができる。
【０１０６】
なお、図５では、各バス１４０、１４１、１４２、１５０、１５１、１５２の面積が互いに等しい場合について示しているが、例えば上述の図４の場合のように、面積が互いに異なるような場合であっても、同様の効果が得られる。
【０１０７】
−第２の変形例−
図６及び図７は、本発明の第１の実施形態に係る半導体集積回路における第２の変形例についての簡略平面図を示している。なお、同様に、当該第１の変形例は、上述した図１及び図２に示した半導体集積回路の双方に適用可能な例であり、以下では、当該第２の変形例として図２に示した半導体集積回路に適用した場合を例として説明する。
【０１０８】
図６及び図７に示す第２の変形例では、図６及び図７の各々に示すように、パワー・トランジスタの能動的領域１００Ｂ及び１００Ｃが狭く、その上に形成する各バス１４０ｃ及び１４０ｄ、１４１ｃ及び１４１ｄ、１４２ｃ及び１４２ｄ、１５０ｃ及び１５０ｄ、１５１ｃ及び１５１ｄ、１５２ｃ及び１５２ｄの面積が小さい場合に、リードフレーム３０７側から最も遠い位置のバス１４２ｃ及び１５２ｃ、１４２ｄ及び１５２ｄに形成するコンタクト・パッド３０４をその一部又は全部がはみ出るように形成している点で、図２に示した半導体集積回路と異なっている。なお、その他の構成は、図２及び図１に示した半導体集積回路と同様である。
【０１０９】
このようにすると、ボンディング・ワイヤ３０６同士の接触を防止して出力間ショートを防止しながら、図１を用いて説明したような、６つのバス１４０〜１４２、１５０〜１５２が、リードフレーム３０７から離れるに従って互いに異なる面積を持つように形成した場合による効果や、図２を用いて説明したような６つのバス１４０〜１４２、１５０〜１５２がほぼ均等の面積を持つように形成した場合による効果を得ることができる。
【０１１０】
なお、近年のワイヤ・ボンディング技術の進展により、信頼できるボール・コンタクト、長いワイヤ、及び厳しく制御されたワイヤ・ループ形状の作製が可能となっている。例えば、計算機制御により空中でキャピラリを予め定めたように移動させることで、正確に定義された形状のワイヤ・ループを作製でき、丸形、台形、直線状、又は特別仕様のループ経路を作製するも可能となってるため、上述した本実施形態に係る半導体集積回路はより有用となる。
【０１１１】
（第２の実施形態）
以下では、本発明の第２の実施形態に係る半導体集積回路として、上述した第１の実施形態で説明した半導体集積回路を後述する各トランジスタに具体的に適用した例を説明すると共にコンタクト・パッド及び接続部材の変形例について説明する。なお、本実施形態において、第１の実施形態で説明した内容は、本実施形態でも同様であるため、その説明は省略する。
【０１１２】
−第１の実施例−
本発明の第２の実施形態における第１の実施例は、上述した第１の実施形態に係る半導体集積回路にＤＭＯＳトランジスタを適用した例である。
【０１１３】
図８は、本発明の第２の実施形態における第１の実施例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。
【０１１４】
図８に示すように、ｐ型シリコン基板９１１上に、公知の方法により、ＤＭＯＳトランジスタを形成する。すなわち、ｎ型埋め込み領域９１３、ｎ型ウェル領域９１７、ボディ領域９０５、ソース領域９１９、ドレインコンタクト領域９２１、バックゲート領域９２２、ゲート酸化物９３０、及びポリシリコン・ゲート９３１を含むＤＭＯＳトランジスタを形成する。なお、ｐ型シリコン基板９１１に、ｎ型ウェル領域９１７に隣接するようにｐ型ウェル９１６を形成し、該ｐ型ウェル９１６に基板コンタクト領域９２７を形成している。また、ｐ型シリコン基板９１１上の素子形成領域を区画するように、素子分離絶縁体層９２８を形成している。
【０１１５】
次に、ｐ型シリコン基板９１１の全面に、上述のＤＭＯＳトランジスタ等を覆うように、第１のレベル間絶縁体層９４１を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第１のレベル間絶縁体層９４１に、下端がバックゲート領域９２２及びソース領域９１９にそれぞれ到達する第１のビア９４２ａと、下端がドレイン領域９２１に到達する第１のビア９４２ｂを形成する。
【０１１６】
次に、第１のレベル間絶縁体層９４１の上に金属層（第１の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第１のビア９４２ａの上端と接続する第１の金属層９４３ａ（第１の金属パターン：第１層目のバス）と、下面が第１のビア９４２ｂの上端と接続する第１の金属層９４３ｂ（第２の金属パターン：第１層目のバス）とを形成する。これにより、第１の金属層９４３ａはトランジスタのソース電極として機能し、第１の金属層９４３ｂはトランジスタのドレイン電極として機能する。
【０１１７】
次に、第１のレベル間絶縁体層９４１の上に、第１の金属層９４３ａ及び９４３ｂを覆うように第２のレベル間絶縁体層９４４を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第２のレベル間絶縁体層９４４に、下端が第１の金属層９４３ａに到達する第２のビア９４５ａと、下端が第１の金属層９４３ｂに到達する第２のビア９４５ｂを形成する。
【０１１８】
次に、第２のレベル間絶縁体層９４４の上に金属層（第２の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第２のビア９４５ａの上端と接続する第２の金属層９４６ａ（第１の金属パターン：第２層目のバス）と、下面が第２のビア９４５ｂの上端と接続する第２の金属層９４６ｂ（第２の金属パターン：第２層目のバス）とを形成する。これにより、第２の金属層９４６ａはトランジスタのソース電極の延長として機能し、第２の金属層９４６ｂはトランジスタのドレイン電極の延長として機能する。
【０１１９】
次に、第２のレベル間絶縁体層９４４の上に、第２の金属層９４６ａ及び９４６ｂを覆うように第３のレベル間絶縁体層９４７を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第３のレベル間絶縁体層９４７に、下端が第１の金属層９４６ａに到達する第３のビア９４８ａを形成する。なお、複数の第３のビア９４８ａはトランジスタのソース電極と電気的に接続しており、図示していないが、トランジスタのドレイン電極と電気的に接続する複数のビアも同様に形成されている。
【０１２０】
次に、第３のレベル間絶縁体層９４７の上に金属層（第３の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第３のビア９４８ａの上端と接続する第３の金属層９４９ａ（第３層目のバス）を形成する。第２の金属層９４６ａ及び第１の金属層９４３ａと電気的に接続する第３の金属層９４９ａは、トランジスタのソース電極用のバスとして機能する。なお、図示していないが、第２の金属層９４６ｂ及び第１の金属層９４３ｂに電気的に接続する第３のビア及び第３の金属層も同様に形成されており、これらはトランジスタのドレイン電極用のバスとして機能する。
【０１２１】
次に、第３のレベル間絶縁体層９４７の上に、第３の金属層９４９ａ及び図示しない第３の金属層を覆うように第４のレベル間絶縁体層９５０を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第４のレベル間絶縁体層９５０に開口部９５６を形成する。このように、開口部９５６は、第３の金属層９４９ａをソース電極と電気的に接続するための第３のビア９４８ａの少なくとも１つの垂直上方に位置するように形成されており、同様に、図示しない開口部が、第３の金属層をドレイン電極と電気的に接続する第３のビアの少なくとも１つの垂直上方にも位置するように形成されている。
【０１２２】
次に、第３の金属層９４９ａを露出する開口部９５６上に、第３の金属層９４９ａの膜厚の２倍以上の膜厚を有する金属層を堆積した後に、エッチングによりパターニングすることで、第３の金属層９４９ａの膜厚の２倍以上の膜厚を有するコンタクト・パッド９５１を形成する。このように、コンタクト・パッド９５１と、第３層目のバスとしての第３の金属層９４９ａとの接続は、開口部９５６における下部に位置するコンタクト・パッド９５１の部分、すなわち単一のビアで行われている。なお、該単一のビアの口径は５０μｍ以上であることが好ましい。続いて、第４のレベル間絶縁体層９５０及びコンタクト・パッド９５１の上に、保護用被覆層９５５を堆積した後に、エッチングによりパターニングすることで、コンタクト・パッド９５１を露出する開口部を形成し、コンタクト・パッド９５１上にボール９６１及びボンディング・ワイヤ９６２を形成する。なお、図８では、コンタクト・パッド９５１は、ソース・バスとして機能する第３の金属層９４９ａに設けられており、図示していないが、ドレイン・バスとして機能する第３の金属層にもコンタクト・パッドが同様に設けられている。
【０１２３】
以上のように、本発明の第２の実施形態における第１の実施例によると、ＤＭＯＳトランジスタの直上に、第１層目〜第３層目のバスとしての第１〜第３の金属層９４３ａ、９４６ａ、及び９４９ａ、並びにコンタクト・パッド９５１を配置することにより、ＩＣの集積度が向上するため、省チップ化が可能である。また、第３層目のバスとしての第３の金属層９４９ａ（図示していない第３の金属層も含む）を第３のビア９４８ａ（図示していない第３の金属層を含む）の少なくとも１つの垂直上方に位置するように形成し、該第３の金属層９４９ａを露出する開口部９５６に、第３層目のバスの膜厚の２倍以上の膜厚を有するコンタクト・パッド９５１を形成することにより、ＯＮ抵抗を低減することができるため、高速化及び低消費電力化が可能であると同時に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することができる。
【０１２４】
なお、本実施形態では、半導体集積回路がＮチャンネル型ＤＭＯＳトランジスタである場合について説明したが、Ｐチャンネル型ＤＭＯＳトランジスタであってもよく、また、配線金属層との接続が同様であれば上述の構造に限定されるものではない。
【０１２５】
−第１の実施例における第１の変形例−
本実施形態の第１の実施例における第１の変形例は、上述した第１の実施例に係る半導体集積回路に、ＳＯＩ基板上に集積化されたＤＭＯＳトランジスタを適用した例である。
【０１２６】
図９（ａ）は、本実施形態の第１の実施例における第１の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、ＤＭＯＳトランジスタをＳＯＩ基板上に集積化した点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。
【０１２７】
図９（ａ）に示すように、ｐ型シリコン基板９１１及び埋め込み絶縁体層９１２の上に、公知の方法により、ＤＭＯＳトランジスタを形成する。すなわち、ｐ型ウェル領域９１６、ｎ型ウェル領域９１７、ボディ領域９１８、ソース領域９１９、ドレイン領域９２０、ドレインコンタクト領域９２１、バックゲート領域９２２、ゲート酸化物９３０、及びポリシリコン・ゲート９３１を含むＤＭＯＳトランジスタを形成する。なお、ｐ型シリコン基板９１１の一部及びｐ型ウェル領域９１６に、トレンチ分離絶縁体層９２９を形成している。
【０１２８】
以上のように、本実施形態の第１の実施例における第１の変形例によると、上述した第１の実施例による効果に加えて、半導体基板としてＳＯＩ基板を用いた場合には、完全分離が可能となって、ラッチ及び寄生の誤動作が発生しにくくなり、信頼性を向上させることができる。
【０１２９】
−第１の実施例における第２の変形例−
本実施形態の第１の実施例における第２の変形例は、上述した第１の実施例に係る半導体集積回路に、エピタキシャル基板上に集積化されたＤＭＯＳトランジスタを適用した例である。
【０１３０】
図９（ｂ）は、本実施形態の第１の実施例における第２の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、ＤＭＯＳトランジスタをエピタキシャル基板上に集積化した点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。
【０１３１】
図９（ｂ）に示すように、ｐ型シリコン基板９１１の上に、公知の方法により、ＤＭＯＳトランジスタを形成する。すなわち、ｎ型埋め込み領域９１３、エピタキシャル領域９１５、ボディ領域９１８、ソース領域９１９、ドレイン領域９２０、ドレインコンタクト領域９２１、バックゲート領域９２２、ゲート酸化物９３０、及びポリシリコン・ゲート９３１を含むＤＭＯＳトランジスタを形成する。なお、エピタキシャル領域９１５に隣接するように、ｐ型埋め込み領域９１４及びｐ型ウェル領域９１６を形成している。
【０１３２】
以上のように、本実施形態の第１の実施例における第２の変形例によると、上述した第１の実施例による効果に加えて、半導体基板としてエピタキシャル基板を用いた場合には、パワー・トランジスタの電流能力の向上が可能である。
【０１３３】
−第１の実施例における第３の変形例−
本実施形態の第１の実施例における第３の変形例は、上述の第１の実施例に係る半導体集積回路をＤＭＯＳトランジスタに適用した例であって、コンタクト・パッドと第３層目のバスとの接続を複数のビアで行った場合の例である。
【０１３４】
図１０（ａ）は、本実施形態の第１の実施例における第３の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、コンタクト・パッドと第３層目のバスとの接続を複数のビアで行った点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。つまり、図８の構成では、コンタクト・パッドと第３層目のバスとの接続が単一のビアで行われている。
【０１３５】
本変形例では、図１０（ａ）に示すように、第３の金属層９４９ａとコンタクト・パッド９５１との接続として、図８に示した開口部９５６に相当する箇所において第４のレベル間絶縁体層９５０を貫通して設けられた複数のビアアレイ９５０ａを用いている。
【０１３６】
以上のように、本実施形態の第１の実施例における第３の変形例によると、上述した第１の実施例による効果に加えて、複数のビアアレイ９５０ａを用いたことにより、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することが可能である。
【０１３７】
−第１の実施例における第４の変形例−
本実施形態の第１の実施例における第４の変形例は、上述の第１の実施例に係る半導体集積回路としてＤＭＯＳトランジスタを適用した例であって、コンタクト・パッドをめっき法で形成した場合の例である。
【０１３８】
図１０（ｂ）は、本実施形態の第１の実施例における第４の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、コンタクト・パッドをめっき法で形成した点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。
【０１３９】
図１０（ｂ）に示すように、第３の金属層９４９ａを露出する開口部９５６の内部、及び第４のレベル間絶縁体層９５０上に、めっき法により、コンタクト・パッド９５１ｂを形成する。
【０１４０】
以上のように、本実施形態の第１の実施例における第４の変形例によると、上述した第１の実施例による効果に加えて、第３の金属層９４９ａの厚膜化が容易となるため、パワー・トランジスタのＯＮ抵抗の低減による高速化及び低消費電力化ができると共に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することが可能である。
【０１４１】
−第１の実施例における第５の変形例−
本実施形態の第１の実施例における第５の変形例は、上述の第１の実施例に係る半導体集積回路としてＤＭＯＳトランジスタを適用した例であって、接続部材としてはんだボールを用いた場合の例である。
【０１４２】
図１１（ａ）は、本実施形態の第１の実施例における第５の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、上述のように、接続部材としてボール９６１及びボンディング・ワイヤ９６２（図８参照）の代わりにはんだボールを形成した点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。
【０１４３】
図１１（ａ）に示すように、第３の金属層９４９ａの内部、及び保護用被覆層９５５上に、はんだボール９６３を形成する。
【０１４４】
以上のように、本実施形態の第１の実施例における第５の変形例によると、上述した第１の実施例による効果に加えて、コンタクト・パッド９５１に接続する部材としてはんだボール９６３を用いることにより、チップサイズのパッケージを使用することができるため、ＩＣパッケージサイズの小型化が可能である。
【０１４５】
−第１の実施例における第６の変形例−
本実施形態の第１の実施例における第６の変形例は、上述の第１の実施例に係る半導体集積回路としてＤＭＯＳトランジスタを適用した例であって、接続部材としてめっき金属層を用いた場合の例である。
【０１４６】
図１１（ｂ）は、本実施形態の第１の実施例における第５の変形例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本変形例は、上述のように、接続部材としてボール９６１及びボンディング・ワイヤ９６２（図８参照）の代わりにめっき金属層を形成した点で、上述の図８に示した第１の実施例の構成及び製造方法と相違し、その他の構成及び製造方法は同様である。
【０１４７】
図１１（ｂ）に示すように、第３の金属層９４９ａの内部、及び保護用被覆層９５５上に、めっき金属層９６４を形成する。
【０１４８】
以上のように、本実施形態の第１の実施例における第６の変形例によると、上述した第１の実施例による効果に加えて、コンタクト・パッド９５１に接続する部材としてめっき金属層９６４を用いることにより、第３の金属層９４９ａの厚膜化が容易となるため、パワー・トランジスタのＯＮ抵抗の低減による高速化及び低消費電力化ができると共に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することが可能である。
【０１４９】
なお、上述の第１の実施例における第２〜第６の変形例では、半導体集積回路がＮチャンネル型ＤＭＯＳトランジスタである場合について説明したが、配線金属層との接続が同様であれば、パワー・トランジスタの種類及び構造を限定するものではない。
【０１５０】
−第２の実施例−
本発明の第２の実施形態における第２の実施例は、上述した第１の実施形態に係る半導体集積回路にＣＭＯＳトランジスタを適用した例である。
【０１５１】
図１２は、本発明の第２の実施形態における第２の実施例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。なお、本実施例は、ＣＭＯＳトランジスタを集積化した点で、上述の図８に示したＤＭＯＳトランジスタを集積化した第１の実施例と相違し、その他の構成及び製造方法は同様である。
【０１５２】
図１２に示すように、ｐ型シリコン基板９１１、ｎ型埋め込み領域９１３、ｐ型ウェル領域９１６の上に、公知の方法により、ＣＭＯＳトランジスタを形成する。すなわち、ソース領域９１９、ドレインコンタクト領域９２１、バックゲート領域９２２、ゲート酸化物９３０、及びポリシリコン・ゲート９３１を含むＣＭＯＳトランジスタを形成する。
【０１５３】
以上のように、本発明の第２の実施形態における第２の実施例によると、第１の実施例におけるＤＭＯＳトランジスタの場合による効果と同様の効果を得ることができる。すなわち、ＣＭＯＳトランジスタの直上に、第１層目〜第３層目のバスとしての第１〜第３の金属層９４３ａ、９４６ａ、及び９４９ａ、並びにコンタクト・パッド９４９ａを配置することにより、ＩＣの集積度が向上するため、省チップ化が可能である。また、第３層目のバスとしての第３の金属層９４６ａ（図示していない第３の金属層も含む）を第３のビア９４８ａ（図示していない第３の金属層を含む）の少なくとも１つの垂直上方に位置するように形成し、該第３の金属層９４６ａを露出する開口部９５６に、第３層目のバスの膜厚の２倍以上の膜厚を有するコンタクト・パッド９５１を形成することにより、ＯＮ抵抗を低減することができるため、高速化及び低消費電力化が可能であると同時に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することができる。
【０１５４】
なお、本実施形態の第２の実施例では、半導体集積回路がＮチャンネル型ＭＯＳトランジスタである場合について説明したが、Ｐチャンネル型ＭＯＳトランジスタであってもよく、また、配線金属層との接続が同様であれば上述の構造に限定されるものではない。
【０１５５】
−第３の実施例−
本発明の第２の実施形態における第３の実施例は、上述した第１の実施形態に係る半導体集積回路にバイポーラトランジスタを適用した例である。
【０１５６】
図１３は、本発明の第２の実施形態における第３の実施例の半導体集積回路の構成及びその製造方法を説明するための簡略断面図を示している。
【０１５７】
図１３に示すように、ｐ型シリコン基板９１１上に、公知の方法により、バイポーラトランジスタを形成する。すなわち、ｎ型埋め込み領域９１３、ｎ型ウェル領域９１７、エミッタ領域９２３、ベース領域９２４、ベースコンタクト領域９２５及びコレクタコンタクト領域９２６を含むバイポーラトランジスタを形成する。なお、ｐ型シリコン基板９１１に、ｎ型ウェル領域９１７に隣接するようにｐ型ウェル９１６を形成し、該ｐ型ウェル９１６に基板コンタクト領域９２７を形成している。また、ｐ型シリコン基板９１１上の素子形成領域を区画するように、素子分離絶縁体層９２８を形成している。
【０１５８】
次に、ｐ型シリコン基板９１１の全面に、上述のバイポーラトランジスタ等を覆うように、第１のレベル間絶縁体層９４１を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第１のレベル間絶縁体層９４１に、下端がエミッタ領域９２３に到達する第１のビア９４２ａと、下端がコレクタ領域９２６に到達する第１のビア９４２ｂを形成する。
【０１５９】
次に、第１のレベル間絶縁体層９４１の上に金属層（第１の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第１のビア９４２ａの上端と接続する第１の金属層９４３ａ（第１の金属パターン：第１層目のバス）と、下面が第１のビア９４２ｂの上端と接続する第１の金属層９４３ｂ（第２の金属パターン：第１層目のバス）とを形成する。これにより、第１の金属層９４３ａはエミッタ領域９２３と電気的に接続してトランジスタのエミッタ電極として機能し、第１の金属層９４３ｂはコレクタコンタクト領域９２６と電気的に接続してトランジスタのコレクタ電極として機能する。
【０１６０】
次に、第１のレベル間絶縁体層９４１の上に、第１の金属層９４３ａ及び９４３ｂを覆うように第２のレベル間絶縁体層９４４を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第２のレベル間絶縁体層９４４に、下端が第１の金属層９４３ａに到達する第２のビア９４５ａと、下端が第１の金属層９４３ｂに到達する第２のビア９４５ｂを形成する。
【０１６１】
次に、第２のレベル間絶縁体層９４４の上に金属層（第２の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第２のビア９４５ａの上端と接続する第２の金属層９４６ａ（第１の金属パターン：第２層目のバス）と、下面が第２のビア９４５ｂの上端と接続する第２の金属層９４６ｂ（第２の金属パターン：第２層目のバス）とを形成する。これにより、第２の金属層９４６ａはトランジスタのエミッタ電極の延長として機能し、第２の金属層９４６ｂはトランジスタのコレクタ電極の延長として機能する。
【０１６２】
次に、第２のレベル間絶縁体層９４４の上に、第２の金属層９４６ａ及び９４６ｂを覆うように第３のレベル間絶縁体層９４７を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第３のレベル間絶縁体層９４７に、下端が第２の金属層９４６ａに到達する第３のビア９４８ａを形成する。なお、複数の第３のビア９４８ａはトランジスタのエミッタ電極と電気的に接続しており、図示していないが、トランジスタのコレクタ電極と電気的に接続する複数のビアも同様に形成されている。
【０１６３】
次に、第３のレベル間絶縁体層９４７の上に金属層（第３の金属層）を堆積した後に、エッチングによりパターニングすることで、下面が第３のビア９４８ａの上端と接続する第３の金属層９４９ａ（第３層目のバス）を形成する。第２の金属層９４６ａ及び第１の金属層９４３ａと電気的に接続する第３の金属層９４９ａは、トランジスタのエミッタ電極用のバスとして機能する。なお、図示していないが、第２の金属層９４６ｂ及び第１の金属層９４３ｂに電気的に接続する第３のビア及び第３の金属層も同様に形成されており、これらはトランジスタのコレクタ電極用のバスとして機能する。
【０１６４】
次に、第３のレベル間絶縁体層９４７の上に、第３の金属層９４９ａ及び図示しない第３の金属層を覆うように第４のレベル間絶縁体層９５０を堆積した後に、フォトリソグラフィ技術及びエッチング技術を用いて、第４のレベル間絶縁体層９５０に開口部９５６を形成する。このように、開口部９５６は、第３の金属層９４９ａをエミッタ電極と電気的に接続するための第３のビア９４８ａの少なくとも１つの垂直上方に位置するように形成されており、同様に、図示しない開口部が、第３の金属層をコレクタ電極と電気的に接続する第３のビアの少なくとも１つの垂直上方にも位置するように形成されている。
【０１６５】
次に、第３の金属層９４９ａを露出する開口部９５６上に、第３の金属層９４９ａの膜厚の２倍以上の膜厚を有する金属層を堆積した後に、エッチングによりパターニングすることで、第３の金属層９４９ａの膜厚の２倍以上の膜厚を有するコンタクト・パッド９５１を形成する。続いて、第４のレベル間絶縁体層９５０及びコンタクト・パッド９５１の上に、保護用被覆層９５５を堆積した後に、エッチングによりパターニングすることで、コンタクト・パッド９５１を露出する開口部を形成し、コンタクト・パッド９５１上にボール９６１及びボンディング・ワイヤ９６２を形成する。なお、図１３では、コンタクト・パッド９５１は、エミッタ・バスとして機能する第３の金属層９４９ａに設けられており、図示していないが、コレクタ・バスとして機能する第３の金属層にもコンタクト・パッドが同様に設けられている。
【０１６６】
以上のように、本発明の第２の実施形態における第２の実施例によると、パワー・トランジスタとしてバイポーラトランジスタを用いた本実施例でも、パワー・トランジスタとしてＤＭＯＳトランジスタを用いた第１の実施例による効果と同様の効果が得られる。すなわち、バイポーラトランジスタの直上に、第１層目〜第３層目のバスとしての第１〜第３の金属層９４３ａ、９４６ａ、及び９４９ａ、並びにコンタクト・パッド９５１を配置することにより、ＩＣの集積度が向上するため、省チップ化が可能である。また、第３層目のバスとしての第３の金属層９４９ａ（図示していない第３の金属層も含む）を第３のビア９４８ａ（図示していない第３の金属層を含む）の少なくとも１つの垂直上方に位置するように形成し、該第３の金属層９４９ａを露出する開口部９５６に、第３層目のバスの膜厚の２倍以上の膜厚を有するコンタクト・パッド９５１を形成することにより、ＯＮ抵抗を低減することができるため、高速化及び低消費電力化が可能であると同時に、ワイヤ・ボンディング時の応力を吸収してクラックの発生を低減することができる。
【０１６７】
なお、本実施形態の第２の実施例では、半導体集積回路がＮＰＮトランジスタである場合について説明したが、ＰＮＰトランジスタであってもよく、また、配線金属層との接続が同様であれば上述の構造に限定されるものではない。
【０１６８】
また、本実施形態の第２及び第３の実施例に対して、上述の第１の実施例で説明した第１〜第５の変形例を同様に適用することができる。
【０１６９】
また、以上の第１及び第２の実施形態において、コンタクト・パッド９５１の配置はＩＣの能動的部品によって放出される熱エネルギーの散逸を改善するためにも利用できることも指摘しておく。このことは、外部への接続手段として、熱散逸のための熱抵抗及び熱経路を最小化する目的ではんだバンプを採用する場合に特に言えることである。
【０１７０】
また、第１のレベル間絶縁体層９４１、第２のレベル間絶縁体層９４４、第３のレベル間絶縁体層９４７及び第４のレベル間絶縁体層９５０は、例えば、窒化物、酸化物、窒化物／酸化物の組み合わせ、ＳＯＧ、ＢＰＳＧ、又は低誘電率のゲル等を使用してもよく、材質や厚さを特に限定するものではない。
【０１７１】
また、保護用被覆層９５５も同様に、機械的に強く電気的に絶縁性で湿気が通過できないものであれば、例えば、シリコン窒化物、シリコン酸窒化物、シリコン・カーボン合金、酸化物／窒化物の組み合わせ、ポリイミド、及びそれらのサンドイッチ構造膜等を使用してもよく、材質や厚さを特に限定するものではない。
【０１７２】
また、第１の金属層（第１層目のバス）９４３ａ及び９４３ｂ、第２の金属層（第２層目のバス）９４６ａ及び９４６ｂ、第３の金属層（第３層目のバス）９４９ａ、並びにコンタクト・パッド９５１（３０４）も同様に、例えば、アルミニウム、銅等の金属、又は金属合金を使用してもよく、材質や厚さを特に限定するものではない。
【０１７３】
また、バスの構成として、３層の金属層（バス）、すなわち第１の金属層９４３ａ及び９４３ｂ、第２の金属層９４６ａ及び９４６ｂ、第３の金属層９４９ａを形成する場合について説明したが、単一又は２層の金属層（バス）であっても、又は、３層よりも多い金属層（バス）を形成する場合であってもよい。さらに、これらの金属層（バス）のパターン形成については、エッチングに限定されるものではなく、各レベル間絶縁体層に溝を形成し金属材料を埋め込むダマシン法等を採用してもよい。
【０１７４】
また、本発明は、上述した各実施形態での説明に限定的に解釈されるべきではない。例示の実施形態に対する各種の修正及び組み合わせが、本発明のその他の実施形態と共に可能であることは、本説明を参照することによって当業者には明らかなことである。一例として、本発明は、能動的部品の上に位置するコンタクト・パッドを含み、それらのパッドの位置が、パッド下の能動的部品への電力の制御と分配を提供するように選択されたものである半導体集積回路を一般的にカバーする。また別の例として、本発明は、能動的部品の上に位置するコンタクト・パッドを含み、それらのパッドが、選択された１つのパッドと、電力を供給すべき１又は複数のパッドに対応する能動的部品との間の電力分配の距離を最小化するように配置されている半導体ＩＣをカバーする。従って、添付された特許請求の範囲はそのような修正及び実施形態をすべて包含し得るものである。
【産業上の利用可能性】
【０１７５】
本発明に係る半導体集積回路及びその製造方法は、デバイス直上のパッド技術を活用し、能動的回路領域部分の直上でワイヤ・ボンディングを実施するパワー集積回路を工夫することによって、電源、モータドライバ、又はオーディオアンプ等の基幹の半導体電子部品の性能において、低消費電力化及び信頼性向上の両立に寄与するものである。したがって、本発明は、製造において既存の設備を活用するため、低コストで容易に実現されるものであり、安価で高品位且つ高性能のパワー集積回路にとって極めて有用である。
【図面の簡単な説明】
【０１７６】
【図１】本発明の第１の実施形態に係る半導体集積回路の要部であって、均等分割された６つのバス金属層（第３層目のバス）上に各々１つのコンタクト・パッドを配置した構成を有するＩＣチップの一部分を模式的に示した簡略平面図であり、その下部に電流の流れに沿った電気抵抗を表す電気回路図を併せて示したものである。
【図２】本発明の第１の実施形態に係る半導体集積回路の要部であって、面積が順に異なる６つのバス金属層上に各々１つのコンタクト・パッドを配置した構成を有するＩＣチップの一部分を模式的に示す簡略平面図である。
【図３】本発明の第１の実施形態に係る半導体集積回路の要部であって、均等分割された６つのバス金属層（３層目のバス）とその１つ下層におけるソース及びドレイン電極用のラインとなる金属層（第２層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。
【図４】本発明の第１の実施形態に係る半導体集積回路の要部であって、均等分割された６つのバス金属層（３層目のバス）と、その１つ下層におけるソース及びドレイン電極用のラインとなる金属層（第２層目のバス）と、さらに１つ下層におけるソース及びドレイン電極となる金属層（第１層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。
【図５】本発明の第１の実施形態における第１の変形例に係る半導体集積回路の要部であって、均等分割された６つのバス金属層上に各々１つのコンタクト・パッドを配置し、分割された３つのパワー・トランジスタを各々分離膜で囲んだ構成を有するＩＣチップの一部分を模式的に示す簡略平面図である。
【図６】本発明の第１の実施形態における第２の変形例に係る半導体集積回路の要部であって、均等分割された６つのバス金属層上に各々１つのコンタクト・パッドを配置し、デバイス直上のパッドは直下のバスから一部はみ出した構成を有するＩＣチップの一部分を模式的に示す簡略平面図である。
【図７】本発明の第１の実施形態における第２の変形例に係る半導体集積回路の要部であって、均等分割された６つのバス金属層上に各々１つのコンタクト・パッドを配置し、デバイス直上のパッドは直下のバスから全部はみ出した構成を有するＩＣチップの一部分を模式的に示す簡略平面図である。
【図８】本発明の第２の実施形態における第１の実施例に係る半導体集積回路であって、集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図である。
【図９】（ａ）は、本発明の第２の実施形態における第１の実施例の第１の変形例に係る半導体集積回路であって、ＳＯＩ基板上に集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図であり、（ｂ）は、本発明の第２の実施形態における第１の実施例の第２の変形例に係る半導体集積回路であって、エピタキシャル基板上に集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図である。
【図１０】（ａ）は、本発明の第２の実施形態における第１の実施例の第３の変形例に係る半導体集積回路であって、コンタクト・パッドと第３層目のバスとを複数のビアで接続した構成を有する集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図であり、（ｂ）は、本発明の第２の実施形態における第１の実施例の第４の変形例に係る半導体集積回路であって、コンタクト・パッドがめっき法で形成された構成を有する集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図である。
【図１１】（ａ）は、本発明の第２の実施形態における第１の実施例の第５の変形例に係る半導体集積回路であって、接続部材としてはんだボールが取り付けられた構成を有する集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図であり、（ｂ）は、本発明の第２の実施形態における第１の実施例の第６の変形例に係る半導体集積回路であって、接続部材としてめっき金属層が取り付けられた構成を有する集積化されたＤＭＯＳトランジスタの要部を示す簡略断面図である。
【図１２】本発明の第２の実施形態における第１の実施例に係る半導体集積回路であって、集積化されたＣＭＯＳトランジスタの要部を示す簡略断面図である。
【図１３】本発明の第２の実施形態における第１の実施例に係る半導体集積回路であって、集積化されたバイポーラトランジスタの要部を示す簡略断面図である。
【図１４】従来技術において、各々のバス金属層上に複数のコンタクト・パッドが配置され、バス金属層上で共通に接続された配置を有するパワー・トランジスタを含むＩＣチップの要部を模式的に示す簡略平面図である。
【符号の説明】
【０１７７】
１００ ＩＣ（集積回路）チップ
１１０Ａ、１００Ｂ、１００Ｃ 能動的領域（パワー・トランジスタ）
１４０、１４１、１４２、１５０、１５１、１５２ 金属層（３層目のバス：第２の金属層）
１１〜１６ ソース・ライン 金属層（２層目のバス：第１の金属パターン）
２１〜２６ ドレイン・ライン 金属層（２層目のバス：第２の金属パターン）
Ｓ１〜Ｓ１５ ソース電極用のライン 金属層（１層目のバス：第１の金属パターン）
Ｄ１〜Ｄ１５ ドレイン電極用のライン 金属層（１層目のバス：第２の金属パターン）
Ｘ ソース電極用のライン（１層目のバス）とソース・ライン（２層目のバス）を接続するビア
Ｙ ドレイン電極用のライン（１層目のバス）とドレイン・ライン（２層目のバス）を接続するビア
Ｘ１ ソース・ライン（２層目のバス）とバス（３層目のバス）を接続するビア
Ｙ１ ドレイン・ライン（２層目のバス）とバス（３層目のバス）を接続するビア
３０４ コンタクト・パッド
３０６ ボンディング・ワイヤ
３０７ リードフレーム
１００ａ１、１００ａ２、１００ａ３ 分離によって分割された能動的領域
１４０ｃ、１４０ｄ、１４１ｃ、１４１ｄ、１４２ｃ、１４２ｄ、１５０ｄ、１５０ｃ、１５１ｃ、１５１ｄ、１５２ｃ、１５２ｄ 金属層（３層目のバス）
９１１ ｐ型シリコン基板
９１２ 埋め込み絶縁体層
９１３ ｎ型埋め込み領域
９１４ ｐ型埋め込み領域
９１５ エピタキシャル領域
９１６ ｐ型ウェル領域
９１７ ｎ型ウェル領域
９１８ ボディ領域
９１９ ソース領域
９２０ ドレイン領域
９２１ ドレインコンタクト領域
９２２ バックゲート領域
９２３ エミッタ領域
９２４ ベース領域
９２５ ベースコンタクト領域
９２６ コレクタコンタクト領域
９２７ 基板コンタクト領域
９２８ 素子分離絶縁体層
９２９ トレンチ分離絶縁体層
９３０ ゲート酸化物
９３１ ポリシリコン・ゲート
９４１ 第１のレベル間絶縁体層
９４２ 第１のビア
９４３ａ、９４３ｂ 第１の金属層（１層目のバス：第１及び第２の金属パターン）
９４４ 第２のレベル間絶縁体層
９４５ 第２のビア
９４６ａ、９４６ｂ 第２の金属層（２層目のバス：第１及び第２の金属パターン）
９４７ 第３のレベル間絶縁体層
９４８ 第３のビア
９４９ａ 第３の金属層（３層目のバス）
９５０ 第４のレベル間絶縁体層
９５１ コンタクト・パッド
９５５ 保護用被覆層
９５６ 開口部
９６１ ボール
９６２ ボンディング・ワイヤ
９６３ はんだボール
９６４ めっき金属層
【特許請求の範囲】
【請求項１】
半導体基板上に形成された集積化されたパワー・トランジスタと、
前記パワー・トランジスタの上に形成された層間絶縁膜と、
前記層間絶縁膜中であって前記パワー・トランジスタの直上に形成された第１の金属層からなり、前記パワー・トランジスタの第１の電極として機能する複数の第１の金属パターンと、
前記第１の金属層からなり、前記パワー・トランジスタの第２の電極として機能する複数の第２の金属パターンと、
前記層間絶縁膜中であって前記第１の金属層の直上に形成された第２の金属層からなり、前記複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバスと、
前記第２の金属層からなり、前記複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバスと、
前記複数の第１のバス及び前記複数の第２のバスの各々には、１つのコンタクト・パッドが設けられていることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記複数の第１のバスの各々は、互いに同じ表面積を有しており、
前記複数の第２のバスの各々は、互いに同じ表面積を有していることを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記複数の第１のバスの各々は、互いに異なる表面積を有しており、
前記複数の第２のバスの各々は、互いに異なる表面積を有していることを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記パワー・トランジスタは、前記複数の第１のバスの各々と前記複数の第２のバスの各々とに対応するように、分離層によって複数に分割されていることを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記パワー・トランジスタのサイズは、平面的に見て、前記コンタクト・パッドの各々のサイズ以上の大きさを有していることを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記コンタクト・パッドの各々は、平面的に見て、前記パワー・トランジスタが形成されている領域内に包含されていることを特徴とする半導体集積回路。
【請求項７】
請求項５に記載の半導体集積回路において、
前記コンタクト・パッドの各々は、平面的に見て、前記パワー・トランジスタが形成されている領域内から一部はみ出していることを特徴とする半導体集積回路。
【請求項８】
請求項５に記載の半導体集積回路において、
前記コンタクト・パッドの各々は、平面的に見て、前記パワー・トランジスタが形成されている領域内から全部はみ出していることを特徴とする半導体集積回路。
【請求項９】
請求項１に記載の半導体集積回路において、
前記パワー・トランジスタは、ＤＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項１０】
請求項１に記載の半導体集積回路において、
前記パワー・トランジスタは、ＣＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項１１】
請求項１に記載の半導体集積回路において、
前記パワー・トランジスタは、バイポーラトランジスタであることを特徴とする半導体集積回路。
【請求項１２】
請求項１に記載の半導体集積回路において、
前記半導体基板は、ＳＯＩ基板であることを特徴とする半導体集積回路。
【請求項１３】
請求項１に記載の半導体集積回路において、
前記半導体基板は、エピタキシャル基板であることを特徴とする半導体集積回路。
【請求項１４】
請求項１に記載の半導体集積回路において、
前記コンタクト・パッドの各々の厚さは、前記複数の第１のバス及び前記複数の第２のバスの各々の厚さの２倍以上であることを特徴とする半導体集積回路。
【請求項１５】
請求項１に記載の半導体集積回路において、
前記コンタクト・パッドと前記第１のバス又は前記第２のバスとの接続は、単一のビアを介して行われていることを特徴とする半導体集積回路。
【請求項１６】
請求項１５に記載の半導体集積回路において、
前記単一のビアの口径は５０μｍ以上であることを特徴とする半導体集積回路。
【請求項１７】
請求項１に記載の半導体集積回路において、
前記コンタクト・パッドと前記第１のバス又は前記第２のバスとの接続は、複数のビアアレイを介して行われていることを特徴とする半導体集積回路。
【請求項１８】
請求項１に記載の半導体集積回路において、
前記複数の第１のバスの各々と前記複数の第２のバスの各々とは、リードフレームに近い側に位置するものから遠くに位置するものへと順に面積が大きくなるように形成されていることを特徴とする半導体集積回路。
【請求項１９】
請求項１に記載の半導体集積回路において、
前記コンタクト・パッドの各々に取り付けられた接続部材を更に備えていることを特徴とする半導体集積回路。
【請求項２０】
半導体基板上に集積化されたパワー・トランジスタを形成する工程と、
前記パワー・トランジスタの上に第１の層間絶縁膜を形成する工程と、
前記パワー・トランジスタの直上に前記第１の層間絶縁膜を介して第１の金属層を堆積した後に、該第１の金属層をパターニングすることにより、前記パワー・トランジスタの第１の電極として機能する複数の第１の金属パターン及び前記パワー・トランジスタの第２の電極として機能する複数の第２の金属パターンを形成する工程と、
前記第１の層間絶縁膜の上に、前記複数の第１の金属パターン及び前記複数の第２の金属パターンを覆うように第２の層間絶縁膜を形成する工程と、
前記第１の金属層の直上に前記第２の層間絶縁膜を介して第２の金属層を堆積した後に、該第２の金属層をパターニングすることにより、前記複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス及び前記複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバスを形成する工程と、
前記第２の層間絶縁膜の上に、前記複数の第１のバス及び前記複数の第２のバスを覆うように第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜に、前記複数の第１のバス及び前記複数の第２のバスの各々を露出する複数の開口部を形成する工程と、
前記複数の開口部の各々に露出する前記複数の第１のバス及び前記複数の第２のバスの各々に１つのコンタクト・パッドを設ける工程とを備えることを特徴とする半導体集積回路の製造方法。
【請求項２１】
請求項２０に記載の半導体デバイスの製造方法において、
前記コンタクト・パッドを設ける工程は、めっきすることにより設ける工程を含むことを特徴とする半導体集積回路の製造方法。
【請求項２２】
請求項２０に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドを設ける工程の後に、前記コンタクト・パッドの各々に接続部材を取り付ける工程を更に備えることを特徴とする半導体集積回路の製造方法。
【請求項２３】
請求項２２に記載の半導体集積回路の製造方法において、
前記接続部材を取り付ける工程は、前記コンタクト・パッドの各々にワイヤをボンディングする工程を含むことを特徴とする半導体集積回路の製造方法。
【請求項２４】
請求項２２に記載の半導体集積回路の製造方法において、
前記接続部材を取り付ける工程は、前記コンタクト・パッドの各々にバンプする工程を含むことを特徴とする半導体集積回路の製造方法。
【請求項２５】
請求項２４に記載の半導体集積回路の製造方法において、
前記バンプする工程は、はんだボールをリフローする工程を含むことを特徴とする半導体集積回路の製造方法。
【請求項２６】
請求項２２に記載の半導体集積回路の製造方法において、
前記接続部材を取り付ける工程は、前記コンタクト・パッドの各々にめっきすることにより取り付ける工程を含むことを特徴とする半導体集積回路の製造方法。
【請求項２７】
請求項２０に記載の半導体集積回路の製造方法において、
前記パワー・トランジスタは、ＤＭＯＳトランジスタであることを特徴とする半導体集積回路の製造方法。
【請求項２８】
請求項２０に記載の半導体集積回路の製造方法において、
前記パワー・トランジスタは、ＣＭＯＳトランジスタであることを特徴とする半導体集積回路の製造方法。
【請求項２９】
請求項２０に記載の半導体集積回路の製造方法において、
前記パワー・トランジスタは、バイポーラトランジスタであることを特徴とする半導体集積回路の製造方法。
【請求項３０】
請求項２０に記載の半導体集積回路の製造方法において、
前記半導体基板は、ＳＯＩ基板であることを特徴とする半導体集積回路の製造方法。
【請求項３１】
請求項２０に記載の半導体集積回路の製造方法において、
前記半導体基板は、エピタキシャル基板であることを特徴とする半導体集積回路の製造方法。
【請求項３２】
請求項２０に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドの各々の厚さは、前記複数の第１のバス及び前記複数の第２のバスの各々の厚さの２倍以上であることを特徴とする半導体集積回路の製造方法。
【請求項３３】
請求項２０に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドと前記第１のバス又は前記第２のバスとの接続は、単一のビアを介して行われることを特徴とする半導体集積回路の製造方法。
【請求項３４】
請求項２０に記載の半導体集積回路の製造方法において、
前記単一のビアの口径は５０μｍ以上であることを特徴とする半導体集積回路の製造方法。
【請求項３５】
請求項２０に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドと前記第１のバス又は前記第２のバスとの接続は、複数のビアアレイを介して行われることを特徴とする半導体集積回路の製造方法。
【請求項１】
半導体基板上に形成された集積化されたパワー・トランジスタと、
前記パワー・トランジスタの上に形成された層間絶縁膜と、
前記層間絶縁膜中であって前記パワー・トランジスタの直上に形成された第１の金属層からなり、前記パワー・トランジスタの第１の電極として機能する複数の第１の金属パターンと、
前記第１の金属層からなり、前記パワー・トランジスタの第２の電極として機能する複数の第２の金属パターンと、
前記層間絶縁膜中であって前記第１の金属層の直上に形成された第２の金属層からなり、前記複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバスと、
前記第２の金属層からなり、前記複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバスと、
前記複数の第１のバス及び前記複数の第２のバスの各々には、１つのコンタクト・パッドが設けられていることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記複数の第１のバスの各々は、互いに同じ表面積を有しており、
前記複数の第２のバスの各々は、互いに同じ表面積を有していることを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記複数の第１のバスの各々は、互いに異なる表面積を有しており、
前記複数の第２のバスの各々は、互いに異なる表面積を有していることを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記パワー・トランジスタは、前記複数の第１のバスの各々と前記複数の第２のバスの各々とに対応するように、分離層によって複数に分割されていることを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記パワー・トランジスタのサイズは、平面的に見て、前記コンタクト・パッドの各々のサイズ以上の大きさを有していることを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記コンタクト・パッドの各々は、平面的に見て、前記パワー・トランジスタが形成されている領域内に包含されていることを特徴とする半導体集積回路。
【請求項７】
請求項５に記載の半導体集積回路において、
前記コンタクト・パッドの各々は、平面的に見て、前記パワー・トランジスタが形成されている領域内から一部はみ出していることを特徴とする半導体集積回路。
【請求項８】
請求項５に記載の半導体集積回路において、
前記コンタクト・パッドの各々は、平面的に見て、前記パワー・トランジスタが形成されている領域内から全部はみ出していることを特徴とする半導体集積回路。
【請求項９】
請求項１に記載の半導体集積回路において、
前記パワー・トランジスタは、ＤＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項１０】
請求項１に記載の半導体集積回路において、
前記パワー・トランジスタは、ＣＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項１１】
請求項１に記載の半導体集積回路において、
前記パワー・トランジスタは、バイポーラトランジスタであることを特徴とする半導体集積回路。
【請求項１２】
請求項１に記載の半導体集積回路において、
前記半導体基板は、ＳＯＩ基板であることを特徴とする半導体集積回路。
【請求項１３】
請求項１に記載の半導体集積回路において、
前記半導体基板は、エピタキシャル基板であることを特徴とする半導体集積回路。
【請求項１４】
請求項１に記載の半導体集積回路において、
前記コンタクト・パッドの各々の厚さは、前記複数の第１のバス及び前記複数の第２のバスの各々の厚さの２倍以上であることを特徴とする半導体集積回路。
【請求項１５】
請求項１に記載の半導体集積回路において、
前記コンタクト・パッドと前記第１のバス又は前記第２のバスとの接続は、単一のビアを介して行われていることを特徴とする半導体集積回路。
【請求項１６】
請求項１５に記載の半導体集積回路において、
前記単一のビアの口径は５０μｍ以上であることを特徴とする半導体集積回路。
【請求項１７】
請求項１に記載の半導体集積回路において、
前記コンタクト・パッドと前記第１のバス又は前記第２のバスとの接続は、複数のビアアレイを介して行われていることを特徴とする半導体集積回路。
【請求項１８】
請求項１に記載の半導体集積回路において、
前記複数の第１のバスの各々と前記複数の第２のバスの各々とは、リードフレームに近い側に位置するものから遠くに位置するものへと順に面積が大きくなるように形成されていることを特徴とする半導体集積回路。
【請求項１９】
請求項１に記載の半導体集積回路において、
前記コンタクト・パッドの各々に取り付けられた接続部材を更に備えていることを特徴とする半導体集積回路。
【請求項２０】
半導体基板上に集積化されたパワー・トランジスタを形成する工程と、
前記パワー・トランジスタの上に第１の層間絶縁膜を形成する工程と、
前記パワー・トランジスタの直上に前記第１の層間絶縁膜を介して第１の金属層を堆積した後に、該第１の金属層をパターニングすることにより、前記パワー・トランジスタの第１の電極として機能する複数の第１の金属パターン及び前記パワー・トランジスタの第２の電極として機能する複数の第２の金属パターンを形成する工程と、
前記第１の層間絶縁膜の上に、前記複数の第１の金属パターン及び前記複数の第２の金属パターンを覆うように第２の層間絶縁膜を形成する工程と、
前記第１の金属層の直上に前記第２の層間絶縁膜を介して第２の金属層を堆積した後に、該第２の金属層をパターニングすることにより、前記複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス及び前記複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバスを形成する工程と、
前記第２の層間絶縁膜の上に、前記複数の第１のバス及び前記複数の第２のバスを覆うように第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜に、前記複数の第１のバス及び前記複数の第２のバスの各々を露出する複数の開口部を形成する工程と、
前記複数の開口部の各々に露出する前記複数の第１のバス及び前記複数の第２のバスの各々に１つのコンタクト・パッドを設ける工程とを備えることを特徴とする半導体集積回路の製造方法。
【請求項２１】
請求項２０に記載の半導体デバイスの製造方法において、
前記コンタクト・パッドを設ける工程は、めっきすることにより設ける工程を含むことを特徴とする半導体集積回路の製造方法。
【請求項２２】
請求項２０に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドを設ける工程の後に、前記コンタクト・パッドの各々に接続部材を取り付ける工程を更に備えることを特徴とする半導体集積回路の製造方法。
【請求項２３】
請求項２２に記載の半導体集積回路の製造方法において、
前記接続部材を取り付ける工程は、前記コンタクト・パッドの各々にワイヤをボンディングする工程を含むことを特徴とする半導体集積回路の製造方法。
【請求項２４】
請求項２２に記載の半導体集積回路の製造方法において、
前記接続部材を取り付ける工程は、前記コンタクト・パッドの各々にバンプする工程を含むことを特徴とする半導体集積回路の製造方法。
【請求項２５】
請求項２４に記載の半導体集積回路の製造方法において、
前記バンプする工程は、はんだボールをリフローする工程を含むことを特徴とする半導体集積回路の製造方法。
【請求項２６】
請求項２２に記載の半導体集積回路の製造方法において、
前記接続部材を取り付ける工程は、前記コンタクト・パッドの各々にめっきすることにより取り付ける工程を含むことを特徴とする半導体集積回路の製造方法。
【請求項２７】
請求項２０に記載の半導体集積回路の製造方法において、
前記パワー・トランジスタは、ＤＭＯＳトランジスタであることを特徴とする半導体集積回路の製造方法。
【請求項２８】
請求項２０に記載の半導体集積回路の製造方法において、
前記パワー・トランジスタは、ＣＭＯＳトランジスタであることを特徴とする半導体集積回路の製造方法。
【請求項２９】
請求項２０に記載の半導体集積回路の製造方法において、
前記パワー・トランジスタは、バイポーラトランジスタであることを特徴とする半導体集積回路の製造方法。
【請求項３０】
請求項２０に記載の半導体集積回路の製造方法において、
前記半導体基板は、ＳＯＩ基板であることを特徴とする半導体集積回路の製造方法。
【請求項３１】
請求項２０に記載の半導体集積回路の製造方法において、
前記半導体基板は、エピタキシャル基板であることを特徴とする半導体集積回路の製造方法。
【請求項３２】
請求項２０に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドの各々の厚さは、前記複数の第１のバス及び前記複数の第２のバスの各々の厚さの２倍以上であることを特徴とする半導体集積回路の製造方法。
【請求項３３】
請求項２０に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドと前記第１のバス又は前記第２のバスとの接続は、単一のビアを介して行われることを特徴とする半導体集積回路の製造方法。
【請求項３４】
請求項２０に記載の半導体集積回路の製造方法において、
前記単一のビアの口径は５０μｍ以上であることを特徴とする半導体集積回路の製造方法。
【請求項３５】
請求項２０に記載の半導体集積回路の製造方法において、
前記コンタクト・パッドと前記第１のバス又は前記第２のバスとの接続は、複数のビアアレイを介して行われることを特徴とする半導体集積回路の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００８−１１２８９７（Ｐ２００８−１１２８９７Ａ）
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願番号】特願２００６−２９５６８９（Ｐ２００６−２９５６８９）
【出願日】平成１８年１０月３１日（２００６．１０．３１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願日】平成１８年１０月３１日（２００６．１０．３１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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