【課題】 実装前は、高いＥＳＤ耐量を有し、実装後は、内部回路が動作することにより発生するサージ電圧やラッチアップ等によるＥＳＤ保護素子の破壊を防ぐことができる半導体装置及びその製造方法を提供する。
【解決手段】 通常のＥＳＤ保護素子に加え、ヒューズ素子を備えたＥＳＤ耐量の高いＥＳＤ保護素子を並列に配置する。実装後に、サージ電圧やラッチアップ等によりＥＳＤ耐量の高いＥＳＤ保護素子が動作し導通電流を流すためヒューズ素子を切断する。これにより、ＥＳＤ耐量の高いＥＳＤ保護素子を切り離し、ＥＳＤ保護素子が焼損に至るのを防ぐことができる。 （もっと読む）

【課題】電源線のレイアウト面積を広げることなく、コア回路とバイアス供給回路との間
の電圧降下を抑え、かつ、コア回路間の高速信号ノードを短縮できるようにする。
【解決手段】Ｓｉ基板１１にトランジスタＱ及び抵抗素子Ｒを有して高電位側の電源線と
低電位側の配線Ｄ１とバイアス供給用の配線Ｄ２とに接続されてトランジスタ動作をする
コア回路１と、Ｓｉ基板１１に設けられてコア回路１にバイアスを供給するバイアス供給
回路とを備え、コア回路１の中の定電流源用のトランジスタＱに、その一端が接続された
抵抗素子Ｒの他端がバイアス供給用の配線Ｄ２に接続され、この配線Ｄ２が接続された抵
抗素子Ｒの他端がコンタクトホール３５を介してバイアス供給用の配線Ｄ２よりも上層の
低電位側の配線Ｄ１に接続されるものである。 （もっと読む）

【課題】比較照合時における不一致を防ぐことができる、レイアウトデータ検証装置、レイアウトデータ検証方法、及びレイアウトデータ検証プログラムを提供する。
【解決手段】照合手段は、マスクデータに基づいて、単一のトランジスタとして表現されるべき領域を仮想デバイス領域として識別し、仮想デバイス領域データを生成する、仮想デバイス領域生成手段と、前記マスクデータと前記仮想デバイス領域データとに基づいて、前記マスクレイアウトパターンに記載される回路の接続関係を、レイアウト側回路情報として抽出する、レイアウト側回路情報抽出手段と、回路図データに基づいて、前記回路図に記載される回路の接続関係を、回路図側回路情報として抽出する、回路図側回路情報抽出手段と、前記レイアウト側回路情報を前記回路図側回路情報と比較することにより、前記回路図と前記マスクレイアウトパターンとが等価か否かを判定する、比較手段とを備える。 （もっと読む）

【課題】配線による面積を小さくすることができるトリミング回路を内蔵した半導体装置及びそのトリミング方法を得る。
【解決手段】ヒューズ溶断回路ｋ０（ｋ＝１〜４）は、クロック信号ＣＫの信号レベルがハイレベルのときにヒューズ電源電圧Ｖｐが入力されると、第１ヒューズＦｋ１の溶断を行うか否かを選択する第１信号が入力され、クロック信号ＣＫがローレベルであるときにヒューズ電源電圧Ｖｐが入力されると、対応するトリミングヒューズＴＦ１〜ＴＦ３の溶断を行うか否かを選択する第２信号が入力され、クロック信号ＣＫがローレベルのときの第１ヒューズＦｋ１の状態を、次のクロック信号ＣＫがハイレベルである間、一時的に保持するインバータ回路ｋ２、ＮＭＯＳトランジスタＭｋ３及びＭｋ４からなる記憶回路の出力信号を、前記第１信号として出力し、前記第２信号として出力するようにした。 （もっと読む）

【課題】多電源が入力される半導体集積回路内で種々の耐圧を有したＥＳＤ保護素子が適切なＥＳＤ保護素子であるか否かを容易に検証するＥＳＤ保護素子検証方法を得ること。
【解決手段】半導体回路の回路図内の素子と素子耐圧情報とを対応付けするステップＳ１０と、使用者からの指示情報に基づいて、回路図内のピンに、電源ピン、ＧＮＤピンまたは信号ピンの何れかを設定するとともに電源ピンには印加電圧を設定するステップＳ２２と、ネットリストに基づいて、信号ピンと電源ピンとの間に接続されてＰＮ接合を有している素子を抽出するステップＳ３０と、耐圧情報、電源ピンへの印加電圧およびネットリストに基づいて、抽出した素子が適切な耐圧を有しているか否かを判定するステップ５０と、耐圧の判定結果に基づいて、回路図内から不適切な電源側のＥＳＤ保護素子を抽出して登録するステップＳ７０と、を含む。 （もっと読む）

【課題】短いリードタイムで製造でき、高い集積度を有するアナログ回路の実現。
【解決手段】複数のトランジスタセルPMOSC2,NMOSC2が、アレイ状に配置されたアナログ回路用セルアレイARYP1,ARYN1であって、各トランジスタセルは、隣接して順に配置された第１ソース領域SOURCE1、第１チャネル領域、共通のドレイン領域DRAIN、第２チャネル領域および第２ソース領域SOURCE2と、第１チャネル領域および前記第２チャネル領域上にそれぞれ配置された第１ゲート電極POLYG1および第２ゲート電極POLYG2と、を備え、第１ゲート電極POLYG1と第２ゲート電極POLYG2は接続して使用され、第１ソース領域SOURCE1と第２ソース領域SOURCE2は接続して使用される。 （もっと読む）

【課題】リバースエンジニアリングに対して保護された集積回路及びこれを製造する方法の提供。
【解決手段】半導体基板の接点領域を限定する開口を有する前記半導体基板上に配置されたフィールド酸化物層４と、前記接点領域内に位置する前記フィールド酸化物の部分の上に配置されたメタルプラグ接点７と、前記メタルプラグ接点に接続された金属１０とを備える。前記メタルプラグ接点が、前記フィールド酸化物層の前記部分と接触しており、そして、前記フィールド酸化物層の前記部分は、前記メタルプラグ接点を前記接点領域から絶縁していることを特徴とする半導体デバイス。 （もっと読む）

【課題】半導体集積回路のレイアウト面積を精度よく見積ることができる半導体集積回路のレイアウト面積見積り装置、レイアウト面積見積り方法およびレイアウト面積見積りプログラムを提供する。
【解決手段】本発明にかかる見積り装置１において、演算部４は、データベース５内に格納された、設計済みレイアウトから不要領域を除外した除外後レイアウト面積と設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いてレイアウト面積見積り対象の回路図の最小レイアウト面積を見積るため、精度よく最小レイアウト面積を見積ることができる。 （もっと読む）

【課題】半導体集積回路における配線間干渉を抑止し、半導体集積回路の信頼性を向上させる。
【解決手段】ステップＡ１では、ＣＡＤシステム１０がネットリストを生成する。ステップＡ２では、回路シミュレータ１３は、ネットリストを基に、半導体集積回路の全体について、ＤＣ解析を行うことにより、その動作点を算出し、その動作点とネットリストを基に、半導体集積回路に含まれる全てのノードについて、順次、ＡＣ解析を行うことにより、各ノードのインピーダンス情報をインピーダンス判定器１４に出力する。インピーダンス判定器１４は、所定の閾値よりも大きなインピーダンスベクトルの絶対値｜Ｚ｜を有したノード特定する。ステップＡ４では、特定されたノードに接続された配線を、配線間干渉を誘起するものとして、他の配線と区別して表示装置１２に表示する。 （もっと読む）

【課題】発振回路を内蔵した場合であっても低コスト化を図ることができる集積回路装置及び電子機器を提供する。
【解決手段】集積回路装置１０は、基板と、前記基板の縁部に沿って設けられたＩ／Ｏ（Input/Output）セル領域に配置された複数のＩ／Ｏセルと、前記Ｉ／Ｏセル領域に配置され発振回路を有する発振回路ブロックとを含み、前記発振回路ブロックが、前記Ｉ／Ｏセル領域内において前記基板のコーナー領域を含む配置領域に配置される。 （もっと読む）

【課題】精度の良い抵抗値を得ることが可能な抵抗トリミング回路を提供する。
【解決手段】端子間の状態が開放状態または短絡状態の何れか一方の状態から他方の状態となるよう、端子間の状態を変更可能なトリミング素子と、トリミング素子の端子間の抵抗値に応じた出力電圧を生成する電圧生成回路と、出力電圧が、端子間の状態が開放状態または短絡状態の何れであるかを判別するための所定レベルのしきい値電圧より高い場合、所定の第１の抵抗値となり、出力電圧が所定レベルのしきい値電圧より低い場合、第１の抵抗値と異なる所定の第２抵抗値となる可変抵抗回路と、を備えることを特徴とする抵抗トリミング回路。 （もっと読む）

【課題】漏れがない設計検証を、作業者の負担を軽減して行うことができる回路設計検証方法を提供する。
【解決手段】ライブラリ３にセルを登録する場合、標準セルの回路素子を製品の仕様に応じて変更したものを特殊セル４として登録し、特殊セル４のＧＤＳファイルについて素子のサイズを抽出する際に、バイポーラトランジスタ及びダイオードについては、セル単体ＧＤＳファイル５を作成すると共に、当該セルのデータとセル名とに基づいてセル単位でＬＶＳを実行するための分離スクリプトを作成すると、その分離スクリプトに基づいてＬＶＳ用のインクルードファイルを生成する。 （もっと読む）

【課題】シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、ＭＯＳトランジスタ形成領域１１Ｂにゲート電極２２及びソースドレイン領域２５を形成する工程と、ＭＯＳトランジスタ形成領域１１Ｂを除いて、半導体基板１１の上にシリコン及びシリコン以外のIV族元素を含む混晶膜と、シリコン膜とが順次積層された積層膜３１Ａ、３１Ｂを形成する工程と、シリコン膜３０Ｂの露出部分、ゲート電極２２の上部及びソースドレイン領域２５の上部をシリサイド化する工程とを備えている。 （もっと読む）

【課題】製造の歩留りを低下させることなく、容易且つ確実に素子特性値が可及的に所望値に近い値に調節されてなる半導体素子を備えた信頼性の高い半導体装置を実現する。
【解決手段】半導体基板の上方に、素子特性の設定値がそれぞれ異なる（FF,Typ,SS）半導体素子を形成し、これらのうちでTypの半導体素子を対象素子として、対象素子の素子特性の実測値を測定し、これらのうちで特定の半導体素子のみについて配線を形成する。ここで、特定の半導体素子は、設定値が、対象素子の実測値と設定値との差異を、各半導体素子（FF,Typ,SS）のうちで最も補償する値とされたものとする。 （もっと読む）

【課題】抵抗とヒューズを並列に接続した状態で、ＭＯＳトランジスタの段数を少なくして回路面積の増加を低減させることができるトリミング回路を得る。
【解決手段】抵抗Ｒ１〜Ｒ４に対応するヒューズＦ１〜Ｆ４を並列に接続すると共に、ヒューズＦ１〜Ｆ４の各一端と接地電圧との間に対応するＮＭＯＳトランジスタＮ１〜Ｎ４を接続し、溶断電流供給端子ＴＲＩＭに入力された溶断電流をヒューズＦ１〜Ｆ４の各他端に供給するダイオードＤ１〜Ｄ３を備えると共に、ヒューズＦ１〜Ｆ４の少なくとも一端に電流制限用の抵抗Ｒ５，Ｒ６を接続するようにした。 （もっと読む）

【課題】本発明は、上記問題点を解決するためになされたものであって、その目的は、より低電圧および小電流で確実に溶断することができるとともに、設計の自由度を向上することができるポリシリコンヒューズを提供することである。
【解決手段】２つの端子部５と、２つの前記端子部５間をつなぐポリシリコンからなる抵抗部４とで構成される抵抗体２、３を２対備え、２対の前記抵抗体２，３は、前記抵抗部４が互いに直角に交差するように配置される交差部７を有し、前記交差部７は、電流が印加された際に溶断される溶断部８が設けられて、前記溶断部８の不純物濃度は、前記抵抗部４の不純物濃度よりも低くなるように構成されており、一方の前記抵抗体３の前記端子部５に電流を印加することにより、前記溶断部８を溶断することを特徴とする。 （もっと読む）

【課題】ペアを形成する一対の回路素子を含む電子回路の特性が、バンプ電極や配線の機械的ストレスにより劣化するのを防止する。
【解決手段】差動アンプ２１０のペアを形成する一対の回路素子は、ロジック部２００において、配線２０２〜２０５が形成された領域（バンプ電極ＢＰ３〜ＢＰ６が形成された領域を含む）を除く、半導体チップ５００上の領域に配置される。これにより、配線２０２〜２０５及びバンプ電極ＢＰ３〜ＢＰ６による機械的ストレスがこれらの回路素子に加わることがない。従って、ペアを形成する一対の回路素子の電気的特性のバランスが機械的ストレスにより崩れるのを防止すること、言い換えれば、ペアを形成する一対の回路素子のペア性を向上させることができる。 （もっと読む）

【課題】ＩＣに現れるオーバーシュートが低減可能なＥＳＤ保護デバイス、およびその設計方法の提供。
【解決手段】主ＥＳＤデバイス１０と、低減された電圧で、ＥＳＤ電流を流すために、主ＥＳＤデバイスのトリガーノードに接続されたトリガーデバイス２０とを含むＥＳＤ保護回路の設計方法。このトリガーデバイス２０は、ＥＳＤ電流のための最初の電流経路中に配置される。この最初の電流経路中に、オフ状態からオン状態にトリガーされる少なくとも１つのトリガー要素を有する。この要素のトリガー速度が考慮され、その設計はそのトリガー速度が増加するように最適化される。更に、少なくとも１つのトリガー要素が、速いトリガー速度を得るために、所定のタイプ、好適にはゲート型ダイオードタイプから選択されＥＳＤ保護回路。 （もっと読む）

【課題】アナログ機能ブロックの設計過程において、アナログレイアウトの観点からアナログ設計の効率改善を図ること。
【解決手段】設計対象回路のネットリスト情報に基づいて設計対象回路は配線リスト形式３０１で表わされる。配列リスト形式３０１では各ＭＯＳトランジスタのレイアウトを、トランジスタタイプ名Ａ、Ｂの左側にソースを示す記号「ｓ」またはドレインを示す記号「ｄ」を付加して表現したもので、各トランジスタはソースｓ、ドレインｄによって相互に連結可能に構成される。配線リスト形式３０１はモデルライブラリ３０４を用いて対応するシンボル図形形式レイアウト３０２に変換される。シンボル図形形式レイアウト３０２ではデバイス配置用のメッシュと配線配置用メッシュに整列してトランジスタや配線が配置される。シンボル図形形式レイアウト３０２の状態で編集された後、ＧＤＳ形式等のレイアウト３０３に変換して出力される。 （もっと読む）

【課題】
ビルディングブロック方式では、電源ライン及びグランドラインの配置によって、半導体集積回路装置の微細化が困難であった。
【解決手段】
アナログ信号処理機能を担う電子回路ブロックが集積化された半導体集積回路装置であって、電源ラインは、電子回路ブロックを構成する半導体素子上の領域を含んで配置され、グランドラインは、電子回路ブロック間に位置する分離領域上に形成され、グランドラインは、コンタクト孔において分離領域とコンタクトされる。 （もっと読む）