【課題】 静電気対策を施したスリムな細長の集積回路装置及びこれを含む電子機器を提供することにある。
【解決手段】 複数のパッド２００Ａ，２００Ｂを配列したパッド列２２０，２２２と、パッド列の下層に配置され、Ｎ列のパッド列の各々のパッドにそれぞれ接続された複数の静電気保護素子Ｄ１，Ｄ２とを有する。静電気保護素子ＤＩ１，ＤＩ２の各々は、Ｎ列のパッド列２２０，２２２の各１個にて構成されるＮ個のパッド２００Ａ，２００Ｂの各々の少なくとも一部をそれぞれ含む領域の下層に配置されて、Ｎ個のパッド２００Ａ，２００Ｂの一つにそれぞれ接続されている。 （もっと読む）

【課題】チップサイズを縮小する。
【解決手段】マクロセルＭＣ３上をＸ方向に延在するセル外配線をマクロセルＭＣ３の信号用の端子Ｔｓよりも上層の配線層で構成し、この端子Ｔｓをセル外配線の複数のチャネル分を確保するように、Ｙ方向（Ｘ方向に交差する方向）に延在させて構成する。マクロセルＭＣ３と、セル外配線との接続をこの信号用の端子Ｔｓを介して行う。 （もっと読む）

【課題】基板上のスペース（面積）の有効利用により素子自体の小型化を図りながら、過電圧の印加（ＥＳＤやサージ電圧等）に対する耐性についてもこれを高く維持することのできるダイオードを提供する。
【解決手段】保護回路素子としてのダイオードにおいて、アノード領域１ａ同士およびカソード領域１ｂ同士を、これら各領域上にそれぞれ領域内に収まるような態様で配設された配線２ａおよび２ｂと、該配線２ａおよび２ｂのコンタクトホールＣＴ２を介した上層配線である配線３ａおよび３ｂとによって、それぞれ電気的に接続する。またここで、配線３ａおよび３ｂは、互い違いの櫛歯配線対によって構成されており、これによって、アノード領域１ａおよびカソード領域１ｂを各別に並列接続させる。 （もっと読む）

【課題】半導体装置の平面寸法を縮小する。
【解決手段】半導体基板３０上に、入出力回路１１が形成され、その上を接地配線７および電源配線８が通り、その上にボンディングパッド４用の導体層５１が形成されている。入出力回路１１は、ｎＭＩＳＦＥＴ形成領域２１およびｐＭＩＳＦＥＴ形成領域２７のＭＩＳＦＥＴ素子と、保護素子として機能する抵抗素子形成領域２２，２６の抵抗素子およびダイオード素子形成領域２３，２５のダイオード素子とにより形成されている。これら保護素子に接続された、接地配線７および電源配線８よりも下層の配線５３は、ｎＭＩＳＦＥＴ形成領域２１とｐＭＩＳＦＥＴ形成領域２７の間でかつ接地配線７と電源配線８の間の引き出し領域２４で引き出されて導体層５１に接続されている。 （もっと読む）

【課題】本発明の目的は、フューズ材料を切断することで、不良ビットを冗長ビットに置き換える機能を有し、特に耐帯電性に優れ、信頼性の高い半導体装置およびその製造方法を提供することである。
【解決手段】本発明の半導体装置においては、特にフューズ材料を切断できるようにフューズ層形成領域の上部に積層される保護層が除去されて形成されるフューズ窓部内に少なくともその一部が露出され、フューズ層形成領域の上部に積層される最上部配線層により形成されるアンテナ部を有することにより、半導体装置が帯電した時に表面に付着する荷電粒子の退避経路を形成する。これにより、従来フューズ切断部から荷電粒子が貫入することにより生じていた当該装置の帯電破損を防止する。 （もっと読む）

【課題】サージ、ノイズ等の悪影響を低減できる集積回路装置、電子機器の提供。
【解決手段】集積回路装置は回路ブロックＣＢ１〜ＣＢＮを含み、回路ブロックＣＢＭは、共用電源ＶＳＳＡの電源線と保護回路ＰＴＪ、ＰＴＫ、ＰＴＬを含む。保護回路ＰＴＪは、ＶＳＳＭからＶＳＳＡへの方向を順方向とするダイオードＤＩ１と、ＶＳＳＡからＶＳＳＭへの方向を順方向とするダイオードＤＩ２を含む。保護回路ＰＴＫは、ＶＳＳからＶＳＳＡへの方向を順方向とするダイオードＤＩ３と、ＶＳＳＡからＶＳＳへの方向を順方向とするダイオードＤＩ４を含む。保護回路ＰＴＬは、ＶＳＳＧからＶＳＳＡへの方向を順方向とするダイオードＤＩ５と、ＶＳＳＡからＶＳＳＧへの方向を順方向とするダイオードＤＩ６を含む。 （もっと読む）

【課題】 ヒューズの切断面で発生する静電気放電から回路を保護する半導体集積回路を構築する。
【解決手段】 Ｎ＋拡散層２０９とＰ型の半導体基板２０１とで、ダイオードが形成される。Ｎウェル２０６内には、Ｐ＋拡散層２１１とＮ＋拡散層２１０とでダイオード２０７が形成される。Ｎ＋拡散層２１０は、電源配線２０８と接続される。ヒューズ２０４は、Ｎ＋拡散層２０９およびＰ＋拡散層２１１と接続される。 （もっと読む）

【課題】ESDによって引き起こされる集積回路への損傷を防ぐため、低インピーダンスの電流経路を与えることができるようなプログラマブルデバイスのための静電気放電(ESD)保護装置を提供する。
【解決手段】プログラマブルデバイスのための電子静電気放電(ESD)保護装置を提供する。本装置はターンオン効率を改善し、ESDが生じたときプログラマブルデバイスの電圧を十分に低下させることができるような低インピーダンスの電流経路を形成することにより、チップの表面の面積を効率的に低減させることができる。ESD保護装置は、ESD保護装置、プログラマブルデバイス、第１回路、第２回路および第３回路を具える。 （もっと読む）

【課題】レーザーで切断されるヒューズの下方に半導体素子を配置することができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１に形成された放電用の不純物領域７ａと、半導体基板１上又は上方に形成された第１の絶縁膜８と、第１の絶縁膜８上に形成された遮光用導電膜１０ｃと、遮光用導電膜１０ｃを不純物領域７ａに接地させる接地用配線９と、第１の絶縁膜８及び遮光用導電膜１０ｃの上、又は上方に形成された第２の絶縁膜１１と、第２の絶縁膜１１上に形成され、遮光用導電膜１１の上方に位置するヒューズ１３とを具備する。 （もっと読む）

【課題】保護素子による過電流保護機能を向上させることが可能な半導体装置を提供する。
【解決手段】Ｉ／Ｏセル１４は、パッド２と、それに接続する出力バッファおよび入力バッファ、およびパッド２と同じ配線層を用いて形成された電源配線３と、パッド２と電源配線３との間に接続する保護素子であるクランプダイオード（アノード領域２９およびカソード領域３１）とを備える。クランプダイオードは、電源配線３により短い距離で接続可能なように、電源配線３の真下あるいはその近傍の領域にレイアウトされる。 （もっと読む）

【課題】 静電破壊が生じにくくスリムな細長の集積回路装置及び電子機器の提供。
【解決手段】 集積回路装置１０は、パッドと、前記パッドと電気的に接続される静電気保護素子と、前記静電気保護素子によって保護されるトランジスタとを含む。静電気保護素子を構成する不純物領域の一部又は全部と重なるように、該不純物領域の上層に前記パッドが配置される。不純物領域及び前記トランジスタのゲート電極を電気的に接続するための導電層、又は前記不純物領域及び前記トランジスタのドレイン領域を電気的に接続するための導電層が、前記パッドと電気的に接続されると共に、該不純物領域上に設けられた層間絶縁膜のコンタクトホールを介して該不純物領域と電気的に接続される。 （もっと読む）

論理セル群のセル隣接によって形成された信号バスを有する集積回路が提供される。この集積回路は少なくとも２つの論理セルを有する。信号バスは上記の少なくとも２つの論理セルのセル隣接によって形成されている。信号バスは信号を受信し、該信号を上記の少なくとも２つの論理セルの各々に分配するように構成されている。
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【課題】 アンテナセルのレイアウトの余っている領域を使用し、チップコストを増加させることなく、ノイズ耐性の強い半導体集積回路装置を提供することにある。
【解決手段】 Ｎウエル上に形成したｎ＋拡散領域１１は、コンタクト孔、配線層を経て電源に接続され、また、Ｐウエル上に形成したｐ＋拡散領域１５は、同様にコンタクト孔、配線層を経てグランドに接続される。１２は、Ｎウエルとｐ＋拡散で形成されるｐ＋拡散−Ｎウエル型ダイオードであり、１４は、Ｐウエルとｎ＋拡散で形成されるｎ＋拡散−Ｐウエル型ダイオードである。１７はコンタクト孔、１６は金属配線層であって本アンテナセルの端子である。この端子は回路における信号配線と接続される。 （もっと読む）

【課題】 チップ面積を増加させずに、半導体チップの主面上に占める配線領域を拡大する。
【解決手段】 半導体チップの主面上に形成された例えばＭＩＳトランジスタなどを含んで構成される内部回路７から、例えばダイオードからなる保護素子１１および保護素子１２に電気的に接続する信号配線８を保護素子１１と保護素子１２との間の配線１３上の取り出し口２９から引き出して、信号配線８が占める信号配線領域１０を、保護素子１２上および電極パッド９下に設ける。 （もっと読む）

要約書
【課題】 周回電源配線を経由して静電ノイズを電源へ回避するパターンを有する半導体チップを、現在実装されているパッケージと異なるパッケージに実装して半導体チップ内にワイヤボンドされない無接続電源用パッドが生じると、半導体装置の高ノイズ耐性が低下するという問題が発生する。
【解決手段】 無接続電源用パッドへ周回電源配線から静電ノイズが回避されないように、無接続電源用パッドと周回電源配線を接続する周回電源接続配線を切断する。 （もっと読む）

【課題】 能動面にバンプを形成した半導体装置における静電気保護素子と電極パッドとを電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、当該半導体装置が有する面積を極力増大させずに、かつ、短絡しないように配置した電気配線を有する半導体装置を提供する。
【解決手段】 パッド電極と静電気保護素子とを電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、有し、当該電源用電気配線として用いられている多層配線の一部の電気配線層において、パッド用電気配線と、電源用電気配線とが、静電気保護素子上では重ならないように、静電気保護素子が形成されている領域の中央に配置する。 （もっと読む）

【課題】プログラミング後のヒューズ素子の読み出しの信頼性を向上できる半導体集積回路を提供する。
【解決手段】半導体集積回路は、プログラム用電圧ノードとラッチノードとの間に設けられた電気的にプログラム可能なヒューズ素子１１と、前記ラッチノードの電圧をラッチするラッチ回路１５と、前記ラッチ回路の動作電流の大きさを制御して、前記ヒューズ素子がプログラム済みか否かを判定する抵抗判別値を制御する電流源１６とを具備する。 （もっと読む）

【課題】 半導体集積回路のサイズを大きくすること無く、異なる電源間のノイズを低減させることの出来る半導体集積回路を提供することを目的とする。
【解決手段】 コーナーセル１０３において電源配線の分離，保護，半導体集積回路内への出力を行うことにより、半導体集積回路のサイズを大きくすること無く、異なる電源間のノイズを低減させることができる。また、コーナーセルにおいてコントロール信号配線の切断を行うことにより、半導体集積回路のサイズを小さくすることができる。 （もっと読む）

【課題】フューズ素子に接続されたトランジスタの酸化膜や拡散層が破壊されるのを防止する。
【解決手段】半導体記憶装置は、第１及び第２端子を有し、且つ前記第１端子と前記第２端子との間がレーザーにより電気的に切断されたか否かにより情報を記憶するフューズ素子１と、前記フューズ素子の情報が転送されるノードと、前記フューズ素子１と前記ノードとの間に設けられ、且つ前記フューズ素子１の情報を前記ノードにセットするＮ型トランジスタ２と、前記第１端子に接続されたアノードとカソードとを含み、且つ前記フューズ素子１が前記レーザーにより切断される際に発生する電荷を逃がすダイオード９とを含む。 （もっと読む）

【課題】 回路の信頼性を保ちながら、消費電力を抑制する。
【解決手段】 コア部２０は、所定の機能を実現する。Ｉ／Ｏ部１０は、外部との入出力制御を行う。それぞれ独立に電源制御され、コア部２０の電源を落とした際、Ｉ／Ｏ部１０の電源を保ちながら、Ｉ／Ｏ部１０からコア部２０に出力される信号をローレベルに固定する。第１レベルシフタ１４および第２レベルシフタ１６は、コア部２０とＩ／Ｏ部１０コア部との間に設けられ、それらの電源電圧レベルの差異を吸収する。コア部２０の電源を落とした際、第１レベルシフタ１４および第２レベルシフタ１６の電源を落とす。 （もっと読む）