【課題】従来よりも簡便に半導体集積回路の動作を解析できること。
【解決手段】シミュレーション実行部は、回路接続情報とＥＳＤデバイスモデル（２４）とに基づいて、半導体集積回路への過電圧としてＥＳＤサージ電圧を半導体デバイスの端子に印加して、半導体集積回路の動作を解析する。ＥＳＤデバイスモデル（２４）は、半導体デバイスの端子としてドレイン端子（２１）、ソース端子（２２）を有するＭＯＳＦＥＴに適用される。ＥＳＤデバイスモデル（２４）は、ドレイン端子（２１）からソース端子（２２）に電流が流れる第１のＥＳＤデバイスモデル（２５）と、第１のＥＳＤデバイスモデル（２５）と構成要素が同じであり、ソース端子（２２）からドレイン端子（２１）に電流が流れる第２のＥＳＤデバイスモデル（２６）と、を備えている。 （もっと読む）

【課題】外部端子が共有化された複数の半導体チップの静電保護機能を損なうことなく、外部端子に付加される容量を低減する。
【解決手段】ｍ個の半導体チップＣＰａ〜ＣＰｍを１個の半導体パッケージＰＫ１上に実装し、半導体パッケージＰＫ１の外部端子Ｔは、ｍ個の半導体チップＣＰａ〜ＣＰｍのパッド電極ＰＤａ〜ＰＤｍにて共有し、ｍ個の半導体チップＣＰａ〜ＣＰｍのうちの半導体チップＣＰｍについてのみ静電保護回路ＣＤを搭載する。 （もっと読む）

【課題】チップ面積の増大やパフォーマンスの低下を招くことなく、電磁輻射ノイズが伝
播することを防止することが可能な配線等を提供する。
【解決手段】集積回路装置の外部端子であるパッド５１とパッド５１を介して外部との間
で信号、電流及び／又は電圧の入力及び／又は出力を行うためのＩ／Ｏセル５０とを電気
的に接続するための配線５２ａ〜５２ｄには、配線５２ａ〜５２ｄの延在方向に沿って複
数のスリットが形成されている。配線５２ａ〜５２ｄは、複数のスリットによって配線５
２ａ〜５２ｄの延在方向に沿った複数の細配線部に分離されている。 （もっと読む）

【課題】漏れがない設計検証を、作業者の負担を軽減して行うことができる回路設計検証方法を提供する。
【解決手段】ライブラリ３にセルを登録する場合、標準セルの回路素子を製品の仕様に応じて変更したものを特殊セル４として登録し、特殊セル４のＧＤＳファイルについて素子のサイズを抽出する際に、バイポーラトランジスタ及びダイオードについては、セル単体ＧＤＳファイル５を作成すると共に、当該セルのデータとセル名とに基づいてセル単位でＬＶＳを実行するための分離スクリプトを作成すると、その分離スクリプトに基づいてＬＶＳ用のインクルードファイルを生成する。 （もっと読む）

【課題】トリプル・ウェル構造を有する半導体装置において、製造歩留まり及び製品信頼性を向上させることのできる技術を提供する。
【解決手段】ｐ型の基板Ｓｕｂ内に形成された深いｎ型ウェルＤＮＷ０、浅いｐ型ウェルＰＷ及び浅いｎ型ウェルＮＷが形成された領域と異なる領域に浅いｐ型ウェルＰＷ１００を形成し、この浅いｐ型ウェルＰＷ１００内に形成されたｐ型拡散タップＰＤ１００と、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｐ型拡散タップＰＤ０とを第２層目の配線を用いて結線し、深いｎ型ウェルＤＮＷ０内に形成されたｎＭＩＳ２００ｎのゲート電極及びｐＭＩＳ２００ｐのゲート電極と、基板Ｓｕｂ内に形成されたｎＭＩＳ１００ｎのドレイン電極及びｐＭＩＳ１００ｐのドレイン電極とを第２層目以上の配線を用いて結線する。 （もっと読む）

【課題】抵抗とヒューズを並列に接続した状態で、ＭＯＳトランジスタの段数を少なくして回路面積の増加を低減させることができるトリミング回路を得る。
【解決手段】抵抗Ｒ１〜Ｒ４に対応するヒューズＦ１〜Ｆ４を並列に接続すると共に、ヒューズＦ１〜Ｆ４の各一端と接地電圧との間に対応するＮＭＯＳトランジスタＮ１〜Ｎ４を接続し、溶断電流供給端子ＴＲＩＭに入力された溶断電流をヒューズＦ１〜Ｆ４の各他端に供給するダイオードＤ１〜Ｄ３を備えると共に、ヒューズＦ１〜Ｆ４の少なくとも一端に電流制限用の抵抗Ｒ５，Ｒ６を接続するようにした。 （もっと読む）

【課題】無線通信可能な半導体装置において、信頼性を向上させることを課題とする。
【解決手段】冗長回路として複数の機能回路１０１を有し、機能回路１０１は、アンテナ１０２と、半導体集積回路１０３と、を有し、複数の機能回路１０１は、繊維体に樹脂が含浸された同一の封止層に覆われる。さらに半導体集積回路１０３は、アンテナ１０２に電気的に接続された送受信回路１０４と、送受信回路１０４に電気的に接続された電源回路１０５と、送受信回路１０４及び電源回路１０５に電気的に接続されたロジック回路１０６が設けられた構成とする。 （もっと読む）

【課題】本発明は、上記問題点を解決するためになされたものであって、その目的は、より低電圧および小電流で確実に溶断することができるとともに、設計の自由度を向上することができるポリシリコンヒューズを提供することである。
【解決手段】２つの端子部５と、２つの前記端子部５間をつなぐポリシリコンからなる抵抗部４とで構成される抵抗体２、３を２対備え、２対の前記抵抗体２，３は、前記抵抗部４が互いに直角に交差するように配置される交差部７を有し、前記交差部７は、電流が印加された際に溶断される溶断部８が設けられて、前記溶断部８の不純物濃度は、前記抵抗部４の不純物濃度よりも低くなるように構成されており、一方の前記抵抗体３の前記端子部５に電流を印加することにより、前記溶断部８を溶断することを特徴とする。 （もっと読む）

【課題】ペアを形成する一対の回路素子を含む電子回路の特性が、バンプ電極や配線の機械的ストレスにより劣化するのを防止する。
【解決手段】差動アンプ２１０のペアを形成する一対の回路素子は、ロジック部２００において、配線２０２〜２０５が形成された領域（バンプ電極ＢＰ３〜ＢＰ６が形成された領域を含む）を除く、半導体チップ５００上の領域に配置される。これにより、配線２０２〜２０５及びバンプ電極ＢＰ３〜ＢＰ６による機械的ストレスがこれらの回路素子に加わることがない。従って、ペアを形成する一対の回路素子の電気的特性のバランスが機械的ストレスにより崩れるのを防止すること、言い換えれば、ペアを形成する一対の回路素子のペア性を向上させることができる。 （もっと読む）

【課題】静電保護素子のクランプ能力を十分に発揮し、内部回路を静電気によるサージから保護することができる半導体装置を提供することを目的とする。
【解決手段】半導体基板上に、内部回路と、前記内部回路と接続配線及び接地配線により接続される接続パッド及び接地パッドと、前記接続パッドと前記接地パッドとの間に接続される静電保護素子とが設けられ、前記半導体基板と前記接地配線とが、前記接地配線に所定の密度で形成されたコンタクトにより電気的に接続されている半導体装置であって、前記所定の密度は、前記接続パッドから前記静電保護素子を経由して前記接地パッドに至る部分のインピーダンスが、前記接続パッドから前記内部回路を経由して前記接地パッドに至る部分のインピーダンスよりも低くなるように設定されていることを特徴とする。 （もっと読む）

【課題】電気ヒューズ回路の省面積化を達成し、かつ電気ヒューズ誤切断防止回路を構築する。
【解決手段】独立した１つの電源スイッチ回路３００に加えて、一端が該電源スイッチ回路の出力に接続されたヒューズ素子２０１と、該ヒューズ素子の他端に接続された第１のＭＯＳトランジスタ２０２とから構成されるヒューズビットセル２００を複数有し、更にＥＳＤ対策として接地電位と電源スイッチ回路の出力ＶＧＢとの間にダイオード４００が接続されている。ヒューズビットセル２００を構成するトランジスタのゲート酸化膜厚は、高電圧Ｉ／Ｏ系トランジスタではなく、低電圧ロジック系トランジスタのゲート酸化膜厚と等しくする。 （もっと読む）

【課題】多層構造の半導体装置を製造する製造プロセスに基づいて、複数層のレイアウトデータを検証するレイアウト検証処理のプロセスを適宜変更し、レイアウト検証処理の負担を軽減し、レイアウトデータの品質を向上させる半導体集積回路のレイアウト作成装置及びレイアウト作成方法を提供する。
【解決手段】半導体集積回路のレイアウト作成装置は、論理回路図設計部と、レイアウトデータ作成部と、論理接続検証部と、デザインルール検証部と、層間レイアウト検証部と、レイアウトデータを出力するデータ出力部と、多層構造の前記半導体集積回路をチップ化する際の製造プロセスに基づいて、前記論理接続検証部、前記デザインルール検証部、及び前記層間レイアウト検証部において実行される検証処理のプロセスを設定する検証プロセス設定部と、を備える。 （もっと読む）

【課題】ＩＣに現れるオーバーシュートが低減可能なＥＳＤ保護デバイス、およびその設計方法の提供。
【解決手段】主ＥＳＤデバイス１０と、低減された電圧で、ＥＳＤ電流を流すために、主ＥＳＤデバイスのトリガーノードに接続されたトリガーデバイス２０とを含むＥＳＤ保護回路の設計方法。このトリガーデバイス２０は、ＥＳＤ電流のための最初の電流経路中に配置される。この最初の電流経路中に、オフ状態からオン状態にトリガーされる少なくとも１つのトリガー要素を有する。この要素のトリガー速度が考慮され、その設計はそのトリガー速度が増加するように最適化される。更に、少なくとも１つのトリガー要素が、速いトリガー速度を得るために、所定のタイプ、好適にはゲート型ダイオードタイプから選択されＥＳＤ保護回路。 （もっと読む）

【課題】アンチヒューズ構造体及びアレイを提供する。
【解決手段】基板内に第１拡散領域で形成されたビットラインと、ビットライン上に形成された絶縁層と、絶縁層上に形成されたワードラインと、を備えるアンチヒューズ構造体である。ビットラインの周辺部に形成された第２拡散領域をさらに備える。ビットラインは、第１ドーピング物質でドーピングされた領域であり、第２拡散領域は、第２ドーピング物質でドーピングされた領域である。ビットラインの両側部に形成された素子分離膜をさらに備える。 （もっと読む）

【課題】本発明の課題は、内部電位の変動を検知して現状動作に応じた共振点の動的変更を可能とする半導体集積回路することを目的とする。
【解決手段】上記課題は、半導体集積回路であって、所定処理を実行する回路と、電源インピーダンスを切り換える切換回路と、前記切替回路は、前記回路に印加される電位の変動に応じて、前記半導体集積回路の共振周波数が前記回路の動作周波数から離れるように前記電源インピーダンスを切り替える半導体集積回路により達成される。 （もっと読む）

【課題】
ビルディングブロック方式では、電源ライン及びグランドラインの配置によって、半導体集積回路装置の微細化が困難であった。
【解決手段】
アナログ信号処理機能を担う電子回路ブロックが集積化された半導体集積回路装置であって、電源ラインは、電子回路ブロックを構成する半導体素子上の領域を含んで配置され、グランドラインは、電子回路ブロック間に位置する分離領域上に形成され、グランドラインは、コンタクト孔において分離領域とコンタクトされる。 （もっと読む）

【課題】一旦切断されたヒューズが再接続されたときであっても、その切断を正しく判定できるようにする。
【解決手段】ノードＮ１に接続したヒューズＦ１と、ノードＮ１を介してヒューズＦ１に切断／非切断の判定時にのみ電流を供給するトランジスタＭＰ１および電流制限抵抗Ｒ１と、ノードＮ１に保護抵抗Ｒ２を介して接続され、ヒューズＦ１に発生した電圧を入力して切断／非切断を判定するオア回路ＯＲ１と、オア回路ＯＲ１に入力する過電圧を電源にバイパスするためのダイオードＤ１と、オア回路ＯＲ１の判定結果を記憶するフリップフロップＦＦ１とを備え、トランジスタＭＰ１および電流制限抵抗Ｒ１の直列抵抗成分は、ヒューズＦ１の再接続による抵抗値よりも小さい抵抗値に設定する。 （もっと読む）

【課題】ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成され、被保護素子電極２２を有する被保護素子２１と、半導体基板１１と電気的に接続された基板接続電極４２を有する基板接続部４１と、被保護素子電極２２と基板接続電極４２との間に形成されたヒューズ素子電極３２を有するヒューズ素子部３１とを備えている。ヒューズ素子電極３２は、所定の電流を流すことにより切断可能に形成され、ヒューズ素子電極３２が切断されていない状態において、被保護素子電極２２、基板接続電極４２及びヒューズ素子電極３２は、一体に形成された導電膜１５からなる。 （もっと読む）

【課題】配線層の変更のみでデカップリングキャパシタとアンテナダイオードの何れにも対応可能な補助用の集積回路素子を使用する集積回路のレイアウト方法を提供する。
【解決手段】Ｐ型基板２０内にＮ型拡散領域２２、Ｎ型ウエル２３内にＰ型拡散領域２５が形成され、このＮ型拡散領域２２とＰ型拡散領域２５上に絶縁層２６を介してそれぞれ交差するようにポリシリコン層２７，２８が形成された共通セルを予め配置しておく。デカップリングキャパシタとして使用する場合は、接地配線層２９Ｘを介してＮ型拡散層２２とポリシリコン層２８を接地領域２１に接続すると共に、電源配線層３１Ｘを介してＰ型拡散層２５とポリシリコン層２７を電源領域２４に接続する。また、アンテナダイオードとして使用するときは、最下層のメタル配線層３３を介してＮ導電型拡散層２２とＰ電型拡散層２５を集積回路の論理セルのゲート領域に接続する。 （もっと読む）

【課題】入力電圧に応じて保護機能を切り替え可能な半導体装置を提供する。
【解決手段】ＥＳＤ保護回路１は、プログラム時に用いられる高電圧ＶＢＰと通常時における電圧ＶＳＳ〜ＶＤＤが印加される入力端子１８と、接地端子１７と、入力端子１８及び接地端子１７間に設けられたサイリスタ１１と、サイリスタ１１を動作させるトリガ回路１９を備える。トリガ回路１９は、制御電圧が印加される制御端子１８と、サイリスタ１１のゲートからの電圧をエミッタに受け、接地端子１７からの電圧をコレクタに受け、制御端子１８にベースを接続したＰＮＰトランジスタ１２と、そのＰＮＰトランジスタ１２のベースに一端を接続し、接地端子１７に他端を接続した抵抗素子１４とを有する。 （もっと読む）