【課題】集積回路設計をシミュレートする方法を提供する。
【解決手段】本発明の方法では、ネットリストにおけるノードのノード次数ランキングを決定することができる。ネットリストの回路は、ノード次数ランキングに基づいて静的及び動的電流駆動方式でパーティショニングされることができる。ノード次数パーティショニングに基づいて階層データ構造が構築されることができる。一実施形態では、シミュレーション最適化のために中間ノード次数を動的に結合することができる。その後、回路を１若しくは複数の結合された中間ノード次数に基づいて再パーティショニングすることができる。階層データ構造を用いて求解及び積分を行い、次数ランキングされた階層エンジンを生成することができる。次数ランキングされた階層エンジンについての解析を行うことができる。この時点で、解析に基づいてＩＣ設計のシミュレーションデータがエクスポートされることができる。 （もっと読む）

【課題】配線層の溶出、および酸化を抑制する半導体装置、およびその設計方法を提供する。
【解決手段】接続コンタクトに接続される金属配線の配置を決定するステップと、接続コンタクトを設けるためのスルーホールの配置を決定するステップとを具備する半導体装置に設計方法を適用する。ここで、金属配線の配置を決定するステップは、（ａ）スルーホールによって露出する金属配線の領域を特定するステップと、（ｂ）金属配線に付帯する容量を特定するステップと、（ｃ）容量が蓄える電荷が、領域を介して金属配線から極性溶媒に移動したときの領域の損傷を抑制するように、金属配線の配置を決定するステップとを含むものとする。 （もっと読む）

【課題】Ｉ／Ｏセルを効率良く配置できる集積回路装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、各Ｉ／ＯセルがＩ／Ｏ回路及びパッドで構成される複数のＩ／Ｏセルと、コア回路１０２とを含み、チップ外縁部１０１からコア回路１０２へ向かう方向を第１の方向とした場合に、複数のＩ／Ｏセルのうちの第１のＩ／Ｏセル１０の第１のＩ／Ｏ回路１１及び複数のＩ／Ｏセルのうちの第２のＩ／Ｏセル２０の第２のＩ／Ｏ回路２１は、第１の方向に沿って並んで配置され、第１の方向に直交する方向を第２の方向とした場合に、第１のＩ／Ｏセル１０の第１のパッド１２は、第１のＩ／Ｏ回路１１の第２の方向に配置される。 （もっと読む）

【課題】製品ダイ(2011,300)の製品回路(202,302,304)をテストするためのテストアセンブリ(2000)を提供すること。
【解決手段】一実施形態では、テストアセンブリは、テストダイ(2010,400)及び該テストダイをホストコントローラ(2002)へ電気的に結合する相互接続基板(2008)を含む。該テストダイは、テスト回路(202A,402,404)及び製品回路を統合化された設計(102)に同時に設計するステップを含むテストダイ及び製品ダイに関する設計方法論(100)に従って設計可能である。テスト回路は、該テスト回路により必要とされるシリコン領域の量にほぼ関係なく、対応する製品回路に関して高度の欠陥検出範囲を提供するよう設計可能である。次いで該設計方法論は、統合化された設計をテストダイ及び製品ダイへと分割する(104)。テストダイはテスト回路を含み、製品ダイは製品回路を含む。 （もっと読む）

【課題】 信号転送速度や波形品質の維持と静電保護とを両立すると共にチップ面積の肥大化を抑制した半導体集積回路装置を提供する。
【解決手段】 静電保護の効果を維持しつつ、信号転送速度や波形品質を維持すると共に、差動入力対を一つの静電保護素子で同時に保護し面積的優位性を得る為、任意に分離可能な静電保護素子を終端抵抗の中点に配置する。 （もっと読む）

【課題】ウェハ貫通ビア構造を有するＥＳＤネットワーク回路及びその製造方法を提供する。
【解決手段】本発明は一般に回路構造及び回路の製造方法に関し、より具体的には、ウェハ貫通ビアを有する静電放電（ＥＳＤ）回路及びその製造方法に関する。ＥＳＤ構造体は、ＥＳＤ能動デバイスと、ＥＳＤ能動デバイスから基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアとを備える。装置は、入力部と、少なくとも１つの電力レールと、入力部と少なくとも１つの電力レールとの間に電気的に接続されたＥＳＤ回路とを含み、ここでＥＳＤ回路は少なくとも１つのウェハ貫通ビアを備えて基板への低直列抵抗経路をもたらす。方法は、ＥＳＤデバイスを基板上に形成することと、基板の裏面に接地面を形成することと、ＥＳＤ能動デバイスの負電源及び接地面に電気的に接続されて基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアを形成することとを含む。 （もっと読む）

【課題】信頼性の高いＥＳＤ保護検証を高速に実行する。
【解決手段】本発明の例に関わるＥＳＤ保護検証装置は、第１のパッドに接続された素子を抽出する素子抽出部１１と、抽出された素子の中から第１のパッドに第１の端子が接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第１の演算値を算出する第１の素子情報調査／演算部１２と、第１の基準値と第１の演算値とを比較し、素子が所定のＥＳＤ耐圧を有するか否か判定する第１のエラー検出部１３と、第１のパッドに第１の端子が接続された素子の中から第２の端子が第２のパッドに接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第２の演算値を算出する第２の素子情報調査／演算部１４と、第２の基準値と第２の演算値とを比較して、素子が所定のＥＳＤ耐圧を有するか否か判定する第２のエラー検出部１５と、を備える。 （もっと読む）

【課題】多電源が入力される半導体集積回路内で種々の耐圧を有したＥＳＤ保護素子が適切なＥＳＤ保護素子であるか否かを容易に検証するＥＳＤ保護素子検証方法を得ること。
【解決手段】半導体回路の回路図内の素子と素子耐圧情報とを対応付けするステップＳ１０と、使用者からの指示情報に基づいて、回路図内のピンに、電源ピン、ＧＮＤピンまたは信号ピンの何れかを設定するとともに電源ピンには印加電圧を設定するステップＳ２２と、ネットリストに基づいて、信号ピンと電源ピンとの間に接続されてＰＮ接合を有している素子を抽出するステップＳ３０と、耐圧情報、電源ピンへの印加電圧およびネットリストに基づいて、抽出した素子が適切な耐圧を有しているか否かを判定するステップ５０と、耐圧の判定結果に基づいて、回路図内から不適切な電源側のＥＳＤ保護素子を抽出して登録するステップＳ７０と、を含む。 （もっと読む）

【課題】エリアバンプ構造の半導体チップに最適化したＩ／Ｏセルのレイアウトを施すことにより、チップサイズを縮小化する。
【解決手段】Ｉ／Ｏセル３は、半導体チップの辺側から中心側にかけて、信号電圧変換回路６、論理部７、プリバッファ部８、ＥＳＤ保護部の抵抗３０、出力バッファ部におけるトランジスタ２８、ＥＳＤ保護部の抵抗３１、ＥＳＤ保護部のダイオード３２、パッド接続口３ａを挟んでダイオード３３、出力バッファ部におけるトランジスタ２９、およびコアバッファ部５が直線状にレイアウトされている。プリバッファ部８をパッド接続口３ａよりも半導体チップ辺側に配置することによって、該パッド接続口３ａをＩ／Ｏセル３の中央部よりも半導体チップの中心側にレイアウトでき、半導体チップの辺部に最も近いパッドをＩ／Ｏセル３の領域からはみ出すことなくレイアウトできる。 （もっと読む）

【課題】ＳＯＩ基板における容量結合を減少した集積回路を提供する。
【解決手段】底部半導体層と同じ導電型のドーパントを含む第１のドープされた半導体領域１８及び反対導電型のドーパントを含む第２のドープされた半導体領域２８がＳＯＩ基板の埋め込み絶縁層２０の直下に形成される。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、０．６Ｖ乃至０．８Ｖを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第１及び第２のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。 （もっと読む）

【課題】ＰＡＤ ｏｎ Ｉ／Ｏセル構造において、パッド引き出し部のレイアウトをＩ／Ｏ部の略中心に配置し、半導体チップのレイアウト面積を削減する。
【解決手段】Ｉ／Ｏ部５において、トランジスタ８は、半導体チップの周辺部に最も近い位置にレイアウトされている。このトランジスタ８の上方には、抵抗１２がレイアウトされており、抵抗１２の上方には、ダイオード１０，１１がレイアウトされている。ダイオード１０，１１の上方には、トランジスタ９がレイアウトされており、トランジスタ９の上方には、たとえば、メタル配線層に形成されたパッド引き出し部５ａを挟んでロジック部６がレイアウトされている。これにより、パッド２からトランジスタ９のドレインまでを同じノードとすることができるので、パッド引き出し部５ａをＩ／Ｏ部５の略中央にレイアウトすることが可能となる。 （もっと読む）

【課題】回路構成を複雑化することなく、簡易な等価回路で高周波領域まで実際の電気的特性に合致する任意形状のＭＯＳ型可変容量素子をモデリングする。
【解決手段】ＭＯＳ型可変容量素子は、第１導電型の半導体基板と、前記半導体基板内に形成された第２導電型のウェル領域と、前記ウェル領域内に形成された第２導電型の第１の拡散領域と、前記ウェル領域内に形成された第２導電型の第２の拡散領域と、電圧供給端子と、基板引き出し端子と、ウェル引き出し端子と、単位ＭＯＳ可変容量部と、を備える。 （もっと読む）

【課題】ランプアニール処理において半導体基板内に熱分布が生じることを抑制する。
【解決手段】この半導体装置の設計方法は、半導体基板に不純物拡散層領域及び素子分離膜を配置する工程（ステップＳ１０）と、半導体基板を１ｍｍ^２以上である所定面積単位で複数の領域に区画する工程（ステップＳ２０）と、複数の領域それぞれで素子分離膜に対する不純物拡散層領域の面積比Ｔを算出する工程（ステップＳ３０）と、算出した面積比が基準範囲から外れている領域を、補正対象領域として選択する工程（ステップＳ４０）と、補正対象領域にダミー不純物拡散層領域を配置し、面積比Ｔを基準範囲内にする工程（ステップＳ５０）を備える。 （もっと読む）

【課題】従来の半導体装置は、ボンディングパッドの間隔を任意に調整して配置することができないという問題があった。
【解決手段】本発明にかかる半導体装置は、機能ブロックが配置された内部回路と、ボンディングパッドを複数有するＩ／Ｏバッファセル２０５が内部回路の外周部に沿って配置された周辺回路と、を備える。また周辺回路は、隣接する２つのＩ／Ｏバッファセルに所定の間隔を持たせるように内部回路の外周部に沿って配置されたブランクセル２０６を備える。このような回路構成により、ボンディングパッドの間隔を任意に調整して配置することが可能な半導体装置を提供することができる。 （もっと読む）

集積回路（ＩＣ）内で実現される回路設計を、静電放電（ＥＳＤ）から保護するための方法は、共通の重心（１３０）を共有するように、第１の装置アレイ（２４５）および第２の装置アレイ（２５０）を備える装置アレイ対（１０４および１０８）をＩＣ上に配置することを含み、第１および第２の装置アレイは一致している。第１のＥＳＤダイオードアレイ（２２０）および第２のＥＳＤダイオードアレイ（２２５）を備えるＥＳＤダイオードアレイ対（１１０）は、ＩＣ上に、第１および第２の装置アレイを含む第１の周辺部（１１５）に隣接して配置され得、第１および第２のＥＳＤダイオードアレイは共通の重心を共有するとともに、一致している。第１のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２０）のカソード端子は、第１の装置アレイ（２４５）の入力に結合され、第２のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２５）のカソード端子は、第２の装置アレイ（２５０）の入力端子に結合され得る。
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【課題】短いリードタイムで製造でき、高い集積度を有するアナログ回路の実現。
【解決手段】複数のトランジスタセルPMOSC2,NMOSC2が、アレイ状に配置されたアナログ回路用セルアレイARYP1,ARYN1であって、各トランジスタセルは、隣接して順に配置された第１ソース領域SOURCE1、第１チャネル領域、共通のドレイン領域DRAIN、第２チャネル領域および第２ソース領域SOURCE2と、第１チャネル領域および前記第２チャネル領域上にそれぞれ配置された第１ゲート電極POLYG1および第２ゲート電極POLYG2と、を備え、第１ゲート電極POLYG1と第２ゲート電極POLYG2は接続して使用され、第１ソース領域SOURCE1と第２ソース領域SOURCE2は接続して使用される。 （もっと読む）

【課題】ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現する。
【解決手段】第１アンテナダイオードＡＤ１とｎＭＩＳのゲート電極１６とを第１層目の配線Ｍ１を介して電気的に接続し、第２アンテナダイオードＡＤ２と他の半導体素子とを第１層目の配線Ｍ１から第４層目の配線（アナログブロック内の最上層配線から１層下の配線）Ｍ４を介して電気的に接続する。さらに第１アンテナダイオードＡＤ１と電気的に繋がる第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２と電気的に繋がる第４層目の配線Ｍ４とをアナログブロック内の最上層配線である第５層目の配線２５によって結線する。 （もっと読む）

【課題】テスト端子がＩ／Ｏセルの１部を占有することをなくし、テスト端子に起因するチップサイズの増大を抑止し、コスト増大を抑止する半導体集積回路装置の提供。
【解決手段】チップの第１の辺に沿って配置される第１の論理回路セル（ＩＯセル）（２）の列と、前記第１の辺と直交する第２の辺に沿って配置される第２の論理回路セル（ＩＯセル）（２’）の列と、を有し、第１の辺と第２の辺とが交わるチップコーナー部において、第１のテスト論理回路セル（４Ａ）は、前記第１の論理回路セル（２）の列の端部のセルの辺に長辺を対向させて配置され、第２のテスト論理回路セル（４Ｂ）は、第２の論理回路セル（２’）の列の端部のセルの辺に長辺を対向させて配置され、第１のテスト論理回路セル（４Ａ）と第２のテスト論理回路セル（４Ｂ）は、それぞれの平面形状が、対向配置される前記斜辺の中間の仮想線（８）に関して互いに対称（鏡映対称）となるように配置される。 （もっと読む）

【課題】 ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供する。
【解決手段】 回路図設計装置１００を、レイアウトされた回路図や選択画面から回路記号を選択する回路記号選択部１２と、表示情報に基づき回路図の表示制御を行う回路図表示制御部１６と、パラメータ設定可能な回路記号に対してマルチ素子回路を生成するためのパラメータを設定するパラメータ設定部１８と、予め設定されたルールと回路記号に対して設定されたパラメータとに基づきマルチ素子回路の接続関係情報を生成する接続関係情報生成部２０と、予め設定された表示方法のルールに基づきマルチ素子回路の回路記号の表示情報を生成する回路表示情報生成部２２とを含んだ構成とした。 （もっと読む）

【課題】 ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供する。
【解決手段】 回路図設計装置１００を、シンボル回路図や選択画面から回路シンボルを選択する回路記号選択部１２と、回路図の表示制御を行う回路図表示制御部１８と、パラメータ設定可能な回路シンボルに対してマルチ素子回路を生成するためのパラメータを設定するパラメータ設定部２０と、設定されたパラメータが正しいか誤りかを判定するパラメータ判定部２２と、パラメータの設定内容に誤りがあるときに正しい設定内容に修正するパラメータ修正部２４と、予め設定されたルールと回路シンボルに対して設定されたパラメータとに基づきマルチ素子回路の接続関係情報を生成する接続関係情報生成部２６と、を含んだ構成とした。 （もっと読む）