【課題】無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを搭載した半導体装置を提供することを課題とする。また、半導体装置製造後に書き込みをいつでも行える追記型のメモリを提供することも課題とする。
【解決手段】絶縁性を有する基板上にアンテナと、アンチヒューズ型のＲＯＭと、駆動回路とを形成する。アンチヒューズ型のＲＯＭを構成する一対の電極のうち、もう一方の電極も駆動回路を構成するトランジスタのソース電極及びドレイン電極と同じ工程、且つ、同じ材料で形成する。 （もっと読む）

【課題】複数の電源系を有する半導体装置の設計において、ＥＳＤ解析をより精密に実行可能なＥＳＤ解析装置を提供する。
【解決手段】ＥＳＤ解析装置は、回路シミュレーション部２６と境界セル探索部２７と評価部２８とを具備する。回路シミュレーション部２６は、複数の電源系の回路２、３を有する半導体集積回路の設計データの、異なる二つの電源系のパッド１１、２１間にＥＳＤ電流またはＥＳＤ電圧が印加されたときの、パッド１１、２１間における複数の電流経路内での電位を求める。境界セル探索部２７は、異なる二つの電源系の回路２、３間で信号の入出力を行う境界セル３１を、異なる二つの電源系の回路２、３の各々について探索する。評価部２８は、求められた複数の電流経路内における電位と、探索された回路の各々の境界セル３１とに基づいて、回路２、３の各々の境界セル３１に印加される電圧の電位差を求めてＥＳＤ耐量を評価する。 （もっと読む）

【課題】半導体集積回路装置において、回路の占有面積の増大を最小限に抑えつつ、電源ノイズに起因する誤った信号の伝達を確実に防止し、ＥＳＤイミュニティを向上させること。
【解決手段】電源セル（５０２）内に電源ノイズ検出回路（２００）を設ける。一方、Ｉ／Ｏセル５０６内にノイズキャンセラ（３００）を設ける。電源ノイズ検出回路２００によって、高レベル側電源電圧（ＨＶＤＤ）に重畳する正極性／負極性の電源ノイズ、および低レベル側電源電圧（ＶＳＳ１）に重畳される正極性の電源ノイズのいずれかを検出し、ノイズキャンセラ３００を動作させる。これによって、電源ノイズに起因する誤った信号の伝達が確実に阻止され、電子機器の重大な誤動作が防止される。 （もっと読む）

【課題】半導体集積回路において、マスクを作り直すことなく、必要に応じて静電気放電（ＥＳＤ）の耐性を向上させること。
【解決手段】コア回路５内に保護用セル（ＰＣ＿１〜ＰＣ＿７）が形成される。ＥＳＤ耐性の必要度に応じて、各保護用セルと、ＥＳＤトリガ検出回路１０の出力端子ＴＲ＿ＯＵＴとを接続するための配線ＬＳが配線層に形成される。 （もっと読む）

【課題】 多重ウェル構造を有する半導体装置において、各ウェル領域の電圧固定が正しく行なわれていることを検証可能にする回路設計方法を提供する。
【解決手段】 第１導電型の半導体基板に、第２導電型の第１ウェル領域と、第１ウェル領域内に第１ウェル領域によって半導体基板と電気的に絶縁分離されるように形成された第１導電型の第２ウェル領域を形成してなる多重ウェル構造を有する半導体装置の回路設計方法であって、半導体装置の回路図上で、第２ウェル領域に設けられる多重ウェル構造トランジスタに対し、第１ウェル領域に設けられたウェル端子と多重ウェル構造トランジスタのバックゲート端子の間に第１ダイオードを付加し、半導体基板に設けられた半導体基板端子とウェル端子の間に第２ダイオードを付加する。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。
【解決手段】薄膜トランジスタと、薄膜トランジスタ上に第１の層間絶縁膜と、第１の層間絶縁膜上の、ソース領域またはドレイン領域の一方に電気的に接続される第１の電極と、ソース領域またはドレイン領域の他方に電気的に接続される第２の電極と、第１の層間絶縁膜、第１の電極、及び第２の電極上に形成された第２の層間絶縁膜と、第２の層間絶縁膜上の、第１の電極または第２の電極の一方に電気的に接続される第１の配線と、第２の層間絶縁膜上の、第１の電極または第２の電極の他方に電気的に接続されない第２の配線とを有し、第２の配線と前記第１の電極または第２の電極の他方は、第２の層間絶縁膜中に形成された分断領域によって、電気的に接続されない半導体装置及びその作製方法に関するものである。 （もっと読む）

【課題】半導体装置の設計における配線処理が終了するまでに、アンテナエラー発生箇所を予測し、アンテナエラー対策を施し、またタイミングも考慮しながら半導体装置を設計する方法を提供するものである。
【解決手段】RTL記述工程１０１と、ネットリスト工程１０２と、配置工程１０３と、概略配線工程１０４と、詳細配線工程１０５からなる半導体装置の設計工程において、いずれかの工程においてアンテナエラー発生箇所を予測し、アンテナエラー対策を行う。 （もっと読む）

【課題】スタンダードセルを用いた半導体集積回路設計において、ゲート破壊を防止する半導体集積回路とその設計方法を提供する。
【解決手段】スタンダードセル内部に空き領域がある場合、入力端子に接続していないダイオードを備えたスタンダードセルと、ダイオードを備えていないスタンダードセルの２種類を用意する。まず、ダイオードを備えていないスタンダードセルを用いて半導体集積回路の設計を行い、アンテナエラー検証の結果、アンテナエラーが出たスタンダードセル近傍のスタンダードセルを、ダイオードを備えたスタンダードセルに置き換え、ダイオードをアンテナエラーの出たスタンダードセルの入力端子に接続する。 （もっと読む）

【課題】半導体装置の規格が確定する前であっても、半導体装置を利用した機器等の設計、開発を進める上で規格の評価や確定作業が容易な半導体装置を提供する。
【解決手段】電圧検出装置１０は、入力端子ＩＮ１及び入力端子ＩＮ１から入力される入力信号を処理して次段の比較器ＣＯＭＰ１に出力する分圧回路２０を備えた半導体装置において、入力端子ＩＮ１と比較器ＣＯＭＰ１とを接続する信号径路であって、入力信号を分圧回路２０による処理を介さず比較器ＣＯＭＰ１に供給する信号経路Ｌ１と、入力端子ＩＮ１と比較器ＣＯＭＰ１とを接続する信号経路であって、入力信号を分圧回路２０により処理した上で比較器ＣＯＭＰ１に供給する信号経路Ｌ２と、信号経路Ｌ１もしくはＬ２のいずれか一方の信号経路を選択するヒューズ素子Ｆ１〜Ｆ３とを有して構成されている。 （もっと読む）

【課題】電子素子評価装置を用いて、ビアの抵抗評価や異常が発生したビアの特定を容易に行うことが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板６０の上方に配置された１層目配線１１と、１層目配線１１の上方に配置された第１の２層目配線２１と、１層目配線１１と第１の２層目配線２１とを接続する第１の接続用ビア３２と、第１の２層目配線２１と同じ配線層内に形成された評価用配線５１と、１層目配線１１と評価用配線５１とを接続する評価用ビア４１とを備えている。第１の２層目配線２１と評価用配線５１との間に評価用の信号を流すことで、ビアの抵抗評価や異常が発生したビアの特定を容易に行うことができる。 （もっと読む）

【課題】アンテナ保護素子を有する半導体装置を、従来よりも適切に、設計製造可能にする。
【解決手段】ゲート１０に接続された配線１１，１２，１３が構成された配線層Ｍ１〜Ｍ３においては、アンテナ保護素子１７の活性領域上方を覆わないように、各配線は設けられている。一方、その上層の配線層Ｍ４に設けられた配線１８は、アンテナ保護素子１７の活性領域上方を少なくとも一部覆うように、設けられている。 （もっと読む）

【課題】ＬＳＩなどの製造プロセスで形成される配線がアンテナとなることにより内部のＭＯＳトランジスタに発生するダメージを回避するＬＳＩ設計システムを提供する。
【解決手段】レイアウト読み込み処理Ａ１において、配線後のレイアウトデータを読み込み、サイジング候補テーブル作成処理Ａ２により、予め各種ライブラリから機能セル毎にゲート面積昇順になるようにアップ・サイジング候補テーブルを作成する。そして、アンテナエラー・ネット検出処理Ａ３により、各配線層についてアンテナエラーとなっているネットを検出する。ゲートピン・セル認識処理Ａ４により、当該ネットに接続されるゲートピンと、そのインスタンスと、セルの種類とを認識し、セルサイジング処理Ａ５により、アップ・サイジング候補テーブルからゲート面積を参照しながらエラーとならなくなるセルにアップ・サイジングする。 （もっと読む）

メモリセルが記載され、このメモリセルは、電気的に直列に配置された誘電破壊アンチヒューズおよび抵抗率切り換え材料の層を含み、抵抗率切り換え材料は、金属酸化物または窒化物化合物であり、この化合物はただ１種の金属を含む。誘電破壊アンチヒューズは、事前調整ステップにおいて破壊され、アンチヒューズを貫通して破壊領域を形成する。この破壊領域は、狭い導電性パスを提供し、抵抗率切り換え材料への電流を制限するために役立ち、抵抗率切り換え層がより高い抵抗率状態とより低い抵抗率状態との間で切り換えられる場合に制御を改善する。
（もっと読む）

【課題】サージに対して高い耐性を有すると共に、小型で安価な半導体装置を提供する。
【解決手段】半導体基板１に形成された各トランジスタセルＴＣのゲート電極に接続するゲート配線が、第１層間絶縁膜Ｚ１を介して、各トランジスタセルＴＣを覆う２次元的に連結した面状のゲート配線層ＧＨとして形成され、各トランジスタセルＴＣのドレインに接続するドレイン配線が、第２層間絶縁膜Ｚ２を介して、ゲート配線層ＧＨに対向する２次元的に連結した面状のドレイン配線層ＤＨとして形成されてなる半導体装置１００とする。 （もっと読む）

【課題】 コストが少なく長配線が生じる可能性の高いブロック間配線に、容易にアンテナ対策が講じられる半導体集積回路装置を提供することを目的とする。
【解決手段】 複数の集積回路ブロックを有し、前記ブロックに設けられたブロックの入出力端子部同士を配線で接続してブロック間が接続される半導体集積回路装置において、前記ブロックの少なくとも１つの選択されたブロックの入出力端子部にダイオード素子領域が設けられ、このブロックの入出力端子Ａ１と前記ダイオード領域６が接続されると共に、前記ダイオード素子領域に接続された前記端子を用いてブロック間配線が行われている。 （もっと読む）

【課題】静電破壊に強いレイアウトを有する半導体集積回路を提供する。
【解決手段】半導体集積回路は、半導体チップ（１）上に、各々がパッド（８）を有する複数の回路セルを備え、回路セル（１６Ａ）は、ハイサイドトランジスタ（１０）、レベルシフト回路（１２）、ローサイドトランジスタ（１１）、プリドライバ（１３）と、パッド（８）とを備える。ハイサイドトランジスタ（１０）とローサイドトランジスタ（１１）とは、パッドを介して対向するように配置されている。 （もっと読む）

【課題】各出力回路間の特性の均一化が実現可能なレイアウトを有する半導体集積回路を提供する。
【解決手段】半導体集積回路は、半導体チップ（１）上に、半導体チップ（１）における第１のチップ辺に沿うように形成され、各々がパッド（８）を有する複数の回路セル（１６Ａ）を備えている。さらに、複数の回路セル（１６Ａ）の上に形成された高圧電位の配線（２）を備え、該高圧電位の配線（２）は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有している。 （もっと読む）

【課題】高集積度を維持しつつ、静電耐圧の強化を実現した半導体装置を提供する。
【解決手段】半導体基板上に設置された複数のボンディングパッド（以下パッド）下層を含む上記半導体基板上に延在するＮ型の第１拡散層を備える。上記パッドのそれぞれに対応し、上記第１拡散層内に設けられたＰ型の第２拡散層を備える。上記パッドのうち第１電圧に接続されるパッドは上記第１拡散層と上記第２拡散層に接続される。上記パッドのうち信号が伝達されるものは、上記第２拡散層と接続される。上記信号が伝達されるパッドに接続された上記第２拡散層は上記第１拡散層と第１ダイオードを形成する。上記第１ダイオードは上記第１電圧にカソードが、上記信号伝達されるパッドにアノードが接続される。上記複数のパッドと上記第１拡散層、上記第２拡散層との接続は、コンタクトホールを介して行われる。 （もっと読む）

【課題】簡単なＥＳＤ保護回路の判定方法を提供する。
【解決手段】第１ステップでは、サージ電流を放電させる電流方向での両端電圧に対応して設定された第１数値と、上記電流方向とは逆方向に対して上記数値より大きな数値に設定された第２数値とをＥＳＤ保護素子に対してそれぞれ割り当てる。第２ステップでは、半導体集積回路に設けられる全ての外部端子について、２つの外部端子間にサージ電流が流れた場合に上記２つの外部端子間にかかるサージ電圧を想定し、かかる２つの外部端子間に存在する保護素子の上記第１数値又は第２数値の総和のうち最も小さな経路のもの抽出する。第３ステップでは、上記２つの外部端子間にかかるサージ電圧として許容される所定数値内に上記抽出された総和があるときに当該２つの外部端子間の上記想定されたサージ電流に対するＥＳＤ保護回路の存在を確認する。 （もっと読む）

【課題】トランジスタを含むアナログ回路シミュレーションにおいて、シミュレーション回路を変更することなく回路中の貫通電流を検知できるハイインピーダンス検出方法を提供することを目的とする。
【解決手段】回路中の全ノードに対し、ハイインピーダンス状態になる条件が存在するかどうかを解析する工程を有する。また回路中の全ノードに対し、ハイインピーダンス状態により貫通電流が生じる条件が存在するかどうか解析する工程を有する。またハイインピーダンス状態になる条件と、ハイインピーダンス状態により貫通電流が生じる条件がシミュレーション実行中に成立するかどうかを検出する工程を有する。 （もっと読む）