【課題】ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることが可能な半導体集積回路装置を提供する。
【解決手段】スタンダードセル１０が横方向に配置されたスタンダードセル列１１，１２，１３，…が、縦方向に並べて配置されている。各スタンダードセル列１１，１２，１３，…は１列おきにフリップされており、スタンダードセル列１１，１２がＮウェルを共有し、スタンダードセル列１２，１３がＰウェルを共有している。スタンダードセル列１１，１２，１３の端に位置するＮＭＯＳトランジスタ２１，２２，２３からＰウェルの端までの距離Ｄ１，Ｄ２，Ｄ３が、スタンダードセル列１２，１３に共有されたＰウェルの幅Ｗ１以上になるように、拡げられている。 （もっと読む）

【課題】寄生素子に起因する電源ノイズの悪影響を低減する。
【解決手段】半導体集積回路装置は、半導体基板１００の外周に設けられる第１パッド１０１と、前記半導体基板１００の前記第１パッド１０１より内側の領域に設けられ、所定の機能を実行するための複数のブロック回路１０３と、前記半導体基板１００の外部の電源及び前記複数のブロック回路の少なくとも１つに接続される第２パッド１０４と、を備えている。 （もっと読む）

【課題】プラズマダメージによる弊害を回避するための対策を採りつつ、同時に、多層配線構造の平坦化のための対策を採るような半導体集積回路のレイアウト設計を提供する。
【解決手段】本発明の半導体集積回路レイアウト設計方法は、自動配置配線のうちの第１配線層の配線に対して、基板領域にて且つ上記配線の直下にて、複数のダミー拡散パターンを配置することを特徴とする。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、前記第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】半導体記憶装置の高速読み出しを可能にする。
【解決手段】半導体記憶装置４０には、ビット線とワード線ＷＬとがマトリックス状に配置される。ビット線ＢＬとワード線ＷＬの交差する部分に、ビット線ＢＬとワード線ＷＬの間に並列接続されたダイオード及びヒューズから構成されるメモリセルＭＣが配置される。メモリセルＭＣに配置されるダイオードは、カソードがワード線ＷＬに接続され、アノードがビット線ＢＬに接続される。メモリセルＭＣに配置されるヒューズは、一端がワード線ＷＬに接続され、他端がビット線ＢＬに接続される。 （もっと読む）

別個ではあるが機能的にインターフェースされた１つまたは複数のダイナミックアレイ・セクションを含む半導体チップが提供される。各ダイナミックアレイ・セクションは、導電体形状が、半導体チップの複数のレベルのそれぞれにおける仮想格子に沿って線形的に定義されることが必要なダイナミックアレイ・アーキテクチャに従う。各仮想格子は、上位または下位のいずれかのレベルにある別の仮想格子に対して垂直である。各仮想格子は、一定のピッチの間隔を有する平行線の枠組みで定義される。仮想格子のラインの一部は複数の導電体形状によって占められる。実質的に一定のギャップは、仮想格子の共通の線を占める隣接する導電体形状の近接端部間で維持される。上記実質的に一定のギャップは、複数の導電体形状で占められる仮想格子のそれぞれのライン内で維持される。 （もっと読む）

【課題】複数のチップを同一のパッケージに格納する場合にも、格納するチップに特別のカスタマイズを施すことなく、ＥＳＤ耐性を確保できるようにする。
【解決手段】備えるパッド群１３１，１３２に印加された過電圧を減衰させるＥＳＤ保護回路１３４が形成された保護回路チップ１３と、備える電源系パッド１４１ａ，１４１ｂへの電源の供給を受けて動作する内部回路が形成されたＡＳＩＣチップ１４と、備える電源系パッド１５１ａ，１５１ｂへの電源の供給を受けて動作する内部回路が形成された汎用チップ１５を１個のパッケージに格納する。そして、ＡＳＩＣチップ１４と汎用チップ１５の電源系パッドへの電源供給を保護回路チップ１３のパッド群１３１，１３２を介して行い、その電源系パッドのＥＳＤ保護をＥＳＤ保護回路１３４で確保する。 （もっと読む）

【解決手段】 本発明は、一の平面内に広がる平面状の基板上に形成される少なくとも２つのユニットセルを備える電気回路であって、ユニットセルはそれぞれ、異なる機能を持つコンタクトポイントを少なくとも２つ有しており、基板および／またはユニットセルの上に配設されている少なくとも１つの誘電層と、コンタクトポイントおよび／または基板の上方に、平面に対して平行に配設されている少なくとも２つのコンタクト面とを備え、同一の機能を持つコンタクトポイントは、誘電層を貫通している少なくとも１つの貫通コンタクト部を介して、同一の機能を持つコンタクトポイントの少なくとも一部のための少なくとも１つの共通のコンタクト面に電気的に接続されており、対応するコンタクト面を介して、外部と共通に接触する電気回路に関する。 （もっと読む）

【課題】ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることが可能な半導体集積回路装置を提供する。
【解決手段】スタンダードセル１０が横方向に配置されたスタンダードセル列１１，１２，１３，…が、縦方向に並べて配置されている。各スタンダードセル列１１，１２，１３，…は１列おきにフリップされており、スタンダードセル列１１，１２がＰ領域を共有し、スタンダードセル列１２，１３がＮウェルを共有している。スタンダードセル列１１，１２，１３の端に位置するＰＭＯＳトランジスタ２１，２２，２３からＮウェルの端までの距離Ｄ１，Ｄ２，Ｄ３が、スタンダードセル列１２，１３に共有されたＮウェルの幅Ｗ１以上になるように、拡げられている。 （もっと読む）

【課題】書き込み時の消費電力が小さく、読み出し専用の記憶装置のメモリ素子に用いられるアンチヒューズを提供する。
【解決手段】アンチヒューズは、第１導電層１１と、第１導電層１１上に非晶質シリコン膜１３と絶縁膜１４とを交互に積層した２層以上の多層膜２０と、多層膜２０上に第２導電層１２を有する。第１導電層１１と第２導電層１２の間に電圧を印加して、多層膜２０の抵抗を低下させることで、メモリ素子にデータを書き込む。第１導電層１１と第２導電層１２の間に非晶質シリコン１３よりも抵抗が高い絶縁膜１４を形成することで、書き込み時にアンチヒューズに流れる電流が低減される。 （もっと読む）

【課題】コア領域を複数の機能ブロックに分割し、分割した機能ブロックごとに電力供給および電力遮断することにより低電力化を実現できる半導体装置において、コア領域に形成されている回路を動作させる動作電圧の変動を小さくできる技術を提供する。
【解決手段】半導体チップＣＨＰに形成されているコア領域ＣＲを複数の機能ブロックＡ〜機能ブロックＦに分離する。分離している各機能ブロックＡ〜機能ブロックＦの境界に複数の電源スイッチＳＷを配列した電源スイッチ列ＳＷＬを配置する。この電源スイッチＳＷは、各機能ブロックＡ〜機能ブロックＦへの基準電位の供給および停止を制御する機能を有している。そして、本発明の特徴は、電源スイッチ列ＳＷＬの真上に基準パッドＶＳＳＰＤを配置する点にある。これにより、基準パッドＶＳＳＰＤと電源スイッチＳＷとを接続する配線が短くなる。 （もっと読む）

【課題】 配線長を短くし、配線遅延等の生じない小面積化が図れる半導体集積回路装置を提供することを目的とする。
【解決手段】 複数の集積回路ブロックＡ、Ｂ、Ｃを有し、ブロック１，１間が配線４で接続される半導体集積回路装置において、ブロックレイアウト周辺枠上に配置されたブロック端子１１…と、ブロックレイアウト内に設けられ通常の端子ターゲットメタル層とは異なる少なくとも１つ上層の端子ターゲットメタルを有しブロック内部の端子３と接続される端子セル２と、を備え、周辺枠上の端子１１および上記端子セル２の端子ターゲットを用いてブロック１，１間配線する。 （もっと読む）

【課題】 インダクタを組み込んだ改善された静電放電（ＥＳＤ）回路構造体を提供する。
【解決手段】 回路（例えば、静電放電（ＥＳＤ）回路）、設計方法、及び、設計システムの実施形態が開示される。回路において、ＥＳＤデバイスが第１の金属レベル（例えば、Ｍ１）に配線接続される。第１の金属レベルの上の第２の金属レベル（例えば、Ｍ５）内にインダクタが形成され、ＥＳＤデバイスの上に配置され、このＥＳＤデバイスに単一の垂直ビア・スタックによって並列に電気的に接続される。インダクタは、所与の適用周波数に対して、ＥＳＤデバイスのキャパシタンス値を無効化するように構成される。インダクタのクォリティ・ファクタは、第２の金属レベルと第１の金属レベルとの間の第３の金属レベル（例えば、Ｍ３）に、誘導結合を最小にするためのシールドを設けることにより最適化される。シールド内の開口部はビア・スタックがその中を貫通できるようにし、サイズ・スケーリング及びＥＳＤロバスト性の改善にたいしてＱファクタの減少をトレードオフする。 （もっと読む）

【課題】ＯＰＣによる補正処理時間の増大を招くことなく、光近接効果によるゲート長のばらつきを確実に抑制することができる半導体集積回路を提供する。
【解決手段】縦方向に延在するゲートＧを含む標準セルＣ１，Ｃ２，Ｃ３，…が、横方向に複数個配置されて、標準セル列を形成している。標準セル列が縦方向に複数列配置されて、標準セル群を構成している。各標準セル列の少なくとも一方の端に、ダミーゲート、または、非活性トランジスタを形成するゲートのいずれかである付加ゲートを２個以上含む、末端配置標準セルＣｅが配置されている。 （もっと読む）

【課題】電気アンチヒューズ、製造方法およびプログラミング方法を提供する。
【解決手段】非シリサイド化半導体材料の領域（１５０）を含むリンク（１２５）を有するアンチヒューズ（１００）は、減少した体積抵抗を有する合金を形成するカソード（１２０）から非シリサイド化半導体材料の領域中への金属またはシリサイドの電気移動によって、減少した電圧および電流で、また減少した熱の生成を伴って、プログラムされ得る。カソード（１２０）およびアノード（１１０）は、好ましくは、そこ（例えば１６０）から、またそこ（例えば、１５０，１１０）へ材料が電気的に移動させられるところの領域を制御するように、形作られる。プログラミング後、（９２５，９６０での）材料の付加的な電気移動は、アンチヒューズを高抵抗状態に戻すことができる。アンチヒューズが製造される方法は、電界効果トランジスタの製造と完全にコンパチブルであり、アンチヒューズは絶縁構造上で有利に形成され得る。 （もっと読む）

【課題】外部デバイスを安定して効率良く駆動できる集積回路装置等の提供。
【解決手段】集積回路装置は、Ｎ型パワーＭＯＳトランジスタ及びＰ型パワーＭＯＳトランジスタにより構成される外部ドライバのＮ型パワーＭＯＳトランジスタを駆動するプリドライバＰＲ１と、Ｐ型パワーＭＯＳトランジスタを駆動するプリドライバＰＲ２と、低電位側電源パッドＰＶＳＳ１と、出力パッドＰＤＮ１、ＰＤＰ１と、高電位側電源パッドＰＶＤＤ１を含む。電源パッドＰＶＳＳ１、出力パッドＰＤＮ１、ＰＤＰ１はＤ１方向に沿って配置される。プリドライバＰＲ１は、電源パッドＰＶＳＳ１及び出力パッドＰＤＮ１のＤ２方向側に配置され、プリドライバＰＲ２は、出力パッドＰＤＰ１及び電源パッドＰＶＤＤ１のＤ２方向側に配置される。 （もっと読む）

【課題】消費電流をあまり増加させることなく、トリミング用保持回路の内容を適時にリフレッシュすることができる半導体集積回路を提供する。
【解決手段】この半導体集積回路は、製造後にトリミングを必要とする回路ブロックを内蔵した半導体集積回路であって、回路ブロックをトリミングするために用いられるトリミングデータを格納する格納回路と、格納回路から読み出されたトリミングデータを保持する保持回路と、保持回路に保持されているトリミングデータの変化を検出して検出信号の論理レベルを変化させる検出回路と、検出回路から出力される検出信号の論理レベルが変化したときに、格納回路から読み出されるトリミングデータによって、保持回路に保持されているトリミングデータを更新するリフレッシュ回路とを具備する。 （もっと読む）

【課題】ＥＭやＥＳＤに対して有利となる半導体集積回路装置を提供する。
【解決手段】複数のＩ／Ｏセル（１７）と、上記Ｉ／Ｏセル上の複数の配線層により形成された電源配線と、上記電源配線よりも上位の層で、上記Ｉ／Ｏセルに対応する位置に形成されたボンディングパッド（１１）と、上記Ｉ／Ｏセルを上記ボンディングパッドに電気的に接続可能な引き出し領域（３１，３２）とを設ける。上記電源配線は、第１電源配線（１５）と第２電源配線（１６）とを含み、上記Ｉ／Ｏセルは、上記第１電源配線に接続される第１素子（Ｄ１，ＱＰ１）と、上記第２電源配線に接続される第２素子（Ｄ２，ＱＮ１）とを含む。上記第１素子を上記第１電源配線側に配置し、上記第２素子を上記第２電源配線側に配置する。第１電源配線や第２電源配線は、上記Ｉ／Ｏセル上の複数の配線層により大電流を許容できるので、ＥＭやＥＳＤに対して有利となる。 （もっと読む）

【課題】電極パッドの個数の増加に伴う半導体チップのサイズの増加を抑制しつつ、静電気放電の能力低下を招かない半導体集積回路装置を提供する。
【解決手段】外部接続用の複数個の電極パッド１ａ、１ｂは、千鳥状に配置されている。スクライブ領域３に近い側の電極パッド１ａと入出力セル２とは、それ等のスクライブ領域３側の端部の位置はほぼ同位置に設定されて配置されている。静電気放電に対する保護回路６、７が配置され、これ等はスクライブ領域３に近い側から順に、電源側保護回路７、接地側保護回路６が位置する。電極パッド１ａと自己の入力出力セル２の接地側保護回路７との中心位置相互間の離隔、及び電極パッド１ｂと自己の入力出力セル２の接地側保護回路７との中心位置相互間の離隔とは、短く且つ各入出力セル２相互間でほぼ等距離となり、静電気放電に対する耐性が強くなる。 （もっと読む）

【課題】半導体集積回路における論理修正の手法を提供すること。
【解決手段】所定の領域に複数種類の機能セルを回路接続情報に基づき配置配線することにより半導体集積回路を生成する半導体集積回路の設計方法において、配線の変更により複数の論理を実現可能な補助セルを１種類以上用意し、回路接続情報に基づき複数種類の機能セルを配置配線後、所定の領域の未使用領域に配置可能な任意の補助セルを１つ以上配置し、回路接続情報に変更があった場合、未使用領域に配置された補助セルを用いた論理修正を実現する。 （もっと読む）