【課題】ダイシング処理に起因する、チップ用パッド同士のショートを抑制することが可能な半導体装置を提供する。
【解決手段】半導体基板と複数の第１のパッドと、複数の第２のパッドとを備える半導体装置であり、第１のパッドは素子形成領域ＩＭＣ内に、第２のパッドは素子形成領域ＩＭＣを取り囲むダイシングライン領域ＤＬＲ内に形成される。ダイシングライン領域ＤＬＲには、第２のパッド同士が電気的短絡を生じさせやすい第１の領域ＳＬＲと、第２のパッド同士が電気的短絡を生じさせにくい第２の領域ＳＵＲとを有している。第１の領域ＳＬＲに対向する位置に配置された一部の第１のパッドは、第２の領域ＳＵＲに対向する位置に配置された残りの第１のパッドよりも、素子形成領域ＩＭＣの外縁の１辺ＢＤＬから離れて配置されている。 （もっと読む）

【課題】素子と配線、配線と配線の交差部分の耐圧を検証することができるレイアウト検証装置及びレイアウト検証方法を提供する。
【解決手段】レイアウト検証装置は、半導体集積回路の回路図データと、該回路図データに基づいて生成されたレイアウトデータとの整合性を検証する整合性検証手段と、整合性検証手段により整合性が検証された場合に、レイアウトデータに基づいて、互いに交差する位置関係にある素子と配線、又は、配線と配線がなす交差対を抽出する抽出手段と、判定基準となる基準電位差を記憶する記憶手段と、回路図データに基づいて、交差対の電位差を求める電位差検出手段と、交差対の電位差と基準電位差とを比較する電位差比較手段と、を備える。 （もっと読む）

【課題】ダイオードセルを有する半導体装置において、ダイオードセルに隣り合う標準セルについて、光近接効果によるゲート長のばらつきを確実に抑制できるレイアウトを提供する。
【解決手段】標準セルＣ１は、Ｙ方向に延び、Ｘ方向に同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有する。ダイオードセルＣ２は標準セルＣ１にＹ方向において隣り合っている。ゲートパターンＧ１，Ｇ２，Ｇ３は、各終端部ｅ１，ｅ２，ｅ３がＹ方向において同じ位置にあり、Ｘ方向における幅が同一である。ダイオードセルＣ２は、ダイオードとして機能する拡散層Ｄ１〜Ｄ１０に加えて、標準セルＣ１のゲートパターンＧ１，Ｇ２，Ｇ３の終端部ｅ１，ｅ２，ｅ３に対向するように配置された、ゲートパターンＧ４，Ｇ５，Ｇ６からなる複数の対向終端部ｅｏ１，ｅｏ２，ｅｏ３を備えている。 （もっと読む）

【課題】書き込み電圧が小さいアンチヒューズを提供する。
【解決手段】アンチヒューズは読み出し専用の記憶装置のメモリ素子に用いられる。アンチヒューズは、第１導電層、絶縁層、半導体層、及び第２導電層を有する。アンチヒューズに含まれる絶縁層は、原料ガス中にアンモニアを添加して形成した酸化窒化シリコンであり、層中に１．２×１０^２１以上３．４×１０^２１ａｔｏｍｓ／ｃｍ^３以下の水素、または３．２×１０^２０以上２．２×１０^２１ａｔｏｍｓ／ｃｍ^３以下の窒素を含むことで、低電圧での書き込みが可能となる。 （もっと読む）

【課題】チップ面積を増加させずに、半導体チップの主面上に占める配線領域を拡大する。
【解決手段】半導体チップの主面上に形成された例えばＭＩＳトランジスタなどを含んで構成される内部回路７から、例えばダイオードからなる保護素子１１および保護素子１２に電気的に接続する信号配線８を保護素子１１と保護素子１２との間の配線１３上の取り出し口２９から引き出して、信号配線８が占める信号配線領域１０を、保護素子１２上および電極パッド９下に設ける。 （もっと読む）

【課題】電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現する。
【解決手段】第１配線層に、電源電位配線１０１ａ〜１０１ｄおよび基板電位配線１０２ａ〜１０２ｄが形成されており、配線層全体の真ん中より下層側の配線層に、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが形成されている。上方ビア部１１４は、下方ビア部１１２よりも、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが延びる方向における配置密度が低くなっている。 （もっと読む）

【課題】レイアウト上での素子配置の規則性情報と組み合わせて、差動対回路やカレントミラー回路のようなマスク検査品質を優先する部分回路の抽出を図ること。
【解決手段】品質優先回路ネットリスト抽出装置３で抽出した品質優先回路のネットリスト情報（差動対回路、カレントミラー回路）と品質優先回路レイアウト抽出装置５で抽出した品質優先回路のレイアウト情報（行／列／アレイ構造）から、レイアウトデータに含まれる素子図形に対してマスク検査精度の優先順位を決定する。 （もっと読む）

【課題】半導体チップのチップ面積を小さくできる昇圧回路を提供する。
【解決手段】昇圧回路１００は、Ｎ個（Ｎは２以上の自然数）の容量素子（容量素子Ｃ０〜Ｃ３）を備える。Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の容量素子（容量素子Ｃ２）は第（Ｋ−１）番目の容量素子（容量素子Ｃ１）によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の容量素子（容量素子Ｃ３）に供給し、第Ｎ番目の容量素子の一端（出力端子ＯＵＴ）から第Ｎ番目の昇圧電圧を発生する。Ｎ個の容量素子の内、少なくとも１つの容量素子（容量素子Ｃ０及びＣ１）は他の容量素子（容量素子Ｃ２及びＣ３）が形成された第１のチップ（半導体チップＣＨＩＰ２）とは異なる第２のチップ（半導体チップＣＨＩＰ１）に形成され、第１及び第２のチップは互いに積層されている。 （もっと読む）

【課題】従来のヒューズ制御回路よりも回路規模が低減されたヒューズ制御回路、照度センサ、近接センサ、携帯電話、デジタルスチルカメラ、および電源回路を提供する。
【解決手段】ヒューズ制御回路１は、ヒューズ溶断回路２がヒューズ素子Ｆ１に電流を流すとき、ノードＢとヒューズ溶断検知回路３とを切断するとともに、ヒューズ溶断回路２がヒューズ素子Ｆ１に電流を流さないとき、ノードＢとヒューズ溶断検知回路３とを接続する分離用素子４を備える。 （もっと読む）

【課題】簡易な工程で保護ダイオードが有する寄生容量を内部回路から分離し、半導体集積回路の高速化を実現することが可能な半導体集積回路および電子回路を提供することを目的とする。
【解決手段】信号端子１２０と内部回路１３２とを接続する信号ライン１３４と、信号ライン１３４から分岐して接続されるヒューズ素子Ｆ１と、ヒューズ素子Ｆ１を介して信号ライン１３４と接続し、正電源ＶＤＤまたは負電源ＶＳＳが直接接続される通電端子１３６と、ヒューズ素子Ｆ１の通電端子１３６側に接続され、信号ライン１３４と正電源ＶＤＤまたは負電源ＶＳＳとの間をそれぞれ逆方向に接続する保護ダイオードＤ１、Ｄ２と、を備えることを特徴とする。 （もっと読む）

本発明は、電力端子（２．１，２．２）と、該電力端子から電気的に絶縁されている、制御電圧（Ｕ２）を印加するための制御端子（２．０）とを有する半導体構成素子（２）、並びに、半導体構成素子の電気的な特性を測定するために制御端子に接触接続するための制御端子コンタクト面（３）を有する電気的な回路装置（１，１ａ，１ｂ，３１，５１，６１，７１）に関する。接続装置（６，３２）、特にアンチヒューズ又は回路ユニットが設けられている。接続装置を介して制御端子を直列ユニット（４；３４；７８，７４）と電気的に接続可能であり、接続装置を、制御端子が直列ユニットと電気的に接続されていない非導通状態から、制御端子が直列ユニットと電気的に接続されている導通状態に移行可能である。アンチヒューズを半導体構成素子に集積することができる。
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【課題】アナログ処理の特性の向上を図れる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置は、信号が入力されるパッドＰＡＮＴと、パッドＰＡＮＴを介して入力される信号についてのアナログ処理を行うアナログ回路と、アナログ回路の信号入力ノードとパッドＰＡＮＴとの間に設けられるキャパシターＣＡを含む。パッドＰＡＮＴとキャパシターＣＡの一端とが、最上層金属層ＡＬＥで形成されるパッド配線ＬＮＰにより接続される。 （もっと読む）

Ｔ−コイル回路網を備える回路設計を生成する方法の１つの実施形態は、インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップ（３０５−３４０）を含み得る。寄生ブリッジ容量は、Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較され得る（３４５，３５５）。Ｔ−コイル回路網の出力に結合された回路設計の静電放電（ＥＳＤ）保護の量、または、Ｔ−コイル回路網のインダクタのパラメータが、寄生ブリッジ容量と負荷容量基準との比較に従って、選択的に調整され得る（３５０，３６０）。インダクタのインダクタンスと、静電放電保護の量と、インダクタの巻線の幅とを特定可能な回路設計が出力され得る（３６５）。
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概略を述べると、アンテナダイオードが、少なくとも一部がＴＳＶの周囲の排他的区域内に形成され、金属１層の導電体を介してＴＳＶ（シリコン貫通ビア）に接続されている。それと同時に、ＴＳＶは、排他的区域の外側に位置する１又は複数のトランジスタのゲートポリ又は拡散領域に接続している。 （もっと読む）

【課題】電源遮断時にそれ以前の情報を保持する低消費電力モードにおいてその復帰を高速にする。その一つに従来のデータ保持型フリップフロップを用いることが考えられるが、そのためにセルを大きくする等の面積オーバーヘッドが生じるのは望ましくない。
【解決手段】電源遮断時のデータ保持のための電源線は一般の電源幹線よりも細い配線にて形成する。望ましくは、データ保持回路の電源を信号線扱いとして、自動配置配線時に配線することである。そのために、セルにはあらかじめ上記データ保持回路用電源のための端子を通常の信号線と同様に設けて設計しておく。［効果］セルに余分な電源線のレイアウトが不要となり省面積化が図られるとともに、既存の自動配置配線ツールにより設計が可能となる。 （もっと読む）

【課題】高耐圧かつ不揮発のスイッチ素子を提供する。
【解決手段】上記課題を解決するため本発明のスイッチ素子は、半導体基板中に作られたソース・ドレインと、前記半導体基板上に作られたゲート絶縁膜と、前記ゲート絶縁膜の上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成され前記電荷蓄積層が凹みに接触するイオン伝導層と、前記イオン伝導層の上に形成され前記イオン伝導層の凹みに接触する電荷注入層と、前記イオン伝導層の両脇に形成されたパス制御端子を有する。 （もっと読む）

【課題】入力回路または出力回路を介して電源配線にサージ電圧が印加された場合においても、素子面積の増大を抑制しつつ、内部回路を静電破壊から安定的に保護する。
【解決手段】入出力セル３ｃ〜３ｆの間の隙間に電源保護素子６ａ〜６ｄをそれぞれ配置し、電源保護素子６ａ〜６ｄとして、電源配線７、８間に接続されたダイオードストリングＳ２〜Ｓ５をそれぞれ用いる。 （もっと読む）

【課題】ＥＳＤ放電経路におけるメタル配線の電流密度の許容値を高くとることが可能であり、また、配線抵抗を小さくすることが可能である半導体装置を提供する。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。 （もっと読む）

【課題】半導体チップのチップサイズを縮小化することができる技術を提供する。特に、ＬＣＤドライバを構成する長方形形状の半導体チップにおいて、短辺方向のレイアウト配置を工夫することにより、半導体チップのチップサイズを縮小化することができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップＣＨＰ２は、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されている。 （もっと読む）

【課題】集積回路設計をシミュレートする方法を提供する。
【解決手段】本発明の方法では、ネットリストにおけるノードのノード次数ランキングを決定することができる。ネットリストの回路は、ノード次数ランキングに基づいて静的及び動的電流駆動方式でパーティショニングされることができる。ノード次数パーティショニングに基づいて階層データ構造が構築されることができる。一実施形態では、シミュレーション最適化のために中間ノード次数を動的に結合することができる。その後、回路を１若しくは複数の結合された中間ノード次数に基づいて再パーティショニングすることができる。階層データ構造を用いて求解及び積分を行い、次数ランキングされた階層エンジンを生成することができる。次数ランキングされた階層エンジンについての解析を行うことができる。この時点で、解析に基づいてＩＣ設計のシミュレーションデータがエクスポートされることができる。 （もっと読む）