半導体装置
【課題】ダイシング処理に起因する、チップ用パッド同士のショートを抑制することが可能な半導体装置を提供する。
【解決手段】半導体基板と複数の第１のパッドと、複数の第２のパッドとを備える半導体装置であり、第１のパッドは素子形成領域ＩＭＣ内に、第２のパッドは素子形成領域ＩＭＣを取り囲むダイシングライン領域ＤＬＲ内に形成される。ダイシングライン領域ＤＬＲには、第２のパッド同士が電気的短絡を生じさせやすい第１の領域ＳＬＲと、第２のパッド同士が電気的短絡を生じさせにくい第２の領域ＳＵＲとを有している。第１の領域ＳＬＲに対向する位置に配置された一部の第１のパッドは、第２の領域ＳＵＲに対向する位置に配置された残りの第１のパッドよりも、素子形成領域ＩＭＣの外縁の１辺ＢＤＬから離れて配置されている。
【解決手段】半導体基板と複数の第１のパッドと、複数の第２のパッドとを備える半導体装置であり、第１のパッドは素子形成領域ＩＭＣ内に、第２のパッドは素子形成領域ＩＭＣを取り囲むダイシングライン領域ＤＬＲ内に形成される。ダイシングライン領域ＤＬＲには、第２のパッド同士が電気的短絡を生じさせやすい第１の領域ＳＬＲと、第２のパッド同士が電気的短絡を生じさせにくい第２の領域ＳＵＲとを有している。第１の領域ＳＬＲに対向する位置に配置された一部の第１のパッドは、第２の領域ＳＵＲに対向する位置に配置された残りの第１のパッドよりも、素子形成領域ＩＭＣの外縁の１辺ＢＤＬから離れて配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にパッドを有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路の微細化が進むにつれ、半導体装置を外部回路と電気的に接続するボンディングワイヤがワイヤ間にてショートする問題が起こる可能性が高くなる。これは隣り合うワイヤ間の距離が狭くなり、隣り合うワイヤ同士が接触する可能性が高くなるためである。
【０００３】
たとえば特開平６−５３２６６号公報（特許文献１）に開示される半導体装置においては、半導体チップの角部近傍のボンディング用パッドの間隔が、他の部分のボンディング用パッドの間隔よりも広くなっている。このようにすれば、半導体チップを樹脂により封止する工程において、ワイヤが樹脂によって流されてもワイヤ間の接触によるショートの発生が抑制される。
【０００４】
また、たとえば特開平２−１３０９４６号公報（特許文献２）に記載の半導体装置においては、半導体チップの中央部の電源用パッドに接続されるコンタクト用突起物により、半導体チップと外部回路とが電気的に接続される。このような構成とすることにより、電源用のパッドと外部回路とを導通する部分における電位低下が抑制される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−５３２６６号公報
【特許文献２】特開平２−１３０９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体チップは、半導体素子が形成された半導体ウェハをダイシングすることにより形成される。具体的には、半導体基板は、半導体素子が複数形成された素子形成領域の周囲に配置された周辺領域（ダイシングライン領域）においてダイシングされ、半導体チップとなる。ダイシングライン領域には多数のＴＥＧ（Test element Group）およびＴＥＧ用パッドが形成されている。ＴＥＧおよびＴＥＧ用パッドは、たとえば素子形成領域に形成された半導体素子の特性を評価するために用いられる。
【０００７】
半導体ウェハをダイシングすれば、ダイシングライン領域に形成されたＴＥＧやＴＥＧ用パッドの導電材料が飛び散って、素子形成領域に形成されたチップ用パッド同士を電気的に短絡することがある。
【０００８】
上記の各特許文献においては、ダイシング時の導電材料の飛び散りによるチップ用パッド同士のショートは考慮されていない。
【０００９】
本発明は、以上の問題に鑑みなされたものである。その目的は、ダイシング処理に起因する、チップ用パッド同士のショートを抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。複数の第２のパッドが１列に配置された領域は第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有している。複数の第１のパッドのうちの第１の領域に対向する位置に配置された一部の第１のパッドは、複数の第１のパッドのうちの第２の領域に対向する位置に配置された残りの第１のパッドよりも上記１辺から離れて配置されている。
【００１１】
本発明の他の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。複数の第２のパッドが１列に配置された領域は第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有している。複数の第１のパッドのうちの第１の領域に対向する位置に配置された一部の第１のパッドは、複数の第１のパッドのうちの第２の領域に対向する位置に配置された残りの第１のパッドよりも小さい平面形状を有している。
【００１２】
本発明のさらに他の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。複数の第２のパッドが１列に配置された領域は第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有している。複数の第１のパッドのうちの第１の領域に対向する位置に配置された一部の第１のパッドは、複数の第１のパッドのうちの第２の領域に対向する位置に配置された残りの第１のパッドの配置ピッチと同じピッチで並んだ複数のパッド配置箇所に位置するように配置され、かつ所定のパッド配置箇所において第１のパッドが配置されておらず間引かれている。
【００１３】
本発明のさらに他の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。１列に配置された複数の第１のパッドは、中央部に配置された中央部パッドと、中央部パッドの両端の各々に配置された端部パッドとを有している。端部パッドは中央部パッドよりも大きい平面形状を有している。中央部パッドが配置された領域に対向する位置には第２のパッドが配置されており、端部パッドが配置された領域に対向する位置には第２のパッドが配置されていない。
【００１４】
本発明のさらに他の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。１列に配置された複数の第１のパッドは、中央部に配置された第１中央部パッドと、第１中央部パッドの両端の各々に配置された第１端部パッドとを有している。第１端部パッドは第１中央部パッドよりも大きい平面形状を有している。複数の第２のパッドは、第１中央部パッドが配置された領域に対向する位置に配置された第２中央部パッドと、第１端部パッドが配置された領域に対向する位置に配置された第２端部パッドとを有している。第２端部パッドは、第２中央部パッドよりも小さい平面形状を有している。
【００１５】
本発明のさらに他の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。１列に配置された複数の第１のパッドは、複数の第１のパッドが配置された領域の中央部に配置された第１中央部パッドと、第１中央部パッドの両端の各々に配置された第１端部パッドとを有しており、第１端部パッドは、第１中央部パッドよりも大きい平面形状を有している。複数の第２のパッドでは、複数の第２のパッドが配置された領域の中央部側に配置された第２のパッド同士のピッチよりも、中央部側よりも端部側に配置された第２のパッド同士のピッチの方が小さい。
【発明の効果】
【００１６】
本発明の各実施例によれば、複数の第２のパッドが１列に配置された領域がダイシングにより切断されても、第１のパッド同士の電気的短絡（ショート）を生じさせやすい第１の領域に対向する位置に配置された一部の第１のパッドの配置が適正化されているため、第１のパッド同士の電気的短絡を抑制することができる。
【００１７】
本発明の実施例によれば、端部パッドが配置された領域に対向する位置には第２のパッドが配置されていない。このため、端部パッドと第２のパッドとの間での電気的短絡を抑制することができる。
【００１８】
本発明の実施例によれば、第２端部パッドが第２中央部パッドより小さい平面形状を有している。このため、たとえば第２端部パッドと、第１端部パッドとの間での電気的短絡を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本実施の形態１に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１中の丸点線「ＩＩ」で囲まれた領域の概略拡大平面図である。
【図３】本実施の形態１に係る半導体装置のパッドの配置の変形例を示す、概略拡大平面図である。
【図４】図２が示す領域に対するダイシングの態様を示す、概略拡大平面図である。
【図５】図２が示す領域のダイシングにより、配線がチップ用パッドの形成される領域に落下した状態を示す、概略拡大平面図である。
【図６】従来の半導体装置のダイシングにより、配線がチップ用パッドの形成される領域に落下した状態を示す、概略拡大平面図である。
【図７】ダイシングライン領域のうちショートを生じさせやすい領域の一例を示す概略拡大平面図である。
【図８】ダイシングライン領域のうちショートを生じさせやすい領域の、図７とは異なる他の例を示す概略拡大平面図である。
【図９】ダイシングライン領域のうちショートを生じさせやすい領域の、図８とは異なる他の例を示す概略拡大平面図である。
【図１０】ダイシングライン領域のうちショートを生じさせやすい領域の、図９とは異なる他の例を示す概略拡大平面図である。
【図１１】本実施の形態２に係る半導体装置の、図２と同様の概略拡大平面図である。
【図１２】本実施の形態２に係る半導体装置のパッドの配置の変形例を示す、概略拡大平面図である。
【図１３】本実施の形態２に係る半導体装置のパッドの配置の、図１２とは異なる変形例を示す、概略拡大平面図である。
【図１４】本実施の形態３に係る半導体装置の、図２と同様の概略拡大平面図である。
【図１５】本実施の形態４に係る半導体装置の、図２と同様の概略拡大平面図である。
【図１６】本実施の形態４に係る半導体装置のパッドの配置の第１変形例を示す、概略拡大平面図である。
【図１７】本実施の形態４に係る半導体装置のパッドの配置の第２変形例を示す、概略拡大平面図である。
【図１８】本実施の形態４に係る半導体装置のパッドの配置の第３変形例を示す、概略拡大平面図である。
【図１９】本発明に係る半導体ウェハをダイシングした後の半導体チップの状態を示す概略平面図である。
【図２０】本実施の形態１に係る半導体チップの、図１９中の丸点線で囲まれた領域の状態を示す概略拡大平面図である。
【図２１】本実施の形態２に係る半導体チップの、図１９中の丸点線で囲まれた領域の状態を示す概略拡大平面図である。
【図２２】本実施の形態３に係る半導体チップの、図１９中の丸点線で囲まれた領域の状態を示す概略拡大平面図である。
【図２３】本実施の形態４に係る半導体チップの、図１９中の丸点線で囲まれた領域の状態を示す概略拡大平面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００２１】
図１および図２を参照して、たとえば半導体ウェハＳＷには、複数のチップ領域（素子形成領域）ＩＭＣおよびダイシングライン領域ＤＬＲが形成されている。半導体ウェハＳＷは、たとえばシリコンなどの半導体結晶からなる半導体基板を含んでいる。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。複数のチップ領域ＩＭＣの周囲の領域がダイシングライン領域ＤＬＲとなっている。チップ領域ＩＭＣとダイシングライン領域ＤＬＲとは、境界線ＢＤＬにより区画されている。
【００２２】
主に図２を参照して、複数のチップ領域ＩＭＣの各々には、複数のチップ用パッド（第１のパッド）ＭＰＤ１、ＭＰＤ２が形成されている。チップ用パッドＭＰＤ１、ＭＰＤ２はたとえばアルミニウムや銅などの金属材料から形成されている。なお図２においてはチップ領域ＩＭＣはたとえば正方形の平面形状を有しているが、これに限らず長方形などの任意の形状とすることができる。
【００２３】
複数のチップ領域ＩＭＣの各々は、図示しないたとえばＭＩＳ（Metal Insulator Semiconductor）トランジスタ、ダイオードなどの半導体素子を有している。チップ用パッドＭＰＤ１、ＭＰＤ２は、それらの半導体素子の各端子と電気的に接続されている。
【００２４】
複数のダイシングライン領域ＤＬＲの各々には、複数のＴＥＧ用パッド（第２のパッド）ＴＰＤ１、ＴＰＤ２が形成されている。ＴＥＧ用パッドＴＰＤ１、ＴＰＤ２もチップ用パッドＭＰＤ１、ＭＰＤ２と同様に、たとえばアルミニウムや銅などの金属材料から形成されている。
【００２５】
チップ用パッドＭＰＤ１、ＭＰＤ２やＴＥＧ用パッドＴＰＤ１、ＴＰＤ２の各々は、たとえば図２に示すような正方形の平面形状に限らず、たとえば長方形など任意の形状とすることができる。
【００２６】
複数のダイシングライン領域ＤＬＲの各々には、図示しないＴＥＧが形成されている。ＴＥＧ用パッドは、それらのＴＥＧの各端子と電気的に接続されている。
【００２７】
ダイシングライン領域ＤＬＲに形成されるＴＥＧは、たとえばチップ領域ＩＭＣに形成される半導体素子の特性を評価するためのものである。またＴＥＧ用パッドは、ダイシングライン領域ＤＬＲに形成されるＴＥＧの特性を評価するためにプローブを接続するために用いられる。
【００２８】
なお本実施の形態においては、すべてのチップ用パッドＭＰＤ１、ＭＰＤ２およびＴＥＧ用パッドＴＰＤ１、ＴＰＤ２は、平面視において同じ大きさとなっている。ここでチップ用パッドＭＰＤ１、ＭＰＤ２およびＴＥＧ用パッドＴＰＤ１、ＴＰＤ２の大きさとは、パッド用導電層が最上層のパッシベーション膜から露出した部分の平面的な大きさのことであって、パッドが同じ大きさとはパッドの平面形状と寸法とがほぼ同じであることを意味する。
【００２９】
チップ用パッドＭＰＤ１、ＭＰＤ２やＴＥＧ用パッドＴＰＤ１、ＴＰＤ２は、境界線（チップ領域ＩＭＣの外縁の１辺）ＢＤＬに沿って１列に配列されている。ここで１列とは、各パッドの中心が仮想の直線状に配置されているものだけでなく、各パッドの中心が仮想の直線上からずれて配置されたものも含んでいる。
【００３０】
ダイシングライン領域ＤＬＲにはＴＥＧ用パッドＴＰＤ１、ＴＰＤ２が１列に配置されたＴＥＧ用パッド配置領域ＴＧＲが形成されている。ＴＥＧ用パッド配置領域ＴＧＲは、チップ用パッド同士のショート（電気的短絡）を生じさせやすい領域（第１の領域）ＳＬＲと、チップ用パッド同士のショート（電気的短絡）を生じさせにくい領域（第２の領域）ＳＵＲとを有している。
【００３１】
ショートを生じさせやすい領域ＳＬＲにはＴＥＧ用パッドＴＰＤ１が配置されており、ショートを生じさせにくい領域ＳＵＲにはＴＥＧ用パッドＴＰＤ２が配置されている。ＴＥＧ用パッドＴＰＤ１とＴＥＧ用パッドＴＰＤ２とはいずれも配置ピッチＰ（パッドの中央部の間隔（ピッチ））が同じとなるように、かつ配置の間隔Ｗ１（パッド間の最短距離）が同じとなるように配置されている。
【００３２】
１列に配置されたチップ用パッドＭＰＤ１、ＭＰＤ２は、ショートを生じさせやすい領域ＳＬＲに対向（境界線ＢＤＬの直交方向に対向）するように配置されたチップ用パッド（一部の第１のパッド）ＭＰＤ１と、ショートを生じさせにくい領域ＳＵＲに対向するように配置されたチップ用パッド（残りの第１のパッド）ＭＰＤ２とを有している。チップ用パッドＭＰＤ１とチップ用パッドＭＰＤ２とはいずれも配置ピッチＰが同じとなるように、かつ配置の間隔Ｗ１が同じとなるように配置されている。
【００３３】
ただしチップ用パッドＭＰＤ１はチップ用パッドＭＰＤ２よりも、境界線ＢＤＬから離れて配置されている。つまりチップ用パッドＭＰＤ１と境界線ＢＤＬとの距離Ｌ１は、チップ用パッドＭＰＤ２と境界線ＢＤＬとの距離Ｌ２よりも長い。なおここで距離とは、境界線ＢＤＬに直交する方向でとった長さを表わす。これによりチップ用パッドＭＰＤ１とＴＥＧ用パッドＴＰＤ１との間隔はチップ用パッドＭＰＤ２とＴＥＧ用パッドＴＰＤ２との間隔よりも大きくなっている。
【００３４】
ここで、チップ用パッド同士のショートを生じさせやすい領域ＳＬＲと、ショートを生じさせにくい領域ＳＵＲとが具体的にどの領域を指すかについて説明する。
【００３５】
ショートを生じさせやすい領域ＳＬＲとは、ダイシング時にチップ領域ＩＭＣの方へ飛散しうる長い配線等が形成された領域である。長い配線等が形成された領域が切断されると、切断されて飛び散った配線がチップ用パッドＭＰＤに達することにより、チップ用パッドＭＰＤ同士をショートさせる可能性が高いためである。
【００３６】
具体的には、ショートを生じさせやすい領域ＳＬＲとは、（１）３つ以上の端子を有するＴＥＧ（たとえばトランジスタ）が形成された領域、（２）２つ以下の端子を有するＴＥＧ（たとえばダイオード）が形成され、かつＴＥＧ用パッドを跨いで延びる配線を有する領域、または（３）配線評価用のＴＥＧが形成された領域を意味する。
【００３７】
図７は、ＴＥＧとして３つ以上の端子を有する素子としてたとえばＭＩＳトランジスタが形成された場合の構成を示している。図７を参照して、ＭＩＳトランジスタの場合、ソース電位、ドレイン電位、ゲート電位、および基板電位の４つの電位を与える必要がある。これに応じてたとえばダイシングライン領域ＤＬＲには、ゲートに電気的に接続されるＴＥＧ用パッドＴＰＤ１Ｇ、ソースに電気的に接続されるＴＥＧ用パッドＴＰＤ１Ｓ、ドレインに電気的に接続されるＴＥＧ用パッドＴＰＤ１Ｄ、基板に電気的に接続されるＴＥＧ用パッド（図示せず）が配置されている。ＭＩＳトランジスタはたとえば破線で示す領域Ｒ１に形成されている。
【００３８】
このようにＴＥＧ用パッドＴＰＤ１ＳとＴＰＤ１Ｄとの間にＭＩＳトランジスタの形成領域Ｒ１が位置する場合、ＭＩＳトランジスタのゲートからＴＥＧ用パッドＴＰＤ１Ｇに延びる配線ＧＥＰは他のＴＥＧ用パッド（たとえばＴＥＧ用パッドＴＰＤ１Ｓ）を跨いで延びる必要がある。このため、この配線ＧＥＰは長い距離を引き回されることになる。
【００３９】
またＭＩＳトランジスタ形成領域Ｒ１において基板に電気的に接続された配線ＢＥＰも、基板に電気的に接続されるＴＥＧ用パッドまで延ばす必要がある。このため、この配線ＢＥＰも、他のＴＥＧ用パッド（たとえばＴＥＧ用パッドＴＰＤ１Ｇ、ＴＰＤ１Ｓ、ＴＰＤ１Ｄ）を跨いで延びる必要があり、長い距離を引き回されている。
【００４０】
このようなＭＩＳトランジスタの形成領域Ｒ１と、ＴＥＧ用パッドＴＰＤ１Ｇ、ＴＰＤ１Ｓ、ＴＰＤ１Ｄと、基板に電気的に接続されるＴＥＧ用パッドと、ＭＩＳトランジスタから各ＴＥＧ用パッドに延びる配線とが配置された領域が、ショートを生じさせやすい領域である。
【００４１】
図８および図９も、ＴＥＧとして３つ以上の端子を有する素子としてたとえばＭＩＳトランジスタが形成された場合の構成を示している。図８では、複数のＭＩＳトランジスタに対してソース配線ＳＥＰ、ゲート配線ＧＥＰおよび基板配線ＢＥＰが共有されている。このため、ソース配線ＳＥＰ、ゲート配線ＧＥＰおよび基板配線ＢＥＰの各々が、他のＴＥＧ用パッド（たとえばＴＥＧ用パッドＴＰＤ１Ｓ、ＴＰＤ１Ｄ）を跨いで延びる必要があり、長い距離を引き回されている。この図８の構成においては、ＭＩＳトランジスタの形成領域Ｒ１と、ＴＥＧ用パッドＴＰＤ１Ｄ、ＴＰＤ１Ｓと、ゲートに電気的に接続されるＴＥＧ用パッドと、基板に電気的に接続されるＴＥＧ用パッドと、ＭＩＳトランジスタから各ＴＥＧ用パッドに延びる配線とが配置された領域が、ショートを生じさせやすい領域である。
【００４２】
また図９では、複数のＭＩＳトランジスタに対してソース配線ＳＥＰおよびゲート配線ＧＥＰが共有されている。またこれ以外の他の配線ＭＴＬも引き回されている。このため、ソース配線ＳＥＰ、ゲート配線ＧＥＰおよび他の配線ＭＴＬの各々が、他のＴＥＧ用パッド（たとえばＴＥＧ用パッドＴＰＤ１Ｄ）を跨いで延びる必要があり、長い距離を引き回されている。この図９の構成においては、ＭＩＳトランジスタの形成領域Ｒ１と、ＴＥＧ用パッドＴＰＤ１Ｄと、ソースに電気的に接続されたＴＥＧ用パッドと、ゲートに電気的に接続されるＴＥＧ用パッドと、基板に電気的に接続されるＴＥＧ用パッドと、ＭＩＳトランジスタから各ＴＥＧ用パッドに延びる配線と、他の配線ＭＴＬとが配置された領域が、ショートを生じさせやすい領域である。
【００４３】
図１０は、配線間のショートを評価するための配線評価用のＴＥＧが形成された場合の構成を示している。図１０では、ＴＥＧ用パッドＴＰＤ１２とＴＰＤ１３との間で、３本の配線ＭＴＬ１〜ＭＴＬ３が互いに並走するように配置されている。配線ＭＴＬ１はＴＥＧ用パッドＴＰＤ１１に電気的に接続されており、配線ＭＴＬ２はＴＥＧ用パッドＴＰＤ１２に電気的に接続されており、配線ＭＴＬ３はＴＥＧ用パッドＴＰＤ１３に電気的に接続されている。特に配線ＭＴＬ１はＴＥＧ用パッドＴＰＤ１２を跨いで延びる必要があり、長い距離を引き回されている。この図１０の構成においては、３本の配線ＭＴＬ１〜ＭＴＬ３と、ＴＥＧ用パッドＴＰＤ１１〜ＴＰＤ１３とが配置された領域が、ショートを生じさせやすい領域である。
【００４４】
この図１０に示す配線評価用ＴＥＧにおいては、３本の互いに並走した配線ＭＴＬ１〜ＭＴＬ３の間に導電性の異物が存在することにより配線同士がショートするか否かを評価することができる。
【００４５】
なお図８〜図１０においては図７と対応する要素において同一の符号を付している。
またショートを生じさせにくい領域ＳＵＲとは、上記のショートを生じさせやすい領域ＳＬＲに形成されるＴＥＧとは異なる構成を有するものである。つまりショートを生じさせにくい領域ＳＵＲとは、配線評価用のＴＥＧやＴＥＧ用パッドを跨ぐ配線を有するようなＴＥＧを有しない領域のことである。
【００４６】
なお図２においては、１列に配置された複数のチップ用パッドＭＰＤ１、ＭＰＤ２の配置ピッチＰが同じである場合について説明したが、１列に配置された複数のチップ用パッドの配置ピッチは異なっていてもよい。この場合、たとえば図３に示すように、ショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１の配置ピッチＰ２は、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ２の配置ピッチＰ１よりも長くすることが好ましい。この場合、複数のチップ用パッドＭＰＤ１、ＭＰＤ２の各々が同じ大きさを有しているため、チップ用パッドＭＰＤ１間の間隔Ｗ２は、チップ用パッドＭＰＤ２間の間隔Ｗ１よりも大きくなる。またＴＥＧ用パッドについては、ＴＥＧ用パッドＴＰＤ１、ＴＥＧ用パッドＴＰＤ２ともに、一定の配置ピッチＰ３で、かつ一定の間隔Ｗ３で配置されている。
【００４７】
図３のこれ以外の構成は、図に示されたパッドの個数などを除いて基本的に図２の構成と同じであるため、図３の要素のうち図２の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。また図２や図３などの異なる図中におけるＰ１、Ｗ１、Ｐ２などの寸法の値は、互いに独立している。
【００４８】
次に、本実施の形態の半導体装置の作用効果について比較例（図６）と対比して説明する。
【００４９】
たとえば図２のようなチップ用パッド、ＴＥＧ用パッドの配列を有する半導体ウェハＳＷは、ダイシングライン領域ＤＬＲにて切断される。そのとき、図４に示すように、切断線ＳＣＬは、たとえばＴＥＧ用パッドＴＰＤ１、ＴＰＤ２の上（ＴＥＧ用パッドＴＰＤ１、ＴＰＤ２を切断するように）とされる。
【００５０】
図５を参照して、ダイシングライン領域ＤＬＲには、上述のように複数のＴＥＧ用パッドＴＰＤ１、ＴＰＤ２のほか、たとえばＭＩＳトランジスタＴＲなどが形成されている。そしてＭＩＳトランジスタＴＲからはゲート配線ＧＥＰ、ソース配線ＳＥＰ、ドレイン配線ＤＥＰなどが延びている。
【００５１】
ダイシングライン領域ＤＬＲにて半導体ウェハＳＷがダイシングされるが、その位置精度には誤差が生じる。具体的には、たとえば図５に示すように、切断線ＳＣＬが、対向する境界線ＢＤＬの中央部から離れた（一方の境界線ＢＤＬに近接した）領域になることがある。
【００５２】
このとき、切断線ＳＣＬがたとえばゲート配線ＧＥＰ上に沿った位置になると、ゲート配線ＧＥＰの切断された破片であるチッピング配線ＣＰＤ１が、チップ領域ＩＭＣ上へ飛散することがある。このチッピング配線ＣＰＤ１が、たとえば隣り合うチップ用パッドＭＰＤ１を跨ぐように配置されると、隣り合うチップ用パッドＭＰＤ同士がショートする。
【００５３】
図６の比較例の半導体ウェハは、すべてのチップ用パッドＭＰＤ１、ＭＰＤ２が、境界線ＢＤＬからの距離がＬ２となるように配置されている点において、本実施の形態の半導体ウェハと異なる。この状況で、ダイシングライン領域ＤＬＲをダイシングすることによりゲート配線ＧＥＰが切断され、その破片がチップ領域ＩＭＣに飛散する場合を考える。
【００５４】
ゲート配線ＧＥＰの破片であるチッピング配線ＣＰＤ２が、チップ領域ＩＭＣの境界線ＢＤＬからの距離がＬ２以上Ｌ１未満の領域の上に飛散すれば、互いに隣り合う２つのチップ用パッドＭＰＤ１を跨ぐように配置されることがある。すると、チッピング配線ＣＰＤ２は隣り合う２つのチップ用パッドＭＰＤ１をショートさせる。
【００５５】
これに対して、図５の本実施の形態の半導体ウェハでは、図６の半導体ウェハと同じ位置に飛散した同じ長さのチッピング配線ＣＰＤ１は、チップ用パッドＭＰＤ１上に落下しない。これはショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１が、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ２よりも境界線ＢＤＬから離れた（境界線ＢＤＬとの距離がＬ２より長い）領域に形成されているためである。したがって、本実施の形態のチップ用パッドＭＰＤ１の配置とすることにより、チッピング配線ＣＰＤ１に起因するショートの発生を抑制することができる。
【００５６】
ただし、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ２と境界線ＢＤＬとの距離はＬ２（＜Ｌ１）とされている。仮に全てのチップ用パッドの、境界線ＢＤＬとの距離をＬ１と大きくすれば、チップ領域ＩＭＣ内のパッド配置に必要な領域の面積の割合が大きくなる。するとチップ領域ＩＭＣ内の半導体素子の配置に必要な領域の面積の割合が小さくなる。このため、チップ領域ＩＭＣに形成される半導体素子の集積度が低下する可能性がある。本実施の形態ではチップ用パッドＭＰＤ２は、チップ用パッドＭＰＤ１よりも境界線ＢＤＬの近くに配置されているため、チップ領域ＩＭＣ内における半導体素子の集積度を向上させることができる。
【００５７】
また図３に示すように、チップ用パッドＭＰＤ２同士の配置ピッチＰ１が、チップ用パッドＭＰＤ１同士の配置ピッチＰ２よりも小さいため、チップ領域ＩＭＣの平面形状を小さくできるか、またはチップ領域ＩＭＣ内に配置するパッドの数を増やすことができる。
【００５８】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、チップ用パッドの構成において異なっている。以下、本実施の形態における半導体装置について説明する。
【００５９】
図１１および図１２を参照して、本実施の形態の半導体装置においては、ダイシングライン領域ＤＬＲのショートを生じさせやすい領域ＳＬＲに対向するチップ用パッド（一部の第１のパッド）ＭＰＤ１の平面視における大きさは、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッド（残りの第１のパッド）ＭＰＤ２に比べて小さい。
【００６０】
平面形状の小さいチップ用パッドＭＰＤ１は、境界線ＢＤＬからもっとも離れた位置が、通常の大きさのチップ用パッドＭＰＤ２と揃うように形成されることが好ましい。ここでチップ用パッドＭＰＤ２とは、たとえば実施の形態１のチップ用パッドＭＰＤ１、ＭＰＤ２と同じ大きさである。つまりチップ用パッドＭＰＤ１の境界線ＢＤＬからもっとも離れた位置と、チップ用パッドＭＰＤ２の境界線ＢＤＬからもっとも離れた位置とを結ぶ直線が、境界線ＢＤＬとほぼ平行になるように形成されることが好ましい。この場合、チップ用パッドＭＰＤ１と境界線ＢＤＬとの距離Ｌ１は、チップ用パッドＭＰＤ２と境界線ＢＤＬとの距離Ｌ２よりも大きくなる。
【００６１】
なお図１１の半導体装置においてはチップ用パッドＭＰＤ１、ＭＰＤ２と、ＴＥＧ用パッドＴＰＤ１、ＴＰＤ２とはすべて同一の配置ピッチＰで配列されている。ただしチップ用パッドＭＰＤ１の大きさとチップ用パッドＭＰＤ２の大きさとが異なるため、隣り合うパッド間の間隔が異なる。具体的には、チップ用パッドＭＰＤ１間の間隔Ｗ２は、チップ用パッドＭＰＤ２の間隔Ｗ１よりも大きくなっている。なお図１１の構成においては、ＴＥＧ用パッドはすべて同一の大きさ、同一の配置ピッチＰ、同一の間隔Ｗ３を有している。
【００６２】
一方、図１２の半導体装置においては、大きさが異なる３種類のチップ用パッドＭＰＤ１、ＭＰＤ２、ＭＰＤ３が形成されている。ショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１の平面視における大きさがもっとも小さく、チップ用パッドＭＰＤ２がこれに次ぐ。そして、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ３がもっとも大きい。これら各チップ用パッドのそれぞれの間隔はすべて等しくＷ１となっている。これに対してチップ用パッドＭＰＤ１間の配置ピッチＰ２は、チップ用パッドＭＰＤ３間の配置ピッチＰ１より小さくなっている。なお図１２の半導体装置においても、ＴＥＧ用パッドはすべて同一の大きさ、同一の配置ピッチＰ３、同一の間隔Ｗ２を有している。
【００６３】
チップ用パッドＭＰＤ１の境界線ＢＤＬからもっとも離れた位置は、チップ用パッドＭＰＤ２の境界線ＢＤＬからもっとも離れた位置およびチップ用パッドＭＰＤ３の境界線ＢＤＬからもっとも離れた位置と揃っている。このため、チップ用パッドＭＰＤ１と境界線ＢＤＬとの距離Ｌ１は、チップ用パッドＭＰＤ２と境界線ＢＤＬとの距離Ｌ２よりも大きくなる。また、その距離Ｌ２は、チップ用パッドＭＰＤ３と境界線ＢＤＬとの距離Ｌ３よりも大きくなる。
【００６４】
図１１〜図１２において、上記以外は実施の形態１の半導体装置とほぼ同じであるため、本実施の形態において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。たとえばチップ用パッドＭＰＤ３の材質は、実施の形態１のチップ用パッドＭＰＤ１、ＭＰＤ２の材質と同様である。
【００６５】
次に、本実施の形態の作用効果について説明する。
図１１に示す本実施の形態の半導体装置は、チップ用パッドＭＰＤ１と境界線ＢＤＬとの距離Ｌ１は、チップ用パッドＭＰＤ２と境界線ＢＤＬとの距離Ｌ２よりも大きくなる。つまり実施の形態１の半導体装置と同様に、ショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１と境界線ＢＤＬとの距離Ｌ１が、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ２と境界線ＢＤＬとの距離Ｌ２よりも大きくなる。これによりチップ用パッドＭＰＤ１とＴＥＧ用パッドＴＰＤ１との、境界線ＢＤＬに垂直な方向に関する間隔は、チップ用パッドＭＰＤ２とＴＥＧ用パッドＴＰＤ２との、境界線ＢＤＬに垂直な方向に関する間隔よりも大きくなっている。
【００６６】
このため本実施の形態においても、実施の形態１の半導体装置と同様に、ダイシングライン領域ＤＬＲを切断する際にチッピング配線ＣＰＤ２（図６参照）がチップ用パッドをショートする不具合を抑制することができる。
【００６７】
同様に、図１２に示す変形例の半導体装置は、チップ用パッドＭＰＤ１の境界線ＢＤＬとの距離Ｌ１がもっとも大きく、チップ用パッドＭＰＤ２の境界線ＢＤＬとの距離Ｌ２がこれに次ぐ。そしてチップ用パッドＭＰＤ３の境界線ＢＤＬとの距離Ｌ３がもっとも小さい。つまりショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドと境界線ＢＤＬとの距離が大きくされている。つまりチップ用パッドＭＰＤ１とＴＥＧ用パッドＴＰＤ１との距離Ｌ１、Ｌ２は、チップ用パッドＭＰＤ３とＴＥＧ用パッドＴＰＤ２との距離Ｌ３よりも大きくなっている。このため図１１の半導体装置と同様に、チップ用パッドをショートする不具合を抑制することができる。
【００６８】
図１１の構成では、チップ用パッドＭＰＤ１の配置ピッチＰとチップ用パッドＭＰＤ２の配置ピッチＰとが同じであり、チップ用パッドＭＰＤ１の大きさがチップ用パッドＭＰＤ２の大きさよりも小さい。このためチップ用パッドＭＰＤ１の間隔Ｗ２は、チップ用パッドＭＰＤ２の間隔Ｗ１よりも大きくなる。これにより、チップ用パッドＭＰＤ１同士のショートをさらに抑制することができる。
【００６９】
また図１２の構成では、チップ用パッドＭＰＤ１の間隔Ｗ１と、チップ用パッドＭＰＤ３の間隔Ｗ１とが同じであるため、チップ領域ＩＭＣの平面形状を小さくできるか、またはチップ領域ＩＭＣ内に配置するチップ用パッドＭＰＤ１〜ＭＰＤ３の数を増やすことができる。
【００７０】
また図１２の構成では、ショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１とチップ用パッドＭＰＤ２との大きさが異なっている。これにより、ショートのしやすさに応じてチップ内パッドの大きさを変更することができ、設計の自由度が高まる。
【００７１】
また図１２の構成では、チップ用パッドＭＰＤ１の間隔Ｗ１とチップ用パッドＭＰＤ３の間隔Ｗ１とが同じ場合について説明したが、図１３に示すようにチップ用パッドＭＰＤ１の間隔Ｗ２はチップ用パッドＭＰＤ３の間隔Ｗ１と異なっていてもよい。図１３では、チップ用パッドＭＰＤ１の間隔Ｗ２はチップ用パッドＭＰＤ３の間隔Ｗ１よりも大きい。またチップ用パッドＭＰＤ２の間隔およびチップ用パッドＭＰＤ１とチップ用パッドＭＰＤ２との間隔も上記間隔Ｗ１よりも大きくなっている。これにより、チップ用パッドＭＰＤ１同士のショートをさらに抑制することができる。
【００７２】
また図１１〜図１３の構成では、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドの大きさは、ショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドの大きさよりも大きい。またショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドは境界線ＢＤＬの中央部に配置され、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドは境界線ＢＤＬの端部に配置されている。境界線ＢＤＬの端部に配置されるチップ用パッドには通常、平面的に見て境界線ＢＤＬに対して直交状態から大きく傾いた角度でボンディングワイヤが接続される。これは、チップ用パッドの配置ピッチに対して、それらに対応するインナーリード部の配置ピッチが大きくなるからである。
【００７３】
このように平面的に見て境界線ＢＤＬに対して大きく傾いた角度でボンディングワイヤが接続される場合、チップ用パッドの平面形状が小さいと、そのチップ用パッドへのボンディングワイヤの接続が困難となる。これに対して、図１１〜図１３の構成では上述したように、境界線ＢＤＬの端部に配置されるチップ用パッド（ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッド）の大きさが他のチップ用パッドの大きさより大きい。このため、上記のボンディングワイヤの接続も容易となり、接続もより確実となる。
【００７４】
本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００７５】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、チップ用パッドＭＰＤの構成において異なっている。以下、本実施の形態における半導体装置について説明する。
【００７６】
図１４を参照して、本実施の形態の半導体装置は、基本的にすべてのチップ用パッド、ＴＥＧ用パッドが、平面視において同じ大きさを有している。また、すべてのチップ用パッドと境界線ＢＤＬとの距離はほぼ同じ（たとえば図２におけるＬ１）となっている。そして基本的に、隣り合う各チップ用パッド、ＴＥＧ用パッド間の配置ピッチは一定の値（Ｐ）、ＴＥＧ用パッド間の間隔も一定の値（Ｗ１）となっており、各チップ用パッドは、ＴＥＧ用パッドに対向する位置に形成されている。つまりショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１と、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ２とは、いずれも同一の配置ピッチＰで並んでいる。
【００７７】
ただし本実施の形態においては、ショートを生じさせやすい領域ＳＬＲに対向する領域の一部において、本来ＴＥＧ用パッドＭＰＤ１が配置されるべき位置に、チップ用パッドＭＰＤが形成されていない。つまり、図１４において丸点線で囲んだ、ＴＥＧ用パッドＴＰＤ１に対向するチップ領域ＩＭＣ内部の、本来チップ用パッドＭＰＤ１が形成されるべき位置に、チップ用パッドＭＰＤ１が形成されておらず、間引かれている。
【００７８】
図１４において、上記以外は実施の形態１の半導体装置とほぼ同じであるため、本実施の形態において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７９】
次に、本実施の形態の作用効果について説明する。
本実施の形態のようにチップ用パッドＭＰＤ１が間引かれた領域を設ければ、ダイシング時に形成されるチッピング配線ＣＰＤ２（図６参照）が隣り合うチップ用パッドＭＰＤ１間を跨ぐ位置に飛散されることによるショートの発生を抑制することができる。これはチップ用パッドＭＰＤ１が間引かれる分だけ、チップ用パッドＭＰＤ１間の配置ピッチが大きくなり、当該領域においてチップ用パッドＭＰＤ１同士がショートされる可能性が低減されるためである。具体的には図１４においては丸点線で囲まれたチップ用パッドＭＰＤ１が間引かれた領域においては、チップ用パッドＭＰＤ１間の配置ピッチが他の領域の２倍の２Ｐになっている。
【００８０】
なお上記において、チップ用パッドＭＰＤ１およびチップ用パッドＭＰＤ２はいずれも同一の大きさの平面形状を有している。このようにすれば、特定の領域においてショートが起こりやすくなるなどの不具合を抑制することができる。
【００８１】
本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００８２】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、チップ用パッドおよびＴＥＧ用パッドの構成において異なっている。以下、本実施の形態における半導体装置について説明する。
【００８３】
図１５を参照して、本実施の形態の半導体装置は、複数のチップ領域ＩＭＣの各々に形成された複数のチップ用パッド（第１のパッド）ＭＰＤ１、ＭＰＤ２と、複数のダイシングライン領域ＤＬＲの各々に形成された複数のＴＥＧ用パッド（第２のパッド）ＴＰＤとを有している。
【００８４】
複数のチップ用パッドＭＰＤ１、ＭＰＤ２およびＴＥＧ用パッドＴＰＤの各々は、境界線（チップ領域ＩＭＣの外縁の１辺）ＢＤＬに沿って１列に配列されている。１列に配置された複数のチップ用パッドＭＰＤ１、ＭＰＤ２は、中央部に配置されたチップ用パッド（中央部パッド）ＭＰＤ１と、その中央部パッドＭＰＤ１の両端の各々に配置されたチップ用パッド（端部パッド）ＭＰＤ２とを有している。端部パッドＭＰＤ２の平面形状は中央部パッドＭＰＤ１の平面形状よりも大きい。複数の中央部パッドＭＰＤ１の各々の平面形状（形状と寸法）は同じである。第１中央部パッドＭＰＤ１が配置された領域に対向する位置にはＴＥＧ用パッドＴＰＤが配置されており、端部パッドＭＰＤ２が配置された領域に対向する位置（図１５中にて丸点線で囲まれた領域）にはＴＥＧ用パッドＴＰＤが配置されていない。
【００８５】
中央部パッドＭＰＤ１同士の配置ピッチＰと、中央部パッドＭＰＤ１と端部パッドＭＰＤ２との配置ピッチＰとが同じとなるように、中央部パッドＭＰＤ１と端部パッドＭＰＤ２とは配置されている。また中央部パッドＭＰＤ１の間隔Ｗ１が、中央部パッドＭＰＤ１と端部パッドＭＰＤ２との間隔Ｗ２よりも大きくなるように、中央部パッドＭＰＤ１と端部パッドＭＰＤ２とは配置されている。
【００８６】
また中央部パッドＭＰＤ１の境界線ＢＤＬからもっとも離れた位置は端部パッドＭＰＤ２の境界線ＢＤＬからもっとも離れた位置と揃っている。これにより、中央部パッドＭＰＤ１と境界線ＢＤＬとの間の距離Ｌ１は、端部パッドＭＰＤ２と境界線ＢＤＬとの間の距離Ｌ２よりも大きくなっている。また中央部パッドＭＰＤ１とそれに対向するＴＥＧ用パッドＴＰＤとの間の距離は、端部パッドＭＰＤ２とそれに対向するＴＥＧ用パッドＴＰＤとの間の距離よりも大きくなっている。
【００８７】
なお図１５には図示されていないが、他の実施の形態と同様に、ダイシングライン領域ＤＬＲにはＴＥＧ用パッドＴＰＤに電気的に接続されるＴＥＧや配線などが形成されている。しかしダイシングライン領域ＤＬＲのうち、端部のチップ用パッドＭＰＤ２に対向する領域においては、このようなＴＥＧや配線などが形成されていない。
【００８８】
一方、図１６に示す本実施の形態の第１変形例においては、図１５とほぼ同様の態様を備えている。しかし図１６においては、チップ用パッド（第１のパッド）として、中央部に配置された中央部パッドＭＰＤ１（第１中央部パッド）と、中央部パッドＭＰＤ１の両端の各々に配置された端部パッドＭＰＤ２（第１端部パッド）とを有している。そして端部パッドＭＰＤ２が配置された領域に対向するＴＥＧ用パッド（第２のパッド）として、ＴＥＧ用パッドＴＰＤ３（第２端部パッド）が配置されている点において、図１５と異なっている。
【００８９】
図１６の半導体装置は、ＴＥＧ用パッドＴＰＤ３は複数のＴＥＧ用パッドＴＰＤ（第２中央部パッド）よりも、平面視において小さい平面形状を有している。ただしＴＥＧ用パッドＴＰＤ３と隣り合うＴＥＧ用パッドＴＰＤとの配置ピッチＰは、ＴＥＧ用パッドＴＰＤ同士の配置ピッチＰにほぼ等しい。またＴＥＧ用パッドＴＰＤ３は、ＴＥＧ用パッドＴＰＤ３の中心と境界線ＢＤＬとの距離が、ＴＥＧ用パッドＴＰＤの中心と境界線ＢＤＬとの距離にほぼ等しい。
【００９０】
このようにすれば、ＴＥＧ用パッドＴＰＤ３とこれに隣り合うＴＥＧ用パッドＴＰＤとの間隔Ｗ３は、互いに隣り合うＴＥＧ用パッドＴＰＤ同士の間隔Ｗ１よりも大きくなる。さらにＴＥＧ用パッドＴＰＤ３とこれに対向する端部パッドＭＰＤ２との間の距離Ｌ３は、ＴＥＧ用パッドＴＰＤ３と同じ位置に中心を有する（ＴＥＧ用パッドＴＰＤと同じ大きさの平面形状を有する）、仮想的なＴＥＧ用パッドＴＰＤと端部パッドＭＰＤ２との間の距離Ｌ４よりも大きくなる。
【００９１】
図１６の半導体装置の、上記以外の構成は図１５の半導体装置の構成と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９２】
さらに図１７に示す本実施の形態の第２変形例の半導体装置は、図１６の半導体装置とほぼ同様の態様を示している。しかし図１７においては、複数のＴＥＧ用パッドＴＰＤは、複数のＴＥＧ用パッドＴＰＤが配置された領域の中央部側に配置されたＴＥＧ用パッドＴＰＤ同士の配置ピッチＰよりも、その中央部側よりも端部側に配置されたＴＥＧ用パッドＴＰＤ同士の配置ピッチＰ１の方が小さい。１列に配置された複数のＴＥＧ用パッドＴＰＤのうち最端部に配置されたＴＥＧ用パッドＴＰＤは、第１端部パッドＭＰＤ２に対向する位置に配置されていてもよく、またその第１端部パッドＭＰＤ２に対向する位置よりも中央側に配置されていてもよい。
【００９３】
なお図１７における最端部のＴＥＧ用パッドＴＰＤの平面形状の大きさは、ＴＥＧ用パッドＴＰＤの平面形状の大きさに等しい。またすべてのＴＥＧ用パッドＴＰＤの各々と境界線ＢＤＬとの距離Ｌ３は、それぞれ互いに等しい。
【００９４】
図１７の半導体装置の、上記以外の構成は図１５の半導体装置の構成と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９５】
さらに図１８に示す本実施の形態の第３変形例の半導体装置は、図１７の半導体装置とほぼ同様の態様を示している。しかし図１８においては、１列に配置された複数のＴＥＧ用パッドＴＰＤのうち、最端部に配置されたＴＥＧ用パッドＴＰＤは、他のＴＥＧ用パッドＴＰＤよりも小さい平面形状を有している。
【００９６】
図１８の最端部に配置されたＴＥＧ用パッドＴＰＤの中心と境界線ＢＤＬとの距離は、他のＴＥＧ用パッドＴＰＤの中心と境界線ＢＤＬとの距離に等しい。
【００９７】
図１８の半導体装置の、上記以外の構成は図１７の半導体装置の構成と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９８】
図１６のＴＥＧ用パッドＴＰＤ３の材質は、実施の形態１のＴＥＧ用パッドＴＰＤ１、ＴＰＤ２の材質と同様である。
【００９９】
なお本実施の形態においては、左右方向の中央部のパッド間においてもショートが起こりやすいが、特に各図の左右方向の端部において、チップ用パッドとＴＥＧ用パッドとの間でショートが起こりやすいものとする。このため図１５においてはショートしやすい領域においてＴＥＧ用パッドＴＰＤが間引かれている。図１６においてはショートしやすい領域においてＴＥＧ用パッドのサイズが小さくなっている。図１７においてはショートしやすい領域においてＴＥＧ用パッドＴＰＤ同士の配置ピッチが他の領域よりも小さくなっている。図１８においてはショートしやすい領域においてＴＥＧ用パッドＴＰＤのサイズおよび配置ピッチが小さくなっている。
【０１００】
次に、本実施の形態の作用効果について説明する。
図１５を参照して、本実施の形態においては、中央部パッドＭＰＤ１の平面形状が端部パッドＭＰＤ２の平面形状よりも小さくなっている。このため、中央部パッドＭＰＤ１同士の間隔Ｗ１は、端部パッドＭＰＤ２とそれに隣り合う中央部パッドＭＰＤ１との間隔Ｗ２よりも大きくなっている。よって、中央部パッドＭＰＤ１同士のショートを抑制することができる。
【０１０１】
また中央部パッドＭＰＤ１と境界線ＢＤＬとの間の距離Ｌ１は、端部パッドＭＰＤ２と境界線ＢＤＬとの間の距離Ｌ２よりも大きくなっているため、これによっても中央部パッドＭＰＤ１同士のショートを抑制することができる。
【０１０２】
また端部パッドＭＰＤ２には、実施の形態２で説明したように、通常、平面的に見て、境界線ＢＤＬに対して直交状態から大きく傾いた角度でボンディングワイヤが接続される。このため、この端部パッドＭＰＤ２の平面形状が小さいと、端部パッドＭＰＤ２へのボンディングワイヤの接続が困難となる。これに対して本実施の形態では、端部パッドＭＰＤ２の平面形状は中央部パッドＭＰＤ１の平面形状よりも大きくなっている。このため、上記のボンディングワイヤの接続も容易となり、その接続も確実となる。
【０１０３】
また端部パッドＭＰＤ２の平面形状が中央部パッドＭＰＤ１の平面形状よりも大きくなっている。このため、この端部パッドＭＰＤ２に付いたプローブ接触時の傷の大きさは、端部パッドＭＰＤ２の平面面積の割合に比して小さくなる。よって、安定したＴＥＧの測定が可能となる。また端部パッドへのボンディングワイヤのボンディング不良も抑制され、半導体チップ不良も生じにくく、半導体チップの信頼性も向上する。
【０１０４】
また端部パッドＭＰＤ２が配置された領域に対向する位置にはＴＥＧ用パッドＴＰＤが配置されていない。このため、ダイシング時に、端部パッドＭＰＤ２に対向するＴＥＧ用パッドＴＰＤからＴＥＧ片が飛び散って端部パッドＭＰＤ２に達することもない。したがってショートしやすい領域（端部）における、ＴＥＧ片に起因する（ＴＥＧ用パッドＴＰＤと端部パッドＭＰＤ２との間での）ショートの発生が抑制される。
【０１０５】
また図１６に示す、本実施の形態の第１変形例の半導体装置は、上記のようにＬ３＞Ｌ４となる。このためＴＥＧ用パッドＴＰＤ３がダイシングされた場合に発生するＴＥＧ用パッドＴＰＤ３の切り屑が、端部パッドＭＰＤ２とＴＥＧ用パッドＴＰＤ３とをショートする可能性を抑制することができる。
【０１０６】
さらに図１７に示す、本実施の形態の第２変形例の半導体装置は、中央部側よりも端部側に配置されたＴＥＧ用パッドＴＰＤ同士の配置ピッチＰ１が、中央部側に配置されたＴＥＧ用パッドＴＰＤ同士の配置ピッチＰよりも小さい。このため中央部側よりも端部側に配置されたＴＥＧ用パッドＴＰＤ同士の間に配置されるゲート配線ＧＥＰ、ソース配線ＳＥＰ、ドレイン配線ＤＥＰなどの各配線を、中央部側に配置されたＴＥＧ用パッドＴＰＤ同士の間に配置される上記各配線よりも短くすることができる。したがって、ダイシングによりゲート配線ＧＥＰなどが切断された破片であるチッピング配線ＣＰＤ１（図５参照）などがチップ領域ＩＭＣ上へ飛散し、特にショートしやすい端部側の隣り合うチップ用パッド同士をショートさせる可能性を低減することができる。
【０１０７】
また図１８に示す、本実施の形態の第３変形例の半導体装置は、上記図１６の半導体装置と同様に、最端部に配置されたＴＥＧ用パッドＴＰＤが他のＴＥＧ用パッドＴＰＤよりも小さい平面形状を有する。このため図１８に示す、最端部に配置されたＴＥＧ用パッドＴＰＤと端部パッドＭＰＤ２との最短距離Ｌ３（境界線ＢＤＬにほぼ垂直な方向に限られない）は、たとえば当該ＴＥＧ用パッドＴＰＤがより大きい平面形状を有する場合に比べて大きくなる。このため図１６の半導体装置と同様に、最端部に配置されたＴＥＧ用パッドＴＰＤがダイシングされた場合に発生する最端部のＴＥＧ用パッドＴＰＤの切り屑が、端部パッドＭＰＤ２と最端部のＴＥＧ用パッドＴＰＤとをショートする可能性を抑制することができる。
【０１０８】
さらに図１８の半導体装置は、上記図１７の半導体装置と同様に、ゲート配線ＧＥＰなどを短くすることによるチップ用パッド同士のショートを抑制することができる。したがって図１８の半導体装置は、図１６の半導体装置と図１７の半導体装置との効果の両方を有する。
【０１０９】
本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１１０】
なお、以上に説明した実施の形態を適宜組み合わせて本発明による半導体装置を構成してもよく、その場合、上記の各実施の形態に記載の効果が組み合わせられた効果を同様に奏することができる。
【０１１１】
図１９を参照して、以上の各実施の形態に示す半導体ウェハＳＷがダイシングされた半導体チップＣＨは、中心部にチップ領域ＩＭＣが配置され、チップ領域ＩＭＣを取り囲むようにダイシングライン領域ＤＬＲが配置される。図１９中の点線で囲む領域には、図２０〜図２３に示す、実施の形態１〜実施の形態４のそれぞれの代表例に係る配置や大きさのチップ用パッドＭＰＤ１、ＭＰＤ２やＴＥＧ用パッドＴＰＤ１、ＴＰＤ２が形成される。
【０１１２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１１３】
本発明は、特性評価用のパッドが複数形成された半導体装置に特に有利に適用され得る。
【符号の説明】
【０１１４】
ＢＤＬ 境界線、ＢＥＰ 基板配線、ＣＨ 半導体チップ、ＣＰＤ１，ＣＰＤ２ チッピング配線、ＤＥＰ ドレイン配線、ＤＬＲ ダイシングライン領域、ＧＥＰ ゲート配線、ＩＭＣ チップ領域、ＭＰＤ１，ＭＰＤ２，ＭＰＤ３ チップ用パッド、ＭＴＬ，ＭＴＬ１，ＭＴＬ２，ＭＴＬ３ 金属配線、Ｒ１ 形成領域、ＳＥＰ ソース配線、ＳＣＬ 切断線、ＳＬＲ ショートを生じさせやすい領域、ＳＵＲ ショートを生じさせにくい領域、ＳＷ 半導体ウェハ、ＴＧＲ ＴＥＧ用パッド配置領域、ＴＰＤ，ＴＰＤ１，ＴＰＤ１Ｓ，ＴＰＤ１Ｇ，ＴＰＤ１Ｄ，ＴＰＤ２，ＴＰＤ３，ＴＰＤ１１，ＴＰＤ１２，ＴＰＤ１３ ＴＥＧ用パッド。
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にパッドを有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路の微細化が進むにつれ、半導体装置を外部回路と電気的に接続するボンディングワイヤがワイヤ間にてショートする問題が起こる可能性が高くなる。これは隣り合うワイヤ間の距離が狭くなり、隣り合うワイヤ同士が接触する可能性が高くなるためである。
【０００３】
たとえば特開平６−５３２６６号公報（特許文献１）に開示される半導体装置においては、半導体チップの角部近傍のボンディング用パッドの間隔が、他の部分のボンディング用パッドの間隔よりも広くなっている。このようにすれば、半導体チップを樹脂により封止する工程において、ワイヤが樹脂によって流されてもワイヤ間の接触によるショートの発生が抑制される。
【０００４】
また、たとえば特開平２−１３０９４６号公報（特許文献２）に記載の半導体装置においては、半導体チップの中央部の電源用パッドに接続されるコンタクト用突起物により、半導体チップと外部回路とが電気的に接続される。このような構成とすることにより、電源用のパッドと外部回路とを導通する部分における電位低下が抑制される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−５３２６６号公報
【特許文献２】特開平２−１３０９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体チップは、半導体素子が形成された半導体ウェハをダイシングすることにより形成される。具体的には、半導体基板は、半導体素子が複数形成された素子形成領域の周囲に配置された周辺領域（ダイシングライン領域）においてダイシングされ、半導体チップとなる。ダイシングライン領域には多数のＴＥＧ（Test element Group）およびＴＥＧ用パッドが形成されている。ＴＥＧおよびＴＥＧ用パッドは、たとえば素子形成領域に形成された半導体素子の特性を評価するために用いられる。
【０００７】
半導体ウェハをダイシングすれば、ダイシングライン領域に形成されたＴＥＧやＴＥＧ用パッドの導電材料が飛び散って、素子形成領域に形成されたチップ用パッド同士を電気的に短絡することがある。
【０００８】
上記の各特許文献においては、ダイシング時の導電材料の飛び散りによるチップ用パッド同士のショートは考慮されていない。
【０００９】
本発明は、以上の問題に鑑みなされたものである。その目的は、ダイシング処理に起因する、チップ用パッド同士のショートを抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。複数の第２のパッドが１列に配置された領域は第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有している。複数の第１のパッドのうちの第１の領域に対向する位置に配置された一部の第１のパッドは、複数の第１のパッドのうちの第２の領域に対向する位置に配置された残りの第１のパッドよりも上記１辺から離れて配置されている。
【００１１】
本発明の他の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。複数の第２のパッドが１列に配置された領域は第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有している。複数の第１のパッドのうちの第１の領域に対向する位置に配置された一部の第１のパッドは、複数の第１のパッドのうちの第２の領域に対向する位置に配置された残りの第１のパッドよりも小さい平面形状を有している。
【００１２】
本発明のさらに他の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。複数の第２のパッドが１列に配置された領域は第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有している。複数の第１のパッドのうちの第１の領域に対向する位置に配置された一部の第１のパッドは、複数の第１のパッドのうちの第２の領域に対向する位置に配置された残りの第１のパッドの配置ピッチと同じピッチで並んだ複数のパッド配置箇所に位置するように配置され、かつ所定のパッド配置箇所において第１のパッドが配置されておらず間引かれている。
【００１３】
本発明のさらに他の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。１列に配置された複数の第１のパッドは、中央部に配置された中央部パッドと、中央部パッドの両端の各々に配置された端部パッドとを有している。端部パッドは中央部パッドよりも大きい平面形状を有している。中央部パッドが配置された領域に対向する位置には第２のパッドが配置されており、端部パッドが配置された領域に対向する位置には第２のパッドが配置されていない。
【００１４】
本発明のさらに他の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。１列に配置された複数の第１のパッドは、中央部に配置された第１中央部パッドと、第１中央部パッドの両端の各々に配置された第１端部パッドとを有している。第１端部パッドは第１中央部パッドよりも大きい平面形状を有している。複数の第２のパッドは、第１中央部パッドが配置された領域に対向する位置に配置された第２中央部パッドと、第１端部パッドが配置された領域に対向する位置に配置された第２端部パッドとを有している。第２端部パッドは、第２中央部パッドよりも小さい平面形状を有している。
【００１５】
本発明のさらに他の実施例の半導体装置は、半導体基板と、複数の第１のパッドと、複数の第２のパッドとを備えている。半導体基板は、主表面を有し、かつ主表面に素子形成領域と、素子形成領域を取り囲むダイシングライン領域とを有している。複数の第１のパッドは、素子形成領域内に形成されている。複数の第２のパッドは、ダイシングライン領域内に形成されている。複数の第１のパッドおよび複数の第２のパッドは、それぞれ素子形成領域の外縁の１辺に沿って１列に配置されている。１列に配置された複数の第１のパッドは、複数の第１のパッドが配置された領域の中央部に配置された第１中央部パッドと、第１中央部パッドの両端の各々に配置された第１端部パッドとを有しており、第１端部パッドは、第１中央部パッドよりも大きい平面形状を有している。複数の第２のパッドでは、複数の第２のパッドが配置された領域の中央部側に配置された第２のパッド同士のピッチよりも、中央部側よりも端部側に配置された第２のパッド同士のピッチの方が小さい。
【発明の効果】
【００１６】
本発明の各実施例によれば、複数の第２のパッドが１列に配置された領域がダイシングにより切断されても、第１のパッド同士の電気的短絡（ショート）を生じさせやすい第１の領域に対向する位置に配置された一部の第１のパッドの配置が適正化されているため、第１のパッド同士の電気的短絡を抑制することができる。
【００１７】
本発明の実施例によれば、端部パッドが配置された領域に対向する位置には第２のパッドが配置されていない。このため、端部パッドと第２のパッドとの間での電気的短絡を抑制することができる。
【００１８】
本発明の実施例によれば、第２端部パッドが第２中央部パッドより小さい平面形状を有している。このため、たとえば第２端部パッドと、第１端部パッドとの間での電気的短絡を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本実施の形態１に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１中の丸点線「ＩＩ」で囲まれた領域の概略拡大平面図である。
【図３】本実施の形態１に係る半導体装置のパッドの配置の変形例を示す、概略拡大平面図である。
【図４】図２が示す領域に対するダイシングの態様を示す、概略拡大平面図である。
【図５】図２が示す領域のダイシングにより、配線がチップ用パッドの形成される領域に落下した状態を示す、概略拡大平面図である。
【図６】従来の半導体装置のダイシングにより、配線がチップ用パッドの形成される領域に落下した状態を示す、概略拡大平面図である。
【図７】ダイシングライン領域のうちショートを生じさせやすい領域の一例を示す概略拡大平面図である。
【図８】ダイシングライン領域のうちショートを生じさせやすい領域の、図７とは異なる他の例を示す概略拡大平面図である。
【図９】ダイシングライン領域のうちショートを生じさせやすい領域の、図８とは異なる他の例を示す概略拡大平面図である。
【図１０】ダイシングライン領域のうちショートを生じさせやすい領域の、図９とは異なる他の例を示す概略拡大平面図である。
【図１１】本実施の形態２に係る半導体装置の、図２と同様の概略拡大平面図である。
【図１２】本実施の形態２に係る半導体装置のパッドの配置の変形例を示す、概略拡大平面図である。
【図１３】本実施の形態２に係る半導体装置のパッドの配置の、図１２とは異なる変形例を示す、概略拡大平面図である。
【図１４】本実施の形態３に係る半導体装置の、図２と同様の概略拡大平面図である。
【図１５】本実施の形態４に係る半導体装置の、図２と同様の概略拡大平面図である。
【図１６】本実施の形態４に係る半導体装置のパッドの配置の第１変形例を示す、概略拡大平面図である。
【図１７】本実施の形態４に係る半導体装置のパッドの配置の第２変形例を示す、概略拡大平面図である。
【図１８】本実施の形態４に係る半導体装置のパッドの配置の第３変形例を示す、概略拡大平面図である。
【図１９】本発明に係る半導体ウェハをダイシングした後の半導体チップの状態を示す概略平面図である。
【図２０】本実施の形態１に係る半導体チップの、図１９中の丸点線で囲まれた領域の状態を示す概略拡大平面図である。
【図２１】本実施の形態２に係る半導体チップの、図１９中の丸点線で囲まれた領域の状態を示す概略拡大平面図である。
【図２２】本実施の形態３に係る半導体チップの、図１９中の丸点線で囲まれた領域の状態を示す概略拡大平面図である。
【図２３】本実施の形態４に係る半導体チップの、図１９中の丸点線で囲まれた領域の状態を示す概略拡大平面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００２１】
図１および図２を参照して、たとえば半導体ウェハＳＷには、複数のチップ領域（素子形成領域）ＩＭＣおよびダイシングライン領域ＤＬＲが形成されている。半導体ウェハＳＷは、たとえばシリコンなどの半導体結晶からなる半導体基板を含んでいる。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。複数のチップ領域ＩＭＣの周囲の領域がダイシングライン領域ＤＬＲとなっている。チップ領域ＩＭＣとダイシングライン領域ＤＬＲとは、境界線ＢＤＬにより区画されている。
【００２２】
主に図２を参照して、複数のチップ領域ＩＭＣの各々には、複数のチップ用パッド（第１のパッド）ＭＰＤ１、ＭＰＤ２が形成されている。チップ用パッドＭＰＤ１、ＭＰＤ２はたとえばアルミニウムや銅などの金属材料から形成されている。なお図２においてはチップ領域ＩＭＣはたとえば正方形の平面形状を有しているが、これに限らず長方形などの任意の形状とすることができる。
【００２３】
複数のチップ領域ＩＭＣの各々は、図示しないたとえばＭＩＳ（Metal Insulator Semiconductor）トランジスタ、ダイオードなどの半導体素子を有している。チップ用パッドＭＰＤ１、ＭＰＤ２は、それらの半導体素子の各端子と電気的に接続されている。
【００２４】
複数のダイシングライン領域ＤＬＲの各々には、複数のＴＥＧ用パッド（第２のパッド）ＴＰＤ１、ＴＰＤ２が形成されている。ＴＥＧ用パッドＴＰＤ１、ＴＰＤ２もチップ用パッドＭＰＤ１、ＭＰＤ２と同様に、たとえばアルミニウムや銅などの金属材料から形成されている。
【００２５】
チップ用パッドＭＰＤ１、ＭＰＤ２やＴＥＧ用パッドＴＰＤ１、ＴＰＤ２の各々は、たとえば図２に示すような正方形の平面形状に限らず、たとえば長方形など任意の形状とすることができる。
【００２６】
複数のダイシングライン領域ＤＬＲの各々には、図示しないＴＥＧが形成されている。ＴＥＧ用パッドは、それらのＴＥＧの各端子と電気的に接続されている。
【００２７】
ダイシングライン領域ＤＬＲに形成されるＴＥＧは、たとえばチップ領域ＩＭＣに形成される半導体素子の特性を評価するためのものである。またＴＥＧ用パッドは、ダイシングライン領域ＤＬＲに形成されるＴＥＧの特性を評価するためにプローブを接続するために用いられる。
【００２８】
なお本実施の形態においては、すべてのチップ用パッドＭＰＤ１、ＭＰＤ２およびＴＥＧ用パッドＴＰＤ１、ＴＰＤ２は、平面視において同じ大きさとなっている。ここでチップ用パッドＭＰＤ１、ＭＰＤ２およびＴＥＧ用パッドＴＰＤ１、ＴＰＤ２の大きさとは、パッド用導電層が最上層のパッシベーション膜から露出した部分の平面的な大きさのことであって、パッドが同じ大きさとはパッドの平面形状と寸法とがほぼ同じであることを意味する。
【００２９】
チップ用パッドＭＰＤ１、ＭＰＤ２やＴＥＧ用パッドＴＰＤ１、ＴＰＤ２は、境界線（チップ領域ＩＭＣの外縁の１辺）ＢＤＬに沿って１列に配列されている。ここで１列とは、各パッドの中心が仮想の直線状に配置されているものだけでなく、各パッドの中心が仮想の直線上からずれて配置されたものも含んでいる。
【００３０】
ダイシングライン領域ＤＬＲにはＴＥＧ用パッドＴＰＤ１、ＴＰＤ２が１列に配置されたＴＥＧ用パッド配置領域ＴＧＲが形成されている。ＴＥＧ用パッド配置領域ＴＧＲは、チップ用パッド同士のショート（電気的短絡）を生じさせやすい領域（第１の領域）ＳＬＲと、チップ用パッド同士のショート（電気的短絡）を生じさせにくい領域（第２の領域）ＳＵＲとを有している。
【００３１】
ショートを生じさせやすい領域ＳＬＲにはＴＥＧ用パッドＴＰＤ１が配置されており、ショートを生じさせにくい領域ＳＵＲにはＴＥＧ用パッドＴＰＤ２が配置されている。ＴＥＧ用パッドＴＰＤ１とＴＥＧ用パッドＴＰＤ２とはいずれも配置ピッチＰ（パッドの中央部の間隔（ピッチ））が同じとなるように、かつ配置の間隔Ｗ１（パッド間の最短距離）が同じとなるように配置されている。
【００３２】
１列に配置されたチップ用パッドＭＰＤ１、ＭＰＤ２は、ショートを生じさせやすい領域ＳＬＲに対向（境界線ＢＤＬの直交方向に対向）するように配置されたチップ用パッド（一部の第１のパッド）ＭＰＤ１と、ショートを生じさせにくい領域ＳＵＲに対向するように配置されたチップ用パッド（残りの第１のパッド）ＭＰＤ２とを有している。チップ用パッドＭＰＤ１とチップ用パッドＭＰＤ２とはいずれも配置ピッチＰが同じとなるように、かつ配置の間隔Ｗ１が同じとなるように配置されている。
【００３３】
ただしチップ用パッドＭＰＤ１はチップ用パッドＭＰＤ２よりも、境界線ＢＤＬから離れて配置されている。つまりチップ用パッドＭＰＤ１と境界線ＢＤＬとの距離Ｌ１は、チップ用パッドＭＰＤ２と境界線ＢＤＬとの距離Ｌ２よりも長い。なおここで距離とは、境界線ＢＤＬに直交する方向でとった長さを表わす。これによりチップ用パッドＭＰＤ１とＴＥＧ用パッドＴＰＤ１との間隔はチップ用パッドＭＰＤ２とＴＥＧ用パッドＴＰＤ２との間隔よりも大きくなっている。
【００３４】
ここで、チップ用パッド同士のショートを生じさせやすい領域ＳＬＲと、ショートを生じさせにくい領域ＳＵＲとが具体的にどの領域を指すかについて説明する。
【００３５】
ショートを生じさせやすい領域ＳＬＲとは、ダイシング時にチップ領域ＩＭＣの方へ飛散しうる長い配線等が形成された領域である。長い配線等が形成された領域が切断されると、切断されて飛び散った配線がチップ用パッドＭＰＤに達することにより、チップ用パッドＭＰＤ同士をショートさせる可能性が高いためである。
【００３６】
具体的には、ショートを生じさせやすい領域ＳＬＲとは、（１）３つ以上の端子を有するＴＥＧ（たとえばトランジスタ）が形成された領域、（２）２つ以下の端子を有するＴＥＧ（たとえばダイオード）が形成され、かつＴＥＧ用パッドを跨いで延びる配線を有する領域、または（３）配線評価用のＴＥＧが形成された領域を意味する。
【００３７】
図７は、ＴＥＧとして３つ以上の端子を有する素子としてたとえばＭＩＳトランジスタが形成された場合の構成を示している。図７を参照して、ＭＩＳトランジスタの場合、ソース電位、ドレイン電位、ゲート電位、および基板電位の４つの電位を与える必要がある。これに応じてたとえばダイシングライン領域ＤＬＲには、ゲートに電気的に接続されるＴＥＧ用パッドＴＰＤ１Ｇ、ソースに電気的に接続されるＴＥＧ用パッドＴＰＤ１Ｓ、ドレインに電気的に接続されるＴＥＧ用パッドＴＰＤ１Ｄ、基板に電気的に接続されるＴＥＧ用パッド（図示せず）が配置されている。ＭＩＳトランジスタはたとえば破線で示す領域Ｒ１に形成されている。
【００３８】
このようにＴＥＧ用パッドＴＰＤ１ＳとＴＰＤ１Ｄとの間にＭＩＳトランジスタの形成領域Ｒ１が位置する場合、ＭＩＳトランジスタのゲートからＴＥＧ用パッドＴＰＤ１Ｇに延びる配線ＧＥＰは他のＴＥＧ用パッド（たとえばＴＥＧ用パッドＴＰＤ１Ｓ）を跨いで延びる必要がある。このため、この配線ＧＥＰは長い距離を引き回されることになる。
【００３９】
またＭＩＳトランジスタ形成領域Ｒ１において基板に電気的に接続された配線ＢＥＰも、基板に電気的に接続されるＴＥＧ用パッドまで延ばす必要がある。このため、この配線ＢＥＰも、他のＴＥＧ用パッド（たとえばＴＥＧ用パッドＴＰＤ１Ｇ、ＴＰＤ１Ｓ、ＴＰＤ１Ｄ）を跨いで延びる必要があり、長い距離を引き回されている。
【００４０】
このようなＭＩＳトランジスタの形成領域Ｒ１と、ＴＥＧ用パッドＴＰＤ１Ｇ、ＴＰＤ１Ｓ、ＴＰＤ１Ｄと、基板に電気的に接続されるＴＥＧ用パッドと、ＭＩＳトランジスタから各ＴＥＧ用パッドに延びる配線とが配置された領域が、ショートを生じさせやすい領域である。
【００４１】
図８および図９も、ＴＥＧとして３つ以上の端子を有する素子としてたとえばＭＩＳトランジスタが形成された場合の構成を示している。図８では、複数のＭＩＳトランジスタに対してソース配線ＳＥＰ、ゲート配線ＧＥＰおよび基板配線ＢＥＰが共有されている。このため、ソース配線ＳＥＰ、ゲート配線ＧＥＰおよび基板配線ＢＥＰの各々が、他のＴＥＧ用パッド（たとえばＴＥＧ用パッドＴＰＤ１Ｓ、ＴＰＤ１Ｄ）を跨いで延びる必要があり、長い距離を引き回されている。この図８の構成においては、ＭＩＳトランジスタの形成領域Ｒ１と、ＴＥＧ用パッドＴＰＤ１Ｄ、ＴＰＤ１Ｓと、ゲートに電気的に接続されるＴＥＧ用パッドと、基板に電気的に接続されるＴＥＧ用パッドと、ＭＩＳトランジスタから各ＴＥＧ用パッドに延びる配線とが配置された領域が、ショートを生じさせやすい領域である。
【００４２】
また図９では、複数のＭＩＳトランジスタに対してソース配線ＳＥＰおよびゲート配線ＧＥＰが共有されている。またこれ以外の他の配線ＭＴＬも引き回されている。このため、ソース配線ＳＥＰ、ゲート配線ＧＥＰおよび他の配線ＭＴＬの各々が、他のＴＥＧ用パッド（たとえばＴＥＧ用パッドＴＰＤ１Ｄ）を跨いで延びる必要があり、長い距離を引き回されている。この図９の構成においては、ＭＩＳトランジスタの形成領域Ｒ１と、ＴＥＧ用パッドＴＰＤ１Ｄと、ソースに電気的に接続されたＴＥＧ用パッドと、ゲートに電気的に接続されるＴＥＧ用パッドと、基板に電気的に接続されるＴＥＧ用パッドと、ＭＩＳトランジスタから各ＴＥＧ用パッドに延びる配線と、他の配線ＭＴＬとが配置された領域が、ショートを生じさせやすい領域である。
【００４３】
図１０は、配線間のショートを評価するための配線評価用のＴＥＧが形成された場合の構成を示している。図１０では、ＴＥＧ用パッドＴＰＤ１２とＴＰＤ１３との間で、３本の配線ＭＴＬ１〜ＭＴＬ３が互いに並走するように配置されている。配線ＭＴＬ１はＴＥＧ用パッドＴＰＤ１１に電気的に接続されており、配線ＭＴＬ２はＴＥＧ用パッドＴＰＤ１２に電気的に接続されており、配線ＭＴＬ３はＴＥＧ用パッドＴＰＤ１３に電気的に接続されている。特に配線ＭＴＬ１はＴＥＧ用パッドＴＰＤ１２を跨いで延びる必要があり、長い距離を引き回されている。この図１０の構成においては、３本の配線ＭＴＬ１〜ＭＴＬ３と、ＴＥＧ用パッドＴＰＤ１１〜ＴＰＤ１３とが配置された領域が、ショートを生じさせやすい領域である。
【００４４】
この図１０に示す配線評価用ＴＥＧにおいては、３本の互いに並走した配線ＭＴＬ１〜ＭＴＬ３の間に導電性の異物が存在することにより配線同士がショートするか否かを評価することができる。
【００４５】
なお図８〜図１０においては図７と対応する要素において同一の符号を付している。
またショートを生じさせにくい領域ＳＵＲとは、上記のショートを生じさせやすい領域ＳＬＲに形成されるＴＥＧとは異なる構成を有するものである。つまりショートを生じさせにくい領域ＳＵＲとは、配線評価用のＴＥＧやＴＥＧ用パッドを跨ぐ配線を有するようなＴＥＧを有しない領域のことである。
【００４６】
なお図２においては、１列に配置された複数のチップ用パッドＭＰＤ１、ＭＰＤ２の配置ピッチＰが同じである場合について説明したが、１列に配置された複数のチップ用パッドの配置ピッチは異なっていてもよい。この場合、たとえば図３に示すように、ショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１の配置ピッチＰ２は、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ２の配置ピッチＰ１よりも長くすることが好ましい。この場合、複数のチップ用パッドＭＰＤ１、ＭＰＤ２の各々が同じ大きさを有しているため、チップ用パッドＭＰＤ１間の間隔Ｗ２は、チップ用パッドＭＰＤ２間の間隔Ｗ１よりも大きくなる。またＴＥＧ用パッドについては、ＴＥＧ用パッドＴＰＤ１、ＴＥＧ用パッドＴＰＤ２ともに、一定の配置ピッチＰ３で、かつ一定の間隔Ｗ３で配置されている。
【００４７】
図３のこれ以外の構成は、図に示されたパッドの個数などを除いて基本的に図２の構成と同じであるため、図３の要素のうち図２の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。また図２や図３などの異なる図中におけるＰ１、Ｗ１、Ｐ２などの寸法の値は、互いに独立している。
【００４８】
次に、本実施の形態の半導体装置の作用効果について比較例（図６）と対比して説明する。
【００４９】
たとえば図２のようなチップ用パッド、ＴＥＧ用パッドの配列を有する半導体ウェハＳＷは、ダイシングライン領域ＤＬＲにて切断される。そのとき、図４に示すように、切断線ＳＣＬは、たとえばＴＥＧ用パッドＴＰＤ１、ＴＰＤ２の上（ＴＥＧ用パッドＴＰＤ１、ＴＰＤ２を切断するように）とされる。
【００５０】
図５を参照して、ダイシングライン領域ＤＬＲには、上述のように複数のＴＥＧ用パッドＴＰＤ１、ＴＰＤ２のほか、たとえばＭＩＳトランジスタＴＲなどが形成されている。そしてＭＩＳトランジスタＴＲからはゲート配線ＧＥＰ、ソース配線ＳＥＰ、ドレイン配線ＤＥＰなどが延びている。
【００５１】
ダイシングライン領域ＤＬＲにて半導体ウェハＳＷがダイシングされるが、その位置精度には誤差が生じる。具体的には、たとえば図５に示すように、切断線ＳＣＬが、対向する境界線ＢＤＬの中央部から離れた（一方の境界線ＢＤＬに近接した）領域になることがある。
【００５２】
このとき、切断線ＳＣＬがたとえばゲート配線ＧＥＰ上に沿った位置になると、ゲート配線ＧＥＰの切断された破片であるチッピング配線ＣＰＤ１が、チップ領域ＩＭＣ上へ飛散することがある。このチッピング配線ＣＰＤ１が、たとえば隣り合うチップ用パッドＭＰＤ１を跨ぐように配置されると、隣り合うチップ用パッドＭＰＤ同士がショートする。
【００５３】
図６の比較例の半導体ウェハは、すべてのチップ用パッドＭＰＤ１、ＭＰＤ２が、境界線ＢＤＬからの距離がＬ２となるように配置されている点において、本実施の形態の半導体ウェハと異なる。この状況で、ダイシングライン領域ＤＬＲをダイシングすることによりゲート配線ＧＥＰが切断され、その破片がチップ領域ＩＭＣに飛散する場合を考える。
【００５４】
ゲート配線ＧＥＰの破片であるチッピング配線ＣＰＤ２が、チップ領域ＩＭＣの境界線ＢＤＬからの距離がＬ２以上Ｌ１未満の領域の上に飛散すれば、互いに隣り合う２つのチップ用パッドＭＰＤ１を跨ぐように配置されることがある。すると、チッピング配線ＣＰＤ２は隣り合う２つのチップ用パッドＭＰＤ１をショートさせる。
【００５５】
これに対して、図５の本実施の形態の半導体ウェハでは、図６の半導体ウェハと同じ位置に飛散した同じ長さのチッピング配線ＣＰＤ１は、チップ用パッドＭＰＤ１上に落下しない。これはショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１が、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ２よりも境界線ＢＤＬから離れた（境界線ＢＤＬとの距離がＬ２より長い）領域に形成されているためである。したがって、本実施の形態のチップ用パッドＭＰＤ１の配置とすることにより、チッピング配線ＣＰＤ１に起因するショートの発生を抑制することができる。
【００５６】
ただし、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ２と境界線ＢＤＬとの距離はＬ２（＜Ｌ１）とされている。仮に全てのチップ用パッドの、境界線ＢＤＬとの距離をＬ１と大きくすれば、チップ領域ＩＭＣ内のパッド配置に必要な領域の面積の割合が大きくなる。するとチップ領域ＩＭＣ内の半導体素子の配置に必要な領域の面積の割合が小さくなる。このため、チップ領域ＩＭＣに形成される半導体素子の集積度が低下する可能性がある。本実施の形態ではチップ用パッドＭＰＤ２は、チップ用パッドＭＰＤ１よりも境界線ＢＤＬの近くに配置されているため、チップ領域ＩＭＣ内における半導体素子の集積度を向上させることができる。
【００５７】
また図３に示すように、チップ用パッドＭＰＤ２同士の配置ピッチＰ１が、チップ用パッドＭＰＤ１同士の配置ピッチＰ２よりも小さいため、チップ領域ＩＭＣの平面形状を小さくできるか、またはチップ領域ＩＭＣ内に配置するパッドの数を増やすことができる。
【００５８】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、チップ用パッドの構成において異なっている。以下、本実施の形態における半導体装置について説明する。
【００５９】
図１１および図１２を参照して、本実施の形態の半導体装置においては、ダイシングライン領域ＤＬＲのショートを生じさせやすい領域ＳＬＲに対向するチップ用パッド（一部の第１のパッド）ＭＰＤ１の平面視における大きさは、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッド（残りの第１のパッド）ＭＰＤ２に比べて小さい。
【００６０】
平面形状の小さいチップ用パッドＭＰＤ１は、境界線ＢＤＬからもっとも離れた位置が、通常の大きさのチップ用パッドＭＰＤ２と揃うように形成されることが好ましい。ここでチップ用パッドＭＰＤ２とは、たとえば実施の形態１のチップ用パッドＭＰＤ１、ＭＰＤ２と同じ大きさである。つまりチップ用パッドＭＰＤ１の境界線ＢＤＬからもっとも離れた位置と、チップ用パッドＭＰＤ２の境界線ＢＤＬからもっとも離れた位置とを結ぶ直線が、境界線ＢＤＬとほぼ平行になるように形成されることが好ましい。この場合、チップ用パッドＭＰＤ１と境界線ＢＤＬとの距離Ｌ１は、チップ用パッドＭＰＤ２と境界線ＢＤＬとの距離Ｌ２よりも大きくなる。
【００６１】
なお図１１の半導体装置においてはチップ用パッドＭＰＤ１、ＭＰＤ２と、ＴＥＧ用パッドＴＰＤ１、ＴＰＤ２とはすべて同一の配置ピッチＰで配列されている。ただしチップ用パッドＭＰＤ１の大きさとチップ用パッドＭＰＤ２の大きさとが異なるため、隣り合うパッド間の間隔が異なる。具体的には、チップ用パッドＭＰＤ１間の間隔Ｗ２は、チップ用パッドＭＰＤ２の間隔Ｗ１よりも大きくなっている。なお図１１の構成においては、ＴＥＧ用パッドはすべて同一の大きさ、同一の配置ピッチＰ、同一の間隔Ｗ３を有している。
【００６２】
一方、図１２の半導体装置においては、大きさが異なる３種類のチップ用パッドＭＰＤ１、ＭＰＤ２、ＭＰＤ３が形成されている。ショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１の平面視における大きさがもっとも小さく、チップ用パッドＭＰＤ２がこれに次ぐ。そして、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ３がもっとも大きい。これら各チップ用パッドのそれぞれの間隔はすべて等しくＷ１となっている。これに対してチップ用パッドＭＰＤ１間の配置ピッチＰ２は、チップ用パッドＭＰＤ３間の配置ピッチＰ１より小さくなっている。なお図１２の半導体装置においても、ＴＥＧ用パッドはすべて同一の大きさ、同一の配置ピッチＰ３、同一の間隔Ｗ２を有している。
【００６３】
チップ用パッドＭＰＤ１の境界線ＢＤＬからもっとも離れた位置は、チップ用パッドＭＰＤ２の境界線ＢＤＬからもっとも離れた位置およびチップ用パッドＭＰＤ３の境界線ＢＤＬからもっとも離れた位置と揃っている。このため、チップ用パッドＭＰＤ１と境界線ＢＤＬとの距離Ｌ１は、チップ用パッドＭＰＤ２と境界線ＢＤＬとの距離Ｌ２よりも大きくなる。また、その距離Ｌ２は、チップ用パッドＭＰＤ３と境界線ＢＤＬとの距離Ｌ３よりも大きくなる。
【００６４】
図１１〜図１２において、上記以外は実施の形態１の半導体装置とほぼ同じであるため、本実施の形態において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。たとえばチップ用パッドＭＰＤ３の材質は、実施の形態１のチップ用パッドＭＰＤ１、ＭＰＤ２の材質と同様である。
【００６５】
次に、本実施の形態の作用効果について説明する。
図１１に示す本実施の形態の半導体装置は、チップ用パッドＭＰＤ１と境界線ＢＤＬとの距離Ｌ１は、チップ用パッドＭＰＤ２と境界線ＢＤＬとの距離Ｌ２よりも大きくなる。つまり実施の形態１の半導体装置と同様に、ショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１と境界線ＢＤＬとの距離Ｌ１が、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ２と境界線ＢＤＬとの距離Ｌ２よりも大きくなる。これによりチップ用パッドＭＰＤ１とＴＥＧ用パッドＴＰＤ１との、境界線ＢＤＬに垂直な方向に関する間隔は、チップ用パッドＭＰＤ２とＴＥＧ用パッドＴＰＤ２との、境界線ＢＤＬに垂直な方向に関する間隔よりも大きくなっている。
【００６６】
このため本実施の形態においても、実施の形態１の半導体装置と同様に、ダイシングライン領域ＤＬＲを切断する際にチッピング配線ＣＰＤ２（図６参照）がチップ用パッドをショートする不具合を抑制することができる。
【００６７】
同様に、図１２に示す変形例の半導体装置は、チップ用パッドＭＰＤ１の境界線ＢＤＬとの距離Ｌ１がもっとも大きく、チップ用パッドＭＰＤ２の境界線ＢＤＬとの距離Ｌ２がこれに次ぐ。そしてチップ用パッドＭＰＤ３の境界線ＢＤＬとの距離Ｌ３がもっとも小さい。つまりショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドと境界線ＢＤＬとの距離が大きくされている。つまりチップ用パッドＭＰＤ１とＴＥＧ用パッドＴＰＤ１との距離Ｌ１、Ｌ２は、チップ用パッドＭＰＤ３とＴＥＧ用パッドＴＰＤ２との距離Ｌ３よりも大きくなっている。このため図１１の半導体装置と同様に、チップ用パッドをショートする不具合を抑制することができる。
【００６８】
図１１の構成では、チップ用パッドＭＰＤ１の配置ピッチＰとチップ用パッドＭＰＤ２の配置ピッチＰとが同じであり、チップ用パッドＭＰＤ１の大きさがチップ用パッドＭＰＤ２の大きさよりも小さい。このためチップ用パッドＭＰＤ１の間隔Ｗ２は、チップ用パッドＭＰＤ２の間隔Ｗ１よりも大きくなる。これにより、チップ用パッドＭＰＤ１同士のショートをさらに抑制することができる。
【００６９】
また図１２の構成では、チップ用パッドＭＰＤ１の間隔Ｗ１と、チップ用パッドＭＰＤ３の間隔Ｗ１とが同じであるため、チップ領域ＩＭＣの平面形状を小さくできるか、またはチップ領域ＩＭＣ内に配置するチップ用パッドＭＰＤ１〜ＭＰＤ３の数を増やすことができる。
【００７０】
また図１２の構成では、ショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１とチップ用パッドＭＰＤ２との大きさが異なっている。これにより、ショートのしやすさに応じてチップ内パッドの大きさを変更することができ、設計の自由度が高まる。
【００７１】
また図１２の構成では、チップ用パッドＭＰＤ１の間隔Ｗ１とチップ用パッドＭＰＤ３の間隔Ｗ１とが同じ場合について説明したが、図１３に示すようにチップ用パッドＭＰＤ１の間隔Ｗ２はチップ用パッドＭＰＤ３の間隔Ｗ１と異なっていてもよい。図１３では、チップ用パッドＭＰＤ１の間隔Ｗ２はチップ用パッドＭＰＤ３の間隔Ｗ１よりも大きい。またチップ用パッドＭＰＤ２の間隔およびチップ用パッドＭＰＤ１とチップ用パッドＭＰＤ２との間隔も上記間隔Ｗ１よりも大きくなっている。これにより、チップ用パッドＭＰＤ１同士のショートをさらに抑制することができる。
【００７２】
また図１１〜図１３の構成では、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドの大きさは、ショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドの大きさよりも大きい。またショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドは境界線ＢＤＬの中央部に配置され、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドは境界線ＢＤＬの端部に配置されている。境界線ＢＤＬの端部に配置されるチップ用パッドには通常、平面的に見て境界線ＢＤＬに対して直交状態から大きく傾いた角度でボンディングワイヤが接続される。これは、チップ用パッドの配置ピッチに対して、それらに対応するインナーリード部の配置ピッチが大きくなるからである。
【００７３】
このように平面的に見て境界線ＢＤＬに対して大きく傾いた角度でボンディングワイヤが接続される場合、チップ用パッドの平面形状が小さいと、そのチップ用パッドへのボンディングワイヤの接続が困難となる。これに対して、図１１〜図１３の構成では上述したように、境界線ＢＤＬの端部に配置されるチップ用パッド（ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッド）の大きさが他のチップ用パッドの大きさより大きい。このため、上記のボンディングワイヤの接続も容易となり、接続もより確実となる。
【００７４】
本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００７５】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、チップ用パッドＭＰＤの構成において異なっている。以下、本実施の形態における半導体装置について説明する。
【００７６】
図１４を参照して、本実施の形態の半導体装置は、基本的にすべてのチップ用パッド、ＴＥＧ用パッドが、平面視において同じ大きさを有している。また、すべてのチップ用パッドと境界線ＢＤＬとの距離はほぼ同じ（たとえば図２におけるＬ１）となっている。そして基本的に、隣り合う各チップ用パッド、ＴＥＧ用パッド間の配置ピッチは一定の値（Ｐ）、ＴＥＧ用パッド間の間隔も一定の値（Ｗ１）となっており、各チップ用パッドは、ＴＥＧ用パッドに対向する位置に形成されている。つまりショートを生じさせやすい領域ＳＬＲに対向するチップ用パッドＭＰＤ１と、ショートを生じさせにくい領域ＳＵＲに対向するチップ用パッドＭＰＤ２とは、いずれも同一の配置ピッチＰで並んでいる。
【００７７】
ただし本実施の形態においては、ショートを生じさせやすい領域ＳＬＲに対向する領域の一部において、本来ＴＥＧ用パッドＭＰＤ１が配置されるべき位置に、チップ用パッドＭＰＤが形成されていない。つまり、図１４において丸点線で囲んだ、ＴＥＧ用パッドＴＰＤ１に対向するチップ領域ＩＭＣ内部の、本来チップ用パッドＭＰＤ１が形成されるべき位置に、チップ用パッドＭＰＤ１が形成されておらず、間引かれている。
【００７８】
図１４において、上記以外は実施の形態１の半導体装置とほぼ同じであるため、本実施の形態において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７９】
次に、本実施の形態の作用効果について説明する。
本実施の形態のようにチップ用パッドＭＰＤ１が間引かれた領域を設ければ、ダイシング時に形成されるチッピング配線ＣＰＤ２（図６参照）が隣り合うチップ用パッドＭＰＤ１間を跨ぐ位置に飛散されることによるショートの発生を抑制することができる。これはチップ用パッドＭＰＤ１が間引かれる分だけ、チップ用パッドＭＰＤ１間の配置ピッチが大きくなり、当該領域においてチップ用パッドＭＰＤ１同士がショートされる可能性が低減されるためである。具体的には図１４においては丸点線で囲まれたチップ用パッドＭＰＤ１が間引かれた領域においては、チップ用パッドＭＰＤ１間の配置ピッチが他の領域の２倍の２Ｐになっている。
【００８０】
なお上記において、チップ用パッドＭＰＤ１およびチップ用パッドＭＰＤ２はいずれも同一の大きさの平面形状を有している。このようにすれば、特定の領域においてショートが起こりやすくなるなどの不具合を抑制することができる。
【００８１】
本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００８２】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、チップ用パッドおよびＴＥＧ用パッドの構成において異なっている。以下、本実施の形態における半導体装置について説明する。
【００８３】
図１５を参照して、本実施の形態の半導体装置は、複数のチップ領域ＩＭＣの各々に形成された複数のチップ用パッド（第１のパッド）ＭＰＤ１、ＭＰＤ２と、複数のダイシングライン領域ＤＬＲの各々に形成された複数のＴＥＧ用パッド（第２のパッド）ＴＰＤとを有している。
【００８４】
複数のチップ用パッドＭＰＤ１、ＭＰＤ２およびＴＥＧ用パッドＴＰＤの各々は、境界線（チップ領域ＩＭＣの外縁の１辺）ＢＤＬに沿って１列に配列されている。１列に配置された複数のチップ用パッドＭＰＤ１、ＭＰＤ２は、中央部に配置されたチップ用パッド（中央部パッド）ＭＰＤ１と、その中央部パッドＭＰＤ１の両端の各々に配置されたチップ用パッド（端部パッド）ＭＰＤ２とを有している。端部パッドＭＰＤ２の平面形状は中央部パッドＭＰＤ１の平面形状よりも大きい。複数の中央部パッドＭＰＤ１の各々の平面形状（形状と寸法）は同じである。第１中央部パッドＭＰＤ１が配置された領域に対向する位置にはＴＥＧ用パッドＴＰＤが配置されており、端部パッドＭＰＤ２が配置された領域に対向する位置（図１５中にて丸点線で囲まれた領域）にはＴＥＧ用パッドＴＰＤが配置されていない。
【００８５】
中央部パッドＭＰＤ１同士の配置ピッチＰと、中央部パッドＭＰＤ１と端部パッドＭＰＤ２との配置ピッチＰとが同じとなるように、中央部パッドＭＰＤ１と端部パッドＭＰＤ２とは配置されている。また中央部パッドＭＰＤ１の間隔Ｗ１が、中央部パッドＭＰＤ１と端部パッドＭＰＤ２との間隔Ｗ２よりも大きくなるように、中央部パッドＭＰＤ１と端部パッドＭＰＤ２とは配置されている。
【００８６】
また中央部パッドＭＰＤ１の境界線ＢＤＬからもっとも離れた位置は端部パッドＭＰＤ２の境界線ＢＤＬからもっとも離れた位置と揃っている。これにより、中央部パッドＭＰＤ１と境界線ＢＤＬとの間の距離Ｌ１は、端部パッドＭＰＤ２と境界線ＢＤＬとの間の距離Ｌ２よりも大きくなっている。また中央部パッドＭＰＤ１とそれに対向するＴＥＧ用パッドＴＰＤとの間の距離は、端部パッドＭＰＤ２とそれに対向するＴＥＧ用パッドＴＰＤとの間の距離よりも大きくなっている。
【００８７】
なお図１５には図示されていないが、他の実施の形態と同様に、ダイシングライン領域ＤＬＲにはＴＥＧ用パッドＴＰＤに電気的に接続されるＴＥＧや配線などが形成されている。しかしダイシングライン領域ＤＬＲのうち、端部のチップ用パッドＭＰＤ２に対向する領域においては、このようなＴＥＧや配線などが形成されていない。
【００８８】
一方、図１６に示す本実施の形態の第１変形例においては、図１５とほぼ同様の態様を備えている。しかし図１６においては、チップ用パッド（第１のパッド）として、中央部に配置された中央部パッドＭＰＤ１（第１中央部パッド）と、中央部パッドＭＰＤ１の両端の各々に配置された端部パッドＭＰＤ２（第１端部パッド）とを有している。そして端部パッドＭＰＤ２が配置された領域に対向するＴＥＧ用パッド（第２のパッド）として、ＴＥＧ用パッドＴＰＤ３（第２端部パッド）が配置されている点において、図１５と異なっている。
【００８９】
図１６の半導体装置は、ＴＥＧ用パッドＴＰＤ３は複数のＴＥＧ用パッドＴＰＤ（第２中央部パッド）よりも、平面視において小さい平面形状を有している。ただしＴＥＧ用パッドＴＰＤ３と隣り合うＴＥＧ用パッドＴＰＤとの配置ピッチＰは、ＴＥＧ用パッドＴＰＤ同士の配置ピッチＰにほぼ等しい。またＴＥＧ用パッドＴＰＤ３は、ＴＥＧ用パッドＴＰＤ３の中心と境界線ＢＤＬとの距離が、ＴＥＧ用パッドＴＰＤの中心と境界線ＢＤＬとの距離にほぼ等しい。
【００９０】
このようにすれば、ＴＥＧ用パッドＴＰＤ３とこれに隣り合うＴＥＧ用パッドＴＰＤとの間隔Ｗ３は、互いに隣り合うＴＥＧ用パッドＴＰＤ同士の間隔Ｗ１よりも大きくなる。さらにＴＥＧ用パッドＴＰＤ３とこれに対向する端部パッドＭＰＤ２との間の距離Ｌ３は、ＴＥＧ用パッドＴＰＤ３と同じ位置に中心を有する（ＴＥＧ用パッドＴＰＤと同じ大きさの平面形状を有する）、仮想的なＴＥＧ用パッドＴＰＤと端部パッドＭＰＤ２との間の距離Ｌ４よりも大きくなる。
【００９１】
図１６の半導体装置の、上記以外の構成は図１５の半導体装置の構成と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９２】
さらに図１７に示す本実施の形態の第２変形例の半導体装置は、図１６の半導体装置とほぼ同様の態様を示している。しかし図１７においては、複数のＴＥＧ用パッドＴＰＤは、複数のＴＥＧ用パッドＴＰＤが配置された領域の中央部側に配置されたＴＥＧ用パッドＴＰＤ同士の配置ピッチＰよりも、その中央部側よりも端部側に配置されたＴＥＧ用パッドＴＰＤ同士の配置ピッチＰ１の方が小さい。１列に配置された複数のＴＥＧ用パッドＴＰＤのうち最端部に配置されたＴＥＧ用パッドＴＰＤは、第１端部パッドＭＰＤ２に対向する位置に配置されていてもよく、またその第１端部パッドＭＰＤ２に対向する位置よりも中央側に配置されていてもよい。
【００９３】
なお図１７における最端部のＴＥＧ用パッドＴＰＤの平面形状の大きさは、ＴＥＧ用パッドＴＰＤの平面形状の大きさに等しい。またすべてのＴＥＧ用パッドＴＰＤの各々と境界線ＢＤＬとの距離Ｌ３は、それぞれ互いに等しい。
【００９４】
図１７の半導体装置の、上記以外の構成は図１５の半導体装置の構成と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９５】
さらに図１８に示す本実施の形態の第３変形例の半導体装置は、図１７の半導体装置とほぼ同様の態様を示している。しかし図１８においては、１列に配置された複数のＴＥＧ用パッドＴＰＤのうち、最端部に配置されたＴＥＧ用パッドＴＰＤは、他のＴＥＧ用パッドＴＰＤよりも小さい平面形状を有している。
【００９６】
図１８の最端部に配置されたＴＥＧ用パッドＴＰＤの中心と境界線ＢＤＬとの距離は、他のＴＥＧ用パッドＴＰＤの中心と境界線ＢＤＬとの距離に等しい。
【００９７】
図１８の半導体装置の、上記以外の構成は図１７の半導体装置の構成と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９８】
図１６のＴＥＧ用パッドＴＰＤ３の材質は、実施の形態１のＴＥＧ用パッドＴＰＤ１、ＴＰＤ２の材質と同様である。
【００９９】
なお本実施の形態においては、左右方向の中央部のパッド間においてもショートが起こりやすいが、特に各図の左右方向の端部において、チップ用パッドとＴＥＧ用パッドとの間でショートが起こりやすいものとする。このため図１５においてはショートしやすい領域においてＴＥＧ用パッドＴＰＤが間引かれている。図１６においてはショートしやすい領域においてＴＥＧ用パッドのサイズが小さくなっている。図１７においてはショートしやすい領域においてＴＥＧ用パッドＴＰＤ同士の配置ピッチが他の領域よりも小さくなっている。図１８においてはショートしやすい領域においてＴＥＧ用パッドＴＰＤのサイズおよび配置ピッチが小さくなっている。
【０１００】
次に、本実施の形態の作用効果について説明する。
図１５を参照して、本実施の形態においては、中央部パッドＭＰＤ１の平面形状が端部パッドＭＰＤ２の平面形状よりも小さくなっている。このため、中央部パッドＭＰＤ１同士の間隔Ｗ１は、端部パッドＭＰＤ２とそれに隣り合う中央部パッドＭＰＤ１との間隔Ｗ２よりも大きくなっている。よって、中央部パッドＭＰＤ１同士のショートを抑制することができる。
【０１０１】
また中央部パッドＭＰＤ１と境界線ＢＤＬとの間の距離Ｌ１は、端部パッドＭＰＤ２と境界線ＢＤＬとの間の距離Ｌ２よりも大きくなっているため、これによっても中央部パッドＭＰＤ１同士のショートを抑制することができる。
【０１０２】
また端部パッドＭＰＤ２には、実施の形態２で説明したように、通常、平面的に見て、境界線ＢＤＬに対して直交状態から大きく傾いた角度でボンディングワイヤが接続される。このため、この端部パッドＭＰＤ２の平面形状が小さいと、端部パッドＭＰＤ２へのボンディングワイヤの接続が困難となる。これに対して本実施の形態では、端部パッドＭＰＤ２の平面形状は中央部パッドＭＰＤ１の平面形状よりも大きくなっている。このため、上記のボンディングワイヤの接続も容易となり、その接続も確実となる。
【０１０３】
また端部パッドＭＰＤ２の平面形状が中央部パッドＭＰＤ１の平面形状よりも大きくなっている。このため、この端部パッドＭＰＤ２に付いたプローブ接触時の傷の大きさは、端部パッドＭＰＤ２の平面面積の割合に比して小さくなる。よって、安定したＴＥＧの測定が可能となる。また端部パッドへのボンディングワイヤのボンディング不良も抑制され、半導体チップ不良も生じにくく、半導体チップの信頼性も向上する。
【０１０４】
また端部パッドＭＰＤ２が配置された領域に対向する位置にはＴＥＧ用パッドＴＰＤが配置されていない。このため、ダイシング時に、端部パッドＭＰＤ２に対向するＴＥＧ用パッドＴＰＤからＴＥＧ片が飛び散って端部パッドＭＰＤ２に達することもない。したがってショートしやすい領域（端部）における、ＴＥＧ片に起因する（ＴＥＧ用パッドＴＰＤと端部パッドＭＰＤ２との間での）ショートの発生が抑制される。
【０１０５】
また図１６に示す、本実施の形態の第１変形例の半導体装置は、上記のようにＬ３＞Ｌ４となる。このためＴＥＧ用パッドＴＰＤ３がダイシングされた場合に発生するＴＥＧ用パッドＴＰＤ３の切り屑が、端部パッドＭＰＤ２とＴＥＧ用パッドＴＰＤ３とをショートする可能性を抑制することができる。
【０１０６】
さらに図１７に示す、本実施の形態の第２変形例の半導体装置は、中央部側よりも端部側に配置されたＴＥＧ用パッドＴＰＤ同士の配置ピッチＰ１が、中央部側に配置されたＴＥＧ用パッドＴＰＤ同士の配置ピッチＰよりも小さい。このため中央部側よりも端部側に配置されたＴＥＧ用パッドＴＰＤ同士の間に配置されるゲート配線ＧＥＰ、ソース配線ＳＥＰ、ドレイン配線ＤＥＰなどの各配線を、中央部側に配置されたＴＥＧ用パッドＴＰＤ同士の間に配置される上記各配線よりも短くすることができる。したがって、ダイシングによりゲート配線ＧＥＰなどが切断された破片であるチッピング配線ＣＰＤ１（図５参照）などがチップ領域ＩＭＣ上へ飛散し、特にショートしやすい端部側の隣り合うチップ用パッド同士をショートさせる可能性を低減することができる。
【０１０７】
また図１８に示す、本実施の形態の第３変形例の半導体装置は、上記図１６の半導体装置と同様に、最端部に配置されたＴＥＧ用パッドＴＰＤが他のＴＥＧ用パッドＴＰＤよりも小さい平面形状を有する。このため図１８に示す、最端部に配置されたＴＥＧ用パッドＴＰＤと端部パッドＭＰＤ２との最短距離Ｌ３（境界線ＢＤＬにほぼ垂直な方向に限られない）は、たとえば当該ＴＥＧ用パッドＴＰＤがより大きい平面形状を有する場合に比べて大きくなる。このため図１６の半導体装置と同様に、最端部に配置されたＴＥＧ用パッドＴＰＤがダイシングされた場合に発生する最端部のＴＥＧ用パッドＴＰＤの切り屑が、端部パッドＭＰＤ２と最端部のＴＥＧ用パッドＴＰＤとをショートする可能性を抑制することができる。
【０１０８】
さらに図１８の半導体装置は、上記図１７の半導体装置と同様に、ゲート配線ＧＥＰなどを短くすることによるチップ用パッド同士のショートを抑制することができる。したがって図１８の半導体装置は、図１６の半導体装置と図１７の半導体装置との効果の両方を有する。
【０１０９】
本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１１０】
なお、以上に説明した実施の形態を適宜組み合わせて本発明による半導体装置を構成してもよく、その場合、上記の各実施の形態に記載の効果が組み合わせられた効果を同様に奏することができる。
【０１１１】
図１９を参照して、以上の各実施の形態に示す半導体ウェハＳＷがダイシングされた半導体チップＣＨは、中心部にチップ領域ＩＭＣが配置され、チップ領域ＩＭＣを取り囲むようにダイシングライン領域ＤＬＲが配置される。図１９中の点線で囲む領域には、図２０〜図２３に示す、実施の形態１〜実施の形態４のそれぞれの代表例に係る配置や大きさのチップ用パッドＭＰＤ１、ＭＰＤ２やＴＥＧ用パッドＴＰＤ１、ＴＰＤ２が形成される。
【０１１２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１１３】
本発明は、特性評価用のパッドが複数形成された半導体装置に特に有利に適用され得る。
【符号の説明】
【０１１４】
ＢＤＬ 境界線、ＢＥＰ 基板配線、ＣＨ 半導体チップ、ＣＰＤ１，ＣＰＤ２ チッピング配線、ＤＥＰ ドレイン配線、ＤＬＲ ダイシングライン領域、ＧＥＰ ゲート配線、ＩＭＣ チップ領域、ＭＰＤ１，ＭＰＤ２，ＭＰＤ３ チップ用パッド、ＭＴＬ，ＭＴＬ１，ＭＴＬ２，ＭＴＬ３ 金属配線、Ｒ１ 形成領域、ＳＥＰ ソース配線、ＳＣＬ 切断線、ＳＬＲ ショートを生じさせやすい領域、ＳＵＲ ショートを生じさせにくい領域、ＳＷ 半導体ウェハ、ＴＧＲ ＴＥＧ用パッド配置領域、ＴＰＤ，ＴＰＤ１，ＴＰＤ１Ｓ，ＴＰＤ１Ｇ，ＴＰＤ１Ｄ，ＴＰＤ２，ＴＰＤ３，ＴＰＤ１１，ＴＰＤ１２，ＴＰＤ１３ ＴＥＧ用パッド。
【特許請求の範囲】
【請求項１】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
複数の前記第２のパッドが１列に配置された領域は前記第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、前記第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有し、
複数の前記第１のパッドのうちの前記第１の領域に対向する位置に配置された一部の第１のパッドは、複数の前記第１のパッドのうちの前記第２の領域に対向する位置に配置された残りの第１のパッドよりも前記１辺から離れて配置されている、半導体装置。
【請求項２】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
複数の前記第２のパッドが１列に配置された領域は前記第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、前記第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有し、
複数の前記第１のパッドのうちの前記第１の領域に対向する位置に配置された一部の第１のパッドは、複数の前記第１のパッドのうちの前記第２の領域に対向する位置に配置された残りの第１のパッドよりも小さい平面形状を有している、半導体装置。
【請求項３】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
複数の前記第２のパッドが１列に配置された領域は前記第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、前記第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有し、
複数の前記第１のパッドのうちの前記第１の領域に対向する位置に配置された一部の第１のパッドは、複数の前記第１のパッドのうちの前記第２の領域に対向する位置に配置された残りの第１のパッドの配置ピッチと同じピッチで並んだ複数のパッド配置箇所に位置するように配置され、かつ所定の前記パッド配置箇所において前記第１のパッドが配置されておらず間引かれている、半導体装置。
【請求項４】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
１列に配置された複数の前記第１のパッドは、中央部に配置された中央部パッドと、前記中央部パッドの両端の各々に配置された端部パッドとを有し、
前記端部パッドは、前記中央部パッドよりも大きい平面形状を有しており、
前記中央部パッドが配置された領域に対向する位置には前記第２のパッドが配置されており、前記端部パッドが配置された領域に対向する位置には前記第２のパッドが配置されていない、半導体装置。
【請求項５】
複数の前記第１のパッドのそれぞれは同一のピッチで並んでいる、請求項１、２および４のいずれかに記載の半導体装置。
【請求項６】
前記一部の第１のパッドの配置ピッチは、前記残りの第１のパッドの配置ピッチよりも大きい、請求項１または２に記載の半導体装置。
【請求項７】
前記第１のパッドのそれぞれは同一の間隔で並んでいる、請求項１または２に記載の半導体装置。
【請求項８】
前記一部の第１のパッドの配置される間隔は、前記残りの第１のパッドの配置される間隔よりも大きい、請求項１または２に記載の半導体装置。
【請求項９】
前記中央部パッド同士の配置される間隔は、前記端部パッドと前記中央部パッドとの配置される間隔よりも大きい、請求項４に記載の半導体装置。
【請求項１０】
複数の前記第１のパッドのそれぞれは同一の大きさの平面形状を有している、請求項１または３に記載の半導体装置。
【請求項１１】
前記一部の第１のパッドと前記１辺との距離は、前記残りの第１のパッドと前記１辺との距離よりも大きい、請求項２に記載の半導体装置。
【請求項１２】
前記中央部パッドと前記１辺との距離は、前記端部パッドと前記１辺との距離よりも大きい、請求項４に記載の半導体装置。
【請求項１３】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
１列に配置された複数の前記第１のパッドは、中央部に配置された第１中央部パッドと、前記第１中央部パッドの両端の各々に配置された第１端部パッドとを有し、
前記第１端部パッドは、前記第１中央部パッドよりも大きい平面形状を有しており、
複数の前記第２のパッドは、前記第１中央部パッドが配置された領域に対向する位置に配置された第２中央部パッドと、前記第１端部パッドが配置された領域に対向する位置に配置された第２端部パッドとを有し、
前記第２端部パッドは、前記第２中央部パッドよりも小さい平面形状を有している、半導体装置。
【請求項１４】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
１列に配置された複数の前記第１のパッドは、複数の前記第１のパッドが配置された領域の中央部に配置された第１中央部パッドと、前記第１中央部パッドの両端の各々に配置された第１端部パッドとを有し、
前記第１端部パッドは、前記第１中央部パッドよりも大きい平面形状を有しており、
複数の前記第２のパッドでは、複数の前記第２のパッドが配置された領域の中央部側に配置された前記第２のパッド同士のピッチよりも、前記中央部側よりも端部側に配置された前記第２のパッド同士のピッチの方が小さい、半導体装置。
【請求項１５】
１列に配置された複数の前記第２のパッドのうち、最端部に配置された前記第２のパッドは、他の前記第２のパッドよりも小さい平面形状を有している、請求項１４に記載の半導体装置。
【請求項１】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
複数の前記第２のパッドが１列に配置された領域は前記第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、前記第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有し、
複数の前記第１のパッドのうちの前記第１の領域に対向する位置に配置された一部の第１のパッドは、複数の前記第１のパッドのうちの前記第２の領域に対向する位置に配置された残りの第１のパッドよりも前記１辺から離れて配置されている、半導体装置。
【請求項２】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
複数の前記第２のパッドが１列に配置された領域は前記第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、前記第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有し、
複数の前記第１のパッドのうちの前記第１の領域に対向する位置に配置された一部の第１のパッドは、複数の前記第１のパッドのうちの前記第２の領域に対向する位置に配置された残りの第１のパッドよりも小さい平面形状を有している、半導体装置。
【請求項３】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
複数の前記第２のパッドが１列に配置された領域は前記第１のパッド同士の電気的短絡を生じさせやすい第１の領域と、前記第１のパッド同士の電気的短絡を生じさせにくい第２の領域とを有し、
複数の前記第１のパッドのうちの前記第１の領域に対向する位置に配置された一部の第１のパッドは、複数の前記第１のパッドのうちの前記第２の領域に対向する位置に配置された残りの第１のパッドの配置ピッチと同じピッチで並んだ複数のパッド配置箇所に位置するように配置され、かつ所定の前記パッド配置箇所において前記第１のパッドが配置されておらず間引かれている、半導体装置。
【請求項４】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
１列に配置された複数の前記第１のパッドは、中央部に配置された中央部パッドと、前記中央部パッドの両端の各々に配置された端部パッドとを有し、
前記端部パッドは、前記中央部パッドよりも大きい平面形状を有しており、
前記中央部パッドが配置された領域に対向する位置には前記第２のパッドが配置されており、前記端部パッドが配置された領域に対向する位置には前記第２のパッドが配置されていない、半導体装置。
【請求項５】
複数の前記第１のパッドのそれぞれは同一のピッチで並んでいる、請求項１、２および４のいずれかに記載の半導体装置。
【請求項６】
前記一部の第１のパッドの配置ピッチは、前記残りの第１のパッドの配置ピッチよりも大きい、請求項１または２に記載の半導体装置。
【請求項７】
前記第１のパッドのそれぞれは同一の間隔で並んでいる、請求項１または２に記載の半導体装置。
【請求項８】
前記一部の第１のパッドの配置される間隔は、前記残りの第１のパッドの配置される間隔よりも大きい、請求項１または２に記載の半導体装置。
【請求項９】
前記中央部パッド同士の配置される間隔は、前記端部パッドと前記中央部パッドとの配置される間隔よりも大きい、請求項４に記載の半導体装置。
【請求項１０】
複数の前記第１のパッドのそれぞれは同一の大きさの平面形状を有している、請求項１または３に記載の半導体装置。
【請求項１１】
前記一部の第１のパッドと前記１辺との距離は、前記残りの第１のパッドと前記１辺との距離よりも大きい、請求項２に記載の半導体装置。
【請求項１２】
前記中央部パッドと前記１辺との距離は、前記端部パッドと前記１辺との距離よりも大きい、請求項４に記載の半導体装置。
【請求項１３】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
１列に配置された複数の前記第１のパッドは、中央部に配置された第１中央部パッドと、前記第１中央部パッドの両端の各々に配置された第１端部パッドとを有し、
前記第１端部パッドは、前記第１中央部パッドよりも大きい平面形状を有しており、
複数の前記第２のパッドは、前記第１中央部パッドが配置された領域に対向する位置に配置された第２中央部パッドと、前記第１端部パッドが配置された領域に対向する位置に配置された第２端部パッドとを有し、
前記第２端部パッドは、前記第２中央部パッドよりも小さい平面形状を有している、半導体装置。
【請求項１４】
主表面を有し、かつ前記主表面に素子形成領域と、前記素子形成領域を取り囲むダイシングライン領域とを有する半導体基板と、
前記素子形成領域内に形成された複数の第１のパッドと、
前記ダイシングライン領域内に形成された複数の第２のパッドとを備え、
複数の前記第１のパッドおよび複数の前記第２のパッドは、それぞれ前記素子形成領域の外縁の１辺に沿って１列に配置されており、
１列に配置された複数の前記第１のパッドは、複数の前記第１のパッドが配置された領域の中央部に配置された第１中央部パッドと、前記第１中央部パッドの両端の各々に配置された第１端部パッドとを有し、
前記第１端部パッドは、前記第１中央部パッドよりも大きい平面形状を有しており、
複数の前記第２のパッドでは、複数の前記第２のパッドが配置された領域の中央部側に配置された前記第２のパッド同士のピッチよりも、前記中央部側よりも端部側に配置された前記第２のパッド同士のピッチの方が小さい、半導体装置。
【請求項１５】
１列に配置された複数の前記第２のパッドのうち、最端部に配置された前記第２のパッドは、他の前記第２のパッドよりも小さい平面形状を有している、請求項１４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１２−４２０２（Ｐ２０１２−４２０２Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１０−１３５８５５（Ｐ２０１０−１３５８５５）
【出願日】平成２２年６月１５日（２０１０．６．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２２年６月１５日（２０１０．６．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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