シリコン貫通ビアのためのＥＳＤ／アンテナダイオード
概略を述べると、アンテナダイオードが、少なくとも一部がＴＳＶの周囲の排他的区域内に形成され、金属１層の導電体を介してＴＳＶ（シリコン貫通ビア）に接続されている。それと同時に、ＴＳＶは、排他的区域の外側に位置する１又は複数のトランジスタのゲートポリ又は拡散領域に接続している。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、シリコン貫通ビアが存在する装置が直面するＥＳＤ（静電気放電）及びアンテナ効果に対処するための方法及び構造に関する。
【０００２】
完成した集積回路は、典型的に、シリコンウェハのボディに拡散及び打ち込み領域を有する。前記シリコン自体の上には、ゲート誘電体層（例えば、酸化物）があり、その上に、トランジスタのゲートがパターニングされるゲート層がある。該ゲート層は通常ポリシリコンであるが、幾つかの製造プロセスでは、金属の場合もある。その上には、幾層かの金属配線があり、各層は１つ手前の層と誘電体を介して分離されている。１つの層と他の層間の接続が必要な場合は、中間誘電体層を貫通する開口が形成され、導電体でその開口が充填される。当該構造には種々の変形例が存在するが、上述の構造は共通である。
【０００３】
２つの金属配線層間を接続する場合の層間の接続は、「ビア」と称され、第１の金属配線層とシリコンまたはゲート層間を接続する場合の層間の接続は、「コンタクト」と称される。説明の簡単のため、ここでは、「ビア」と「コンタクト」を区別せず、２つの用語を相互に置換可能に用いる。
【０００４】
ウェハ自体の上の第１の金属配線層は、「メタル１」または簡略して「Ｍ１」と称される。製造途中において、当該金属配線層は、下地の誘電体層上に形成され、パターニングされて、個々の導電体に形成される。次の誘電体層はＭ１上に形成され、必要な場合には、当該層にビアが形成され、引き続き、メタル２（Ｍ２）層が形成され、パターニングされる。当該プロセスが、Ｍ３及びＭ４を通して繰り返され、最上層の金属配線層まで行われる。
【０００５】
集積回路の製造プロセス中において、Ｍ１導電体を、コンタクトを介してＭＯＳＦＥＴのゲートポリと接続することが頻繁に行われる。反応性イオンエッチング工程において、Ｍ１導電体がプラズマから電荷を捕捉し、対基板電圧を、基板からゲートポリを隔てている薄い誘電体を破壊するのに十分高い電圧まで増加されることが可能となる。当該破壊現象は、「プラズマ誘発ゲート酸化膜損傷」、或いは、通称「アンテナ効果」として知られている。製造後までにＭ１導電体の全てが、夫々と接続する少なくとも１つのドライバを備えるため、該アンテナ効果は、製造後は通常問題とはならない。ドライバは、ソースまたはドレインの拡散または打ち込み領域を有し、当該領域は、それらの存在する大きなシリコンボディとともにダイオードを形成する。順バイアスか逆バイアスかに拘わらず、当該ダイオードは、Ｍ１導電体の電圧が、ゲート誘電体が破壊する大きさに達する前に、導通するか、或いは、非破壊的にブレークダウンする。
【０００６】
しかし、導通経路がしばしば異なる金属配線層間を飛び越えるようにルーティングされているため、上層の金属配線層がウェハ上に形成されるまで、トランジスタのゲート端子とドライバとの接続が完成されないケースが多く生じる。従って、Ｍ１導電体が、ゲートポリと接続するものの、ドライバとは何処にも接続していない期間が、製造途中に発生する。当該期間に、ゲート誘電体が、そのゲートと接続するＭ１導電体に電荷が蓄積されることで、破壊される危険に晒される。
【０００７】
ここで「アンテナ効果静電気放電（ＥＳＤ）損傷」と称される製造途中に発生するプラズマ誘発ゲート酸化膜損傷に関連する原因が存在する。製造途中に、幾つかのＭ１導電体がコンタクトを介してＮチャネルトランジスタのドレイン拡散または打ち込み領域に接続しており、それにより、ゲートポリと結合してゲート誘電体を破壊する該導電体に電荷を蓄積する別の経路が提供される。
【０００８】
該導電体がエッチングプラズマ或いは他のソースから電荷を捕捉するので、上述の現象の両方が製造途中で発生する。これらは、ここで「外部ＥＳＤ」と称される電荷誘発ゲート誘電体損傷の第３の原因とは区別される。外部ＥＳＤは、人体接触の如き静電荷の外部ソースに対する暴露により発生する。外部ＥＳＤは、通常製造後に、完成した装置を取り扱っている際に発生する。外部ＥＳＤの問題は、チップ上に大きなＥＳＤ保護回路を設け、それらを全ての入出力パッドに接続することで対処されている。
【０００９】
製造途中における破壊的な電荷蓄積の問題に対処するために、少なくとも３つの異なる解決法が用いられてきた。１つの解決法は、Ｍ１の小さな部分だけが直接ゲートに接続し、残りの回路網が上層の金属配線層を介してルーティングされるように回路のルーティングが変更される。ゲートポリと接続するＭ１材料の長さは製造工程中においては非常に短く、ドライバとの最終的な接続を形成する上層の金属配線層が形成されるまで当該長さは長くならない。導電体がエッチングプラズマから有害な電荷を捕捉する能力は、当該導電体の長さが短いと大幅に縮減されるため、アンテナ効果によるゲート誘電体損傷リスクは当該手法により最小化される。一方、当該解決法はルーティングソフトウェアに対して大きな負担を与える。
【００１０】
第２の解決法は、第１の解決法と類似しており、トランジスタのゲートは直接最上層の金属配線層と接続する。第２の解決法は、よりスタンダードなルーティングが行える場合、Ｍ１まで接続できるように、各ゲートの傍には別のビアが提供される点で異なる。第１の解決法と同様に、最上層の金属配線層が提供されるまで、即ち、ドライバとの最終的な接続が形成されるまで、ゲートと接続するＭ１の導電体の長さは非常に短い。しかし、アンテナを考慮せず、Ｍ１に生じる各接続の略全ての長さがＭ１に残るため、ルーティングソフトウェアに対する影響は最小化される。一方、全てのゲートにつき２つのビアが必要となり、貴重なチップ面積が当該ビアによって占有され好ましくない。
【００１１】
更に、第３の解決法では、付加的なダイオード（「アンテナダイオード」と称される）が各入力に隣接して形成され、Ｍ１レベルにおいてトランジスタのゲートと接続する。当該ダイオードは、例えば、Ｐ−基板にＮ＋領域を打ち込むか、或いは、Ｎ−基板にＰ＋領域を打ち込んで形成される。これらのダイオードは、標準的な回路動作時には逆バイアス状態であるが、製造途中においては、Ｍ１導電体の電圧が、ゲート誘電体が破壊される大きさに到達する前に、非破壊的にブレークダウンすることにより、ゲート誘電体を保護する。アンテナダイオードは、典型的には保護対象のトランジスタゲートに近接して配置する。幾つかのチップでは、アンテナ効果損傷の虞のあるトランジスタ、例えば、Ｍ１レベルにおいてドライバとは接続せず、長いＭ１コンダクタに接続するトランジスタのみに近接してアンテナダイオードが追加されている。他のチップでは、アンテナダイオードが全てのトランジスタに近接して追加されている。１つのダイオードは、全てが近接していてゲートが互いに接続している複数のトランジスタを保護できるため、典型的には、セルの各入力に１つのアンテナダイオードだけが設けられている。例えば、ＣＭＯＳインバータセルでは、ＮチャネルとＰチャネルの両トランジスタのゲート誘電体を保護するために１つのアンテナダイオードだけが提供される。しばしば、２つの全部のセルライブラリが提供される。一方のライブラリでは、各入力にアンテナダイオードが設けられ、他方のライブラリでは、アンテナダイオードが設けられていない。特定の設計において、チップ設計者は、当該設計を通して、一方または他方のライブラリの何れかをそのまま全部使用することを典型的に選択するため、結局、全体の設計を通してアンテナダイオードを含むか或いは含まないかを選択することになる。
【００１２】
更に、第４の解決法では、ルーターが長いルート上にアンテナダイオードを落とし込む。
【００１３】
上述の第３及び第４の解決法におけるようなアンテナダイオードの使用により、上記第１及び第２の解決法の問題点は回避できるが、アンテナダイオードは、貴重なチップ面積を占有し好ましくない。更に、アンテナダイオードは、セル入力における容量を増大させる。従って、アンテナダイオードを使用する場合、アンテナダイオードは典型的に、（占有するチップ面積に関して）所与の製造プロセスで許容される範囲でなるべく小さく形成される。特に平面図において、当該ダイオードのカソード用のＭ１コンタクト面積は、製造プロセスで許容される最小のコンタクトサイズに等しく、カソード下のＮ＋領域は、当該最小のコンタクト面積を囲むために製造プロセスで求められる最小の面積を有する。一例として、当該コンタクトは０．１８μｍ角とし、当該コンタクトの４辺全てにおいて０．１μｍのマージンを許容するために、当該Ｎ＋領域は０．３８μｍ角としても良い。
【００１４】
更に、外部ＥＳＤ事象に対する保護用にＩ／Ｏパッドに設けられたＥＳＤ保護回路も通常ダイオードを備える。しかながら、ＥＳＤ保護回路のダイオードは、アンテナダイオードと比べて、非常に大きく、非常に急激に蓄積される電荷を消失させるように設計されているため、当該ダイオードは、アンテナダイオードよりかなり大きい。ＥＳＤ保護回路のダイオードは、より緩やかにより低レベルで蓄積される電荷を取り出すアンテナダイオードと混同すべきではない。
【００１５】
更に別に、夫々技術の節目において、集積回路のスケーリングが益々困難になっているので、必要な集積度を達成すべく、実行可能な代替案として３次元（３Ｄ）集積化技術が浮上してきた。３Ｄ集積化によってシステム性能が改善され、回路ブロックの不均一な集積化が可能となる。多くの３Ｄ集積化技術に、シリコン貫通ビア（ＴＳＶ）を用いた縦方向の相互接続（縦配線）が含まれている。ＴＳＶは、チップ全体を貫通して、チップ上面のＭ１とチップ下面の金属配線を接続するビアである。ＴＳＶは非常に大きなアスペクト比を有し、それ故、Ｍ１導電体が製造途中で呈するのと同様の多くの電荷蓄積のリスクを、製造途中において呈する。多くのＴＳＶは、積み重ねられた次段のチップ上のコンタクトと、中間Ｉ／Ｏ構造によって与えられる標準的なＥＳＤ保護なしに接続するようになっているので、ＴＳＶに対する上述の問題（電荷蓄積のリスク）は、実際にはより大きい。チップ上でゲートポリと接続し、チップを積み重ねるまでドライバと接続しないＴＳＶでは、ゲート誘電体が、チップ製造の全工程を通しての電荷蓄積と、製造後の取扱中における外部ＥＳＤ事象の両方から損傷を受ける状態に置かれる。
【００１６】
ＴＳＶに対して提案されている１つの解決法は、ウェハの全ての下面側を覆う一時的な金属層を形成する手法であり、当該金属層は、ウェハ製造の最終工程として形成される。斯かる金属層を形成することで、全てのＴＳＶが相互に短絡されるため、製造後の取扱中でチップが積み重ねられる前に捕捉された電荷は広く分散される。ＴＳＶと当該下面側の金属層間の接続は、チップを積み重ねる最終の組み立て工程前に除去される。しかしながら、ＴＳＶは、典型的にはチップ製造工程の比較的早い段階のＭ１レイヤの形成前に形成される。当該下面側の金属層はウェハ製造の最終工程まで提供されないため、当該金属層では、Ｍ１から上の全ての層のパターニング中に生じる全てのエッチング工程の間の電荷蓄積からゲート誘電体を保護することができない。当該解決法以外に、上述のアンテナダイオードを用いることができるが、上述の如くチップ面積上の問題がある。
【発明の概要】
【００１７】
従って、集積回路の製造途中におけるＴＳＶによる電荷蓄積の問題を解決し得る、つまり、より良いチップ歩留まり、集積度、及び、より強力な回路、素子及びシステムが結果的に得られる強力な解決法が求められる。
【００１８】
ＴＳＶは機械的特性が広範に変化する種々の金属で構成される複雑な幾何学的構造であることが知られている。製造工程途中において、当該幾何学的構造は、周囲のシリコンに熱・機械的ストレスを導入する熱サイクルを受ける。また、ＴＳＶは活性なシリコン中に熱不整合ストレスを導入し、キャリア移動度に影響を与える。キャリア移動度は、ＴＳＶ近傍の異なる位置において異なる影響を受け、ＴＳＶの近くにレイアウトされるトランジスタの特性に重大な影響を及ぼすキャリア移動度の変動が生じる。これらのストレスに対する本技術分野における従事者の典型的な対応は、ＴＳＶの周りにトランジスタを配置しない領域を規定することである。
【００１９】
特に、先行文献では、一般的に「立ち入り禁止区域」或いは「排他的区域」を規定し、当該区域内でのトランジスタの配置が禁止される。例えば、参照によりここに取り込まれる「ヴァンデヴェルデ他、“３Ｄウェハ及び３Ｄ積層ＩＣパッケージングの熱機構”、マイクロエレクトロニクス及びマイクロシステムにおける熱的、機械的、及び、マルチフィジックスのシミュレーション及び実験に関する第９回国際会議、（ＥｕｒｏＳｉｍＥ）、２００８、第１〜７頁」（Vandevelde, et al., "Thermo-mechanics of 3D-Wafer Level and 3D Stacked IC packaging Technologies" 9th International Conference on Thermal, Mechanical and Multi-Physics Simulations and Experiments in Microelectronics and Micro-Systems, (EuroSimE), 2008, pp. 1-7）では、立ち入り禁止区域は、ＰチャネルトランジスタとＮチャネルトランジスタ用に別々に規定されており、［１００］結晶方向と平行及び垂直なトランジスタ電流の流れる方向に対して別々に規定されている。当該ヴァンデヴェルデの文献では、立ち入り禁止区域は、ＴＳＶの中心を中心とする、移動度の変化が振幅において５％を超えるＴＳＶの中心からの（全方向に亘る）最大距離と半径が等しい円として規定されている。ヴァンデヴェルデ等によって検討された特定の材料について、Ｐチャネルトランジスタの排他的区域は、シリコンのドーピングレベル及びＴＳＶの半径に依存して、ＴＳＶからの距離が約０．５μｍから約５μｍの範囲に広がっていることが見出されている。当該ヴァンデヴェルデの文献では、報告されている如何なるテストにおいても、Ｐチャネルトランジスタの排他的区域が、ＴＳＶからの距離が０．５μｍ未満に広がっていることは見出されていない。Ｎチャネルトランジスタについては、排他的区域が、ＴＳＶからの距離が約１μｍから約１．５μｍの範囲に広がっていることが見出されている。ヴァンデヴェルデは、半径２．５μｍ以下の銅のＴＳＶに対しては、ＴＳＶの直近にＮチャネルトランジスタを配置することを許可することになる。しかし、典型的に、互いに近接するＰチャネルトランジスタとＮチャネルトランジスタの両方を含むＣＭＯＳプロセスに対しては、より敏感なＰチャネルトランジスタに対する排他的区域の半径が全てのトランジスタに対する排他的区域の半径を規定する。それ故、ＣＭＯＳに対してヴァンデヴェルデが見つけた最小の排他的区域は、ＴＳＶの中心を中心とする、ＴＳＶの境界から０．５μｍ離間して広がる円である。他の多くの状況では、排他的区域は更に大きく、しばしば５μｍのオーダーとなる。
【００２０】
出願人は、ＴＳＶ排他的区域を、集積回路の製造工程中のＴＳＶによる電荷捕捉の問題に対して有利となるように使用することができること見出した。特に、概略を述べれば、１以上のアンテナダイオードを、ＴＳＶを囲む排他的区域内に形成し、Ｍ１によりＴＳＶと接続することができる。当該区域は上記以外には使用できないので、回路集積度に影響を及ぼすことなく保護を達成できる。更に、斯かるアンテナダイオードは、別途マスクや製造工程を追加することなく形成できる。
【００２１】
概略を述べれば、本発明の一態様において、アンテナダイオードを少なくとも部分的にＴＳＶの周囲の排他的区域内に配置し、ＴＳＶがゲートポリまたは排他的区域の外側に配置される１以上のトランジスタの拡散領域の何れかと接続されるのと同時に、メタル１レイヤ導電体によってアンテナダイオードをＴＳＶに接続することを含む。
【００２２】
別の態様において、アンテナダイオードを少なくとも部分的にＴＳＶから０．５μｍ内に配置する。
【００２３】
別の態様において、アンテナダイオードは、当該ダイオードが基板またはウェル内に垂直に延伸するように、ＴＳＶを側方から包囲する。
【００２４】
別の態様において、縦方向のアンテナダイオードが、ＴＳＶと最も近接するトランジスタの拡散領域の間に横方向に位置する部分を少なくとも有する。
【００２５】
別の態様において、ＴＳＶに接続するアンテナダイオードが、ＴＳＶに接続しない如何なるアンテナダイオードよりも大きいか、或いは、チップ上の全てのアンテナダイオードの平均的な面積より少なくとも大きい。
【００２６】
別の態様において、基板上に集積回路を製造する際に用いるリソグラフィ用のマスクセットの作製に供される回路設計のレイアウト方法であって、当該方法がプロセッサとメモリを備えたコンピュータシステムにより使用され、ＴＳＶが配置される集積回路上の位置を特定する工程、前記ＴＳＶを側方から包囲する排他的区域を決定する工程、前記基板内の拡散領域、ゲート導電体、及び、前記ゲート導電体と前記基板を分離するゲート誘電体を備え、前記拡散領域が前記排他的区域の外側に配置されているトランジスタをレイアウトする工程、前記基板内及び少なくとも部分的に前記排他的区域内に配置され、第１導電型を呈するようにドープされた第１領域をレイアウトする工程、尚、少なくとも前記第１領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされている、及び、前記ＴＳＶ、前記第１領域、及び、前記拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体をレイアウトする工程を有するレイアウト方法が提供される。
【００２７】
本発明の別の態様において、半導体基板を提供する工程、前記基板を貫通し、前記基板内の排他的区域が側面に隣接するＴＳＶを形成する工程、第１の拡散領域が少なくとも部分的に前記排他的区域内に配置され、第２及び第３の拡散領域が前記排他的区域の外側に配置され、前記第１、第２及び第３の拡散領域が第１導電型を呈するようにドープされ、少なくとも前記第１領域に隣接する領域内の前記基板が前記第１導電型とは逆導電型の第２導電型を呈するようにドープされるように、前記基板内に前記第１、第２及び第３の拡散領域を同時に形成する工程、前記基板上にゲート誘電体を形成し、前記ゲート誘電体上にゲート導電体を形成し、トランジスタを形成する全ての前記第２及び第３の拡散領域、前記ゲート導電体、及び、前記ゲート誘電体を形成する工程、及び、前記ＴＳＶ、前記第１の拡散領域、及び、前記第２の拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体を形成する工程を用いて集積回路が製造される。
【００２８】
上述した本発明の概要は本発明の幾つかの態様の基本的な理解を提供するためのものである。当該概要は、本発明の主要な或いは必須の要素を特定すること、または、本発明の技術的範囲を画定することを意図するものではない。当該概要は、後述するより詳細な説明の前置きとして、本発明の幾つかの概念を簡潔に紹介することを唯一の目的とする。本発明の特定の態様は、特許請求の範囲、明細書、及び、図面に記載される。
【００２９】
本発明は、本発明の特定の実施態様について説明され、図面には参照符号が付される。
【図面の簡単な説明】
【００３０】
【図１】ディジタル集積回路の設計フローを簡単に説明する説明図
【図２】４つのＴＳＶの例を備えるシリコン基板の一領域の簡単な構造を示す平面図
【図３】基板内の図２に示す１つのＴＳＶと複数のトランジスタを示す集積回路基板の一領域例の平面図
【図４】図３のＡ−Ａ'線に沿った図３の排他的区域の断面図
【図５】基板内の１つのＴＳＶと複数のトランジスタを示す他の実施形態における集積回路基板の一領域例の平面図
【図６】幾つかの実施形態に関連する設計フローの幾つかの局面を示すフローチャート
【図７】図６に示す回路レイアウトの一工程の詳細なフローチャート
【図８】本発明の特徴を具現化するソフトウェアの実行に使用可能なコンピュータシステムの簡単なブロック図
【図９Ａ】本発明に基づく装置の製造方法を示す製造工程図
【図９Ｂ】本発明に基づく装置の製造方法を示す製造工程図
【図９Ｃ】本発明に基づく装置の製造方法を示す製造工程図
【図９Ｄ】本発明に基づく装置の製造方法を示す製造工程図
【発明を実施するための形態】
【００３１】
以下に、当業者が本発明を作製及び使用できるように、特定の応用とその要件について説明する。開示される実施形態の種々の変形は当業者によって容易に理解され、ここに規定する一般的な原理は、本発明の精神及び技術的範囲から逸脱することなく他の実施形態や応用に適用できる。つまり、本発明が提示される実施形態に限定されることを意図するものではなく、ここに開示される原理及び特徴と矛盾しない最も広い範囲が認められる。
【００３２】
図１は、ディジタル集積回路の設計フローを簡単に説明する説明図を示す。上流レベルにおいて、設計工程は、製品アイデア（ステップ１００）から始まり、ＥＤＡ（電子設計自動化）ソフトウェア設計工程（ステップ１１０）が起動される。設計が終了すると、その設計はテープ出力される（ステップ１２７）。テープ出力後の或る時点で、製造工程（ステップ１５０）及びパッケージング及び組み立て工程（ステップ１６０）が実行され、最終的に集積回路チップが完成する（ステップ１７０）。
【００３３】
ＥＤＡソフトウェア設計工程（ステップ１１０）は、実際は、簡単化のため直線状に示される幾つもの工程（ステップ１１２〜１３０）で構成される。実際に集積回路設計工程では、特定の設計が、或るテストに合格するまで幾つかのステップを逆戻りする場合もあり得る。同様に、任意の実際の設計工程で、当該ステップが異なる順番や異なる組み合わせで発生し得る。従って、本記載では、特定の集積回路のための特別な或いは推奨される設計フローではなく、寧ろ設計フローの背景及び一般的な説明が提供される。
【００３４】
次に、ＥＤＡソフトウェア設計工程（ステップ１１０）の構成要素の各ステップについて簡単に説明する。
【００３５】
システム設計（ステップ１１２）：
設計者は、実現したい機能を記載する。設計者は、機能、検査コスト等を精緻化する「ｗｈａｔ−ｉｆ」プラニングを実行できる。ハードウェア、ソフトウェア・アーキテクチャのパーティショニング（区分け）が此の段階で発生する。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ｍｏｄｅｌ Ａｒｃｈｉｔｅｃｔ」、「Ｓａｂｅｒ」、「Ｓｙｓｔｅｍ Ｓｔｕｄｉｏ」、「ＤｅｓｉｇｎＷａｒｅ（登録商標）」の各製品が含まれる。
【００３６】
論理設計及び機能検証（ステップ１１４）：
此の段階では、システム内のモジュール用のＶＨＤＬまたはＶｅｒｉｌｏｇコードが書かれ、当該設計の機能の正確さが検査される。より具体的には、当該設計が特定の入力の刺激に応答して正確な出力を生成することが、確実であるかが検査される。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「ＶＣＳ」、「ＶＥＲＡ」、「ＤｅｓｉｇｎＷａｒｅ（登録商標）」、「Ｍａｇｅｌｌａｎ」、「Ｆｏｒｍａｌｉｔｙ」、「ＥＳＰ」、「ＬＥＤＡ」の各製品が含まれる。
【００３７】
合成及びテスト設計（ステップ１１６）：
ここでは、ＶＨＤＬまたはＶｅｒｉｌｏｇコードがネットリストに変換される。当該ネットリストは、対象の製造技術に合わせて最適化できる。更に、完成したチップの検査を可能とするテスト設計及び実施が行われる。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ｄｅｓｉｇｎ Ｃｏｍｐｉｌｅｒ（登録商標）」、「Ｐｈｙｓｉｃａｌ Ｃｏｍｐｉｌｅｒ」、「ＤＦＴ Ｃｏｍｐｉｌｅｒ」、「Ｐｏｗｅｒ Ｃｏｍｐｉｌｅｒ」、「ＦＰＧＡ Ｃｏｍｐｉｌｅｒ」、「ＴｅｔｒａＭＡＸ」、「ＤｅｓｉｇｎＷａｒｅ（登録商標）」の各製品が含まれる。
【００３８】
ネットリスト検証（ステップ１１８）：
当該ステップでは、ネットリストが、タイミング制約との整合性、及び、ＶＨＤＬまたはＶｅｒｉｌｏｇソースコードとの対応につき検査される。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ｆｏｒｍａｌｉｔｙ」、「ＰｒｉｍｅＴｉｍｅ」、「ＶＣＳ」の各製品が含まれる。
【００３９】
設計プラニング（ステップ１２０）：
ここでは、チップの全体的なフロアプランが構築され、タイミング及びトップレベルのルーティングための分析が行われる。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ａｓｔｒｏ」、「Ｃｕｓｔｏｍ Ｄｅｓｉｇｎｅｒ」の各製品が含まれる。
【００４０】
物理的実施（ステップ１２２）：
当該ステップでは、配置（回路要素の位置決め）及びルーティング（回路要素の接続）が発生する。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ａｓｔｒｏ」、「ＩＣ Ｃｏｍｐｉｌｅｒ」の各製品が含まれる。
【００４１】
分析及び抽出（ステップ１２４）：
当該ステップでは、回路機能がトランジスタレベルで検証される。言い換えれば、当該ステップでは、「ｗｈａｔ−ｉｆ」精緻化が可能となる。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「ＡｓｔｒｏＲａｉｌ」、「ＰｒｉｍｅＲａｉｌ」、「ＰｒｉｍｅＴｉｍｅ」、「Ｓｔａｒ−ＲＣＸＴ」の各製品が含まれる。
【００４２】
物理的検証（ステップ１２６）：
当該ステップでは、製造、電気的課題、リソグラフィ課題、及び、回路の正確さ確実にするための種々の機能検査が実施される。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ｈｅｒｃｕｌｅｓ」製品が含まれる。
【００４３】
テープ出力（ステップ１２７）：
当該ステップでは、完成したチップを製造するために使用されるリソグラフィ用のマスクの作製用として（適切な場合には、リソグラフィ強化を適用した後に）用いられる“テープ出力”データが提供される。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「ＩＣ Ｃｏｍｐｉｌｅｒ」及び「Ｃｕｓｔｏｍ Ｄｅｓｉｇｎｅｒ」の各ファミリー製品が含まれる。
【００４４】
解像度強化（ステップ１２８）：
当該ステップでは、当該設計の可製造性を改善するためのレイアウトの幾何学的な操作が行われる。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ｐｒｏｔｅｕｓ」、「ＰｒｏｔｅｕｓＡＦ」、「ＰＳＭＧｅｎ」の各製品が含まれる。
【００４５】
マスクデータ準備（ステップ１３０）：
当該ステップでは、完成したチップを製造するために使用されるリソグラフィ用のマスクの作製用として用いられるマスク作製可能な（ｍａｓｋ−ｍａｋｉｎｇ−ｒｅａｄｙ）“テープ出力”データが提供される。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「ＣＡＴＳ（Ｒ）」のファミリー製品が含まれる。
【００４６】
図２は、４つのＴＳＶの例２１２、２１４、２１６、２１８を備えるシリコン基板２１０の一領域の簡単な構造を示す平面図である。一実施形態において、当該４つのＴＳＶは全て単一のチップ上に配置され、また、他の実施形態では、図２のイメージはダイシング前のウェハの一部分を表わしており、ダイシング後は、ＴＳＶ２１２、２１４、２１６、２１８の１以上が残りのＴＳＶの１以上とは異なるチップ上に配置されることになる。図２の各ＴＳＶは、ＳｉＯ２バリア誘電体によって囲まれた円形の銅のビアによって平面図で示されている。一方、他の実施形態では、導電体とバリア誘電体の両方に他の材料を用いることができる。ＴＳＶを備えたシリコンウェハの製造工程中、当該構造は、２５０℃等の高温から室温（〜２５℃）まで冷却される。当該構造が冷えるにつれて、シリコンと銅の両材料は収縮するが、銅の方がシリコンよりも収縮する。これにより、ＴＳＶの外周に垂直な方向に（すなわち半径方向に）シリコンに引張応力が生じ、同様に、ＴＳＶの外周の接線方向にシリコンに圧縮応力が生じる。応力の大きさは、ＴＳＶの端部から遠ざかるにつれて低下する。
【００４７】
図３は、基板３２０内の１つのＴＳＶ２１２と多数のトランジスタ３１２を示す集積回路基板の一領域例３００の平面図である。同様の構造（不図示）が、他のＴＳＶ２１４、２１６、２１８の周囲にも存在する。ここで用いられる「領域」という語は、３次元の立体を指している。更に、ここで用いられる「縦」という語は、ウェハの主要面に垂直な方向を指し、「横」という語は、ウェハの主要面に平行な何れかの方向を指す。更に、基板内に物理的に配置される部品及び基板の上方の部品を含む、トランジスタ等の構造は、ここでは、基板の「内」又は「上」にあるものとして記述されるが、意図される意味に違いはない。
【００４８】
ＴＳＶ２１２は、図３では単一の円で示されているが、当然のことながら、当該ＴＳＶをシリコンウェハの本体から電気的に分離するバリア誘電体（不図示）も存在する。表現を明瞭化するために、図３では金属層は示されていない。また、図３では、トランジスタ３１２は規則的なパターンで示されている。こうした規則性は、メモリアレイのような非常に繰り返しの多い回路では典型であるが、トランジスタの配置がよりランダムな論理回路では典型ではないと思われる。更に、図３では、全ての拡散領域が同じ幅を有しており、各対の拡散領域は一つのトランジスタのみに使用される。多くのレイアウトでは、拡散領域が１以上のトランジスタ間で共有されることも多く、各拡散領域の幅が異なる場合もある。しかし、図３の規則的なレイアウトが本説明には役立つ。「拡散領域」という語は、それらの領域が、幾つかの工程において、拡散ではなく、注入やその他の手段によって形成されるとしても、ここではトランジスタのドレイン領域及びソース領域を表わすために用いられる。
【００４９】
更に、図３に示される円３１４は、レイアウトソフトウェアが、如何なるトランジスタのソース、ドレイン領域の何れの部分もその中に配置しない排他的区域を示している。ここで用いられる「排他的区域」とは、シノプシス社から提供される「ＩＣ Ｃｏｍｐｉｌｅｒ」や「Ｃｕｓｔｏｍ Ｄｅｓｉｇｎｅｒ」といったレイアウト／配置ソフトウェアによって規定される領域である。この排他的区域のサイズは、ソフトウェアに固定のサイズであっても良いし、レイアウト技術者からの入力に応じて設定可能としても良い。「排他的区域」は、トランジスタ等の能動素子を配置するためのレイアウトソフトウェアによって避けられる実際の区域である。排他的区域は、チップ上の全てのＴＳＶを囲む一定のサイズでも良いし、別の実施形態では、ＴＳＶ間でサイズが異なっていても良い。上記ソフトウェアは、導電型が異なるトランジスタに対して異なる排他的区域を定義する場合もあるが、その場合、「排他的区域」がここで使われる場合は、異なる種類の素子に対する複数の排他的区域の交差部分、すなわち、レイアウトソフトウェアが如何なるトランジスタのソース、ドレイン領域の何れの部分も配置しない区域を指す。当然のことながら、ここで定義される「排他的区域」は実在し、特定の集積回路チップをレイアウトする際に、レイアウトソフトウェアによって使用されるソフトウェア設定から（他のソース間で）決定することが可能である。
【００５０】
また、図３には、ＴＳＶ２１２を囲み、排他的区域３１４内に位置するＮ＋領域３１６が示されている。領域３１６の上にはシリコンとＭ１レイヤの間の誘電体層を貫通する複数のビア３１８が示されている。Ｍ１内の導電体（図３では不図示）は、ビア３１８の夫々を介してＴＳＶ２１２をＮ＋領域３１６に接続している。
【００５１】
図４は、図３のＡ−Ａ'線に沿った排他的区域３１４の断面図である。ここに示す全ての図面と同様に、図４は原寸に比例して描かれていない。図４は、基板３２０を縦に貫通するＴＳＶ２１２を示している。図４の実施形態で示される領域内の基板３２０は、Ｐ−でドープされている。ここでもバリア誘電体が存在するが、図４では図示されていない。シリコンの最上面は４１２で示されている。２つのビア３１８と同様に、ＴＳＶ２１２を囲むＮ＋リング３１６も示されている。尚、ここで用いられる「リング」は、必ずしも円形でなくても良い。図４はまた、設計された機能を実現するための必要に応じて、ＴＳＶ２１２を他の回路に接続するＭ１内の導電体４１０を示している。導電体４１０は、ビア３１８を介してＮ＋領域３１６にも接続されている。
【００５２】
Ｎ＋領域３１６は、自身が配置された、Ｐ−にドープされたシリコンの大きなボディ３２０と共に、ダイオード４１４（図４では点線で象徴的に示されている）を形成する。Ｎ＋領域３１６は、ダイオード４１４のカソードであり、Ｍ１でＴＳＶに接続されている。Ｐ−基板は接地されていても良いが、その体積が大きいために、大量の帯電をその電圧を著しく変動させること無く吸収するため、接地は絶対に必要と言う訳ではない。製造工程において、Ｎ＋領域３１６は、Ｍ１の導電体４１０の形成、及び、ビア３１８内の導電材料の形成よりも前に形成される。従って、ダイオード４１４に対するＴＳＶの接続は、Ｍ１レイヤの形成中に生じるため、この工程は、ＴＳＶ２１２をトランジスタのソース、ドレイン、ゲート導電体の何れかに接続させる工程と同一の工程である。従って、ダイオード４１４は、ＴＳＶ２１２が接続されるトランジスタのゲート誘電体を、ＴＳＶ２１２を当該トランジスタに接続した後の製造工程において、ＴＳＶ２１２に蓄積される電荷から保護するアンテナダイオードとして機能する。不要な電荷の蓄積によって、基板３２０に比べてＴＳＶ２１２上の電圧が増加すると、ダイオード４１４は、逆バイアス状態となり、ゲート誘電体が破壊される前にブレークダウンする。電荷の蓄積によって、ＴＳＶ２１２の電圧が負電圧となると、ダイオード４１４は順バイアス状態となる。そして、電圧差が順バイアスのダイオードの電圧降下を超えると（但し、ゲート誘電体が破壊される電圧よりは低い）、ダイオード４１４は導通状態となる。
【００５３】
集積回路の通常の動作中は、ＴＳＶ２１２上の電圧は必要に応じて変更されるが、ダイオード４１４の逆バイアス状態は維持される。当該電圧は、ダイオード４１４の逆バイアス降伏電圧を超えることは無く、また、ダイオード４１４を順バイアスとする程度まで基板３２０と比べて低下することも無い。従って、ダイオード４１４は、回路に対して容量と電力消費を与える一方で、回路の動作には影響しない。Ｎ＋領域３１６及びＰ−領域３２０は、回路の通常の動作電圧よりは大きいがゲート誘電体が破壊される電圧よりは小さい逆バイアス降伏電圧を実現するように、ドープされる。具体例として、電源電圧が＋１．５Ｖと０Ｖである典型的な論理回路の場合、ダイオード４１４は、例えば３．５Ｖの逆バイアス降伏電圧を有するように設計される。
【００５４】
当然のことながら、図３及び図４の実施形態におけるＮ＋領域３１６は全て、ＴＳＶ２１２を囲む排他的区域３１４内に配置されている。この特徴は、排他的区域３１４内の領域が何れにも使用されないため、好都合である。従って、ＴＳＶ２１２のためのアンテナダイオードは、能動素子に使用されるチップ領域を占有することがない。このため、回路の集積度に悪い影響を与えない。更に、Ｎ＋領域３１６は、他のＮ＋領域がウェハ内に形成される工程と同じ工程で形成される。同様に、ビア３１８は、他のビアが形成される工程と同じ工程で形成され、ＴＳＶ２１２とＮ＋領域３１６の両方に対するＭ１の接続は、他のＭ１導電体が形成される工程と同じ工程で形成される。従って、ＴＳＶ２１２のためのアンテナダイオードを設けることもまた、製造工程に悪い影響を与えることはない。
【００５５】
当然のことながら、図３及び図４の実施形態における、ＴＳＶ２１２に最も近いＮ＋領域３１６における地点は、基板上の全てのトランジスタの拡散領域におけるＴＳＶ２１２に最も近い地点よりも、ＴＳＶ２１２に近い位置にある。実際、図３及び図４の実施形態におけるＮ＋領域３１６は、全体として、基板上の全てのトランジスタの最も近い拡散領域よりも、ＴＳＶ２１２の近くに位置している。
【００５６】
図５は、基板５２０内のＴＳＶ２１２と多数のトランジスタ５１２を示す他の実施形態における集積回路基板の一領域例５００の平面図である。図５は、既存のアンテナダイオード５２２、５２４、５２６、及び、Ｍ１レイヤ導電体の幾つかが示されている以外は、図３と同じである。具体的には、導電体５２８は、アンテナダイオード５２２とトランジスタ５３４及び５３６の各ゲートとを相互接続し、導電体５３０は、アンテナダイオード５２４と番号が付与されていない他の２つのトランジスタの各ゲートとを相互接続し、導電体５３２は、ＴＳＶ２１２、Ｎ＋領域３１６、アンテナダイオード５２６、番号が付与されていない他の２つのトランジスタの各ゲートとを相互接続する。前述したように、Ｎ＋領域３１６は自身のアンテナダイオードを形成するが、ＴＳＶに接続するこのダイオードは、ＴＳＶに接続しないアンテナダイオード５２２及び５２４の何れよりも大きなチップ面積を占める。前述したように、トランジスタのゲート誘電体を保護するために典型的に用いられるアンテナダイオードは、所与の製造プロセスで可能な限り小さく形成される。一方、Ｎ＋領域３１６によって形成されるアンテナダイオードは、能動的な回路に利用可能なチップ面積を占有することがないため、より大きく形成することができる。実際、図５の実施形態におけるＮ＋領域３１６によって形成されるアンテナダイオードは、ＴＳＶに接続しないチップ内の各アンテナダイオードよりも大きなチップ面積を占めている。
【００５７】
但し、チップには、ＴＳＶに接続しない、何らかの理由により、Ｎ＋領域３１６によって形成されるアンテナダイオードよりも大きい１又は複数のアンテナダイオードが含まれる場合もある。しかし、その場合でも、Ｎ＋領域３１６によって形成されるアンテナダイオードの面積は、ＴＳＶに接続しないチップ内の全てのアンテナダイオードによって占められる面積の平均よりもやはり大きい。
【００５８】
ダイオード４１４の実現には多くの他の変形例がある。図３及び図４の実施形態では、Ｎ＋領域３１６は四角形であり、ＴＳＶ２１２を完全に囲んでいる。他の実施形態では、当該Ｎ＋領域は、円形でもよく、排他領域３１４と共に広範囲に亘って広がっていても良い。Ｎ＋領域３１６の内側の境界もまた、所望する任意の形状で良く、一実施形態では、ＴＳＶ２１２を囲むバリア誘電体に至るまで広がっていても良い。他の実施形態では、Ｎ＋領域はＴＳＶ２１２を完全に取り囲んでいる必要はない。Ｎ＋領域は、ＴＳＶ２１２を部分的に囲むか、或いは、隙間を空けて略完全に囲むこともできる。或いは、Ｎ＋領域を１以上の個々のＮ＋領域から構成し、各個別のＮ＋領域は、図３に示す当該領域３１６よりもずっと小さい面積にすることも可能である。この最後の変形例において、各Ｎ＋領域は、全て並列に接続された各別のアンテナダイオードを形成するが、それらはまとめて単一のより大きなアンテナダイオードと同様の特性を有すると考えられる。更に、一実施形態において、Ｎ＋領域は、排他的区域のサイズに拘わらず、０．５μｍのＴＳＶ境界内に配置されるように限定されていても良い。
【００５９】
同様に、ＴＳＶ２１２と１以上のＮ＋領域との相互接続を、図３に示すように、ＴＳＶ２１２とＮ＋領域３１６の外側の境界内の領域全体の両方を完全に覆う、Ｍ１内の矩形とするか、或いは、完全な矩形よりは小さい何らかの形状とすることができる。例えば、当該相互接続を、ＴＳＶ２１２を１以上のＮ＋領域に接続する１以上の狭い導電体で構成することができる。但し、この相互接続によって、ＴＳＶ２１２から、製造工程中にＴＳＶ２１２における電荷の蓄積に対するゲート誘電体の保護に関与するＮ＋領域の夫々まで、導電経路が形成されるため、注意が必要である。
【００６０】
更に他の変形例が考えられる。例えば、Ｎ＋領域３１６の横方向の広がりを、排他的区域３１４の内部に留まるように限定することによって、能動素子に利用可能なチップ領域に対する侵入を防止する一方で、回路の集積度への影響が許容範囲内であれば、Ｎ＋領域を排他的区域３１４の外側に拡張するように形成しても構わない。特に、ダイオード４１４が外部からのＥＳＤに対する保護も行うのであれば、排他的区域３１４に面積が限定されたダイオードは大きさが十分でない可能性もあるため、Ｎ＋領域を排他的区域３１４の外側に拡張するように形成することは望ましい。この場合、Ｎ＋領域３１６は、排他的区域３１４よりもずっと大きく形成しても良い。Ｎ＋領域３１６の少なくとも一部が排他的区域内部に含まれる限り、これまでは不可能であると考えられていた利点が得られる。
【００６１】
更に別の変形例では、回路は、基板を基準として、正電圧よりも寧ろ、負電圧で動作する。この場合、通常の動作中のＴＳＶ２１２は、０Ｖから例えば−５Ｖの間の電圧を伝えることが期待される。これに対応するために、アンテナダイオードは逆方向に形成され、カソードの代わりにアノードがＴＳＶ２１２に接続される。バルクシリコンがＮ−でドープされ、領域３１６がＰ＋でドープされる。従って、一般に、領域３１６とそれが内部に形成されるバルクシリコン領域３２０は「逆導電型」を有する。当然のことながら、Ｎ型ドーピング（Ｎ、Ｎ−、Ｎ＋の何れであっても）の全てのレベルは、Ｐ型ドーピング（Ｐ、Ｐ−、Ｐ＋の何れであっても）の全てのレベルとは逆の導電型を有する。ここで用いられるＮ−及びＮ＋のドーピングレベルは、単なる「Ｎ」ドーピングの特別な場合と考えられ、Ｐ−及びＰ＋のドーピングレベルは、単なる「Ｐ」ドーピングの特別な場合と考えられる。
【００６２】
［設計及びレイアウト工程]
図６は、ここで述べられた幾つかの実施形態に関連する設計フローの幾つかの局面を示すフローチャートである。ここで述べられた全てのフローチャート及び製造ステップシーケンスと同様に、当然のことながら、実現される機能に影響すること無く、ステップの多くは組み合わせが可能であり、並行して、或いは、異なる順番での実行が可能である。ステップの順番を変更しても、幾つかの場合では、特定の他の変更が併せて行われる限り同じ結果となり、他の場合では、特定の条件が満たされる限り同じ結果となる。
【００６３】
図６を参照すると、ステップ６１０において回路が設計される。ステップ６１０は大まかに図１のステップ１００及びステップ１１２〜１１８に対応する。ここで用いられる「回路設計」という語は、Ｖｅｌｉｌｏｇ、ＶＨＤＬ設計表現やそれに類するものからのコンパイルの後で、且つ、レイアウトの前におけるゲート又はトランジスタレベルの設計を指す。回路設計は、ステップ６１０の後、ネットファイルに表現される。大まかに図１のステップ１２０〜１２６に対応するステップ６１２では、回路設計がレイアウトされる。このレイアウトは、とりわけ、製造工程中にウェハの露光に用いられる各マスク上に形成される全ての形状を定義する幾何学的ファイルに表現される。この幾何学的ファイルは、ＧＤＳＩＩ、ＯＡＳＩＳ、ＣＲＥＦ等の様々な標準フォーマットの何れかを有するか、或いは、非標準のフォーマットを有することもできる。当該ファイルは、生成予定の各マスク用のマスク定義の形で、回路設計のレイアウトが記述されている。各マスク定義は、複数の多角形を定義する。本実施形態におけるステップ６１２が終了した時点では、解像度強化（ＲＥＴ）は未だ行われていない。従って、ステップ６１２の結果得られるレイアウト幾何学は、レイアウト内の幾何学と同程度かそれより大きいサイズの、可視光を用いたリソグラフィプリントの欠陥を未だ考慮に入れていないため、或る意味、理想化されたものである。例えば、矩形は直角であり、回折効果に対する前補正（pre-correct）が未だ行われていない。
【００６４】
大まかにステップ１２８に対応するステップ６１４において、設計者の意図をより良く実現するために、レイアウトは複数のステップを経て修正される。設計者の意図は、理想化されたレイアウト形状から判別され（例えば、意図される駆動電流はチャネル幅から判別される）、最終的な集積回路において当該意図をより良く実現するために変更が行われる。このステップでは、以下で説明するへこみや突起を操作する形状の追加が行われるのと同様に、光学近接効果補正が行われる。修正されたレイアウトは、再度、典型的には上記の幾何学ファイルフォーマットの１つを用いた幾何学ファイルに表現される。
【００６５】
ステップ６１６では、リソグラフィ用のマスクセットが、ステップ６１４で変更されたレイアウトを基にして作製される。マスクの作製方法は、本発明の重要な局面ではないので、今日公知な、或いは、将来開発される任意のマスクの作製方法が使用可能である。一例として、マスクは、マスクプリント技術の教示に関してここに参照することによって援用される、米国特許第６，０９６，４５８号、６，０５７，０６３号、５，２４６，８００号、５，４７２，８１４号、５，７０２，８４７号に記載の技術を用いてプリントすることができる。
【００６６】
マスクセットが作製された後、ステップ６１８において、それらを用いて集積回路が製造される。
【００６７】
図７は、回路をレイアウトするステップ６１２の詳細なフローチャートである。図７は、非常に複雑なプロセスを簡略化したものであり、その詳細は、本発明の理解には重要ではないため、図示されていない。図７を参照すると、ステップ７１０において、入力されるネットリストに規定される個々の回路素子に対してライブラリセルが選択される。ライブラリセルは、（とりわけ）、トランジスタの拡散領域、ゲートスタック、アンテナダイオード、ＴＳＶ、３１６等のドープされた領域を含む素子（図３、４、５）に必要なレイアウト幾何学を含んでいる。一実施形態では、ライブラリには、本出願の他の場所で述べたＴＳＶと近接するドープされた領域３１６の両方を含むセルが含まれている。第２の実施形態では、ライブラリに上記は含まれない。
【００６８】
ステップ７１２では、回路設計に従って、ライブラリセルがレイアウトに配置され、配線が配線層で相互接続されるように定義される。このステップでは、多数の要素が考慮に入れられるが、それらの殆どは本発明の理解にとって重要ではない。しかし、本発明の一局面に応じて、このステップには、本出願の他の場所で述べたＴＳＶ、領域３１６、トランジスタのゲート、ソース、ドレインの何れかを相互接続するＭ１内の導電体の定義が含まれる。一実施形態では、レイアウト工程には、ＴＳＶが配置される集積回路上の位置の特定、ＴＳＶを横方向から囲む排他的区域の決定が含まれる。このステップで決定される排他的区域は、一実施形態では、ＴＳＶの中心を中心とする０．５μｍ又は５μｍ等の一定の半径の円とすることができる。或いは、この排他的区域は、集積回路で用いられる特定の基板のドーピング濃度とＴＳＶのサイズに関して、ヴァンデヴェルデやその他の参照文献によって報告されている関係を参照して決定しても良い。更に別の代替案としては、排他的区域は、特定の環境におけるＴＳＶの応力による結果を分析し、そこから５％の移動度変化コンター（contour）を得ることによって決定しても良い。排他的区域の決定には、他にも多くの方法が利用可能である。
【００６９】
排他的区域が決定された後、回路内の全てのトランジスタが、全ての拡散領域が排他的区域外に配置されるように、レイアウトされる。３１６等のＮ＋領域もまた、少なくとも一部が排他的区域内に配置されるようにレイアウトされ、ＴＳＶ、領域３１６、１つのトランジスタのゲート導電体又は一方の拡散領域を相互接続するＭ１レイヤの配線がレイアウトされる。
【００７０】
レイアウトステップ６１２は、何度も反復される。従って、ステップ７１４では、レイアウトされた回路は、使用されるチップ面積、タイミング、電力散逸、その他多くの要素に関して分析され、ステップ７１６において、回路性能がレイアウトとして妥当であるかが判定される。もし妥当でなければ、プロセスはステップ７１２に戻って回路素子の異なる配置やルーティングが試行されるか（前回の反復からソース／ドレインの選択及び分割された拡散領域を再考することも含む）、或いは、ステップ７１０に戻って必要に応じて回路素子について異なるライブラリセルを選択するか、或いは、必要であればステップ６１０（図６）まで戻って何らかの方法で回路設計を変更することも可能である。ステップ７１６で回路性能が妥当であると判定されると、レイアウトステップ６１２が終了する（ステップ７１８）。
【００７１】
図８は、本発明の特徴を具現化するソフトウェアの実行に使用可能なコンピュータシステム８１０の簡単なブロック図である。コンピュータシステム８１０は、バスサブシステム８１２を介して、多数の周辺装置と通信を行うプロセッササブシステム８１４を備える。これらの周辺装置には、メモリサブシステム８２６とファイルストレージサブシステム８２８を備えたストレージサブシステム８２４、ユーザインターフェース入力装置８２２、ユーザインターフェース出力装置８２０、及び、ネットワークインターフェースサブシステム８１６が含まれる。入力装置及び出力装置によって、ユーザとコンピュータシステム８１０間の相互作用が可能となる。ネットワークインターフェースサブシステム８１６は、通信ネットワーク８１８とのインターフェースを含む、外部ネットワークとのインターフェースを提供し、通信ネットワーク８１８を介して他のコンピュータシステムの対応するインターフェース装置と連結されている。通信ネットワーク８１８は、多くの相互接続されたコンピュータシステムと通信リンクを備える。これらの通信リンクは、有線リンク、光リンク、無線リンク、或いは、他の情報通信の機構である。一実施形態では、通信ネットワーク８１８はインターネットであり、他の実施形態では、何らかの適切なコンピュータネットワークである。
【００７２】
ネットーワークインターフェースの物理的なハードウェア構成要素は、ネットワークインターフェースカード（ＮＩＣ）と呼ばれることもある。これらはカードの形態をしている必要はなく、例えば、集積回路（ＩＣ）や、マザーボードに直接適合するコネクタの形態をしているか、或いは、コンピュータシステムの他の構成要素と共に単一の集積回路チップ上に形成されたマクロセルの形態をしている。
【００７３】
ユーザインターフェース入力装置８２２には、キーボード、マウス、トラックボール、タッチパッド、グラフィックタブレット等のポインティングデバイス、スキャナー、ディスプレイに組み込まれたタッチスクリーン、音声認識システム等のオーディオ入力装置、マイク、及び、その他の入力装置が含まれる。一般に、「入力装置」という語は、コンピュータシステム８１０又はコンピュータネットワーク８１８へ情報を入力するための考えられる全てのタイプの装置及び方法を含むことを意図して使われている。
【００７４】
ユーザインターフェース出力装置８２０には、ディスプレイサブシステム、プリンター、ファックス、オーディオ出力装置等の非視覚的表示が含まれる。ディスプレイサブシステムには、ブラウン管（ＣＲＴ）、液晶表示装置（ＬＣＤ）等のフラットパネル装置、投射装置、視覚イメージを生成する他の機構が含まれる。ディスプレイサブシステムはまた、音声出力装置を介する等して、非視覚的表示を提供する。一般に、「出力装置」という語は、情報をコンピュータシステム８１０からユーザに、或いは、他のマシンやコンピュータシステムに出力するための、考え得る全てのタイプの装置及び方法を含むことを意図して使われている。
【００７５】
ストレージサブシステム８２４は、本発明の或る実施形態の機能を提供する基本的なプログラミング及びデータ構成を格納している。例えば、本発明の或る実施形態の機能を実施する様々なモジュールがストレージサブシステム８２４に格納されている。これらのソフトウェアモジュールは、一般に、プロセッササブシステム８１４によって実行される。
【００７６】
メモリサブシステム８２６は、典型的には、プログラム実行の間に命令及びデータを格納するためのメインランダムアクセスメモリ（ＲＡＭ）８３０と、固定命令が格納される読み出し専用メモリ（ＲＯＭ）８３２を含む多数のメモリを備える。ファイルストレージサブシステム８２８は、プログラム及びデータファイル用の永続的なストレージを提供し、ハードディスクドライブ、関連するリムーバブルメディアと共にフレキシブルディスクドライブ、ＣＤ−ＲＯＭドライブ、光学ドライブ、リムーバブルメディアカートリッジを含む。本発明の或る実施形態の機能を実施するデータベース及びモジュールは、ファイルストレージサブシステム８２８によって格納されても良い。ホストメモリ８２６には、とりわけ、プロセッササブシステム８１４によって実行される際に、コンピュータシステムにここに記載した機能を操作させる、或いは、実行させるコンピュータ命令が含まれる。ここで使われている「ホスト」又は「コンピュータ」上で走ると言われているプロセスとソフトウェアは、ホストメモリサブシステム８２６内のコンピュータ命令及びデータに応答してプロセッササブシステム８１４上で実行される。ホストメモリサブシステム８２６には、こうした命令及びデータを格納するための他のローカルストレージ或いはリモートストレージが含まれる。
【００７７】
バスサブシステム８１２は、コンピュータシステム８１０の様々な構成要素及びサブシステムに意図した通りの相互通信をさせるための機構を提供する。バスサブシステム８１２は、単一のバスで概略的に示されているが、別実施形態として、複数のバスを用いても良い。
【００７８】
コンピュータシステム８１０自体は、パソコン、携帯用コンピュータ、ワークステーション、コンピュータ端末、ネットワークコンピュータ、テレビ、メインフレーム、その他のデータ処理システム、ユーザデバイスを含む様々な種類のものが使用できる。コンピュータ及びネットワークの性質は絶え間なく変化するため、図８に示されているコンピュータシステム８１０の説明は、本発明の或る実施形態を示すための具体例に過ぎない。コンピュータシステム８１０については、図８に示されているコンピュータシステムよりも構成要素の多い、或いは、少ない、他の多くの構成が考えられる。
【００７９】
図６及び図７に示された各ステップは、或る種の回路に対しては手動で実行可能であるが、一実施形態では、プロセッササブシステム８１４等のプロセッサ、及び、ストレージサブシステム８２４等のメモリを備えるコンピュータシステムによって、示された各ステップを実行するためのプロセッササブシステム８１４によって実行可能な命令を含むソフトウェアの制御の下、実行される。当該ソフトウェアには、プロセッサが操作するデータも含まれる。当該ソフトウェアは、コンピュータシステムによって情報の格納及び読み出しが可能な、ここで用いられる、コンピュータが読み出し可能な媒体に格納されている。その例としては、フレキシブルディスク、ハードディスクドライブ、ＲＡＭ、ＣＤ、ＤＶＤ、フラッシュメモリ、ＵＳＢドライブ等が挙げられる。コンピュータが読み出し可能な媒体は、実際の使用のために、特定のデータ処理システムで復号化される符号化フォーマットで情報を格納する。ここで用いられる１つの「コンピュータ読み出し可能な媒体」には、複数のＣＤ−ＲＯＭ、ＲＡＭの複数のセグメント、様々な種類の媒体の組み合わせ等の１以上の物理的な品目も含まれる。ソフトウェアを格納するコンピュータが読み出し可能な媒体が、図８のコンピュータシステムと組み合わせられる際には、当該組み合わせは、ここに記述された各ステップを実行するマシンとなる。各ステップを実行する手段は、当該ステップを実行するソフトウェアモジュールと組み合わされたコンピュータシステム（或いはコンピュータシステムの内、当該ステップに必要とされる部分のみ）からなる。上記ソフトウェアを格納するコンピュータが読み出し可能な媒体は、コンピュータシステムとは別に分配が可能であり、それ自体で製品を構成する。
【００８０】
更に、ステップ６１２の後、及び、ステップ６１４の後の、回路設計の表現を含む１又は複数のネットリストファイル、レイアウトを格納する１又は複数の幾何学ファイルは、コンピュータが読み出し可能な媒体に格納されている。こうした媒体は、コンピュータシステムとは別に分配可能であり、それら自体で製品を構成する。ネットリスト又は幾何学ファイルの読み出し、修正、書き込み用のソフトウェアでプログラムされたコンピュータシステムと組み合わせる場合は、それらは、ここに記載した各ステップを実行する更に別のマシンを構成する。
【００８１】
［製造プロセス］
図９Ａ〜９Ｄは、本発明に基づく装置の製造方法を示す製造工程図である。これは単なる一例に過ぎず、多数の変形が通常の技術のレベルの範囲内で可能であると理解される。また、当業者にとって自明であり、本発明の理解には重要でない、多くの詳細及び全体のステップは簡略化のために省略されている。
【００８２】
図９Ａは、Ｐ−にドープされたウェハ領域９１０の断面を示している。ＴＳＶ９１２のためのホールがウェハを貫通しており、当該ホールは絶縁バリア９１４で覆われており、ＴＳＶ導電体が当該ホール内に形成されている。
【００８３】
ＴＳＶ９１２が形成された後、図９Ｂに示すように、領域９１６が、後の集積のために、ウェハ表面の他の領域と共にＴＳＶ９１２を覆って形成されても良い。次に、トランジスタ９１８等の能動素子がウェハ領域９１０内に形成される。トランジスタ９１８は、Ｎ＋ソース・ドレイン領域９２０及び９２２、チャネル９２６上のゲート誘電材料９２４、ゲート誘電材料９２４上のポリシリコンゲート導電体９２８で構成されている。トランジスタ９１８は、ＳＴＩ領域９３２によって横方向に区切られている。更に、ＴＳＶ９１２の隣には、Ｐ−基板９１０と共にアンテナダイオードを形成するＮ＋領域９３０が示されている。ここで重要なことは、必ずしも必要ではないが、Ｎ＋領域９３０は、トランジスタ９１８のＮ＋ソース・ドレイン領域９２０及び９２２と同じ工程で形成されても良い。Ｎ＋領域９３０の形成に新たなステップは必要ではない。
【００８４】
図９Ｃに示すように、Ｎ＋領域９２０、９２２、９３０が形成され、ゲートポリ９２８が形成された後、誘電体層がその領域上に形成され、複数のビアがそこにエッチングされる。ＴＳＶ９１２を露出させるビア９３４、Ｎ＋領域９３０を露出させるビア９３６、ソース・ドレイン領域９２０及び９２２を露出させるビア９３８及び９４２、ゲート電極９２８を露出させるビア９４０が夫々示されている。ここで重要なことは、必ずしも必要ではないが、Ｎ＋領域９３０に達するビア９３６は、他のビア９３４、９３８、９４０、９４２の何れか又は全てと同じ工程でエッチングすることが可能である。Ｎ＋領域９３０に達するビアのエッチングに新たなステップは必要ではない。
【００８５】
上記のビアが形成された後、図９Ｄに示すように、これらのビアは充填され、第１金属層Ｍ１が形成され、エッチングされる。Ｍ１レイヤ導電体９４４は、図９Ｄに示されており、ＴＳＶ９１２をゲートポリ９２８に接続していることが分かる。Ｎ＋領域９３０もまた、導電体９４４に同時に接続されている。他のＭ１レイヤ導電体もソース・ドレイン領域９２０及び９２２に接続しても良いが、表現を明瞭化するために、これらは図９Ｄは示されていない。
【００８６】
ＴＳＶ９１２は、トランジスタゲートポリ９２８に接続される工程と同じ工程でＮ＋領域９３０によって形成されるアンテナダイオードに接続されることが分かる。これによって、装置の製造中にＴＳＶ９１２による電荷蓄積からゲート誘電体９２４が保護される。製造中にＴＳＶ９１２によって捕捉されたＥＳＤからゲート誘電体９２４を保護するために、Ｍ１レイヤ導電体９４４が、ゲートポリ９２８にではなく、ソース・ドレイン領域９２０及び９２２に接続する場合には、図９Ａ〜９Ｄと同じシーケンスを用いることができる。
【００８７】
ここで用いられる他の層の「上方」又は「下方」と称される層は、様々な実施形態において、そうした他の層とは、１以上の中間層で分離されていても良い。「重ね合わせた」、「下層の」、「上層の」、別の層の「下」又は「上」、２つの層の「間」又は「分離した」と記述された層についても同じ解釈が意図されている。明らかに必要とされない限り、直接隣接している必要はない。
【００８８】
本発明の好ましい実施形態に関する上述の説明は、例示及び説明のために提供されている。上述の説明は、包括的であること、或いは、開示された厳密な形式に本発明を限定することは意図していない。「via early」として知られた全ての構成を含む、多くの変更及び変形が本技術分野の実践者にとって明らかになることは自明である。特に、かつ、限定すること無く、記述、示唆、或いは、本特許出願の背景技術のセクションで参照によって援用されたありとあらゆる変形例は、参照によって本発明の実施形態のここにおける記述に具体的に組み込まれる。ここに記述した実施形態は、本発明の原理及びその実際の応用を最も良く説明するために、選択され、記述されたものであり、これにより当業者が、様々な実施形態に関して、及び、期待される特定の利用に適するように様々な変形をもって本発明を理解することができる。本発明の範囲は、以下の特許請求の範囲及びその相当物によって定義されることが意図されている。
【背景技術】
【０００１】
本発明は、シリコン貫通ビアが存在する装置が直面するＥＳＤ（静電気放電）及びアンテナ効果に対処するための方法及び構造に関する。
【０００２】
完成した集積回路は、典型的に、シリコンウェハのボディに拡散及び打ち込み領域を有する。前記シリコン自体の上には、ゲート誘電体層（例えば、酸化物）があり、その上に、トランジスタのゲートがパターニングされるゲート層がある。該ゲート層は通常ポリシリコンであるが、幾つかの製造プロセスでは、金属の場合もある。その上には、幾層かの金属配線があり、各層は１つ手前の層と誘電体を介して分離されている。１つの層と他の層間の接続が必要な場合は、中間誘電体層を貫通する開口が形成され、導電体でその開口が充填される。当該構造には種々の変形例が存在するが、上述の構造は共通である。
【０００３】
２つの金属配線層間を接続する場合の層間の接続は、「ビア」と称され、第１の金属配線層とシリコンまたはゲート層間を接続する場合の層間の接続は、「コンタクト」と称される。説明の簡単のため、ここでは、「ビア」と「コンタクト」を区別せず、２つの用語を相互に置換可能に用いる。
【０００４】
ウェハ自体の上の第１の金属配線層は、「メタル１」または簡略して「Ｍ１」と称される。製造途中において、当該金属配線層は、下地の誘電体層上に形成され、パターニングされて、個々の導電体に形成される。次の誘電体層はＭ１上に形成され、必要な場合には、当該層にビアが形成され、引き続き、メタル２（Ｍ２）層が形成され、パターニングされる。当該プロセスが、Ｍ３及びＭ４を通して繰り返され、最上層の金属配線層まで行われる。
【０００５】
集積回路の製造プロセス中において、Ｍ１導電体を、コンタクトを介してＭＯＳＦＥＴのゲートポリと接続することが頻繁に行われる。反応性イオンエッチング工程において、Ｍ１導電体がプラズマから電荷を捕捉し、対基板電圧を、基板からゲートポリを隔てている薄い誘電体を破壊するのに十分高い電圧まで増加されることが可能となる。当該破壊現象は、「プラズマ誘発ゲート酸化膜損傷」、或いは、通称「アンテナ効果」として知られている。製造後までにＭ１導電体の全てが、夫々と接続する少なくとも１つのドライバを備えるため、該アンテナ効果は、製造後は通常問題とはならない。ドライバは、ソースまたはドレインの拡散または打ち込み領域を有し、当該領域は、それらの存在する大きなシリコンボディとともにダイオードを形成する。順バイアスか逆バイアスかに拘わらず、当該ダイオードは、Ｍ１導電体の電圧が、ゲート誘電体が破壊する大きさに達する前に、導通するか、或いは、非破壊的にブレークダウンする。
【０００６】
しかし、導通経路がしばしば異なる金属配線層間を飛び越えるようにルーティングされているため、上層の金属配線層がウェハ上に形成されるまで、トランジスタのゲート端子とドライバとの接続が完成されないケースが多く生じる。従って、Ｍ１導電体が、ゲートポリと接続するものの、ドライバとは何処にも接続していない期間が、製造途中に発生する。当該期間に、ゲート誘電体が、そのゲートと接続するＭ１導電体に電荷が蓄積されることで、破壊される危険に晒される。
【０００７】
ここで「アンテナ効果静電気放電（ＥＳＤ）損傷」と称される製造途中に発生するプラズマ誘発ゲート酸化膜損傷に関連する原因が存在する。製造途中に、幾つかのＭ１導電体がコンタクトを介してＮチャネルトランジスタのドレイン拡散または打ち込み領域に接続しており、それにより、ゲートポリと結合してゲート誘電体を破壊する該導電体に電荷を蓄積する別の経路が提供される。
【０００８】
該導電体がエッチングプラズマ或いは他のソースから電荷を捕捉するので、上述の現象の両方が製造途中で発生する。これらは、ここで「外部ＥＳＤ」と称される電荷誘発ゲート誘電体損傷の第３の原因とは区別される。外部ＥＳＤは、人体接触の如き静電荷の外部ソースに対する暴露により発生する。外部ＥＳＤは、通常製造後に、完成した装置を取り扱っている際に発生する。外部ＥＳＤの問題は、チップ上に大きなＥＳＤ保護回路を設け、それらを全ての入出力パッドに接続することで対処されている。
【０００９】
製造途中における破壊的な電荷蓄積の問題に対処するために、少なくとも３つの異なる解決法が用いられてきた。１つの解決法は、Ｍ１の小さな部分だけが直接ゲートに接続し、残りの回路網が上層の金属配線層を介してルーティングされるように回路のルーティングが変更される。ゲートポリと接続するＭ１材料の長さは製造工程中においては非常に短く、ドライバとの最終的な接続を形成する上層の金属配線層が形成されるまで当該長さは長くならない。導電体がエッチングプラズマから有害な電荷を捕捉する能力は、当該導電体の長さが短いと大幅に縮減されるため、アンテナ効果によるゲート誘電体損傷リスクは当該手法により最小化される。一方、当該解決法はルーティングソフトウェアに対して大きな負担を与える。
【００１０】
第２の解決法は、第１の解決法と類似しており、トランジスタのゲートは直接最上層の金属配線層と接続する。第２の解決法は、よりスタンダードなルーティングが行える場合、Ｍ１まで接続できるように、各ゲートの傍には別のビアが提供される点で異なる。第１の解決法と同様に、最上層の金属配線層が提供されるまで、即ち、ドライバとの最終的な接続が形成されるまで、ゲートと接続するＭ１の導電体の長さは非常に短い。しかし、アンテナを考慮せず、Ｍ１に生じる各接続の略全ての長さがＭ１に残るため、ルーティングソフトウェアに対する影響は最小化される。一方、全てのゲートにつき２つのビアが必要となり、貴重なチップ面積が当該ビアによって占有され好ましくない。
【００１１】
更に、第３の解決法では、付加的なダイオード（「アンテナダイオード」と称される）が各入力に隣接して形成され、Ｍ１レベルにおいてトランジスタのゲートと接続する。当該ダイオードは、例えば、Ｐ−基板にＮ＋領域を打ち込むか、或いは、Ｎ−基板にＰ＋領域を打ち込んで形成される。これらのダイオードは、標準的な回路動作時には逆バイアス状態であるが、製造途中においては、Ｍ１導電体の電圧が、ゲート誘電体が破壊される大きさに到達する前に、非破壊的にブレークダウンすることにより、ゲート誘電体を保護する。アンテナダイオードは、典型的には保護対象のトランジスタゲートに近接して配置する。幾つかのチップでは、アンテナ効果損傷の虞のあるトランジスタ、例えば、Ｍ１レベルにおいてドライバとは接続せず、長いＭ１コンダクタに接続するトランジスタのみに近接してアンテナダイオードが追加されている。他のチップでは、アンテナダイオードが全てのトランジスタに近接して追加されている。１つのダイオードは、全てが近接していてゲートが互いに接続している複数のトランジスタを保護できるため、典型的には、セルの各入力に１つのアンテナダイオードだけが設けられている。例えば、ＣＭＯＳインバータセルでは、ＮチャネルとＰチャネルの両トランジスタのゲート誘電体を保護するために１つのアンテナダイオードだけが提供される。しばしば、２つの全部のセルライブラリが提供される。一方のライブラリでは、各入力にアンテナダイオードが設けられ、他方のライブラリでは、アンテナダイオードが設けられていない。特定の設計において、チップ設計者は、当該設計を通して、一方または他方のライブラリの何れかをそのまま全部使用することを典型的に選択するため、結局、全体の設計を通してアンテナダイオードを含むか或いは含まないかを選択することになる。
【００１２】
更に、第４の解決法では、ルーターが長いルート上にアンテナダイオードを落とし込む。
【００１３】
上述の第３及び第４の解決法におけるようなアンテナダイオードの使用により、上記第１及び第２の解決法の問題点は回避できるが、アンテナダイオードは、貴重なチップ面積を占有し好ましくない。更に、アンテナダイオードは、セル入力における容量を増大させる。従って、アンテナダイオードを使用する場合、アンテナダイオードは典型的に、（占有するチップ面積に関して）所与の製造プロセスで許容される範囲でなるべく小さく形成される。特に平面図において、当該ダイオードのカソード用のＭ１コンタクト面積は、製造プロセスで許容される最小のコンタクトサイズに等しく、カソード下のＮ＋領域は、当該最小のコンタクト面積を囲むために製造プロセスで求められる最小の面積を有する。一例として、当該コンタクトは０．１８μｍ角とし、当該コンタクトの４辺全てにおいて０．１μｍのマージンを許容するために、当該Ｎ＋領域は０．３８μｍ角としても良い。
【００１４】
更に、外部ＥＳＤ事象に対する保護用にＩ／Ｏパッドに設けられたＥＳＤ保護回路も通常ダイオードを備える。しかながら、ＥＳＤ保護回路のダイオードは、アンテナダイオードと比べて、非常に大きく、非常に急激に蓄積される電荷を消失させるように設計されているため、当該ダイオードは、アンテナダイオードよりかなり大きい。ＥＳＤ保護回路のダイオードは、より緩やかにより低レベルで蓄積される電荷を取り出すアンテナダイオードと混同すべきではない。
【００１５】
更に別に、夫々技術の節目において、集積回路のスケーリングが益々困難になっているので、必要な集積度を達成すべく、実行可能な代替案として３次元（３Ｄ）集積化技術が浮上してきた。３Ｄ集積化によってシステム性能が改善され、回路ブロックの不均一な集積化が可能となる。多くの３Ｄ集積化技術に、シリコン貫通ビア（ＴＳＶ）を用いた縦方向の相互接続（縦配線）が含まれている。ＴＳＶは、チップ全体を貫通して、チップ上面のＭ１とチップ下面の金属配線を接続するビアである。ＴＳＶは非常に大きなアスペクト比を有し、それ故、Ｍ１導電体が製造途中で呈するのと同様の多くの電荷蓄積のリスクを、製造途中において呈する。多くのＴＳＶは、積み重ねられた次段のチップ上のコンタクトと、中間Ｉ／Ｏ構造によって与えられる標準的なＥＳＤ保護なしに接続するようになっているので、ＴＳＶに対する上述の問題（電荷蓄積のリスク）は、実際にはより大きい。チップ上でゲートポリと接続し、チップを積み重ねるまでドライバと接続しないＴＳＶでは、ゲート誘電体が、チップ製造の全工程を通しての電荷蓄積と、製造後の取扱中における外部ＥＳＤ事象の両方から損傷を受ける状態に置かれる。
【００１６】
ＴＳＶに対して提案されている１つの解決法は、ウェハの全ての下面側を覆う一時的な金属層を形成する手法であり、当該金属層は、ウェハ製造の最終工程として形成される。斯かる金属層を形成することで、全てのＴＳＶが相互に短絡されるため、製造後の取扱中でチップが積み重ねられる前に捕捉された電荷は広く分散される。ＴＳＶと当該下面側の金属層間の接続は、チップを積み重ねる最終の組み立て工程前に除去される。しかしながら、ＴＳＶは、典型的にはチップ製造工程の比較的早い段階のＭ１レイヤの形成前に形成される。当該下面側の金属層はウェハ製造の最終工程まで提供されないため、当該金属層では、Ｍ１から上の全ての層のパターニング中に生じる全てのエッチング工程の間の電荷蓄積からゲート誘電体を保護することができない。当該解決法以外に、上述のアンテナダイオードを用いることができるが、上述の如くチップ面積上の問題がある。
【発明の概要】
【００１７】
従って、集積回路の製造途中におけるＴＳＶによる電荷蓄積の問題を解決し得る、つまり、より良いチップ歩留まり、集積度、及び、より強力な回路、素子及びシステムが結果的に得られる強力な解決法が求められる。
【００１８】
ＴＳＶは機械的特性が広範に変化する種々の金属で構成される複雑な幾何学的構造であることが知られている。製造工程途中において、当該幾何学的構造は、周囲のシリコンに熱・機械的ストレスを導入する熱サイクルを受ける。また、ＴＳＶは活性なシリコン中に熱不整合ストレスを導入し、キャリア移動度に影響を与える。キャリア移動度は、ＴＳＶ近傍の異なる位置において異なる影響を受け、ＴＳＶの近くにレイアウトされるトランジスタの特性に重大な影響を及ぼすキャリア移動度の変動が生じる。これらのストレスに対する本技術分野における従事者の典型的な対応は、ＴＳＶの周りにトランジスタを配置しない領域を規定することである。
【００１９】
特に、先行文献では、一般的に「立ち入り禁止区域」或いは「排他的区域」を規定し、当該区域内でのトランジスタの配置が禁止される。例えば、参照によりここに取り込まれる「ヴァンデヴェルデ他、“３Ｄウェハ及び３Ｄ積層ＩＣパッケージングの熱機構”、マイクロエレクトロニクス及びマイクロシステムにおける熱的、機械的、及び、マルチフィジックスのシミュレーション及び実験に関する第９回国際会議、（ＥｕｒｏＳｉｍＥ）、２００８、第１〜７頁」（Vandevelde, et al., "Thermo-mechanics of 3D-Wafer Level and 3D Stacked IC packaging Technologies" 9th International Conference on Thermal, Mechanical and Multi-Physics Simulations and Experiments in Microelectronics and Micro-Systems, (EuroSimE), 2008, pp. 1-7）では、立ち入り禁止区域は、ＰチャネルトランジスタとＮチャネルトランジスタ用に別々に規定されており、［１００］結晶方向と平行及び垂直なトランジスタ電流の流れる方向に対して別々に規定されている。当該ヴァンデヴェルデの文献では、立ち入り禁止区域は、ＴＳＶの中心を中心とする、移動度の変化が振幅において５％を超えるＴＳＶの中心からの（全方向に亘る）最大距離と半径が等しい円として規定されている。ヴァンデヴェルデ等によって検討された特定の材料について、Ｐチャネルトランジスタの排他的区域は、シリコンのドーピングレベル及びＴＳＶの半径に依存して、ＴＳＶからの距離が約０．５μｍから約５μｍの範囲に広がっていることが見出されている。当該ヴァンデヴェルデの文献では、報告されている如何なるテストにおいても、Ｐチャネルトランジスタの排他的区域が、ＴＳＶからの距離が０．５μｍ未満に広がっていることは見出されていない。Ｎチャネルトランジスタについては、排他的区域が、ＴＳＶからの距離が約１μｍから約１．５μｍの範囲に広がっていることが見出されている。ヴァンデヴェルデは、半径２．５μｍ以下の銅のＴＳＶに対しては、ＴＳＶの直近にＮチャネルトランジスタを配置することを許可することになる。しかし、典型的に、互いに近接するＰチャネルトランジスタとＮチャネルトランジスタの両方を含むＣＭＯＳプロセスに対しては、より敏感なＰチャネルトランジスタに対する排他的区域の半径が全てのトランジスタに対する排他的区域の半径を規定する。それ故、ＣＭＯＳに対してヴァンデヴェルデが見つけた最小の排他的区域は、ＴＳＶの中心を中心とする、ＴＳＶの境界から０．５μｍ離間して広がる円である。他の多くの状況では、排他的区域は更に大きく、しばしば５μｍのオーダーとなる。
【００２０】
出願人は、ＴＳＶ排他的区域を、集積回路の製造工程中のＴＳＶによる電荷捕捉の問題に対して有利となるように使用することができること見出した。特に、概略を述べれば、１以上のアンテナダイオードを、ＴＳＶを囲む排他的区域内に形成し、Ｍ１によりＴＳＶと接続することができる。当該区域は上記以外には使用できないので、回路集積度に影響を及ぼすことなく保護を達成できる。更に、斯かるアンテナダイオードは、別途マスクや製造工程を追加することなく形成できる。
【００２１】
概略を述べれば、本発明の一態様において、アンテナダイオードを少なくとも部分的にＴＳＶの周囲の排他的区域内に配置し、ＴＳＶがゲートポリまたは排他的区域の外側に配置される１以上のトランジスタの拡散領域の何れかと接続されるのと同時に、メタル１レイヤ導電体によってアンテナダイオードをＴＳＶに接続することを含む。
【００２２】
別の態様において、アンテナダイオードを少なくとも部分的にＴＳＶから０．５μｍ内に配置する。
【００２３】
別の態様において、アンテナダイオードは、当該ダイオードが基板またはウェル内に垂直に延伸するように、ＴＳＶを側方から包囲する。
【００２４】
別の態様において、縦方向のアンテナダイオードが、ＴＳＶと最も近接するトランジスタの拡散領域の間に横方向に位置する部分を少なくとも有する。
【００２５】
別の態様において、ＴＳＶに接続するアンテナダイオードが、ＴＳＶに接続しない如何なるアンテナダイオードよりも大きいか、或いは、チップ上の全てのアンテナダイオードの平均的な面積より少なくとも大きい。
【００２６】
別の態様において、基板上に集積回路を製造する際に用いるリソグラフィ用のマスクセットの作製に供される回路設計のレイアウト方法であって、当該方法がプロセッサとメモリを備えたコンピュータシステムにより使用され、ＴＳＶが配置される集積回路上の位置を特定する工程、前記ＴＳＶを側方から包囲する排他的区域を決定する工程、前記基板内の拡散領域、ゲート導電体、及び、前記ゲート導電体と前記基板を分離するゲート誘電体を備え、前記拡散領域が前記排他的区域の外側に配置されているトランジスタをレイアウトする工程、前記基板内及び少なくとも部分的に前記排他的区域内に配置され、第１導電型を呈するようにドープされた第１領域をレイアウトする工程、尚、少なくとも前記第１領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされている、及び、前記ＴＳＶ、前記第１領域、及び、前記拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体をレイアウトする工程を有するレイアウト方法が提供される。
【００２７】
本発明の別の態様において、半導体基板を提供する工程、前記基板を貫通し、前記基板内の排他的区域が側面に隣接するＴＳＶを形成する工程、第１の拡散領域が少なくとも部分的に前記排他的区域内に配置され、第２及び第３の拡散領域が前記排他的区域の外側に配置され、前記第１、第２及び第３の拡散領域が第１導電型を呈するようにドープされ、少なくとも前記第１領域に隣接する領域内の前記基板が前記第１導電型とは逆導電型の第２導電型を呈するようにドープされるように、前記基板内に前記第１、第２及び第３の拡散領域を同時に形成する工程、前記基板上にゲート誘電体を形成し、前記ゲート誘電体上にゲート導電体を形成し、トランジスタを形成する全ての前記第２及び第３の拡散領域、前記ゲート導電体、及び、前記ゲート誘電体を形成する工程、及び、前記ＴＳＶ、前記第１の拡散領域、及び、前記第２の拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体を形成する工程を用いて集積回路が製造される。
【００２８】
上述した本発明の概要は本発明の幾つかの態様の基本的な理解を提供するためのものである。当該概要は、本発明の主要な或いは必須の要素を特定すること、または、本発明の技術的範囲を画定することを意図するものではない。当該概要は、後述するより詳細な説明の前置きとして、本発明の幾つかの概念を簡潔に紹介することを唯一の目的とする。本発明の特定の態様は、特許請求の範囲、明細書、及び、図面に記載される。
【００２９】
本発明は、本発明の特定の実施態様について説明され、図面には参照符号が付される。
【図面の簡単な説明】
【００３０】
【図１】ディジタル集積回路の設計フローを簡単に説明する説明図
【図２】４つのＴＳＶの例を備えるシリコン基板の一領域の簡単な構造を示す平面図
【図３】基板内の図２に示す１つのＴＳＶと複数のトランジスタを示す集積回路基板の一領域例の平面図
【図４】図３のＡ−Ａ'線に沿った図３の排他的区域の断面図
【図５】基板内の１つのＴＳＶと複数のトランジスタを示す他の実施形態における集積回路基板の一領域例の平面図
【図６】幾つかの実施形態に関連する設計フローの幾つかの局面を示すフローチャート
【図７】図６に示す回路レイアウトの一工程の詳細なフローチャート
【図８】本発明の特徴を具現化するソフトウェアの実行に使用可能なコンピュータシステムの簡単なブロック図
【図９Ａ】本発明に基づく装置の製造方法を示す製造工程図
【図９Ｂ】本発明に基づく装置の製造方法を示す製造工程図
【図９Ｃ】本発明に基づく装置の製造方法を示す製造工程図
【図９Ｄ】本発明に基づく装置の製造方法を示す製造工程図
【発明を実施するための形態】
【００３１】
以下に、当業者が本発明を作製及び使用できるように、特定の応用とその要件について説明する。開示される実施形態の種々の変形は当業者によって容易に理解され、ここに規定する一般的な原理は、本発明の精神及び技術的範囲から逸脱することなく他の実施形態や応用に適用できる。つまり、本発明が提示される実施形態に限定されることを意図するものではなく、ここに開示される原理及び特徴と矛盾しない最も広い範囲が認められる。
【００３２】
図１は、ディジタル集積回路の設計フローを簡単に説明する説明図を示す。上流レベルにおいて、設計工程は、製品アイデア（ステップ１００）から始まり、ＥＤＡ（電子設計自動化）ソフトウェア設計工程（ステップ１１０）が起動される。設計が終了すると、その設計はテープ出力される（ステップ１２７）。テープ出力後の或る時点で、製造工程（ステップ１５０）及びパッケージング及び組み立て工程（ステップ１６０）が実行され、最終的に集積回路チップが完成する（ステップ１７０）。
【００３３】
ＥＤＡソフトウェア設計工程（ステップ１１０）は、実際は、簡単化のため直線状に示される幾つもの工程（ステップ１１２〜１３０）で構成される。実際に集積回路設計工程では、特定の設計が、或るテストに合格するまで幾つかのステップを逆戻りする場合もあり得る。同様に、任意の実際の設計工程で、当該ステップが異なる順番や異なる組み合わせで発生し得る。従って、本記載では、特定の集積回路のための特別な或いは推奨される設計フローではなく、寧ろ設計フローの背景及び一般的な説明が提供される。
【００３４】
次に、ＥＤＡソフトウェア設計工程（ステップ１１０）の構成要素の各ステップについて簡単に説明する。
【００３５】
システム設計（ステップ１１２）：
設計者は、実現したい機能を記載する。設計者は、機能、検査コスト等を精緻化する「ｗｈａｔ−ｉｆ」プラニングを実行できる。ハードウェア、ソフトウェア・アーキテクチャのパーティショニング（区分け）が此の段階で発生する。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ｍｏｄｅｌ Ａｒｃｈｉｔｅｃｔ」、「Ｓａｂｅｒ」、「Ｓｙｓｔｅｍ Ｓｔｕｄｉｏ」、「ＤｅｓｉｇｎＷａｒｅ（登録商標）」の各製品が含まれる。
【００３６】
論理設計及び機能検証（ステップ１１４）：
此の段階では、システム内のモジュール用のＶＨＤＬまたはＶｅｒｉｌｏｇコードが書かれ、当該設計の機能の正確さが検査される。より具体的には、当該設計が特定の入力の刺激に応答して正確な出力を生成することが、確実であるかが検査される。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「ＶＣＳ」、「ＶＥＲＡ」、「ＤｅｓｉｇｎＷａｒｅ（登録商標）」、「Ｍａｇｅｌｌａｎ」、「Ｆｏｒｍａｌｉｔｙ」、「ＥＳＰ」、「ＬＥＤＡ」の各製品が含まれる。
【００３７】
合成及びテスト設計（ステップ１１６）：
ここでは、ＶＨＤＬまたはＶｅｒｉｌｏｇコードがネットリストに変換される。当該ネットリストは、対象の製造技術に合わせて最適化できる。更に、完成したチップの検査を可能とするテスト設計及び実施が行われる。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ｄｅｓｉｇｎ Ｃｏｍｐｉｌｅｒ（登録商標）」、「Ｐｈｙｓｉｃａｌ Ｃｏｍｐｉｌｅｒ」、「ＤＦＴ Ｃｏｍｐｉｌｅｒ」、「Ｐｏｗｅｒ Ｃｏｍｐｉｌｅｒ」、「ＦＰＧＡ Ｃｏｍｐｉｌｅｒ」、「ＴｅｔｒａＭＡＸ」、「ＤｅｓｉｇｎＷａｒｅ（登録商標）」の各製品が含まれる。
【００３８】
ネットリスト検証（ステップ１１８）：
当該ステップでは、ネットリストが、タイミング制約との整合性、及び、ＶＨＤＬまたはＶｅｒｉｌｏｇソースコードとの対応につき検査される。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ｆｏｒｍａｌｉｔｙ」、「ＰｒｉｍｅＴｉｍｅ」、「ＶＣＳ」の各製品が含まれる。
【００３９】
設計プラニング（ステップ１２０）：
ここでは、チップの全体的なフロアプランが構築され、タイミング及びトップレベルのルーティングための分析が行われる。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ａｓｔｒｏ」、「Ｃｕｓｔｏｍ Ｄｅｓｉｇｎｅｒ」の各製品が含まれる。
【００４０】
物理的実施（ステップ１２２）：
当該ステップでは、配置（回路要素の位置決め）及びルーティング（回路要素の接続）が発生する。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ａｓｔｒｏ」、「ＩＣ Ｃｏｍｐｉｌｅｒ」の各製品が含まれる。
【００４１】
分析及び抽出（ステップ１２４）：
当該ステップでは、回路機能がトランジスタレベルで検証される。言い換えれば、当該ステップでは、「ｗｈａｔ−ｉｆ」精緻化が可能となる。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「ＡｓｔｒｏＲａｉｌ」、「ＰｒｉｍｅＲａｉｌ」、「ＰｒｉｍｅＴｉｍｅ」、「Ｓｔａｒ−ＲＣＸＴ」の各製品が含まれる。
【００４２】
物理的検証（ステップ１２６）：
当該ステップでは、製造、電気的課題、リソグラフィ課題、及び、回路の正確さ確実にするための種々の機能検査が実施される。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ｈｅｒｃｕｌｅｓ」製品が含まれる。
【００４３】
テープ出力（ステップ１２７）：
当該ステップでは、完成したチップを製造するために使用されるリソグラフィ用のマスクの作製用として（適切な場合には、リソグラフィ強化を適用した後に）用いられる“テープ出力”データが提供される。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「ＩＣ Ｃｏｍｐｉｌｅｒ」及び「Ｃｕｓｔｏｍ Ｄｅｓｉｇｎｅｒ」の各ファミリー製品が含まれる。
【００４４】
解像度強化（ステップ１２８）：
当該ステップでは、当該設計の可製造性を改善するためのレイアウトの幾何学的な操作が行われる。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「Ｐｒｏｔｅｕｓ」、「ＰｒｏｔｅｕｓＡＦ」、「ＰＳＭＧｅｎ」の各製品が含まれる。
【００４５】
マスクデータ準備（ステップ１３０）：
当該ステップでは、完成したチップを製造するために使用されるリソグラフィ用のマスクの作製用として用いられるマスク作製可能な（ｍａｓｋ−ｍａｋｉｎｇ−ｒｅａｄｙ）“テープ出力”データが提供される。本ステップで利用できるシノプシス社から提供されるＥＤＡソフトウェア製品として、例えば、「ＣＡＴＳ（Ｒ）」のファミリー製品が含まれる。
【００４６】
図２は、４つのＴＳＶの例２１２、２１４、２１６、２１８を備えるシリコン基板２１０の一領域の簡単な構造を示す平面図である。一実施形態において、当該４つのＴＳＶは全て単一のチップ上に配置され、また、他の実施形態では、図２のイメージはダイシング前のウェハの一部分を表わしており、ダイシング後は、ＴＳＶ２１２、２１４、２１６、２１８の１以上が残りのＴＳＶの１以上とは異なるチップ上に配置されることになる。図２の各ＴＳＶは、ＳｉＯ２バリア誘電体によって囲まれた円形の銅のビアによって平面図で示されている。一方、他の実施形態では、導電体とバリア誘電体の両方に他の材料を用いることができる。ＴＳＶを備えたシリコンウェハの製造工程中、当該構造は、２５０℃等の高温から室温（〜２５℃）まで冷却される。当該構造が冷えるにつれて、シリコンと銅の両材料は収縮するが、銅の方がシリコンよりも収縮する。これにより、ＴＳＶの外周に垂直な方向に（すなわち半径方向に）シリコンに引張応力が生じ、同様に、ＴＳＶの外周の接線方向にシリコンに圧縮応力が生じる。応力の大きさは、ＴＳＶの端部から遠ざかるにつれて低下する。
【００４７】
図３は、基板３２０内の１つのＴＳＶ２１２と多数のトランジスタ３１２を示す集積回路基板の一領域例３００の平面図である。同様の構造（不図示）が、他のＴＳＶ２１４、２１６、２１８の周囲にも存在する。ここで用いられる「領域」という語は、３次元の立体を指している。更に、ここで用いられる「縦」という語は、ウェハの主要面に垂直な方向を指し、「横」という語は、ウェハの主要面に平行な何れかの方向を指す。更に、基板内に物理的に配置される部品及び基板の上方の部品を含む、トランジスタ等の構造は、ここでは、基板の「内」又は「上」にあるものとして記述されるが、意図される意味に違いはない。
【００４８】
ＴＳＶ２１２は、図３では単一の円で示されているが、当然のことながら、当該ＴＳＶをシリコンウェハの本体から電気的に分離するバリア誘電体（不図示）も存在する。表現を明瞭化するために、図３では金属層は示されていない。また、図３では、トランジスタ３１２は規則的なパターンで示されている。こうした規則性は、メモリアレイのような非常に繰り返しの多い回路では典型であるが、トランジスタの配置がよりランダムな論理回路では典型ではないと思われる。更に、図３では、全ての拡散領域が同じ幅を有しており、各対の拡散領域は一つのトランジスタのみに使用される。多くのレイアウトでは、拡散領域が１以上のトランジスタ間で共有されることも多く、各拡散領域の幅が異なる場合もある。しかし、図３の規則的なレイアウトが本説明には役立つ。「拡散領域」という語は、それらの領域が、幾つかの工程において、拡散ではなく、注入やその他の手段によって形成されるとしても、ここではトランジスタのドレイン領域及びソース領域を表わすために用いられる。
【００４９】
更に、図３に示される円３１４は、レイアウトソフトウェアが、如何なるトランジスタのソース、ドレイン領域の何れの部分もその中に配置しない排他的区域を示している。ここで用いられる「排他的区域」とは、シノプシス社から提供される「ＩＣ Ｃｏｍｐｉｌｅｒ」や「Ｃｕｓｔｏｍ Ｄｅｓｉｇｎｅｒ」といったレイアウト／配置ソフトウェアによって規定される領域である。この排他的区域のサイズは、ソフトウェアに固定のサイズであっても良いし、レイアウト技術者からの入力に応じて設定可能としても良い。「排他的区域」は、トランジスタ等の能動素子を配置するためのレイアウトソフトウェアによって避けられる実際の区域である。排他的区域は、チップ上の全てのＴＳＶを囲む一定のサイズでも良いし、別の実施形態では、ＴＳＶ間でサイズが異なっていても良い。上記ソフトウェアは、導電型が異なるトランジスタに対して異なる排他的区域を定義する場合もあるが、その場合、「排他的区域」がここで使われる場合は、異なる種類の素子に対する複数の排他的区域の交差部分、すなわち、レイアウトソフトウェアが如何なるトランジスタのソース、ドレイン領域の何れの部分も配置しない区域を指す。当然のことながら、ここで定義される「排他的区域」は実在し、特定の集積回路チップをレイアウトする際に、レイアウトソフトウェアによって使用されるソフトウェア設定から（他のソース間で）決定することが可能である。
【００５０】
また、図３には、ＴＳＶ２１２を囲み、排他的区域３１４内に位置するＮ＋領域３１６が示されている。領域３１６の上にはシリコンとＭ１レイヤの間の誘電体層を貫通する複数のビア３１８が示されている。Ｍ１内の導電体（図３では不図示）は、ビア３１８の夫々を介してＴＳＶ２１２をＮ＋領域３１６に接続している。
【００５１】
図４は、図３のＡ−Ａ'線に沿った排他的区域３１４の断面図である。ここに示す全ての図面と同様に、図４は原寸に比例して描かれていない。図４は、基板３２０を縦に貫通するＴＳＶ２１２を示している。図４の実施形態で示される領域内の基板３２０は、Ｐ−でドープされている。ここでもバリア誘電体が存在するが、図４では図示されていない。シリコンの最上面は４１２で示されている。２つのビア３１８と同様に、ＴＳＶ２１２を囲むＮ＋リング３１６も示されている。尚、ここで用いられる「リング」は、必ずしも円形でなくても良い。図４はまた、設計された機能を実現するための必要に応じて、ＴＳＶ２１２を他の回路に接続するＭ１内の導電体４１０を示している。導電体４１０は、ビア３１８を介してＮ＋領域３１６にも接続されている。
【００５２】
Ｎ＋領域３１６は、自身が配置された、Ｐ−にドープされたシリコンの大きなボディ３２０と共に、ダイオード４１４（図４では点線で象徴的に示されている）を形成する。Ｎ＋領域３１６は、ダイオード４１４のカソードであり、Ｍ１でＴＳＶに接続されている。Ｐ−基板は接地されていても良いが、その体積が大きいために、大量の帯電をその電圧を著しく変動させること無く吸収するため、接地は絶対に必要と言う訳ではない。製造工程において、Ｎ＋領域３１６は、Ｍ１の導電体４１０の形成、及び、ビア３１８内の導電材料の形成よりも前に形成される。従って、ダイオード４１４に対するＴＳＶの接続は、Ｍ１レイヤの形成中に生じるため、この工程は、ＴＳＶ２１２をトランジスタのソース、ドレイン、ゲート導電体の何れかに接続させる工程と同一の工程である。従って、ダイオード４１４は、ＴＳＶ２１２が接続されるトランジスタのゲート誘電体を、ＴＳＶ２１２を当該トランジスタに接続した後の製造工程において、ＴＳＶ２１２に蓄積される電荷から保護するアンテナダイオードとして機能する。不要な電荷の蓄積によって、基板３２０に比べてＴＳＶ２１２上の電圧が増加すると、ダイオード４１４は、逆バイアス状態となり、ゲート誘電体が破壊される前にブレークダウンする。電荷の蓄積によって、ＴＳＶ２１２の電圧が負電圧となると、ダイオード４１４は順バイアス状態となる。そして、電圧差が順バイアスのダイオードの電圧降下を超えると（但し、ゲート誘電体が破壊される電圧よりは低い）、ダイオード４１４は導通状態となる。
【００５３】
集積回路の通常の動作中は、ＴＳＶ２１２上の電圧は必要に応じて変更されるが、ダイオード４１４の逆バイアス状態は維持される。当該電圧は、ダイオード４１４の逆バイアス降伏電圧を超えることは無く、また、ダイオード４１４を順バイアスとする程度まで基板３２０と比べて低下することも無い。従って、ダイオード４１４は、回路に対して容量と電力消費を与える一方で、回路の動作には影響しない。Ｎ＋領域３１６及びＰ−領域３２０は、回路の通常の動作電圧よりは大きいがゲート誘電体が破壊される電圧よりは小さい逆バイアス降伏電圧を実現するように、ドープされる。具体例として、電源電圧が＋１．５Ｖと０Ｖである典型的な論理回路の場合、ダイオード４１４は、例えば３．５Ｖの逆バイアス降伏電圧を有するように設計される。
【００５４】
当然のことながら、図３及び図４の実施形態におけるＮ＋領域３１６は全て、ＴＳＶ２１２を囲む排他的区域３１４内に配置されている。この特徴は、排他的区域３１４内の領域が何れにも使用されないため、好都合である。従って、ＴＳＶ２１２のためのアンテナダイオードは、能動素子に使用されるチップ領域を占有することがない。このため、回路の集積度に悪い影響を与えない。更に、Ｎ＋領域３１６は、他のＮ＋領域がウェハ内に形成される工程と同じ工程で形成される。同様に、ビア３１８は、他のビアが形成される工程と同じ工程で形成され、ＴＳＶ２１２とＮ＋領域３１６の両方に対するＭ１の接続は、他のＭ１導電体が形成される工程と同じ工程で形成される。従って、ＴＳＶ２１２のためのアンテナダイオードを設けることもまた、製造工程に悪い影響を与えることはない。
【００５５】
当然のことながら、図３及び図４の実施形態における、ＴＳＶ２１２に最も近いＮ＋領域３１６における地点は、基板上の全てのトランジスタの拡散領域におけるＴＳＶ２１２に最も近い地点よりも、ＴＳＶ２１２に近い位置にある。実際、図３及び図４の実施形態におけるＮ＋領域３１６は、全体として、基板上の全てのトランジスタの最も近い拡散領域よりも、ＴＳＶ２１２の近くに位置している。
【００５６】
図５は、基板５２０内のＴＳＶ２１２と多数のトランジスタ５１２を示す他の実施形態における集積回路基板の一領域例５００の平面図である。図５は、既存のアンテナダイオード５２２、５２４、５２６、及び、Ｍ１レイヤ導電体の幾つかが示されている以外は、図３と同じである。具体的には、導電体５２８は、アンテナダイオード５２２とトランジスタ５３４及び５３６の各ゲートとを相互接続し、導電体５３０は、アンテナダイオード５２４と番号が付与されていない他の２つのトランジスタの各ゲートとを相互接続し、導電体５３２は、ＴＳＶ２１２、Ｎ＋領域３１６、アンテナダイオード５２６、番号が付与されていない他の２つのトランジスタの各ゲートとを相互接続する。前述したように、Ｎ＋領域３１６は自身のアンテナダイオードを形成するが、ＴＳＶに接続するこのダイオードは、ＴＳＶに接続しないアンテナダイオード５２２及び５２４の何れよりも大きなチップ面積を占める。前述したように、トランジスタのゲート誘電体を保護するために典型的に用いられるアンテナダイオードは、所与の製造プロセスで可能な限り小さく形成される。一方、Ｎ＋領域３１６によって形成されるアンテナダイオードは、能動的な回路に利用可能なチップ面積を占有することがないため、より大きく形成することができる。実際、図５の実施形態におけるＮ＋領域３１６によって形成されるアンテナダイオードは、ＴＳＶに接続しないチップ内の各アンテナダイオードよりも大きなチップ面積を占めている。
【００５７】
但し、チップには、ＴＳＶに接続しない、何らかの理由により、Ｎ＋領域３１６によって形成されるアンテナダイオードよりも大きい１又は複数のアンテナダイオードが含まれる場合もある。しかし、その場合でも、Ｎ＋領域３１６によって形成されるアンテナダイオードの面積は、ＴＳＶに接続しないチップ内の全てのアンテナダイオードによって占められる面積の平均よりもやはり大きい。
【００５８】
ダイオード４１４の実現には多くの他の変形例がある。図３及び図４の実施形態では、Ｎ＋領域３１６は四角形であり、ＴＳＶ２１２を完全に囲んでいる。他の実施形態では、当該Ｎ＋領域は、円形でもよく、排他領域３１４と共に広範囲に亘って広がっていても良い。Ｎ＋領域３１６の内側の境界もまた、所望する任意の形状で良く、一実施形態では、ＴＳＶ２１２を囲むバリア誘電体に至るまで広がっていても良い。他の実施形態では、Ｎ＋領域はＴＳＶ２１２を完全に取り囲んでいる必要はない。Ｎ＋領域は、ＴＳＶ２１２を部分的に囲むか、或いは、隙間を空けて略完全に囲むこともできる。或いは、Ｎ＋領域を１以上の個々のＮ＋領域から構成し、各個別のＮ＋領域は、図３に示す当該領域３１６よりもずっと小さい面積にすることも可能である。この最後の変形例において、各Ｎ＋領域は、全て並列に接続された各別のアンテナダイオードを形成するが、それらはまとめて単一のより大きなアンテナダイオードと同様の特性を有すると考えられる。更に、一実施形態において、Ｎ＋領域は、排他的区域のサイズに拘わらず、０．５μｍのＴＳＶ境界内に配置されるように限定されていても良い。
【００５９】
同様に、ＴＳＶ２１２と１以上のＮ＋領域との相互接続を、図３に示すように、ＴＳＶ２１２とＮ＋領域３１６の外側の境界内の領域全体の両方を完全に覆う、Ｍ１内の矩形とするか、或いは、完全な矩形よりは小さい何らかの形状とすることができる。例えば、当該相互接続を、ＴＳＶ２１２を１以上のＮ＋領域に接続する１以上の狭い導電体で構成することができる。但し、この相互接続によって、ＴＳＶ２１２から、製造工程中にＴＳＶ２１２における電荷の蓄積に対するゲート誘電体の保護に関与するＮ＋領域の夫々まで、導電経路が形成されるため、注意が必要である。
【００６０】
更に他の変形例が考えられる。例えば、Ｎ＋領域３１６の横方向の広がりを、排他的区域３１４の内部に留まるように限定することによって、能動素子に利用可能なチップ領域に対する侵入を防止する一方で、回路の集積度への影響が許容範囲内であれば、Ｎ＋領域を排他的区域３１４の外側に拡張するように形成しても構わない。特に、ダイオード４１４が外部からのＥＳＤに対する保護も行うのであれば、排他的区域３１４に面積が限定されたダイオードは大きさが十分でない可能性もあるため、Ｎ＋領域を排他的区域３１４の外側に拡張するように形成することは望ましい。この場合、Ｎ＋領域３１６は、排他的区域３１４よりもずっと大きく形成しても良い。Ｎ＋領域３１６の少なくとも一部が排他的区域内部に含まれる限り、これまでは不可能であると考えられていた利点が得られる。
【００６１】
更に別の変形例では、回路は、基板を基準として、正電圧よりも寧ろ、負電圧で動作する。この場合、通常の動作中のＴＳＶ２１２は、０Ｖから例えば−５Ｖの間の電圧を伝えることが期待される。これに対応するために、アンテナダイオードは逆方向に形成され、カソードの代わりにアノードがＴＳＶ２１２に接続される。バルクシリコンがＮ−でドープされ、領域３１６がＰ＋でドープされる。従って、一般に、領域３１６とそれが内部に形成されるバルクシリコン領域３２０は「逆導電型」を有する。当然のことながら、Ｎ型ドーピング（Ｎ、Ｎ−、Ｎ＋の何れであっても）の全てのレベルは、Ｐ型ドーピング（Ｐ、Ｐ−、Ｐ＋の何れであっても）の全てのレベルとは逆の導電型を有する。ここで用いられるＮ−及びＮ＋のドーピングレベルは、単なる「Ｎ」ドーピングの特別な場合と考えられ、Ｐ−及びＰ＋のドーピングレベルは、単なる「Ｐ」ドーピングの特別な場合と考えられる。
【００６２】
［設計及びレイアウト工程]
図６は、ここで述べられた幾つかの実施形態に関連する設計フローの幾つかの局面を示すフローチャートである。ここで述べられた全てのフローチャート及び製造ステップシーケンスと同様に、当然のことながら、実現される機能に影響すること無く、ステップの多くは組み合わせが可能であり、並行して、或いは、異なる順番での実行が可能である。ステップの順番を変更しても、幾つかの場合では、特定の他の変更が併せて行われる限り同じ結果となり、他の場合では、特定の条件が満たされる限り同じ結果となる。
【００６３】
図６を参照すると、ステップ６１０において回路が設計される。ステップ６１０は大まかに図１のステップ１００及びステップ１１２〜１１８に対応する。ここで用いられる「回路設計」という語は、Ｖｅｌｉｌｏｇ、ＶＨＤＬ設計表現やそれに類するものからのコンパイルの後で、且つ、レイアウトの前におけるゲート又はトランジスタレベルの設計を指す。回路設計は、ステップ６１０の後、ネットファイルに表現される。大まかに図１のステップ１２０〜１２６に対応するステップ６１２では、回路設計がレイアウトされる。このレイアウトは、とりわけ、製造工程中にウェハの露光に用いられる各マスク上に形成される全ての形状を定義する幾何学的ファイルに表現される。この幾何学的ファイルは、ＧＤＳＩＩ、ＯＡＳＩＳ、ＣＲＥＦ等の様々な標準フォーマットの何れかを有するか、或いは、非標準のフォーマットを有することもできる。当該ファイルは、生成予定の各マスク用のマスク定義の形で、回路設計のレイアウトが記述されている。各マスク定義は、複数の多角形を定義する。本実施形態におけるステップ６１２が終了した時点では、解像度強化（ＲＥＴ）は未だ行われていない。従って、ステップ６１２の結果得られるレイアウト幾何学は、レイアウト内の幾何学と同程度かそれより大きいサイズの、可視光を用いたリソグラフィプリントの欠陥を未だ考慮に入れていないため、或る意味、理想化されたものである。例えば、矩形は直角であり、回折効果に対する前補正（pre-correct）が未だ行われていない。
【００６４】
大まかにステップ１２８に対応するステップ６１４において、設計者の意図をより良く実現するために、レイアウトは複数のステップを経て修正される。設計者の意図は、理想化されたレイアウト形状から判別され（例えば、意図される駆動電流はチャネル幅から判別される）、最終的な集積回路において当該意図をより良く実現するために変更が行われる。このステップでは、以下で説明するへこみや突起を操作する形状の追加が行われるのと同様に、光学近接効果補正が行われる。修正されたレイアウトは、再度、典型的には上記の幾何学ファイルフォーマットの１つを用いた幾何学ファイルに表現される。
【００６５】
ステップ６１６では、リソグラフィ用のマスクセットが、ステップ６１４で変更されたレイアウトを基にして作製される。マスクの作製方法は、本発明の重要な局面ではないので、今日公知な、或いは、将来開発される任意のマスクの作製方法が使用可能である。一例として、マスクは、マスクプリント技術の教示に関してここに参照することによって援用される、米国特許第６，０９６，４５８号、６，０５７，０６３号、５，２４６，８００号、５，４７２，８１４号、５，７０２，８４７号に記載の技術を用いてプリントすることができる。
【００６６】
マスクセットが作製された後、ステップ６１８において、それらを用いて集積回路が製造される。
【００６７】
図７は、回路をレイアウトするステップ６１２の詳細なフローチャートである。図７は、非常に複雑なプロセスを簡略化したものであり、その詳細は、本発明の理解には重要ではないため、図示されていない。図７を参照すると、ステップ７１０において、入力されるネットリストに規定される個々の回路素子に対してライブラリセルが選択される。ライブラリセルは、（とりわけ）、トランジスタの拡散領域、ゲートスタック、アンテナダイオード、ＴＳＶ、３１６等のドープされた領域を含む素子（図３、４、５）に必要なレイアウト幾何学を含んでいる。一実施形態では、ライブラリには、本出願の他の場所で述べたＴＳＶと近接するドープされた領域３１６の両方を含むセルが含まれている。第２の実施形態では、ライブラリに上記は含まれない。
【００６８】
ステップ７１２では、回路設計に従って、ライブラリセルがレイアウトに配置され、配線が配線層で相互接続されるように定義される。このステップでは、多数の要素が考慮に入れられるが、それらの殆どは本発明の理解にとって重要ではない。しかし、本発明の一局面に応じて、このステップには、本出願の他の場所で述べたＴＳＶ、領域３１６、トランジスタのゲート、ソース、ドレインの何れかを相互接続するＭ１内の導電体の定義が含まれる。一実施形態では、レイアウト工程には、ＴＳＶが配置される集積回路上の位置の特定、ＴＳＶを横方向から囲む排他的区域の決定が含まれる。このステップで決定される排他的区域は、一実施形態では、ＴＳＶの中心を中心とする０．５μｍ又は５μｍ等の一定の半径の円とすることができる。或いは、この排他的区域は、集積回路で用いられる特定の基板のドーピング濃度とＴＳＶのサイズに関して、ヴァンデヴェルデやその他の参照文献によって報告されている関係を参照して決定しても良い。更に別の代替案としては、排他的区域は、特定の環境におけるＴＳＶの応力による結果を分析し、そこから５％の移動度変化コンター（contour）を得ることによって決定しても良い。排他的区域の決定には、他にも多くの方法が利用可能である。
【００６９】
排他的区域が決定された後、回路内の全てのトランジスタが、全ての拡散領域が排他的区域外に配置されるように、レイアウトされる。３１６等のＮ＋領域もまた、少なくとも一部が排他的区域内に配置されるようにレイアウトされ、ＴＳＶ、領域３１６、１つのトランジスタのゲート導電体又は一方の拡散領域を相互接続するＭ１レイヤの配線がレイアウトされる。
【００７０】
レイアウトステップ６１２は、何度も反復される。従って、ステップ７１４では、レイアウトされた回路は、使用されるチップ面積、タイミング、電力散逸、その他多くの要素に関して分析され、ステップ７１６において、回路性能がレイアウトとして妥当であるかが判定される。もし妥当でなければ、プロセスはステップ７１２に戻って回路素子の異なる配置やルーティングが試行されるか（前回の反復からソース／ドレインの選択及び分割された拡散領域を再考することも含む）、或いは、ステップ７１０に戻って必要に応じて回路素子について異なるライブラリセルを選択するか、或いは、必要であればステップ６１０（図６）まで戻って何らかの方法で回路設計を変更することも可能である。ステップ７１６で回路性能が妥当であると判定されると、レイアウトステップ６１２が終了する（ステップ７１８）。
【００７１】
図８は、本発明の特徴を具現化するソフトウェアの実行に使用可能なコンピュータシステム８１０の簡単なブロック図である。コンピュータシステム８１０は、バスサブシステム８１２を介して、多数の周辺装置と通信を行うプロセッササブシステム８１４を備える。これらの周辺装置には、メモリサブシステム８２６とファイルストレージサブシステム８２８を備えたストレージサブシステム８２４、ユーザインターフェース入力装置８２２、ユーザインターフェース出力装置８２０、及び、ネットワークインターフェースサブシステム８１６が含まれる。入力装置及び出力装置によって、ユーザとコンピュータシステム８１０間の相互作用が可能となる。ネットワークインターフェースサブシステム８１６は、通信ネットワーク８１８とのインターフェースを含む、外部ネットワークとのインターフェースを提供し、通信ネットワーク８１８を介して他のコンピュータシステムの対応するインターフェース装置と連結されている。通信ネットワーク８１８は、多くの相互接続されたコンピュータシステムと通信リンクを備える。これらの通信リンクは、有線リンク、光リンク、無線リンク、或いは、他の情報通信の機構である。一実施形態では、通信ネットワーク８１８はインターネットであり、他の実施形態では、何らかの適切なコンピュータネットワークである。
【００７２】
ネットーワークインターフェースの物理的なハードウェア構成要素は、ネットワークインターフェースカード（ＮＩＣ）と呼ばれることもある。これらはカードの形態をしている必要はなく、例えば、集積回路（ＩＣ）や、マザーボードに直接適合するコネクタの形態をしているか、或いは、コンピュータシステムの他の構成要素と共に単一の集積回路チップ上に形成されたマクロセルの形態をしている。
【００７３】
ユーザインターフェース入力装置８２２には、キーボード、マウス、トラックボール、タッチパッド、グラフィックタブレット等のポインティングデバイス、スキャナー、ディスプレイに組み込まれたタッチスクリーン、音声認識システム等のオーディオ入力装置、マイク、及び、その他の入力装置が含まれる。一般に、「入力装置」という語は、コンピュータシステム８１０又はコンピュータネットワーク８１８へ情報を入力するための考えられる全てのタイプの装置及び方法を含むことを意図して使われている。
【００７４】
ユーザインターフェース出力装置８２０には、ディスプレイサブシステム、プリンター、ファックス、オーディオ出力装置等の非視覚的表示が含まれる。ディスプレイサブシステムには、ブラウン管（ＣＲＴ）、液晶表示装置（ＬＣＤ）等のフラットパネル装置、投射装置、視覚イメージを生成する他の機構が含まれる。ディスプレイサブシステムはまた、音声出力装置を介する等して、非視覚的表示を提供する。一般に、「出力装置」という語は、情報をコンピュータシステム８１０からユーザに、或いは、他のマシンやコンピュータシステムに出力するための、考え得る全てのタイプの装置及び方法を含むことを意図して使われている。
【００７５】
ストレージサブシステム８２４は、本発明の或る実施形態の機能を提供する基本的なプログラミング及びデータ構成を格納している。例えば、本発明の或る実施形態の機能を実施する様々なモジュールがストレージサブシステム８２４に格納されている。これらのソフトウェアモジュールは、一般に、プロセッササブシステム８１４によって実行される。
【００７６】
メモリサブシステム８２６は、典型的には、プログラム実行の間に命令及びデータを格納するためのメインランダムアクセスメモリ（ＲＡＭ）８３０と、固定命令が格納される読み出し専用メモリ（ＲＯＭ）８３２を含む多数のメモリを備える。ファイルストレージサブシステム８２８は、プログラム及びデータファイル用の永続的なストレージを提供し、ハードディスクドライブ、関連するリムーバブルメディアと共にフレキシブルディスクドライブ、ＣＤ−ＲＯＭドライブ、光学ドライブ、リムーバブルメディアカートリッジを含む。本発明の或る実施形態の機能を実施するデータベース及びモジュールは、ファイルストレージサブシステム８２８によって格納されても良い。ホストメモリ８２６には、とりわけ、プロセッササブシステム８１４によって実行される際に、コンピュータシステムにここに記載した機能を操作させる、或いは、実行させるコンピュータ命令が含まれる。ここで使われている「ホスト」又は「コンピュータ」上で走ると言われているプロセスとソフトウェアは、ホストメモリサブシステム８２６内のコンピュータ命令及びデータに応答してプロセッササブシステム８１４上で実行される。ホストメモリサブシステム８２６には、こうした命令及びデータを格納するための他のローカルストレージ或いはリモートストレージが含まれる。
【００７７】
バスサブシステム８１２は、コンピュータシステム８１０の様々な構成要素及びサブシステムに意図した通りの相互通信をさせるための機構を提供する。バスサブシステム８１２は、単一のバスで概略的に示されているが、別実施形態として、複数のバスを用いても良い。
【００７８】
コンピュータシステム８１０自体は、パソコン、携帯用コンピュータ、ワークステーション、コンピュータ端末、ネットワークコンピュータ、テレビ、メインフレーム、その他のデータ処理システム、ユーザデバイスを含む様々な種類のものが使用できる。コンピュータ及びネットワークの性質は絶え間なく変化するため、図８に示されているコンピュータシステム８１０の説明は、本発明の或る実施形態を示すための具体例に過ぎない。コンピュータシステム８１０については、図８に示されているコンピュータシステムよりも構成要素の多い、或いは、少ない、他の多くの構成が考えられる。
【００７９】
図６及び図７に示された各ステップは、或る種の回路に対しては手動で実行可能であるが、一実施形態では、プロセッササブシステム８１４等のプロセッサ、及び、ストレージサブシステム８２４等のメモリを備えるコンピュータシステムによって、示された各ステップを実行するためのプロセッササブシステム８１４によって実行可能な命令を含むソフトウェアの制御の下、実行される。当該ソフトウェアには、プロセッサが操作するデータも含まれる。当該ソフトウェアは、コンピュータシステムによって情報の格納及び読み出しが可能な、ここで用いられる、コンピュータが読み出し可能な媒体に格納されている。その例としては、フレキシブルディスク、ハードディスクドライブ、ＲＡＭ、ＣＤ、ＤＶＤ、フラッシュメモリ、ＵＳＢドライブ等が挙げられる。コンピュータが読み出し可能な媒体は、実際の使用のために、特定のデータ処理システムで復号化される符号化フォーマットで情報を格納する。ここで用いられる１つの「コンピュータ読み出し可能な媒体」には、複数のＣＤ−ＲＯＭ、ＲＡＭの複数のセグメント、様々な種類の媒体の組み合わせ等の１以上の物理的な品目も含まれる。ソフトウェアを格納するコンピュータが読み出し可能な媒体が、図８のコンピュータシステムと組み合わせられる際には、当該組み合わせは、ここに記述された各ステップを実行するマシンとなる。各ステップを実行する手段は、当該ステップを実行するソフトウェアモジュールと組み合わされたコンピュータシステム（或いはコンピュータシステムの内、当該ステップに必要とされる部分のみ）からなる。上記ソフトウェアを格納するコンピュータが読み出し可能な媒体は、コンピュータシステムとは別に分配が可能であり、それ自体で製品を構成する。
【００８０】
更に、ステップ６１２の後、及び、ステップ６１４の後の、回路設計の表現を含む１又は複数のネットリストファイル、レイアウトを格納する１又は複数の幾何学ファイルは、コンピュータが読み出し可能な媒体に格納されている。こうした媒体は、コンピュータシステムとは別に分配可能であり、それら自体で製品を構成する。ネットリスト又は幾何学ファイルの読み出し、修正、書き込み用のソフトウェアでプログラムされたコンピュータシステムと組み合わせる場合は、それらは、ここに記載した各ステップを実行する更に別のマシンを構成する。
【００８１】
［製造プロセス］
図９Ａ〜９Ｄは、本発明に基づく装置の製造方法を示す製造工程図である。これは単なる一例に過ぎず、多数の変形が通常の技術のレベルの範囲内で可能であると理解される。また、当業者にとって自明であり、本発明の理解には重要でない、多くの詳細及び全体のステップは簡略化のために省略されている。
【００８２】
図９Ａは、Ｐ−にドープされたウェハ領域９１０の断面を示している。ＴＳＶ９１２のためのホールがウェハを貫通しており、当該ホールは絶縁バリア９１４で覆われており、ＴＳＶ導電体が当該ホール内に形成されている。
【００８３】
ＴＳＶ９１２が形成された後、図９Ｂに示すように、領域９１６が、後の集積のために、ウェハ表面の他の領域と共にＴＳＶ９１２を覆って形成されても良い。次に、トランジスタ９１８等の能動素子がウェハ領域９１０内に形成される。トランジスタ９１８は、Ｎ＋ソース・ドレイン領域９２０及び９２２、チャネル９２６上のゲート誘電材料９２４、ゲート誘電材料９２４上のポリシリコンゲート導電体９２８で構成されている。トランジスタ９１８は、ＳＴＩ領域９３２によって横方向に区切られている。更に、ＴＳＶ９１２の隣には、Ｐ−基板９１０と共にアンテナダイオードを形成するＮ＋領域９３０が示されている。ここで重要なことは、必ずしも必要ではないが、Ｎ＋領域９３０は、トランジスタ９１８のＮ＋ソース・ドレイン領域９２０及び９２２と同じ工程で形成されても良い。Ｎ＋領域９３０の形成に新たなステップは必要ではない。
【００８４】
図９Ｃに示すように、Ｎ＋領域９２０、９２２、９３０が形成され、ゲートポリ９２８が形成された後、誘電体層がその領域上に形成され、複数のビアがそこにエッチングされる。ＴＳＶ９１２を露出させるビア９３４、Ｎ＋領域９３０を露出させるビア９３６、ソース・ドレイン領域９２０及び９２２を露出させるビア９３８及び９４２、ゲート電極９２８を露出させるビア９４０が夫々示されている。ここで重要なことは、必ずしも必要ではないが、Ｎ＋領域９３０に達するビア９３６は、他のビア９３４、９３８、９４０、９４２の何れか又は全てと同じ工程でエッチングすることが可能である。Ｎ＋領域９３０に達するビアのエッチングに新たなステップは必要ではない。
【００８５】
上記のビアが形成された後、図９Ｄに示すように、これらのビアは充填され、第１金属層Ｍ１が形成され、エッチングされる。Ｍ１レイヤ導電体９４４は、図９Ｄに示されており、ＴＳＶ９１２をゲートポリ９２８に接続していることが分かる。Ｎ＋領域９３０もまた、導電体９４４に同時に接続されている。他のＭ１レイヤ導電体もソース・ドレイン領域９２０及び９２２に接続しても良いが、表現を明瞭化するために、これらは図９Ｄは示されていない。
【００８６】
ＴＳＶ９１２は、トランジスタゲートポリ９２８に接続される工程と同じ工程でＮ＋領域９３０によって形成されるアンテナダイオードに接続されることが分かる。これによって、装置の製造中にＴＳＶ９１２による電荷蓄積からゲート誘電体９２４が保護される。製造中にＴＳＶ９１２によって捕捉されたＥＳＤからゲート誘電体９２４を保護するために、Ｍ１レイヤ導電体９４４が、ゲートポリ９２８にではなく、ソース・ドレイン領域９２０及び９２２に接続する場合には、図９Ａ〜９Ｄと同じシーケンスを用いることができる。
【００８７】
ここで用いられる他の層の「上方」又は「下方」と称される層は、様々な実施形態において、そうした他の層とは、１以上の中間層で分離されていても良い。「重ね合わせた」、「下層の」、「上層の」、別の層の「下」又は「上」、２つの層の「間」又は「分離した」と記述された層についても同じ解釈が意図されている。明らかに必要とされない限り、直接隣接している必要はない。
【００８８】
本発明の好ましい実施形態に関する上述の説明は、例示及び説明のために提供されている。上述の説明は、包括的であること、或いは、開示された厳密な形式に本発明を限定することは意図していない。「via early」として知られた全ての構成を含む、多くの変更及び変形が本技術分野の実践者にとって明らかになることは自明である。特に、かつ、限定すること無く、記述、示唆、或いは、本特許出願の背景技術のセクションで参照によって援用されたありとあらゆる変形例は、参照によって本発明の実施形態のここにおける記述に具体的に組み込まれる。ここに記述した実施形態は、本発明の原理及びその実際の応用を最も良く説明するために、選択され、記述されたものであり、これにより当業者が、様々な実施形態に関して、及び、期待される特定の利用に適するように様々な変形をもって本発明を理解することができる。本発明の範囲は、以下の特許請求の範囲及びその相当物によって定義されることが意図されている。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記基板を貫通し、その側面に隣接した排他的区域を有するＴＳＶ（シリコン貫通ビア）と、
前記基板内の拡散領域、ゲート導電体、及び、前記ゲート導電体と前記基板を分離するゲート誘電体を備え、前記拡散領域が前記排他的区域の外側に配置されているトランジスタと、
前記基板内及び少なくとも部分的に前記排他的区域内に配置され、第１導電型を呈するようにドープされた第１領域と、
前記ＴＳＶ、前記第１領域、及び、前記拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体と、を備え、
少なくとも前記第１領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされていることを特徴とする集積回路装置。
【請求項２】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記ゲート導電体を相互に接続することを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記拡散領域を相互に接続することを特徴とする請求項１に記載の集積回路装置。
【請求項４】
前記第１領域が、前記ＴＳＶを側方から包囲していることを特徴とする請求項１〜３の何れか１項に記載の集積回路装置。
【請求項５】
前記第１導電型がＮ型で、前記第２導電型がＰ型であることを特徴とする請求項１〜４の何れか１項に記載の集積回路装置。
【請求項６】
前記第１領域が全て前記排他領域内に配置されていることを特徴とする請求項１〜５の何れか１項に記載の集積回路装置。
【請求項７】
半導体基板と、
前記基板を貫通するＴＳＶ（シリコン貫通ビア）と、
前記基板内の拡散領域、ゲート導電体、及び、前記ゲート導電体と前記基板を分離するゲート誘電体を備え、前記拡散領域が前記ＴＳＶから完全に０．５μｍを超えて離間して配置されているトランジスタと、
前記基板内及び少なくとも部分的に前記ＴＳＶから０．５μｍ以内に配置され、第１導電型を呈するようにドープされた第１領域と、
前記ＴＳＶ、前記第１領域、及び、前記拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体と、を備え、
少なくとも前記第１領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされていることを特徴とする集積回路装置。
【請求項８】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記ゲート導電体を相互に接続することを特徴とする請求項７に記載の集積回路装置。
【請求項９】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記拡散領域を相互に接続することを特徴とする請求項７または８に記載の集積回路装置。
【請求項１０】
前記第１領域が、前記ＴＳＶを側方から包囲していることを特徴とする請求項７〜９の何れか１項に記載の集積回路装置。
【請求項１１】
前記第１導電型がＮ型で、前記第２導電型がＰ型であることを特徴とする請求項７〜１０の何れか１項に記載の集積回路装置。
【請求項１２】
前記第１領域が全て前記ＴＳＶから０．５μｍ以内に配置されていることを特徴とする請求項７〜１１の何れか１項に記載の集積回路装置。
【請求項１３】
半導体基板と、
前記基板を貫通するＴＳＶ（シリコン貫通ビア）と、
拡散領域、ゲート導電体、及び、前記ゲート導電体と前記基板を分離するゲート誘電体を備え、前記拡散領域が前記基板内に配置されているトランジスタと、
前記基板内に配置され、前記ＴＳＶを側方から包囲し、第１導電型を呈するようにドープされた第１領域と、
前記ＴＳＶ、前記第１領域、及び、前記拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体と、を備え、
少なくとも前記第１領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされていることを特徴とする集積回路装置。
【請求項１４】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記ゲート導電体を相互に接続することを特徴とする請求項１３に記載の集積回路装置。
【請求項１５】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記拡散領域を相互に接続することを特徴とする請求項１３または１４に記載の集積回路装置。
【請求項１６】
前記第１導電型がＮ型で、前記第２導電型がＰ型であることを特徴とする請求項１３〜１５の何れか１項に記載の集積回路装置。
【請求項１７】
前記ＴＳＶが付属する排他的区域を有し、前記第１領域が全て前記排他領域内に配置されていることを特徴とする請求項１３〜１６の何れか１項に記載の集積回路装置。
【請求項１８】
半導体基板と、
前記基板を貫通するＴＳＶ（シリコン貫通ビア）と、
夫々が第１及び第２の拡散領域、ゲート誘電体、及び、前記ゲート誘電体上のゲート導電体を備え、前記基板上に配置され、特定の拡散領域、特定のゲート誘電体、及び、前記特定のゲート誘電体上の特定のゲート導電体を備えてなる特定のトランジスタを含む複数のトランジスタと、
前記基板上の全ての前記トランジスタの全ての前記拡散領域とは別個の、第１導電型を呈するようにドープされた対象領域と、
前記ＴＳＶ、前記対象領域、及び、前記特定の拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体と、を備え、
少なくとも前記対象領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされ、
前記対象領域内の前記ＴＳＶに最も近い地点が、前記基板上の全ての前記トランジスタの前記拡散領域の前記ＴＳＶに最も近い地点より、前記ＴＳＶに近いことを特徴とする集積回路装置。
【請求項１９】
全ての前記対象領域が、前記基板上の全ての前記トランジスタの前記拡散領域の前記ＴＳＶに最も近い地点より、前記ＴＳＶに近いことを特徴とする請求項１８に記載の集積回路装置。
【請求項２０】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記対象領域、及び、前記ゲート導電体を相互に接続することを特徴とする請求項１８または１９に記載の集積回路装置。
【請求項２１】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記対象領域、及び、前記拡散領域を相互に接続することを特徴とする請求項１８〜２０の何れか１項に記載の集積回路装置。
【請求項２２】
前記対象領域が、前記ＴＳＶを側方から包囲していることを特徴とする請求項１８〜２１の何れか１項に記載の集積回路装置。
【請求項２３】
前記対象領域が、少なくとも部分的に前記ＴＳＶから０．５μｍ以内に配置されていることを特徴とする請求項１８〜２２の何れか１項に記載の集積回路装置。
【請求項２４】
前記ＴＳＶが付属する排他的区域を有し、前記対象領域が少なくとも部分的に前記排他領域内に配置されていることを特徴とする請求項１８〜２３の何れか１項に記載の集積回路装置。
【請求項２５】
前記基板内に、夫々が前記複数のトランジスタの１以上の前記トランジスタの前記ゲート導電体と接続し、対応する側方領域を前記基板内に有する複数のアンテナダイオードを更に備え、
前記対象領域が、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される平均的な領域より大きい側方領域を有することを特徴とする請求項１８〜２４の何れか１項に記載の集積回路装置。
【請求項２６】
前記対象領域が、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される領域より大きい側方領域を有することを特徴とする請求項１８〜２５の何れか１項に記載の集積回路装置。
【請求項２７】
前記第１導電型がＮ型で、前記第２導電型がＰ型であることを特徴とする請求項１８〜２６の何れか１項に記載の集積回路装置。
【請求項２８】
半導体基板と、
前記基板を貫通するＴＳＶ（シリコン貫通ビア）と、
前記基板内の夫々がゲート端子を備える複数のトランジスタと、
夫々が前記複数のトランジスタの１以上の前記ゲート端子と接続し、対応する側方領域を前記基板内に有する前記基板内のアンテナダイオードと、
前記ＴＳＶ、前記ゲート導電体の特定の１つ、及び、前記アンテナダイオードの特定の１つを相互に接続するＭ１レイヤ導電体と、を備え、
前記特定のアンテナダイオードが、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される平均的な領域より大きい側方領域を有することを特徴とする集積回路装置。
【請求項２９】
前記特定のアンテナダイオードが、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される領域より大きい側方領域を有することを特徴とする請求項２８に記載の集積回路装置。
【請求項３０】
前記ＴＳＶが、前記基板を貫通する複数のＴＳＶの１つであり、
前記ＴＳＶの夫々１つ、前記ゲート導電体の夫々１つ、及び、前記アンテナダイオードの夫々１つを相互に接続する夫々のＭ１レイヤ導電体を備え、
ＴＳＶと接続する前記基板内の各アンテナダイオードが、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される平均的な領域より大きい側方領域を有することを特徴とする請求項２８または２９に記載の集積回路装置。
【請求項３１】
ＴＳＶと接続する前記基板内の各アンテナダイオードが、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される領域より大きい側方領域を有することを特徴とする請求項２８〜３０の何れか１項に記載の集積回路装置。
【請求項３２】
前記特定のアンテナダイオードが、前記ＴＳＶを側方から包囲していることを特徴とする請求項２８〜３１の何れか１項に記載の集積回路装置。
【請求項３３】
前記ＴＳＶが付属する排他的区域を有し、前記特定のアンテナダイオードの全てが前記排他領域内に配置されていることを特徴とする請求項２８〜３２の何れか１項に記載の集積回路装置。
【請求項３４】
基板上に集積回路を製造する際に用いるリソグラフィ用のマスクセットの作製に供される回路設計のレイアウト方法であって、
プロセッサとメモリを備えたコンピュータシステムにより使用され、
前記コンピュータシステムが、ＴＳＶ（シリコン貫通ビア）が配置される前記集積回路上の位置を特定する工程、
前記コンピュータシステムが、前記ＴＳＶを側方から包囲する排他的区域を決定する工程、
前記コンピュータシステムが、前記基板内の拡散領域、ゲート導電体、及び、前記ゲート導電体と前記基板を分離するゲート誘電体を備え、前記拡散領域が前記排他的区域の外側に配置されているトランジスタをレイアウトする工程、
前記コンピュータシステムが、前記基板内及び少なくとも部分的に前記排他的区域内に配置され、第１導電型を呈するようにドープされた第１領域をレイアウトする工程、及び、
前記コンピュータシステムが、前記ＴＳＶ、前記第１領域、及び、前記拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体をレイアウトする工程、を有し、
少なくとも前記第１領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされていることを特徴とするレイアウト方法。
【請求項３５】
半導体基板を提供する工程、
前記基板を貫通し、前記基板内の排他的区域が側面に隣接するＴＳＶ（シリコン貫通ビア）を形成する工程、
第１の拡散領域が少なくとも部分的に前記排他的区域内に配置され、第２及び第３の拡散領域が前記排他的区域の外側に配置され、前記第１、第２及び第３の拡散領域が第１導電型を呈するようにドープされ、少なくとも前記第１領域に隣接する領域内の前記基板が前記第１導電型とは逆導電型の第２導電型を呈するようにドープされるように、前記基板内に前記第１、第２及び第３の拡散領域を同時に形成する工程、
前記基板上にゲート誘電体を形成し、前記ゲート誘電体上にゲート導電体を形成し、トランジスタを形成する全ての前記第２及び第３の拡散領域、前記ゲート導電体、及び、前記ゲート誘電体を形成する工程、及び、
前記ＴＳＶ、前記第１の拡散領域、及び、前記第２の拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体を形成する工程、を有する
ことを特徴とする集積回路の製造方法。
【請求項３６】
前記基板上に誘電体レイヤを形成する工程と、
前記Ｍ１レイヤを形成する工程前に、前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１の拡散領域、及び、前記第２の拡散領域と前記ゲート導電体で構成されるグループの構成要素と接続するように、前記誘電体レイヤを貫通するビアを同時にエッチングする工程を更に有することを特徴とする請求項３５に記載の集積回路の製造方法。
【請求項１】
半導体基板と、
前記基板を貫通し、その側面に隣接した排他的区域を有するＴＳＶ（シリコン貫通ビア）と、
前記基板内の拡散領域、ゲート導電体、及び、前記ゲート導電体と前記基板を分離するゲート誘電体を備え、前記拡散領域が前記排他的区域の外側に配置されているトランジスタと、
前記基板内及び少なくとも部分的に前記排他的区域内に配置され、第１導電型を呈するようにドープされた第１領域と、
前記ＴＳＶ、前記第１領域、及び、前記拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体と、を備え、
少なくとも前記第１領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされていることを特徴とする集積回路装置。
【請求項２】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記ゲート導電体を相互に接続することを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記拡散領域を相互に接続することを特徴とする請求項１に記載の集積回路装置。
【請求項４】
前記第１領域が、前記ＴＳＶを側方から包囲していることを特徴とする請求項１〜３の何れか１項に記載の集積回路装置。
【請求項５】
前記第１導電型がＮ型で、前記第２導電型がＰ型であることを特徴とする請求項１〜４の何れか１項に記載の集積回路装置。
【請求項６】
前記第１領域が全て前記排他領域内に配置されていることを特徴とする請求項１〜５の何れか１項に記載の集積回路装置。
【請求項７】
半導体基板と、
前記基板を貫通するＴＳＶ（シリコン貫通ビア）と、
前記基板内の拡散領域、ゲート導電体、及び、前記ゲート導電体と前記基板を分離するゲート誘電体を備え、前記拡散領域が前記ＴＳＶから完全に０．５μｍを超えて離間して配置されているトランジスタと、
前記基板内及び少なくとも部分的に前記ＴＳＶから０．５μｍ以内に配置され、第１導電型を呈するようにドープされた第１領域と、
前記ＴＳＶ、前記第１領域、及び、前記拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体と、を備え、
少なくとも前記第１領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされていることを特徴とする集積回路装置。
【請求項８】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記ゲート導電体を相互に接続することを特徴とする請求項７に記載の集積回路装置。
【請求項９】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記拡散領域を相互に接続することを特徴とする請求項７または８に記載の集積回路装置。
【請求項１０】
前記第１領域が、前記ＴＳＶを側方から包囲していることを特徴とする請求項７〜９の何れか１項に記載の集積回路装置。
【請求項１１】
前記第１導電型がＮ型で、前記第２導電型がＰ型であることを特徴とする請求項７〜１０の何れか１項に記載の集積回路装置。
【請求項１２】
前記第１領域が全て前記ＴＳＶから０．５μｍ以内に配置されていることを特徴とする請求項７〜１１の何れか１項に記載の集積回路装置。
【請求項１３】
半導体基板と、
前記基板を貫通するＴＳＶ（シリコン貫通ビア）と、
拡散領域、ゲート導電体、及び、前記ゲート導電体と前記基板を分離するゲート誘電体を備え、前記拡散領域が前記基板内に配置されているトランジスタと、
前記基板内に配置され、前記ＴＳＶを側方から包囲し、第１導電型を呈するようにドープされた第１領域と、
前記ＴＳＶ、前記第１領域、及び、前記拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体と、を備え、
少なくとも前記第１領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされていることを特徴とする集積回路装置。
【請求項１４】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記ゲート導電体を相互に接続することを特徴とする請求項１３に記載の集積回路装置。
【請求項１５】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１領域、及び、前記拡散領域を相互に接続することを特徴とする請求項１３または１４に記載の集積回路装置。
【請求項１６】
前記第１導電型がＮ型で、前記第２導電型がＰ型であることを特徴とする請求項１３〜１５の何れか１項に記載の集積回路装置。
【請求項１７】
前記ＴＳＶが付属する排他的区域を有し、前記第１領域が全て前記排他領域内に配置されていることを特徴とする請求項１３〜１６の何れか１項に記載の集積回路装置。
【請求項１８】
半導体基板と、
前記基板を貫通するＴＳＶ（シリコン貫通ビア）と、
夫々が第１及び第２の拡散領域、ゲート誘電体、及び、前記ゲート誘電体上のゲート導電体を備え、前記基板上に配置され、特定の拡散領域、特定のゲート誘電体、及び、前記特定のゲート誘電体上の特定のゲート導電体を備えてなる特定のトランジスタを含む複数のトランジスタと、
前記基板上の全ての前記トランジスタの全ての前記拡散領域とは別個の、第１導電型を呈するようにドープされた対象領域と、
前記ＴＳＶ、前記対象領域、及び、前記特定の拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体と、を備え、
少なくとも前記対象領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされ、
前記対象領域内の前記ＴＳＶに最も近い地点が、前記基板上の全ての前記トランジスタの前記拡散領域の前記ＴＳＶに最も近い地点より、前記ＴＳＶに近いことを特徴とする集積回路装置。
【請求項１９】
全ての前記対象領域が、前記基板上の全ての前記トランジスタの前記拡散領域の前記ＴＳＶに最も近い地点より、前記ＴＳＶに近いことを特徴とする請求項１８に記載の集積回路装置。
【請求項２０】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記対象領域、及び、前記ゲート導電体を相互に接続することを特徴とする請求項１８または１９に記載の集積回路装置。
【請求項２１】
前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記対象領域、及び、前記拡散領域を相互に接続することを特徴とする請求項１８〜２０の何れか１項に記載の集積回路装置。
【請求項２２】
前記対象領域が、前記ＴＳＶを側方から包囲していることを特徴とする請求項１８〜２１の何れか１項に記載の集積回路装置。
【請求項２３】
前記対象領域が、少なくとも部分的に前記ＴＳＶから０．５μｍ以内に配置されていることを特徴とする請求項１８〜２２の何れか１項に記載の集積回路装置。
【請求項２４】
前記ＴＳＶが付属する排他的区域を有し、前記対象領域が少なくとも部分的に前記排他領域内に配置されていることを特徴とする請求項１８〜２３の何れか１項に記載の集積回路装置。
【請求項２５】
前記基板内に、夫々が前記複数のトランジスタの１以上の前記トランジスタの前記ゲート導電体と接続し、対応する側方領域を前記基板内に有する複数のアンテナダイオードを更に備え、
前記対象領域が、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される平均的な領域より大きい側方領域を有することを特徴とする請求項１８〜２４の何れか１項に記載の集積回路装置。
【請求項２６】
前記対象領域が、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される領域より大きい側方領域を有することを特徴とする請求項１８〜２５の何れか１項に記載の集積回路装置。
【請求項２７】
前記第１導電型がＮ型で、前記第２導電型がＰ型であることを特徴とする請求項１８〜２６の何れか１項に記載の集積回路装置。
【請求項２８】
半導体基板と、
前記基板を貫通するＴＳＶ（シリコン貫通ビア）と、
前記基板内の夫々がゲート端子を備える複数のトランジスタと、
夫々が前記複数のトランジスタの１以上の前記ゲート端子と接続し、対応する側方領域を前記基板内に有する前記基板内のアンテナダイオードと、
前記ＴＳＶ、前記ゲート導電体の特定の１つ、及び、前記アンテナダイオードの特定の１つを相互に接続するＭ１レイヤ導電体と、を備え、
前記特定のアンテナダイオードが、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される平均的な領域より大きい側方領域を有することを特徴とする集積回路装置。
【請求項２９】
前記特定のアンテナダイオードが、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される領域より大きい側方領域を有することを特徴とする請求項２８に記載の集積回路装置。
【請求項３０】
前記ＴＳＶが、前記基板を貫通する複数のＴＳＶの１つであり、
前記ＴＳＶの夫々１つ、前記ゲート導電体の夫々１つ、及び、前記アンテナダイオードの夫々１つを相互に接続する夫々のＭ１レイヤ導電体を備え、
ＴＳＶと接続する前記基板内の各アンテナダイオードが、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される平均的な領域より大きい側方領域を有することを特徴とする請求項２８または２９に記載の集積回路装置。
【請求項３１】
ＴＳＶと接続する前記基板内の各アンテナダイオードが、ＴＳＶと接続しない前記基板内の各アンテナダイオードによって側方に占有される領域より大きい側方領域を有することを特徴とする請求項２８〜３０の何れか１項に記載の集積回路装置。
【請求項３２】
前記特定のアンテナダイオードが、前記ＴＳＶを側方から包囲していることを特徴とする請求項２８〜３１の何れか１項に記載の集積回路装置。
【請求項３３】
前記ＴＳＶが付属する排他的区域を有し、前記特定のアンテナダイオードの全てが前記排他領域内に配置されていることを特徴とする請求項２８〜３２の何れか１項に記載の集積回路装置。
【請求項３４】
基板上に集積回路を製造する際に用いるリソグラフィ用のマスクセットの作製に供される回路設計のレイアウト方法であって、
プロセッサとメモリを備えたコンピュータシステムにより使用され、
前記コンピュータシステムが、ＴＳＶ（シリコン貫通ビア）が配置される前記集積回路上の位置を特定する工程、
前記コンピュータシステムが、前記ＴＳＶを側方から包囲する排他的区域を決定する工程、
前記コンピュータシステムが、前記基板内の拡散領域、ゲート導電体、及び、前記ゲート導電体と前記基板を分離するゲート誘電体を備え、前記拡散領域が前記排他的区域の外側に配置されているトランジスタをレイアウトする工程、
前記コンピュータシステムが、前記基板内及び少なくとも部分的に前記排他的区域内に配置され、第１導電型を呈するようにドープされた第１領域をレイアウトする工程、及び、
前記コンピュータシステムが、前記ＴＳＶ、前記第１領域、及び、前記拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体をレイアウトする工程、を有し、
少なくとも前記第１領域に隣接する第２領域内の前記基板が、前記第１導電型とは逆導電型の第２導電型を呈するようにドープされていることを特徴とするレイアウト方法。
【請求項３５】
半導体基板を提供する工程、
前記基板を貫通し、前記基板内の排他的区域が側面に隣接するＴＳＶ（シリコン貫通ビア）を形成する工程、
第１の拡散領域が少なくとも部分的に前記排他的区域内に配置され、第２及び第３の拡散領域が前記排他的区域の外側に配置され、前記第１、第２及び第３の拡散領域が第１導電型を呈するようにドープされ、少なくとも前記第１領域に隣接する領域内の前記基板が前記第１導電型とは逆導電型の第２導電型を呈するようにドープされるように、前記基板内に前記第１、第２及び第３の拡散領域を同時に形成する工程、
前記基板上にゲート誘電体を形成し、前記ゲート誘電体上にゲート導電体を形成し、トランジスタを形成する全ての前記第２及び第３の拡散領域、前記ゲート導電体、及び、前記ゲート誘電体を形成する工程、及び、
前記ＴＳＶ、前記第１の拡散領域、及び、前記第２の拡散領域と前記ゲート導電体で構成されるグループの構成要素を相互に接続するＭ１レイヤ導電体を形成する工程、を有する
ことを特徴とする集積回路の製造方法。
【請求項３６】
前記基板上に誘電体レイヤを形成する工程と、
前記Ｍ１レイヤを形成する工程前に、前記Ｍ１レイヤ導電体が、前記ＴＳＶ、前記第１の拡散領域、及び、前記第２の拡散領域と前記ゲート導電体で構成されるグループの構成要素と接続するように、前記誘電体レイヤを貫通するビアを同時にエッチングする工程を更に有することを特徴とする請求項３５に記載の集積回路の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【公表番号】特表２０１３−５０８９６７（Ｐ２０１３−５０８９６７Ａ）
【公表日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願番号】特願２０１２−５３５１８２（Ｐ２０１２−５３５１８２）
【出願日】平成２１年１０月３０日（２００９．１０．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６２６８６
【国際公開番号】ＷＯ２０１１／０４９５８５
【国際公開日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（５９７０３５２７４）シノプシス， インコーポレイテッド (33)
【氏名又は名称原語表記】ＳＹＮ０ＰＳＹＳ， ＩＮＣ．
【Ｆターム（参考）】
【公表日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願日】平成２１年１０月３０日（２００９．１０．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６２６８６
【国際公開番号】ＷＯ２０１１／０４９５８５
【国際公開日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（５９７０３５２７４）シノプシス， インコーポレイテッド (33)
【氏名又は名称原語表記】ＳＹＮ０ＰＳＹＳ， ＩＮＣ．
【Ｆターム（参考）】
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