半導体装置
【課題】半導体チップのチップサイズを縮小化することができる技術を提供する。特に、ＬＣＤドライバを構成する長方形形状の半導体チップにおいて、短辺方向のレイアウト配置を工夫することにより、半導体チップのチップサイズを縮小化することができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップＣＨＰ２は、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されている。
【解決手段】ＬＣＤドライバを構成する半導体チップＣＨＰ２は、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＬＣＤ（Liquid Crystal Display:液晶ディスプレイ）用のドライバに使用される半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００６−２１０６０７号公報（特許文献１）には、チップサイズを縮小できる技術が記載されている。具体的に、バッファはパッドのそれぞれから離れた領域に集合的に配置される。この領域は主領域のうち、中央処理装置、不揮発性メモリおよび揮発性メモリの形成領域を除く領域である。広い面積を必要とするバッファがパッド周辺部に設けられないためにパッド間の間隔やパッドと内部回路（たとえば中央処理装置）との間隔を短くすることができる。これにより、チップサイズを小さくすることができるとしている。
【０００３】
特開２００７−１０３８４８号公報（特許文献２）には、半導体チップのサイズを縮小化することのできる技術が記載されている。具体的に、まず、絶縁膜上にパッドおよびパッド以外の配線を設ける。このパッドおよび配線上を含む絶縁膜上に表面保護膜を形成し、表面保護膜に開口部を設ける。開口部はパッド上に形成されており、パッドの表面を露出する。この開口部を含む表面保護膜上にバンプ電極を形成する。ここで、バンプ電極の大きさに比べてパッドの大きさを充分小さくなるように構成する。これにより、バンプ電極の直下であって、パッドと同層に配線が配置されるようにする。すなわち、パッドを小さくすることにより形成されたバンプ電極下のスペースに配線を配置するとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１０６０７号公報
【特許文献２】特開２００７−１０３８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、液晶を表示素子に用いたＬＣＤが急速に普及しつつある。このＬＣＤは、ＬＣＤを駆動するためのドライバによって制御されている。ＬＣＤドライバは半導体チップから構成されており、例えば、ガラス基板に実装される。ＬＣＤドライバを構成する半導体チップは、半導体基板上に複数のトランジスタと多層配線を形成した構造をしており、表面にバンプ電極が形成されている。そして、表面に形成されたバンプ電極を介して、ガラス基板に実装されている。
【０００６】
ＬＣＤドライバを構成する半導体チップは、短辺と長辺を有する矩形形状をしており、半導体チップの長辺方向に沿って複数のバンプ電極が配置されている。例えば、一対の長辺のうち第１長辺には、第１長辺に沿って一直線上に入力用バンプ電極が配置され、第１長辺と対向する第２長辺には、第２長辺に沿って出力用バンプ電極が千鳥状に配置されている。つまり、ＬＣＤドライバを構成する半導体チップでは、入力用バンプ電極の数よりも出力用バンプ電極の数のほうが多くなっている特徴がある。これは、入力用バンプ電極はシリアルデータを主に入力するのに対し、出力用バンプ電極は、ＬＣＤドライバで変換されたパラレルデータを出力するためである。
【０００７】
ここで、半導体素子の微細化に伴い、ＬＣＤドライバを構成する半導体チップの小型化も進められている。しかし、ＬＣＤドライバを構成する半導体チップでは、長辺方向の長さは、バンプ電極の数が大きく影響する。すなわち、液晶表示装置において、ＬＣＤドライバの出力用バンプ電極数はほぼ決定されることから、出力用バンプ電極数を減らすことができず、ＬＣＤドライバを構成する半導体チップの長辺を縮小化することは困難となりつつある。つまり、ＬＣＤドライバを構成する半導体チップの長辺には所定数の出力用バンプ電極を形成する必要があり、さらにバンプ電極間の距離も最小限に縮小化されているので、これ以上、半導体チップの長辺方向を縮小化することは困難である。
【０００８】
本発明の目的は、半導体チップのチップサイズを縮小化することである。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
代表的な実施の形態における半導体装置は、一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている複数の第１バンプ電極と、（ｂ）前記半導体チップに形成されている内部回路と、（ｃ）前記内部回路を静電気から保護し、かつ、前記複数の第１バンプ電極と電気的に接続する複数の第１静電保護回路とを有する。このとき、前記複数の第１バンプ電極のうち一部の第１バンプ電極と電気的に接続する前記複数の第１静電保護回路のうち一部の第１静電保護回路は、前記一部の第１バンプ電極と平面的に重なる位置に配置されており、前記複数の第１バンプ電極のうち他の第１バンプ電極と電気的に接続する前記複数の第１静電保護回路のうちの他の第１静電保護回路は、前記他の第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とするものである。
【００１２】
また、代表的な実施の形態における半導体装置は、一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている複数の第１バンプ電極と、（ｂ）前記半導体チップに形成されている内部回路と、（ｃ）前記内部回路を静電気から保護し、かつ、前記複数の第１バンプ電極と電気的に接続する複数の第１静電保護回路とを有する。このとき、前記複数の第１静電保護回路は、前記複数の第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とするものである。
【００１３】
また、代表的な実施の形態における半導体装置は、第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極および第２バンプ電極と、（ｂ）前記第１バンプ電極および前記第２バンプ電極と平面的に重なる位置に絶縁膜を介して配置されている最上層配線とを有する。さらに、（ｃ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第１開口部と、（ｄ）前記第２バンプ電極と接続するために、前記絶縁膜に形成された第２開口部とを有する。このとき、前記第１短辺または前記第２短辺に沿う方向において、前記第１バンプ電極に対する前記第１開口部の形成位置と、前記第２バンプ電極に対する前記第２開口部の形成位置が異なることを特徴とするものである。
【００１４】
また、代表的な実施の形態における半導体装置は、一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極および第２バンプ電極と、（ｂ）前記第１バンプ電極および前記第２バンプ電極と平面的に重なる位置に絶縁膜を介して配置されている最上層配線とを有する。さらに、（ｃ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第１開口部と、（ｄ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第２開口部とを有する。このとき、前記最上層配線は、前記第１バンプ電極と前記第１開口部を介して接続される第１最上層配線と、前記第１バンプ電極と前記第２開口部を介して接続され、かつ、前記第１最上層配線とは異なる第２最上層配線とを含み、前記第１開口部と前記第２開口部は前記第１バンプ電極の異なる位置で接続されるように形成されていることを特徴とするものである。
【００１５】
また、代表的な実施の形態における半導体装置は、第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第１長辺と対向する前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極と、（ｂ）前記半導体チップに形成されている内部回路と、（ｃ）前記内部回路を静電気から保護し、かつ、前記第１バンプ電極と電気的に接続する第１静電保護回路とを有する。このとき、前記内部回路は、前記第１バンプ電極と平面的に重なる位置に配置されており、前記第１静電保護回路は、前記第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とするものである。
【００１６】
また、代表的な実施の形態における半導体装置は、第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第１長辺と対向する前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極と、（ｂ）前記半導体チップに形成されている内部回路と、（ｃ）前記内部回路を静電気から保護し、かつ、前記第１バンプ電極と電気的に接続する第１静電保護回路とを有する。このとき、前記第１静電保護回路は、前記第１バンプ電極と平面的に重なる位置とは異なる位置に配置されており、前記第１バンプ電極と平面的に重なる位置には、複数の配線が通過していることを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
半導体チップのチップサイズを縮小化することができる。
【図面の簡単な説明】
【００１９】
【図１】一般的なＬＣＤドライバを構成する半導体チップの構成を示す図である。
【図２】入力保護回路の一例を示す回路ブロック図である。
【図３】入力保護回路の他の一例を示す回路ブロック図である。
【図４】本発明の実施の形態１において、ＬＣＤドライバを構成する半導体チップの構成を示す図である。
【図５】一般的なＬＣＤドライバを構成する半導体チップの長辺の近傍領域を拡大して示す図である。
【図６】本実施の形態１におけるＬＣＤドライバである半導体チップの入力用バンプ電極側の長辺の近傍領域を拡大して示す図である。
【図７】実施の形態２において、ＬＣＤドライバを構成する半導体チップの構成を示す図である。
【図８】実施の形態３における第１工夫点を説明する図である。
【図９】実施の形態３における第２工夫点を説明する図である。
【図１０】実施の形態３における第３工夫点を説明する図である。
【図１１】実施の形態３における第１工夫点〜第３工夫点を取り入れた配線レイアウト例を示す図である。
【図１２】実施の形態４において、ＬＣＤドライバを構成する半導体チップを示す拡大図である。
【図１３】実施の形態５において、１つの入力用バンプ電極を示す図である。
【図１４】図１３のＡ−Ａ線で切断した断面図である。
【図１５】実施の形態５において、１つの入力用バンプ電極を示す図である。
【図１６】図１５のＡ−Ａ線で切断した断面図である。
【図１７】実施の形態６における半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】ＬＣＤ（液晶表示装置）の全体構成を示した図である。
【図２２】本実施の形態７におけるＬＣＤドライバである半導体チップの出力用バンプ電極側の長辺の近傍領域を拡大して示す図である。
【図２３】実施の形態８における断面図であり、図１３のＡ−Ａ線で切断した断面図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２５】
（実施の形態１）
ＬＣＤドライバでは、上述の通り半導体チップの小型化が進められており、特に半導体チップの短辺方向を縮小化することが検討されている。
【００２６】
まず、一般的なＬＣＤドライバの外観構成について説明する。図１は、ＬＣＤドライバを構成する半導体チップＣＨＰ１の表面を示す平面図である。図１において、半導体チップＣＨＰ１は、例えば細長い長方形状（矩形形状）に形成された半導体基板を有しており、その主面には、例えば液晶表示装置などの表示装置を駆動するＬＣＤのドライバが形成されている。
【００２７】
半導体チップＣＨＰ１は、一対の短辺（短辺ＳＳ１と短辺ＳＳ２）と一対の長辺（長辺ＬＳ１と長辺ＬＳ２）を有する長方形形状をしており、一対の長辺のうち１つの長辺ＬＳ１（図１では下側の辺）に沿って、複数の入力用バンプ電極ＩＢＭＰが配置されている。これらの入力用バンプ電極ＩＢＭＰは、一直線上に配置されている。入力用バンプ電極ＩＢＭＰは、半導体チップＣＨＰの内部に形成されている半導体素子および配線からなる集積回路（ＬＳＩ（Large Scale Integration）に接続する外部接続端子として機能する。特に、入力用バンプ電極ＩＢＭＰは、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。
【００２８】
次に、一対の長辺のうちもう１つの長辺ＬＳ２（図１では上側の辺）に沿って、複数の出力用バンプ電極ＯＢＭＰが配置されている。これらの出力用バンプ電極ＯＢＭＰは、長辺ＬＳ２に沿って２列に配置されており、長辺ＬＳ２に沿った２列が千鳥状に配置されている。これにより、出力用バンプ電極ＯＢＭＰを高密度に配置することができる。これらの出力用バンプ電極ＯＢＭＰも半導体基板の内部に形成される集積回路と外部とを接続する外部接続端子として機能する。特に、出力用バンプ電極ＯＢＭＰは、集積回路からの出力信号用のバンプ電極である。
【００２９】
このように半導体チップＣＨＰ１の外周を構成する一対の長辺ＬＳ１と長辺ＬＳ２には、入力用バンプ電極ＩＢＭＰと出力用バンプ電極ＯＢＭＰが形成されていることになる。このとき、入力用バンプ電極ＩＢＭＰの数に比べて出力用バンプ電極ＯＢＭＰの数が多くなっているため、入力用バンプ電極ＩＢＭＰは長辺ＬＳ１に沿って一直線状に形成されているのに対し、出力用バンプ電極ＯＢＭＰは長辺ＬＳ２に沿って千鳥状に配置されている。これは、入力用バンプ電極ＩＢＭＰがＬＣＤドライバに入力される入力信号用のバンプ電極であるのに対し、出力用バンプ電極ＯＢＭＰがＬＣＤドライバから出力される出力信号用のバンプ電極であるからである。すなわち、ＬＣＤドライバに入力される入力信号は、シリアルデータであるため、外部接続端子である入力用バンプ電極ＩＢＭＰの数はそれほど多くならない。これに対し、ＬＣＤドライバから出力される出力信号は、パラレルデータであるため、外部接続端子である出力用バンプ電極ＯＢＭＰの数が多くなるのである。つまり、出力用バンプ電極ＯＢＭＰは、液晶表示素子を構成する個々のセル（画素）に対して設けられているため、セルを駆動する行列線（例えば、ゲート線、ソース線）に相当する数だけ出力用バンプ電極ＯＢＭＰが必要となるのである。したがって、入力用バンプ電極ＩＢＭＰに比べて出力用バンプ電極ＯＢＭＰは数が多くなる。このため、入力用バンプ電極ＩＢＭＰは、長辺ＬＳ１に沿って一直線状に配置することができるが、出力用バンプ電極ＯＢＭＰは、長辺ＬＳ２に沿って千鳥状に配置して数を増やしている。
【００３０】
なお、図１では、半導体チップＣＨＰ１を構成する一対の長辺ＬＳ１と長辺ＬＳ２に沿って、それぞれ、入力用バンプ電極ＩＢＭＰと出力用バンプ電極ＯＢＭＰを配置しているが、さらに、一対の長辺ＬＳ１と長辺ＬＳ２の他に一対の短辺ＳＳ１と短辺ＳＳ２に沿ってもバンプ電極を配置することもできる。
【００３１】
半導体チップＣＨＰ１の外観構成は上記のようになっており、以下に、半導体チップＣＨＰ１に形成されている集積回路により実現されるＬＣＤドライバの機能について説明する。図１には、ＬＣＤドライバの機能を示す機能ブロックも図示されている。図１において、半導体チップＣＨＰ１は、制御部１、メモリ回路であるＳＲＡＭ（Static Random Access Memory）２ａ、ＳＲＡＭ２ｂ、入力保護回路（静電保護回路）３および出力保護回路（静電保護回路）４を有している。制御部１は、例えば、ＬＣＤ制御部とアナログ部を含むように構成されており、ＳＲＡＭ２ａおよびＳＲＡＭ２ｂは、例えば、ＳＲＡＭのメモリセル(記憶素子）が行列状に配置されるメモリセルアレイと、メモリセルアレイを駆動するＳＲＡＭ制御部やワードドライバを含んでいる。さらに、入力保護回路３および出力保護回路４は、例えば、入力回路、出力回路または入出力回路であるＩ／Ｏ回路の一部として構成されている。
【００３２】
Ｉ／Ｏ回路は、半導体チップＣＨＰ１に入出力されるデータのやりとりを行なう機能を有しており、ＳＲＡＭ２ａ、２ｂはデータを記憶する記憶回路（メモリ回路）の一例である。ＳＲＡＭ２ａ、２ｂは、データを記憶する記憶素子がアレイ状に配置された構成をしており、液晶表示装置に表示する画像データなどが記憶される。ワードドライバは、アレイ（行列）状に配置されているＳＲＡＭ２ａ、２ｂの行を選択する機能を有しており、ＳＲＡＭ制御部は、ＳＲＡＭ２ａ、２ｂへのデータの書き込みや読み出しを制御する機能を有している。つまり、ＳＲＡＭ制御部は、ＳＲＡＭ２ａ、２ｂの読み出しや書き込みを制御するためのアドレスデコーダやリード／ライト制御回路から構成されている。
【００３３】
ＬＣＤ制御部は、ＬＣＤドライバ（半導体チップＣＨＰ１）の外部に搭載されるマイコンとのアクセス信号や、ＳＲＡＭ２ａ、２ｂおよびカウンタなどの表示に必要な内部回路を動作させるタイミング信号などを生成する機能を有し、表示をリセットするリセット回路やクロック信号を生成するクロック回路などを備えている。さらに、アナログ部は、例えば、ＳＲＡＭ２ａ、２ｂに記憶されている画像データの電圧レベルを高くして、液晶表示セルに適した電圧に変換する機能（レベルシフト機能）などを有している。すなわち、アナログ回路には、電圧を高くする昇圧回路などを含むように構成されており、液晶表示セルに印加する様々な電圧を生成するように構成されている。
【００３４】
入力保護回路３は、入力用バンプ電極ＩＢＭＰに偶発的に印加されるサージ電圧から内部回路（ＳＲＡＭ、ワードドライバ、ＳＲＡＭ制御部、ＬＣＤ制御部、アナログ部など）を保護する機能を有する回路である。ここで、サージ電圧とは、静電気などにより瞬間的に誘起される異常電圧である。同様に、出力保護回路４は、出力用バンプ電極ＯＢＭＰに偶発的に印加されるサージ電圧から内部回路を保護する回路である。このような入力保護回路３および出力保護回路４を設けることにより、ＬＣＤドライバの機能を実現する内部回路を静電気などから保護することができる。
【００３５】
以下に、入力保護回路３および出力保護回路４の構成例について説明する。図２は、入力用バンプ電極ＩＢＭＰと内部回路ＩＵの間に設けられた入力保護回路３の構成例を示す図である。図２において、入力用バンプ電極ＩＢＭＰと内部回路ＩＵの間に入力保護回路３が接続されている。つまり、入力用バンプ電極ＩＢＭＰと内部回路ＩＵとは、入力保護回路３を介して電気的に接続されていることになる。内部回路ＩＵとは、例えば、制御部１やＳＲＡＭ２ａ、２ｂなどを含む回路を示している。図２に示すように、入力保護回路３は、ダイオードＤ１およびダイオードＤ２を有している。ダイオードＤ１のアノードは、接地電位Ｖｓｓに接続され、ダイオードＤ１のカソードは、入力用バンプ電極ＩＢＭＰと内部回路ＩＵを接続する点Ａに接続されている。一方、ダイオードＤ２のアノードは、点Ａに接続され、ダイオードＤ２のカソードは電源電位Ｖｄｄに接続されている。入力保護回路３はこのように構成されており、以下に、その動作について説明する。
【００３６】
まず、通常時の動作について説明する。入力用バンプ電極ＩＢＭＰに入力電圧が印加されると、端子Ａの電位が所定電位となる。このとき、端子Ａの電位は、接地電位Ｖｓｓよりも大きく、電源電位Ｖｄｄよりも小さい。したがって、ダイオードＤ１について考えると、ダイオードＤ１のアノード（接地電位Ｖｓｓ）よりもダイオードＤ１のカソード（端子Ａの電位）が高くなるので、ダイオードＤ１に電流は流れない。同様に、ダイオードＤ２について考えると、ダイオードＤ２のアノード（端子Ａの電位）よりもダイオードＤ２のカソード（電源電位Ｖｄｄ）が高くなるので、ダイオードＤ２に電流は流れない。このように通常動作時には、ダイオードＤ１およびダイオードＤ２に電流が流れないので、入力用バンプ電極ＩＢＭＰに入力された入力電圧（入力信号）は、内部回路ＩＵへ出力される。
【００３７】
続いて、異常時の動作について説明する。例えば、静電気などの影響により、入力用バンプ電極ＩＢＭＰにサージ電圧が印加される場合を考える。具体的に、サージ電圧として、電源電位Ｖｄｄよりも大きな正電圧が印加される場合、ダイオードＤ１のカソードが接続されている端子Ａに電源電位Ｖｄｄよりも大きな正電位が印加される。このため、ダイオードＤ１には大きな逆方向電圧が印加され、ブレークダウンを起こし、端子Ａから接地電位Ｖｓｓに向って逆方向電流が流れる。一方、ダイオードＤ２のアノードに電源電位Ｖｄｄよりも大きな正電位が印加されるので、ダイオードＤ２には端子Ａから電源電位Ｖｄｄに向って順方向電流が流れる。このように、サージ電圧として、電源電位Ｖｄｄよりも大きな正電圧が印加される場合、ダイオードＤ１が逆方向にブレークダウンを起こし、ダイオードＤ２が順方向にオンすることにより、サージ電圧に伴う電荷を電源ラインや接地ラインに抜くことができる。この結果、内部回路ＩＵに高電圧が印加されて破壊されることを防止できる。
【００３８】
同様に、サージ電圧として、接地電位Ｖｓｓよりも絶対値が大きな負電圧が印加される場合、ダイオードＤ１のカソードが接続されている端子Ａに接地電位Ｖｓｓよりも小さな負電位が印加される。このため、ダイオードＤ１には順方向電圧が印加され、接地電位Ｖｓｓから端子Ａに向って順方向電流が流れる。一方、ダイオードＤ２のアノードに大きな負電位が印加されるので、ダイオードＤ２には大きな逆方向電圧が印加され、ブレークダウンを起こし、電源電位Ｖｄｄから端子Ａに向って逆方向電流が流れる。このように、サージ電圧として、大きな負電圧が印加される場合、ダイオードＤ２が逆方向にブレークダウンを起こし、ダイオードＤ１が順方向にオンすることにより、サージ電圧に伴う電荷を電源ラインや接地ラインに抜くことができる。この結果、内部回路ＩＵに高電圧が印加されて破壊されることを防止できる。
【００３９】
さらに、図３は、入力用バンプ電極ＩＢＭＰと内部回路ＩＵの間に設けられた入力保護回路３の他の構成例を示す図である。図３において、入力用バンプ電極ＩＢＭＰと内部回路ＩＵの間に入力保護回路３が接続されている。つまり、入力用バンプ電極ＩＢＭＰと内部回路ＩＵとは、入力保護回路３を介して電気的に接続されていることになる。内部回路ＩＵとは、例えば、制御部１やＳＲＡＭ２ａ、２ｂなどを含む回路を示している。図３に示すように、入力保護回路３は、ｎチャネル型ＭＩＳＦＥＴＴｒ１とｐチャネル型ＭＩＳＦＥＴＴｒ２とを有している。ｎチャネル型ＭＩＳＦＥＴＴｒ１においては、ドレイン領域が端子Ａに接続され、ソース領域およびゲート電極が接地電位Ｖｓｓに接続されている。一方、ｐチャネル型ＭＩＳＦＥＴＴｒ２においては、ドレイン領域が端子Ａに接続され、ソース領域およびゲート電極が電源電位Ｖｄｄに接続されている。
【００４０】
このように構成されている入力保護回路３でも、端子Ａに外部からサージ電圧が加わった場合、そのサージ電圧の極性に応じて、ｎチャネル型ＭＩＳＦＥＴＴｒ１とｐチャネル型ＭＩＳＦＥＴＴｒ２のうち、一方がオンし、他方がソース領域とドレイン領域の間でブレークダウンを起こす。これにより、サージ電圧に伴う電荷を電源ラインや接地ラインに抜くことができる。この結果、内部回路ＩＵに高電圧が印加されて破壊されることを防止できる。以上のように、入力保護回路３の構成例について説明したが、出力保護回路４も入力保護回路３と同様の構成をしている。
【００４１】
ＬＣＤドライバの主要な機能は上述した機能ブロックで実現されており、これらの機能ブロックは、例えば、図１に示すように、長方形をした半導体チップＣＨＰの長辺方向に並ぶように配置されている。ＬＣＤドライバを構成する各機能ブロックは、それぞれ、半導体基板上に形成されているＭＩＳＦＥＴとＭＩＳＦＥＴ上に形成されている多層配線から構成されている。このとき、例えば、ＳＲＡＭ制御部やＬＣＤ制御部は、デジタル回路から形成されており、アナログ部はアナログ回路から形成されている。ＳＲＡＭ制御部やＬＣＤ制御部は、デジタル回路から形成されているが、このデジタル回路を構成しているＭＩＳＦＥＴは、動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴから構成されている。つまり、ＳＲＡＭ制御部やＬＣＤ制御部は、論理回路（ロジック回路）から構成されており、集積度を向上させている。このため、ＭＩＳＦＥＴの微細化が進み、このＭＩＳＦＥＴの微細化に伴ってＭＩＳＦＥＴの動作電圧の絶対値も低くなっているのである。したがって、ＳＲＡＭ制御部やＬＣＤ制御部は、ＬＣＤドライバの中で最も動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴが使用されている。例えば、ＬＣＤ制御部に使用されている低耐圧ＭＩＳＦＥＴの動作電圧の絶対値は、１．５Ｖ程度である。
【００４２】
一方、アナログ部はアナログ回路から構成されているが、このアナログ回路を構成するＭＩＳＦＥＴは、低耐圧ＭＩＳＦＥＴよりも動作電圧の絶対値が比較的に高い高耐圧ＭＩＳＦＥＴから構成されている。アナログ回路では、画像データの電圧レベルを変換して中高電圧（数十Ｖ）の電圧を液晶表示セルに印加する機能を有しているからである。このように、ＬＣＤドライバを構成する半導体チップＣＨＰには、動作電圧の絶対値が異なる複数種類のＭＩＳＦＥＴが形成されており、特に、ＳＲＡＭ制御部やＬＣＤ制御部では、最も動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴが使用されている。これに対し、アナログ部では、比較的動作電圧の絶対値が高い高耐圧ＭＩＳＦＥＴが使用されている。また、上述の入力保護回路３または出力保護回路４で使用されるＭＩＳＦＥＴも、高耐圧ＭＩＳＦＥＴが使用されている。これらの高耐圧ＭＩＳＦＥＴの動作電圧の絶対値は、例えば、２０〜３０Ｖ程度である。
【００４３】
次に、ＬＣＤドライバの簡単な動作について説明する。まず、ＬＣＤドライバ（半導体チップＣＨＰ１）の外部に搭載されているマイコンなどから画像を表示するためのシリアルデータを入力する。このシリアルデータは、Ｉ／Ｏ回路を介してＬＣＤ制御部に入力する。シリアルデータを入力したＬＣＤ制御部では、クロック回路で生成されたクロック信号に基づいて、シリアルデータをパラレルデータに変換する。そして、変換したパラレルデータをＳＲＡＭ２ａ、２ｂに記憶するために、ＳＲＡＭ制御部に対して制御信号を出力する。ＳＲＡＭ制御部では、ＬＣＤ制御部からの制御信号を入力すると、ワードドライバを動作させて、ＳＲＡＭ２ａ、２ｂにパラレルデータである画像データを記憶させる。そして、所定のタイミングで、ＳＲＡＭ２ａ、２ｂに記憶されている画像データを読み出し、アナログ部に出力する。アナログ部では、画像データ（パラレルデータ）の電圧レベルを変換してＬＣＤドライバから出力する。ＬＣＤドライバから出力された画像データ（パラレルデータ）は、個々の液晶表示セルに印加されて画像が表示される。このようにＬＣＤドライバによって、液晶表示装置に画像を表示することができる。
【００４４】
図１に示す一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１は、長辺ＬＳ１に沿って入力用バンプ電極ＩＢＭＰが形成され、長辺ＬＳ２に沿って出力用バンプ電極ＯＢＭＰが形成されている。このとき、長辺ＬＳ２に沿って配置されている出力用バンプ電極ＯＢＭＰの数は、セルを駆動する行列線（例えば、ゲート線、ソース線）に相当する数だけ設けられており、長辺ＬＳ１に沿って配置されている入力用バンプ電極ＩＢＭＰの数よりも多くなっている。したがって、ＬＣＤドライバを構成する半導体チップＣＨＰの長辺方向の長さは、数の多い出力用バンプ電極ＯＢＭＰの数によりほぼ規定される。このことから、ＬＣＤドライバを構成する半導体チップＣＨＰの長辺方向の長さは、出力用バンプ電極ＯＢＭＰの数が規定されると、縮小化することが困難になる。さらに、ＬＣＤドライバの長辺方向に配置されている出力用バンプ電極ＯＢＭＰの配置を変えると、ＬＣＤドライバを搭載する液晶表示装置の表示部と、ＬＣＤドライバとを接続する配線のレイアウトを変更する必要がある。通常、液晶表示装置の表示部を製造するメーカに、ＬＣＤドライバを納入して、液晶表示装置にＬＣＤドライバを搭載する。このとき、液晶表示装置を製造するメーカ側では、表示部の構成を変更したくないので、ＬＣＤドライバの長辺方向に配置されている出力用バンプ電極ＯＢＭＰの配置は予め規定されている。このため、ＬＣＤドライバに形成される出力用バンプ電極ＯＢＭＰの配置や数を変更することは困難となる。このことからも、ＬＣＤドライバを構成する半導体チップＣＨＰの長辺を縮小化することは難しい。それでも、半導体素子の微細化に伴い、ＬＣＤドライバを構成する半導体チップＣＨＰのチップサイズを小さくすることが望まれている。そこで、ＬＣＤドライバを構成する半導体チップＣＨＰ１の小型化を図るため、半導体チップＣＨＰ１の短辺方向の縮小化が検討されている。以下では、半導体チップＣＨＰ１のレイアウト構成を工夫することにより、ＬＣＤドライバを構成する半導体チップＣＨＰ１の短辺方向の長さを縮小することができる技術的思想について説明する。
【００４５】
図４は、本実施の形態１における半導体チップＣＨＰ２のレイアウト構成を示す図である。図４において、本実施の形態１における半導体チップＣＨＰ２は、図１に示す一般的な半導体チップＣＨＰ１と同様に、一対の短辺ＳＳ１と短辺ＳＳ２および一対の長辺ＬＳ１と長辺ＬＳ２とを有する長方形形状をしている。そして、長辺ＬＳ１に沿って入力用バンプ電極ＩＢＭＰが配置され、この入力用バンプ電極ＩＢＭＰは、長辺ＬＳ１と対向する長辺ＬＳ２よりも長辺ＬＳ１側に近い位置に配置されている。一方、長辺ＬＳ２に沿って出力用バンプ電極ＯＢＭＰが配置され、この出力用バンプ電極ＯＢＭＰは、長辺ＬＳ２と対向する長辺ＬＳ１よりも長辺ＬＳ２側に近い位置に配置されている。さらに、本実施の形態１における半導体チップＣＨＰ２は、図１に示す一般的な半導体チップＣＨＰ１と同様に、制御部１、ＳＲＡＭ２ａ〜２ｃ、入力保護回路３ａ〜３ｃおよび出力保護回路４を有している。入力保護回路３ａ〜３ｃは、内部回路を静電気から保護し、かつ、複数の入力用バンプ電極ＩＢＭＰと電気的に接続するように構成され、出力保護回路４も、内部回路を静電気から保護し、かつ、複数の出力用バンプ電極ＯＢＭＰと電気的に接続するように構成されている。
【００４６】
ここで、図４に示す本実施の形態１における半導体チップＣＨＰ２と、図１に示す一般的な半導体チップＣＨＰ１の相違点について説明する。まず、図１に示す一般的な半導体チップＣＨＰ１では、長辺ＬＳ２に沿って出力用バンプ電極ＯＢＭＰが形成されており、この出力用バンプ電極ＯＢＭＰと平面的に重なる下層に出力保護回路４が形成されている。すなわち、出力保護回路４は、出力用バンプ電極ＯＢＭＰと同様に、長辺ＬＳ２に沿って配置されている。そして、出力保護回路４に隣接する半導体チップＣＨＰ１の中央部にＳＲＡＭ２ａ、２ｂおよび制御部１が形成されている。具体的に、ＳＲＡＭ２ａ、２ｂと制御部１は、長辺方向に並ぶように配置されている。続いて、半導体チップＣＨＰ１の長辺ＬＳ２と対向する長辺ＬＳ１に沿って、入力用バンプ電極ＩＢＭＰが形成されており、この入力用バンプ電極ＩＢＭＰと平面的に重なる下層に入力保護回路３が形成されている。したがって、ＬＣＤドライバとして機能する機能ブロックは、長辺ＬＳ２に沿って形成される出力保護回路４と、長辺ＬＳ１に沿って形成される入力保護回路３と、出力保護回路４と入力保護回路３の間の中央部に形成されるＳＲＡＭ２ａ、２ｂおよび制御部１とにより構成されている。言い換えれば、半導体チップＣＨＰ１において、長辺ＬＳ２に沿った領域を上段ブロック、長辺ＬＳ１に沿った領域を下段ブロック、上段ブロックと下段ブロックで挟まれた領域を中央ブロックと定義すると、一般的な半導体チップＣＨＰ１では、上段ブロックに出力保護回路４が形成され、中央ブロックにＳＲＡＭ２ａ、２ｂおよび制御部１が形成されている。そして、下段ブロックに入力保護回路３が形成されている。このため、一般的なＬＣＤドライバにおいて、短辺方向の長さは、上段ブロックに形成されている出力保護回路４、中央ブロックに形成されているＳＲＡＭ２ａ、２ｂおよび制御部１、下段ブロックに形成されている入力保護回路３により規定されていることになる。
【００４７】
これに対し、図４に示す本実施の形態１における半導体チップＣＨＰ２では、長辺ＬＳ２に沿って出力用バンプ電極ＯＢＭＰが形成されており、この出力用バンプ電極ＯＢＭＰと平面的に重なる下層に出力保護回路４が形成されている。すなわち、出力保護回路４は、出力用バンプ電極ＯＢＭＰと同様に、長辺ＬＳ２に沿って配置されている。そして、出力保護回路４に隣接する半導体チップＣＨＰ２の中央部にＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃが形成されている。つまり、本実施の形態１における半導体チップＣＨＰ２では、長辺ＬＳ２に沿った上段ブロックに出力保護回路４が形成され、この上段ブロックに隣接する中央ブロックにＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃが形成されている。すなわち、図１に示す一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１では、出力保護回路４、ＳＲＡＭ２ａ、２ｂ、制御部１および入力保護回路３が、上段ブロック、中央ブロックおよび下段ブロックの３段に別れて配置されているのに対し、本実施の形態１におけるＬＣＤドライバを構成する半導体チップＣＨＰ２では、出力保護回路４、ＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃが、上段ブロックと中央ブロックの２段に別れて配置されている領域を含む点が相違する。ここで、制御部１と入力保護回路３ｃとの配置領域に着目すると、出力保護回路４と、制御部１と、入力保護回路３ｃとは、３段で構成されているように思えるが、ＳＲＡＭ２ａ〜２ｃの短辺方向の長さを中央ブロックの短辺方向の長さと考えると、制御部１と入力保護回路３ｃとを合わせた短辺方向の長さはＳＲＡＭ２ａ〜２ｃの短辺方向の長さよりも短くなるので、制御部１と入力保護回路３ｃは、実質的にＳＲＡＭ２ａ〜２ｃの短辺方向の長さで規定される中央ブロックの範囲内に形成されていると考えることができる。したがって、本実施の形態１では、図４に示すレイアウト構成の場合も、出力保護回路４、ＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃが、上段ブロックと中央ブロックの２段に別れて配置されているというように表現している。あるいは、３段に別れていると見ることのできる制御部１と入力保護回路３ｃとの配置領域を考慮して、本実施の形態１では、出力保護回路４、ＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃの一部が、上段ブロックと中央ブロックの２段に別れて配置されているということもできる。
【００４８】
このように本実施の形態１のＬＣＤドライバを構成する半導体チップＣＨＰ２の特徴は、出力保護回路４、ＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃを上段ブロック、中央ブロック、下段ブロックの３段に別れて配置するのではなく、上段ブロックと中央ブロックの２段に別れて配置することにある。言い換えれば、本実施の形態１では、入力保護回路３ａ〜３ｃを長辺ＬＳ１に沿うように下段ブロックに配置するのではなく、ＳＲＡＭ２ａ〜２ｃや制御部１が配置される中央ブロックの一部に入力保護回路３ａ〜３ｃを配置している点に特徴がある。これにより、本実施の形態１における半導体チップＣＨＰ２によれば、短辺方向の長さを縮小化することができる。つまり、図１に示す一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１では、短辺方向に沿って上段ブロック、中央ブロックおよび下段ブロックが配置されており、この上段ブロック、中央ブロックおよび下段ブロックの３段の占有面積により短辺方向の長さが決定されている。これに対し、図４に示す本実施の形態１における半導体チップＣＨＰ２によれば、短辺方向に沿って上段ブロック、中央ブロックが配置されており、この上段ブロックと中央ブロックの２段の占有面積により短辺方向の長さが決定されている。すなわち、図４に示す半導体チップＣＨＰ２では、図１に示す半導体チップＣＨＰ１に存在する下段ブロックが存在しない。したがって、図４に示す半導体チップＣＨＰ２では、下段ブロックが配置されていない分だけ短辺方向の長さを短くすることができるのである。この結果、本実施の形態１における半導体チップＣＨＰ２では、短辺方向の長さを縮小化することができるという顕著な効果を奏するのである。
【００４９】
本実施の形態１では、入力保護回路３ａ〜３ｃの配置位置を工夫することにより、半導体チップＣＨＰ２の短辺方向の長さを縮小化している。具体的に、図４に示すように入力保護回路３ａ〜３ｃは、入力用バンプ電極ＩＢＭＰが並んで配置されている長辺ＬＳ１に沿って配置されてはいない。例えば、入力保護回路３ａは、ＳＲＡＭ２ａとＳＲＡＭ２ｂの間に形成され、入力保護回路３ｂはＳＲＡＭ２ｂとＳＲＡＭ２ｃの間に形成されている。そして、入力保護回路３ｃは、制御部１と長辺ＬＳ１の間に形成されている。この結果、入力保護回路３ａ〜３ｃのすべてが入力用バンプ電極ＩＢＭＰと平面的に重なる下層に形成されなくなる。つまり、本実施の形態１では、図４に示すように、長辺ＬＳ１に沿って配置されている入力用バンプ電極ＩＢＭＰの下層に入力保護回路３ａ〜３ｃとＳＲＡＭ２ａ〜２ｃが形成されていることになる。このため、本実施の形態１では、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されていることになる。特に、本実施の形態１では、入力保護回路３ａ〜３ｃが下層に配置されている一部の入力用バンプ電極ＩＢＭＰの数は、入力保護回路３ａ〜３ｃが下層に配置されていない他の一部の入力用バンプ電極ＩＢＭＰの数よりも少なくなっている。
【００５０】
本実施の形態１における特徴を別の表現でいえば、複数の入力用バンプ電極ＩＢＭＰが形成されている領域と、複数の出力用バンプ電極ＯＢＭＰが形成されている領域とに挟まれた内部領域に、入力保護回路３ａ、３ｂの一部が配置されているともいうことができる。さらには、複数の入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃの一部が形成されているともいうことができるし、長辺方向において、ＳＲＡＭ２ａ〜２ｃに隣接する領域に入力保護回路３ａ、３ｂの一部が形成されているということもできる。さらに、複数の入力用バンプ電極ＩＢＭＰのうち一部のバンプ電極と電気的に接続する複数の入力保護回路３ａ、３ｂのうち一部の入力保護回路は、一部の入力用バンプ電極と平面的に重なる位置に配置されており、複数の入力用バンプ電極ＩＢＭＰのうち他の入力用バンプ電極と電気的に接続する複数の入力保護回路３ａ、３ｂのうちの他の入力保護回路は、他の入力用バンプ電極と平面的に重なる位置とは異なる位置に配置されているということもできる。
【００５１】
本実施の形態１では、入力保護回路３ａや入力保護回路３ｂをＳＲＡＭ２ａ〜２ｃの間に配置しているが、このようにＳＲＡＭ２ａ〜２ｃの間に入力保護回路３ａや入力保護回路３ｂを配置するだけのスペースが存在するのかが問題となる。なぜなら、通常、半導体チップＣＨＰ２の縮小化を図るため、半導体チップＣＨＰ２の長辺方向の長さも余分なスペースを残さないようにすると考えられるからである。しかし、実際には、ＳＲＡＭ２ａ〜２ｃの間には入力保護回路３ａや入力保護回路３ｂを挿入できるほどのスペースを確保することができるのである。この理由について説明する。
【００５２】
半導体チップＣＨＰ２の長辺方向の長さもできるだけ縮小化されるが、この長辺方向の長さは、長辺ＬＳ２に沿って配置される出力用バンプ電極ＯＢＭＰによって規定される。すなわち、半導体チップＣＨＰ２の長辺方向の長さは、長辺方向に沿って並べられるＳＲＡＭ２ａ〜２ｃや制御部１によって規定されるのではなく、出力用バンプ電極ＯＢＭＰの数によって規定されるのである。例えば、半導体チップＣＨＰ２の長辺方向の長さを縮小化する観点から、長辺方向に沿って並べられるＳＲＡＭ２ａ〜２ｃと制御部１との形成領域をできるだけ縮小化することが考えられる。具体的には、ＳＲＡＭ２ａ〜２ｃや制御部１との間のスペースをできるだけ小さくすることが考えられる。しかし、このようにＳＲＡＭ２ａ〜２ｃや制御部１の形成領域を密に配置して半導体チップＣＨＰ２の長辺方向の長さを縮小化しても、半導体チップＣＨＰ２の長辺ＬＳ２に沿って配置される出力用バンプ電極ＯＢＭＰがすべて配置できなければ意味がない。したがって、半導体チップＣＨＰ２の長辺方向の長さは、少なくとも、出力用バンプ電極ＯＢＭＰのすべてが配置できる程度の長さを有している必要がある。つまり、半導体チップＣＨＰ２の長辺方向の長さは、出力用バンプ電極ＯＢＭＰのすべてが配置できる観点から決定される。
【００５３】
このとき、例えば、長辺方向に並べられるＳＲＡＭ２ａ〜２ｃと制御部１の長辺方向の長さと、長辺ＬＳ２に沿って配置される出力用バンプ電極ＯＢＭＰのトータルの長さとの大小関係が問題となるが、実際には、出力用バンプ電極ＯＢＭＰのトータルの長さの方が、ＳＲＡＭ２ａ〜２ｃと制御部１を並べた長さよりも長くなる。このため、すべての出力用バンプ電極ＯＢＭＰが配置されるように半導体チップＣＨＰ２の長辺方向の長さを決定すると、ＳＲＡＭ２ａ〜２ｃと制御部１を並べた領域には余分なスペースが存在する。このことから、例えば、ＳＲＡＭ２ａ〜２ｃの間には、入力保護回路３ａや入力保護回路３ｂを挿入するだけのスペースを確保することができるのである。したがって、本実施の形態１では、例えば、ＳＲＡＭ２ａ〜２ｃの間に、入力保護回路３ａや入力保護回路３ｂを挿入することにより、半導体チップＣＨＰ２の短辺方向の長さを短くすることができるのである。
【００５４】
次に、半導体チップＣＨＰ２には、入力保護回路３ａ〜３ｃの他に出力保護回路４が存在している。この入力保護回路３ａ〜３ｃと出力保護回路４は、静電気から内部回路を保護するという静電保護回路として機能するものである。そして、同じ静電保護回路として機能することから、入力保護回路３ａ〜３ｃと出力保護回路４とは同様の構成をしていると考えられる。したがって、ＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースに、入力保護回路３ａ、３ｂではなく、出力保護回路４を挿入することも考えられる。この場合も、ＳＲＡＭ２ａ〜２ｃや制御部１の間に生じる余分なスペースに出力保護回路４をすべて挿入することができれば、半導体チップＣＨＰ２の短辺方向の長さを縮小化することができる。しかし、本実施の形態１では、出力保護回路４の配置は変更せずに、入力保護回路３ａ〜３ｃの配置だけを変更している。以下にこの理由について説明する。
【００５５】
図４に示すように、入力用バンプ電極ＩＢＭＰの数に比べて、出力用バンプ電極ＯＢＭＰの数は非常に多くなっている。出力用バンプ電極ＯＢＭＰのそれぞれからは出力信号が出力されるので、出力保護回路４は、出力用バンプ電極ＯＢＭＰのそれぞれについて設ける必要がある。このことから、出力保護回路４の数も膨大となる。一方、入力用バンプ電極ＩＢＭＰの数は、出力用バンプ電極ＯＢＭＰの数よりも少なく、また、入力用バンプ電極ＩＢＭＰのすべてに入力保護回路３ａ〜３ｃを接続する必要はないのである。入力用バンプ電極ＩＢＭＰのうち、入力保護回路３ａ〜３ｃが接続されるバンプ電極は、入力信号（入力データ）を入力するバンプ電極だけである。このため、入力保護回路３ａ〜３ｃの数は、出力保護回路４の数に比べて少なくなる。これは、入力保護回路３ａ〜３ｃ全体の占有面積が、出力保護回路４全体の占有面積よりも少なくなることを意味している。つまり、入力保護回路３ａ〜３ｃを挿入するスペースは、出力保護回路４を挿入するスペースよりも少なくなるのである。
【００５６】
ここで、ＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースはそれほど大きくはない。すなわち、ＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースは、出力保護回路４全体を挿入するほど充分に形成はされていないのである。言い換えれば、すなわち、ＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースはそれほど大きくとることはできないので、出力保護回路４ではなく、入力保護回路３ａ〜３ｃを上述したスペースに挿入することにしているのである。
【００５７】
続いて、本実施の形態１における第２特徴点について説明する。本実施の形態１における第２特徴点は、図４に示すように、入力保護回路３ａ〜３ｃを一箇所に集中させることなく、半導体チップＣＨＰ２の長辺方向に分散させている点にある。例えば、ＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースを一箇所にまとめ、一箇所にまとめたスペースに入力保護回路３ａ〜３ｃを配置することも考えられる。この場合、半導体チップサイズを縮小できるという効果を有する。しかし、図４のように入力保護回路３ａ〜３ｃを分散配置することが、更に効果的である理由について、以下に説明する。
【００５８】
例えば、入力用バンプ電極ＩＢＭＰと内部回路との間に入力保護回路３ａ〜３ｃを電気的に接続する必要がある。このとき、例えば、図１に示す一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１では、入力用バンプ電極ＩＢＭＰと平面的に重なる下層に入力保護回路３が形成されているので、入力用バンプ電極ＩＢＭＰと入力保護回路３とを電気的に接続するには、入力用バンプ電極ＩＢＭＰから下層に向う多層配線で接続することができる。このことは、入力用バンプ電極ＩＢＭＰから入力保護回路３へ接続するために、半導体チップＣＨＰ１の平面方向に延在する引き回し配線を使用する必要はないことを意味する。
【００５９】
ところが、本実施の形態１では、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃが形成されていることになる。したがって、本実施の形態１では、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃを接続するには、半導体チップＣＨＰ２の平面方向に延在する引き回し配線を使用する必要がある。このことを前提として、一箇所に入力保護回路３ａ〜３ｃをまとめて配置すると、このまとめて配置された入力保護回路３ａ〜３ｃと、半導体チップＣＨＰ２の長辺方向に配置された入力用バンプ電極ＩＢＭＰとを、半導体チップＣＨＰ２の平面方向に延在する引き回し配線で接続する必要がある。この場合、入力保護回路３ａ〜３ｃが一箇所に集中していると、引き回し配線のレイアウト構成が複雑となる。
【００６０】
そこで、本実施の形態１では、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃが形成することを前提として、入力保護回路３ａ〜３ｃを分散させて配置させている。これにより、半導体チップＣＨＰ２の長辺方向に配置された入力用バンプ電極ＩＢＭＰは、分散して配置されている入力保護回路３ａ〜３ｃのうち距離が最も近いものと接続することができる。このことは、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃとを接続する引き回し配線を少なくすることができ、入力保護回路３ａ〜３ｃを一箇所に集中させる場合よりも、引き回し配線のレイアウト構成を簡略化することができることを意味している。したがって、本実施の形態１によれば、入力保護回路３ａ〜３ｃをＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースに配置するという第１特徴点により、ＬＣＤドライバを構成する半導体チップＣＨＰ２の短辺方向の長さを縮小化することができる。そして、第１特徴点により、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃが形成されることになるが、入力保護回路３ａ〜３ｃを一箇所に集中させることなく、半導体チップＣＨＰ２の長辺方向に分散させて配置するという第２特徴点により、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃとを電気的に接続する引き回し配線のレイアウト構成を簡略化することができる。
【００６１】
なお、本実施の形態１のように第１特徴点と第２特徴点を備えることが望ましいが、第１特徴点だけを備える構成であっても、半導体チップＣＨＰ２の短辺方向の長さを縮小化するという本願発明の目的を充分に達成することができる。
【００６２】
次に、本実施の形態１における半導体チップＣＨＰ２によれば、半導体チップＣＨＰ２の短辺方向の長さを縮小できることについて拡大図を使用して説明する。図５は、一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１の長辺ＬＳ１の近傍領域を拡大して示す図である。図５において、Ｘ方向は半導体チップＣＨＰ１の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ１の短辺方向を示している。図５に示すように、半導体チップＣＨＰ１の長辺ＬＳ１に沿って、２つの入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２が並んで配置されている。そして、入力用バンプ電極ＩＢＭＰ１の下層には最上層配線ＴＭ１、ＴＭ３、ＴＭ４が形成されている。同様に、入力用バンプ電極ＩＢＭＰ２の下層には最上層配線ＴＭ２、ＴＭ３、ＴＭ４が形成されている。このとき、最上層配線ＴＭ１は、入力用バンプ電極ＩＢＭＰ１の下層にだけ形成されており、最上層配線ＴＭ２は、入力用バンプ電極ＩＢＭＰ２の下層にだけ形成されている。一方、最上層配線ＴＭ３および最上層配線ＴＭ４は、入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２の下層にわたって形成されており、長辺方向（ｘ方向）に延在している。
【００６３】
入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１とは、開口部ＣＮＴ１に導電材料を埋め込むことにより電気的に接続されている。そして、最上層配線ＴＭ１は、下層に形成されている多層配線を介して、入力保護回路３Ａと接続されている。同様に、入力用バンプ電極ＩＢＭＰ２と最上層配線ＴＭ２とは、開口部ＣＮＴ２に導電材料を埋め込むことにより電気的に接続されている。そして、最上層配線ＴＭ２は、下層に形成されている多層配線を介して、入力保護回路３Ｂと接続されている。このように一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１では、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２の下層に入力保護回路３Ａ、３Ｂが形成されている。このため、内部回路ＩＵは、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重ならないように、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２よりも内側（長辺ＬＳ１よりもより離れた領域）に形成される。したがって、内部回路ＩＵと半導体チップＣＨＰ１の長辺ＬＳ１との距離は、距離Ｙ１となる。
【００６４】
これに対し、図６は、本実施の形態１におけるＬＣＤドライバである半導体チップＣＨＰ２の長辺ＬＳ１の近傍領域を拡大して示す図である。図６において、Ｘ方向は半導体チップＣＨＰ２の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ２の短辺方向を示している。図６に示すように、半導体チップＣＨＰ２の長辺ＬＳ１に沿って、２つの入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２が並んで配置されている。そして、入力用バンプ電極ＩＢＭＰ１の下層には最上層配線ＴＭ１、ＴＭ３、ＴＭ４が形成されている。同様に、入力用バンプ電極ＩＢＭＰ２の下層には最上層配線ＴＭ２、ＴＭ３、ＴＭ４が形成されている。このとき、最上層配線ＴＭ１は、入力用バンプ電極ＩＢＭＰ１の下層にだけ形成されており、最上層配線ＴＭ２は、入力用バンプ電極ＩＢＭＰ２の下層にだけ形成されている。一方、最上層配線ＴＭ３および最上層配線ＴＭ４は、入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２の下層にわたって形成されており、長辺方向（ｘ方向）に延在している。
【００６５】
入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１とは、開口部ＣＮＴ１に導電材料を埋め込むことにより電気的に接続されているが、本実施の形態１では、最上層配線ＴＭ１の下層に入力保護回路は形成されていない。同様に、入力用バンプ電極ＩＢＭＰ２と最上層配線ＴＭ２とは、開口部ＣＮＴ２に導電材料を埋め込むことにより電気的に接続されているが、本実施の形態１では、最上層配線ＴＭ２の下層に入力保護回路は形成されていない。本実施の形態１では、入力保護回路（図６では図示されず）は、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重ならない領域に形成されている。このように本実施の形態１における半導体チップＣＨＰ２では、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２の下層に入力保護回路が形成されていないため、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重なる下層に内部回路ＩＵの一部が形成されている。この結果、内部回路ＩＵと半導体チップＣＨＰ２の長辺ＬＳ１との距離は、距離Ｙ２となる。
【００６６】
ここで、図５に示す距離Ｙ１と、図６に示す距離Ｙ２とを比較すると、図６に示す距離Ｙ２のほうが、図５に示す距離Ｙ１よりも小さくなっていることがわかる。これは、図６に示す半導体チップＣＨＰ２のほうが、図５に示す半導体チップＣＨＰ１よりも、短辺方向の長さを短くすることができることを意味している。つまり、本実施の形態１における半導体チップＣＨＰ２によれば、一般的な半導体チップＣＨＰ１に比べて、短辺方向の長さを縮小化することができることがわかる。
【００６７】
なお、図６の入力用バンプ電極ＩＢＭＰ１の部分は、後述する本実施の形態５の図１３に対応し、図１３のＡ−Ａ線で切断した断面図は、後述する本実施の形態５の図１４に対応する。本実施の形態１におけるデバイス構造については、後述する本実施の形態５において断面図を用いてさらに詳細に説明する。
【００６８】
本実施の形態１では、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２の下層には、複数の最上層配線ＴＭ３、ＴＭ４が通過する例を示したが、これに限られず、少なくとも１本以上の最上層配線が通過している場合でも、同様の効果を得ることができる。また、以下の実施の形態でも同様である。
【００６９】
（実施の形態２）
前記実施の形態１では、例えば、図４に示すように、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されている構成について説明した。
【００７０】
本実施の形態２では、すべての入力用バンプ電極ＩＢＭＰの下層に入力保護回路が形成されていない例について説明する。
【００７１】
図７は本実施の形態２における半導体チップＣＨＰ２のレイアウト構成を示す図である。図７において、本実施の形態２における半導体チップＣＨＰ２は、図４に示す前記実施の形態１における半導体チップＣＨＰ２と同様に、一対の短辺ＳＳ１と短辺ＳＳ２および一対の長辺ＬＳ１と長辺ＬＳ２とを有する長方形形状をしている。そして、長辺ＬＳ１に沿って入力用バンプ電極ＩＢＭＰが配置され、長辺ＬＳ２に沿って出力用バンプ電極ＯＢＭＰが配置されている。さらに、本実施の形態２における半導体チップＣＨＰ２は、制御部１、ＳＲＡＭ２ａ、２ｂ、入力保護回路３ａ、３ｂおよび出力保護回路４を有している。
【００７２】
このとき、本実施の形態２でも、ＳＲＡＭ２ａ、２ｂや制御部１を長辺方向に並べたときに生じるスペースに入力保護回路３ａ、３ｂが形成されている。ただし、このスペースに形成されている入力保護回路３ａ、３ｂは、長辺ＬＳ１に沿って配置されている入力用バンプ電極ＩＢＭＰと平面的に重ならないように形成されている。つまり、本実施の形態２では、前記実施の形態１とは異なり、すべての入力用バンプ電極ＩＢＭＰの下層に入力保護回路が形成されていない。
【００７３】
本実施の形態２のようにＬＣＤドライバを構成する半導体チップＣＨＰ２を構成することも可能である。本実施の形態２のように構成する場合も、入力保護回路３ａ、３ｂをＳＲＡＭ２ａ、２ｂや制御部１を長辺方向に並べたときに生じるスペースに配置するという第１特徴点により、ＬＣＤドライバを構成する半導体チップＣＨＰ２の短辺方向の長さを縮小化することができる。そして、第１特徴点により、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ、３ｂが形成されることになるが、入力保護回路３ａ、３ｂを一箇所に集中させることなく、半導体チップＣＨＰ２の長辺方向に分散させて配置するという第２特徴点により、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ、３ｂとを電気的に接続する引き回し配線のレイアウト構成を簡略化することができる。つまり、本実施の形態２におけるレイアウト構成によっても、前記実施の形態１と同等の効果を得ることができる。
【００７４】
（実施の形態３）
前記実施の形態１では、図４に示すように、入力保護回路３ａ〜３ｃをＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースに配置するという第１特徴点により、ＬＣＤドライバを構成する半導体チップＣＨＰ２の短辺方向の長さを縮小化している。したがって、前記実施の形態１では、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃが形成されていることになる。このため、前記実施の形態１では、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃを接続するために、半導体チップＣＨＰ２の平面方向に延在する引き回し配線を使用する必要がある。この場合、引き回し配線のレイアウト構成を工夫しないと、半導体チップＣＨＰ２の配線レイアウトが複雑になってしまう。
【００７５】
そこで、本実施の形態３では、半導体チップＣＨＰ２の平面方向に延在する引き回し配線を効率よく活用できる技術的思想について説明する。つまり、本実施の形態３では、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃを形成する場合において、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃとを電気的に接続する配線レイアウトに工夫を施している。以下では、本実施の形態３における複数の工夫について説明する。
【００７６】
まず、本実施の形態３における第１工夫点について説明する。図８は、本実施の形態３における第１工夫点を説明するための図である。図８において、Ｘ方向は半導体チップＣＨＰ２の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ２の短辺方向を示している。図８に示すように、半導体チップＣＨＰ２の長辺ＬＳ１に沿って、３つの入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２と入力用バンプ電極ＩＢＭＰ３が並んで配置されている。
【００７７】
ここで、本実施の形態３における第１工夫点は、例えば、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３と電気的に接続されて入力保護回路３に接続される最上層配線ＴＭ１と、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３との接続方法である。具体的には、図８に示すように、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１とは開口部ＣＮＴ１に埋め込まれた導電材料によって接続され、入力用バンプ電極ＩＢＭＰ２と最上層配線ＴＭ１とは開口部ＣＮＴ２に埋め込まれた導電材料によって接続されている。そして、入力用バンプ電極ＩＢＭＰ３と最上層配線ＴＭ１とは開口部ＣＮＴ３に埋め込まれた導電材料によって接続されている。このとき、開口部ＣＮＴ１〜ＣＮＴ３の形成位置が異なる点が第１工夫点である。
【００７８】
つまり、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３の下層には最上層配線ＴＭ１の他に別の最上層配線も配置されている場合がある。この場合、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３に対する開口部ＣＮＴ１〜ＣＮＴ３の形成位置を同じにすると、他の最上層配線の配置を妨害することがある。そこで、図８に示す本実施の形態３における第１工夫点により、入力用バンプ電極ＩＢＭＰ１に対する開口部ＣＮＴ１の形成位置と、入力用バンプ電極ＩＢＭＰ２に対する開口部ＣＮＴ２の形成位置と、入力用バンプ電極ＩＢＭＰ３に対する開口部ＣＮＴ３の形成位置を異なるようにしている。これにより、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３の下層に配置される別の最上層配線を妨害することなく、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３の下層を延在して入力保護回路３へ接続される最上層配線ＴＭ１を形成することができる。
【００７９】
例えば、図８に示すように、入力用バンプ電極ＩＢＭＰ１に接続する開口部ＣＮＴ１の形成位置が最も半導体チップＣＨＰ２の長辺ＬＳ１に近い位置に形成され、入力用バンプ電極ＩＢＭＰ３に接続する開口部ＣＮＴ３の形成位置が最も半導体チップＣＨＰ２の長辺ＬＳ１から離れた位置に形成されている。
【００８０】
なお、図８では、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３を最上層配線ＴＭ１で接続しているため、同一の機能を有するバンプ電極となる。このようなバンプ電極としては、例えば、電源（Ｖｃｃ、Ｖｄｄ）用のバンプ電極が例示できる。また、入力用バンプ電極ＩＢＭＰ２、ＩＢＭＰ３をダミーバンプ電極として用いる場合にも適用できる。すなわち、同一の用途のバンプ電極が隣り合う場合、図８のように、最上層配線ＴＭ１によって共通化することができる。
【００８１】
続いて、本実施の形態３における第２工夫点について説明する。図９は、本実施の形態３における第２工夫点を説明するための図である。図９において、Ｘ方向は半導体チップＣＨＰ２の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ２の短辺方向を示している。図９に示すように、半導体チップＣＨＰ２の長辺ＬＳ１に沿って、３つの入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２と入力用バンプ電極ＩＢＭＰ３が並んで配置されている。そして、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３の下層には、最上層配線ＴＭ１〜ＴＭ３が配置されており、これらの最上層配線ＴＭ１〜ＴＭ３は、入力保護回路３と接続されている。
【００８２】
ここで、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１とを開口部ＣＮＴ１に埋め込まれた導電材料で接続し、入力用バンプ電極ＩＢＭＰ２と最上層配線ＴＭ２とを開口部ＣＮＴ２に埋め込まれた導電材料で接続している。さらに、入力用バンプ電極ＩＢＭＰ３と最上層配線ＴＭ３とを開口部ＣＮＴ３に埋め込まれた導電材料で接続している。この点が本実施の形態３における第２工夫点である。
【００８３】
つまり、本実施の形態３における第２工夫点は、異なる入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３のそれぞれに、異なる最上層配線ＴＭ１〜ＴＭ３を接続し、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３に対する開口部ＣＮＴ１〜ＣＮＴ３の形成位置を変えている点にある。このように異なる入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３と接続するそれぞれの開口部ＣＮＴ１〜ＣＮＴ３を異なる位置に形成することにより、最上層配線ＴＭ１〜ＴＭ３の配線レイアウトを変更することなく、それぞれの最上層配線ＴＭ１〜ＴＭ３と、それぞれの入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３とを効率よく接続することができる。
【００８４】
具体的に、本実施の形態３における第２工夫点により、最上層配線には、入力用バンプ電極ＩＢＭＰ１と開口部ＣＮＴ１を介して接続され、入力用バンプ電極ＩＢＭＰ２の下を通過し、かつ、入力用バンプ電極ＩＢＭＰ２とは接続されない最上層配線ＴＭ１と、入力用バンプ電極ＩＢＭＰ２と開口部ＣＮＴ２を介して接続され、入力用バンプ電極ＩＢＭＰ１の下を通過し、かつ、入力用バンプ電極ＩＢＭＰ１とは接続されない最上層配線ＴＭ２とを含んでいる。さらに、最上層配線は、入力用バンプ電極ＩＢＭＰ１および入力用バンプ電極ＩＢＭＰ２の下を通過し、かつ、入力用バンプ電極ＩＢＭＰ１および入力用バンプ電極ＩＢＭＰ２とは接続されない最上層配線ＴＭ３も含まれている。
【００８５】
次に、本実施の形態３における第３工夫点について説明する。図１０は、本実施の形態３における第３工夫点を説明するための図である。図１０において、Ｘ方向は半導体チップＣＨＰ２の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ２の短辺方向を示している。図１０に示すように、半導体チップＣＨＰ２の長辺ＬＳ１に沿って、３つの入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２と入力用バンプ電極ＩＢＭＰ３が並んで配置されている。そして、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３の下層には、最上層配線ＴＭ１〜ＴＭ３が配置されており、これらの最上層配線ＴＭ１〜ＴＭ３のうち、最上層配線ＴＭ３が入力保護回路３と接続されている。
【００８６】
ここで、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１とを開口部ＣＮＴ１に埋め込まれた導電材料で接続し、入力用バンプ電極ＩＢＭＰ２と最上層配線ＴＭ２とを開口部ＣＮＴ２に埋め込まれた導電材料で接続している。そして、入力用バンプ電極ＩＢＭＰ３と最上層配線ＴＭ３とを開口部ＣＮＴ３ｂに埋め込まれた導電材料で接続している。さらに、入力用バンプ電極ＩＢＭＰ３は、最上層配線ＴＭ１とも開口部ＣＮＴ３ａに埋め込まれた導電材料を介して接続されている。つまり、本実施の形態３における第３工夫点は、例えば、入力用バンプ電極ＩＢＭＰ３のように複数の異なる最上層配線ＴＭ１、ＴＭ３と接続されていることにある。具体的に、入力用バンプ電極ＩＢＭＰ３には、２つの開口部ＣＮＴ３ａと開口部ＣＮＴ３ｂが接続されている。そして、開口部ＣＮＴ３ａに埋め込まれた導電材料を介して、入力用バンプ電極ＩＢＭＰ３と最上層配線ＴＭ１が接続され、開口部ＣＮＴ３ｂに埋め込まれた導電材料を介して、入力用バンプ電極ＩＢＭＰ３と最上層配線ＴＭ３が接続される。
【００８７】
つまり、本実施の形態３の第３工夫点は、入力用バンプ電極ＩＢＭＰ３に、最上層配線ＴＭ１と最上層配線ＴＭ３とを接続する機能を持たせている点にある。すなわち、第３工夫点においては、入力用バンプ電極ＩＢＭＰ３は、最上層配線ＴＭ１と最上層配線ＴＭ３と接続するための配線として機能している。これにより、わざわざ、最上層配線ＴＭ１と最上層配線ＴＭ３とを接続する別の配線を形成する必要がなくなり、配線レイアウトの簡素化を図ることができるのである。
【００８８】
なお、図１０に示すように、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３のすべてに複数の開口部を設ける必要はなく、配線レイアウトに応じて、１つの開口部と接続される入力用バンプ電極（入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２）と、複数の開口部と接続される入力用バンプ電極（入力用バンプ電極ＩＢＭＰ３）とが混在するように調整することができる。さらに、図１０では、例えば、入力用バンプ電極ＩＢＭＰ３では、２つの開口部ＣＮＴ３ａ、３ｂと接続されるように構成されているが、これに限らず、３つ以上の開口部と接続されるように構成してもよい。
【００８９】
以上のように、本実施の形態３では、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃとを電気的に接続する配線レイアウトに第１工夫点〜第３工夫点を施している。以下では、第１工夫点〜第３工夫点を取り入れた配線レイアウト例について説明する。図１１は、本実施の形態３における配線レイアウト例を示す図である。図１１において、Ｘ方向は半導体チップＣＨＰ２の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ２の短辺方向を示している。図１１に示すように、半導体チップＣＨＰ２の長辺ＬＳ１に沿って、５つの入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ５が並んで配置されている。そして、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ５の下層には、最上層配線ＴＭ１ａ〜ＴＭ３ｂが配置されており、これらの最上層配線ＴＭ１ａ〜ＴＭ３ｂのうち、最上層配線ＴＭ２ａが入力保護回路３と接続されている。
【００９０】
まず、入力用バンプ電極ＩＢＭＰ１の下層には、最上層配線ＴＭ１ａ、ＴＭ２ａ、ＴＭ３ａが配置されており、入力用バンプ電極ＩＢＭＰ１は、開口部ＣＮＴ１に埋め込まれた導電材料を介して最上層配線ＴＭ１ａと電気的に接続されている。
【００９１】
次に、入力用バンプ電極ＩＢＭＰ２の下層には、最上層配線ＴＭ１ｂ、ＴＭ２ａ、ＴＭ３ａが配置されている。そして、入力用バンプ電極ＩＢＭＰ２は、開口部ＣＮＴ２ａと開口部ＣＮＴ２ｂと接続されており、開口部ＣＮＴ２ａに埋め込まれた導電材料により、入力用バンプ電極ＩＢＭＰ２は、最上層配線ＴＭ１ｂと電気的に接続されているとともに、開口部ＣＮＴ２ｂに埋め込まれた導電材料により、入力用バンプ電極ＩＢＭＰ２は、最上層配線ＴＭ３ａと電気的に接続されている。つまり、入力用バンプ電極ＩＢＭＰ２は、異なる２つの最上層配線ＴＭ１ｂ、ＴＭ３ａと接続されており、この入力用バンプ電極ＩＢＭＰ２の構成に第３工夫点が使用されている。
【００９２】
続いて、入力用バンプ電極ＩＢＭＰ３の下層には、最上層配線ＴＭ１ｂ、ＴＭ２ａが配置されており、入力用バンプ電極ＩＢＭＰ３は、開口部ＣＮＴ３に埋め込まれた導電材料を介して、最上層配線ＴＭ２ａと電気的に接続されている。ここで、入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ３に着目すると、入力用バンプ電極ＩＢＭＰ１に接続されている開口部ＣＮＴ１と、入力用バンプ電極ＩＢＭＰ３に接続されている開口部ＣＮＴ３の位置が異なり、かつ、入力用バンプ電極ＩＢＭＰ１と接続される最上層配線ＴＭ１ａと、入力用バンプ電極ＩＢＭＰ３と接続される最上層配線ＴＭ２ａとは異なる配線となっている。すなわち、入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ３の構成では、本実施の形態３における第２工夫点が使用されている。
【００９３】
次に、入力用バンプ電極ＩＢＭＰ４の下層には、最上層配線ＴＭ１ｂ、ＴＭ２ｂ、ＴＭ２ａが配置されており、入力用バンプ電極ＩＢＭＰ４は、開口部ＣＮＴ４ａに埋め込まれている導電材料を介して、最上層配線ＴＭ２ｂと接続され、かつ、開口部ＣＮＴ４ｂに埋め込まれた導電材料により、最上層配線ＴＭ２ａと接続されている。したがって、入力用バンプ電極ＩＢＭＰ４の構成にも、本実施の形態３における第３工夫点が使用されている。さらに、入力用バンプ電極ＩＢＭＰ３と入力用バンプ電極ＩＢＭＰ４に着目すると、入力用バンプ電極ＩＢＭＰ３と入力用バンプ電極ＩＢＭＰ４は、同じ最上層配線ＴＭ２ａと接続され、かつ、入力用バンプ電極ＩＢＭＰ３に対する開口部ＣＮＴ３の形成位置と、入力用バンプ電極ＩＢＭＰ４に対する開口部ＣＮＴ４ｂの形成位置が異なっている。したがって、この構成に本実施の形態３における第１工夫点が使用されていることになる。
【００９４】
続いて、入力用バンプ電極ＩＢＭＰ５の下層には、最上層配線ＴＭ１ｂ、ＴＭ２ｂ、ＴＭ３ｂが配置されており、入力用バンプ電極ＩＢＭＰ５は、開口部ＣＮＴ５に埋め込まれた導電材料を介して、最上層配線ＴＭ３ｂと電気的に接続されている。図１１に示す配線レイアウト例は以上のように構成されており、本実施の形態３における第１工夫点〜第３工夫点が使用されて配線レイアウトがなされていることがわかる。このように配線レイアウトを構成することにより、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ５に対して、最上層配線ＴＭ１ａ〜ＴＭ３ｂを効率よく配置することができるので、配線レイアウトの簡素化を図ることができる。
【００９５】
なお、本実施の形態３に開示した技術は、従来のように入力用バンプ電極ＩＢＭＰと平面的に重なる領域に入力保護回路３ａ〜３ｃを形成する場合においても有効である。そして、前述の実施の形態１および実施の形態２と組み合わせて用いた場合にも、同様の効果を得ることができるのは勿論である。
【００９６】
（実施の形態４）
本実施の形態４では、入力用バンプ電極の形状と、出力用バンプ電極の形状とを同じ形状にするのではなく、大きさの異なる形状にする例について説明する。
【００９７】
前記実施の形態３で説明した技術的思想は、入力用バンプ電極と最上層配線との接続構成に関するものであるが、前記実施の形態３で説明した第１工夫点〜第３工夫点を有効に活用するためには、入力用バンプ電極の下層に複数の最上層配線が配置されていることが前提となっている。この前提のもと、本実施の形態４では、入力用バンプ電極の下層に配置される最上層配線の数が増えるほど、前記実施の形態３における第１工夫点〜第３工夫点が有用な技術となる点に着目している。そこで、本実施の形態４では、前記実施の形態３における第１工夫点〜第３工夫点を更に有効に活用すべく、入力用バンプ電極の構成に工夫を施している。以下に、本実施の形態４における技術的思想について説明する。
【００９８】
図１２は、ＬＣＤドライバを構成する半導体チップＣＨＰ２の構成を示す拡大図である。図１２において、Ｘ方向は長辺ＬＳ１、ＬＳ２が延在する長辺方向を示しており、Ｙ方向は短辺方向を示している。図１２に示すように、長辺ＬＳ１に沿って、複数の入力用バンプ電極ＩＢＭＰが配置されており、この入力用バンプ電極ＩＢＭＰが配置されている長辺ＬＳ１と対向する位置に配置されているもう一方の長辺ＬＳ２に沿って、複数の出力用バンプ電極ＯＢＭＰが配置されている。入力用バンプ電極ＩＢＭＰは、長辺ＬＳ１に沿って一直線状に配置されている一方、出力用バンプ電極ＯＢＭＰは、長辺ＬＳ２に沿って、２列の千鳥状に配置されている。したがって、入力用バンプ電極ＩＢＭＰの数に比べて、出力用バンプ電極ＯＢＭＰの数は多くなっている。
【００９９】
ここで、本実施の形態４における特徴は、入力用バンプ電極ＩＢＭＰの大きさが、出力用バンプ電極ＯＢＭＰの大きさと同じではなく、出力用バンプ電極ＯＢＭＰの大きさよりも大きくなっていることにある。より具体的には、入力用バンプ電極ＩＢＭＰの短辺方向の長さをａ、出力用バンプ電極ＯＢＭＰの短辺方向の長さをｂとする場合、入力用バンプ電極ＩＢＭＰの長さａが、出力用バンプ電極ＯＢＭＰの長さｂよりも大きくなっている。このように入力用バンプ電極ＩＢＭＰの大きさを大きくするのは、以下に示す理由による。
【０１００】
すなわち、入力用バンプ電極ＩＢＭＰの短辺方向の長さを大きくするということは、入力用バンプ電極ＩＢＭＰと平面的に重なる下層に配置される最上層配線の本数を多くすることができることを意味する。つまり、入力用バンプ電極ＩＢＭＰの短辺方向の長さを長くすることにより、入力用バンプ電極ＩＢＭＰの下層を通って長辺ＬＳ１の方向に延在する最上層配線の数が多くなる。このことは、長辺ＬＳ１に沿って配置された複数の入力用バンプ電極ＩＢＭＰの下層を通る最上層配線の数が多くなることを意味し、この結果、複数の入力用バンプ電極ＩＢＭＰ間を最上層配線で接続する自由度が増大する。さらに、複数の入力用バンプ電極ＩＢＭＰの下層を通る最上層配線が多くなるということは、前記実施の形態３で説明した第１工夫点〜第３工夫点を有効に活用できるポテンシャルが増大するのである。したがって、本実施の形態４によれば、入力用バンプ電極ＩＢＭＰの長さａを、出力用バンプ電極ＯＢＭＰの長さｂよりも大きくするという特徴的構成を採用することにより、配線レイアウトの自由度が増大する顕著な効果を奏するのである。
【０１０１】
このように本実施の形態４では、配線レイアウトの自由度を増大して前記実施の形態３における第１工夫点〜第３工夫点を有効に活用する観点から、入力用バンプ電極ＩＢＭＰの長さａを、出力用バンプ電極ＯＢＭＰの長さｂよりも大きくするという特徴的構成をとっている。すなわち、入力用バンプ電極ＩＢＭＰの平面積が、出力用バンプ電極ＯＢＭＰの平面積よりも大きくなるようにしている。この本実施の形態４における特徴的構成をとることにより、さらに、以下に示すような副次的な効果も奏する。この副次的な効果について説明する。
【０１０２】
例えば、入力用バンプ電極ＩＢＭＰの大きさと出力用バンプ電極ＯＢＭＰの大きさが同じである場合を考える。この場合、入力用バンプ電極ＩＢＭＰの数は、出力用バンプ電極ＯＢＭＰの数よりも少ないことから、入力用バンプ電極ＩＢＭＰのトータルの面積は、出力用バンプ電極ＯＢＭＰのトータルの面積よりも小さくなる。
【０１０３】
半導体チップＣＨＰ２に形成されている入力用バンプ電極ＩＢＭＰと出力用バンプ電極ＯＢＭＰは、ＬＣＤドライバである半導体チップＣＨＰ２を液晶表示装置のガラス基板に実装する際の接続端子として機能する。このとき、入力用バンプ電極ＩＢＭＰのトータルの面積が、出力用バンプ電極ＯＢＭＰのトータルの面積よりも小さくなっているということは、入力用バンプ電極ＩＢＭＰ側の接合面積が、出力用バンプ電極ＯＢＭＰ側の接合面積よりも小さくなることを意味している。このため、半導体チップＣＨＰ２の長辺ＬＳ１に沿った接合面積（入力用バンプ電極ＩＢＭＰのトータルの面積）と、半導体チップＣＨＰ２の長辺ＬＳ２に沿った接合面積（出力用バンプ電極ＯＢＭＰのトータルの面積）が異なることとなる。この結果、半導体チップＣＨＰ２をガラス基板に実装した際、半導体チップＣＨＰ２の長辺ＬＳ１における接合強度と、半導体チップＣＨＰ２の長辺ＬＳ２における接合強度にアンバランスが生じて、半導体チップＣＨＰ２とガラス基板との接合強度が低下するおそれがある。
【０１０４】
これに対し、本実施の形態４のように、入力用バンプ電極ＩＢＭＰの長さａを、出力用バンプ電極ＯＢＭＰの長さｂよりも大きくするという特徴的構成をとる場合を考える。この場合、入力用バンプ電極ＩＢＭＰの数は、出力用バンプ電極ＯＢＭＰの数よりも少ないが、１つの入力用バンプ電極ＩＢＭＰの大きさは、１つの出力用バンプ電極ＯＢＭＰの大きさよりも大きい。したがって、入力用バンプ電極ＩＢＭＰのトータルの面積と、出力用バンプ電極ＯＢＭＰのトータルの面積との差が、入力用バンプ電極ＩＢＭＰの大きさと、出力用バンプ電極ＯＢＭＰの大きさを同じ寸法とする場合に比べて、小さくなる。つまり、本実施の形態４における特徴的構成によれば、入力用バンプ電極ＩＢＭＰ側の接合面積と、出力用バンプ電極ＯＢＭＰ側の接合面積との差を小さくできる。この結果、半導体チップＣＨＰ２をガラス基板に実装した際、半導体チップＣＨＰ２の長辺ＬＳ１における接合強度と、半導体チップＣＨＰ２の長辺ＬＳ２における接合強度とのアンバランスが緩和されて、半導体チップＣＨＰ２とガラス基板との接合強度が向上するのである。
【０１０５】
なお、本実施の形態４では、Ｙ方向（半導体チップＣＨＰの短辺方向）の長さを例示したが、Ｘ方向（半導体チップＣＨＰの長辺方向）の長さについては、入力用バンプ電極ＩＢＭＰの長さと出力用バンプ電極ＯＢＭＰの長さを同じにするか、入力用バンプ電極ＩＢＭＰの長さが出力用バンプ電極ＯＢＭＰの長さよりも長くなるようにすることが望ましい。
【０１０６】
以上のように、本実施の形態４における特徴的構成によれば、配線レイアウトの自由度が増大するという効果とともに、半導体チップＣＨＰ２とガラス基板の接合強度が向上するという効果も得ることができるのである。
【０１０７】
また、本実施の形態４で開示した技術は、前述の実施の形態３の場合に限られるものではなく、前述の実施の形態１および２に適用することも可能である。
【０１０８】
（実施の形態５）
本実施の形態５では、入力用バンプ電極の下層に形成されているデバイス構造について説明する。図１３は、１つの入力用バンプ電極ＩＢＭＰ１を示す図である。図１３において、半導体チップＣＨＰ２の長辺ＬＳ１の延在する方向をＸ方向とし、半導体チップＣＨＰ２の短辺方向をＹ方向としている。図１３に示すように、入力用バンプ電極ＩＢＭＰ１は、長方形形状をしており、この入力用バンプ電極ＩＢＭＰ１の下層に３本の最上層配線
ＴＭ１〜ＴＭ３が配置されている。入力用バンプ電極ＩＢＭＰ１は、開口部ＣＮＴ１に埋め込まれた導電材料を介して、最上層配線ＴＭ１と電気的に接続されている。このように構成されている入力用バンプ電極ＩＢＭＰ１の下層に形成されているデバイス構造について図１４を参照しながら説明する。
【０１０９】
図１４は、図１３のＡ−Ａ線で切断した断面図であり、本実施の形態５における半導体装置の構成を示す断面図である。本実施の形態５では、例えば、前記実施の形態１の図４に示すように、入力用バンプ電極ＩＢＭＰの下層に内部回路（例えば、ＳＡＲＭ２ａ〜２ｃ）が形成されている。したがって、入力用バンプ電極ＩＢＭＰの下層の半導体基板には、ＳＲＡＭ２ａ〜２ｃを構成するｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴが形成されている。以下では、入力用バンプ電極ＩＢＭＰの下層に、例えば、ＳＲＡＭ２ａ〜２ｃを構成するｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが形成されているとしてデバイス構造について説明する。つまり、本実施の形態５における半導体装置は、ｎチャネル型ＭＩＳＦＥＴＱ１とｐチャネル型ＭＩＳＦＥＴＱ２を有しており、それぞれの構成について説明する。
【０１１０】
半導体基板１Ｓには素子を分離する素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで分割された活性領域のうち、ｎチャネル型ＭＩＳＦＥＴＱ１を形成する領域（半導体基板１Ｓ内）には、ｐ型ウェルＰＷＬが形成されており、ｐチャネル型ＭＩＳＦＥＴＱ２を形成する領域（半導体基板１Ｓ内）には、ｎ型ウェルＮＷＬが形成されている。
【０１１１】
ｎチャネル型ＭＩＳＦＥＴＱ１は、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸを有しており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ１は、低抵抗化のため、例えば、ポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳの積層膜から形成されている。
【０１１２】
ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【０１１３】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１１４】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態５では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【０１１５】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１１６】
ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ１が形成されている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｎ型不純物拡散領域ＥＸ１の外側に深いｎ型不純物拡散領域ＮＲが形成され、この深いｎ型不純物拡散領域ＮＲの表面にコバルトシリサイド膜ＣＳが形成されている。
【０１１７】
サイドウォールＳＷは、ｎチャネル型ＭＩＳＦＥＴＱ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｎチャネル型ＭＩＳＦＥＴＱ１のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ１の不純物濃度は、深いｎ型不純物拡散領域ＮＲの不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ１とすることにより、ゲート電極Ｇ１の端部下における電界集中を抑制できる。
【０１１８】
次に、ｐチャネル型ＭＩＳＦＥＴＱ２は、半導体基板１Ｓ内に形成されたｎ型ウェルＮＷＬ上にゲート絶縁膜ＧＯＸを有しており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ２は、低抵抗化のため、例えば、ポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳの積層膜から形成されている。このとき、ｐチャネル型ＭＩＳＦＥＴＱ２においても、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限らず、ｎチャネル型ＭＩＳＦＥＴＱ１と同様に、酸窒化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を使用してもよい。
【０１１９】
ゲート電極Ｇ２の両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ２が形成されている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｐ型不純物拡散領域ＥＸ２の外側に深いｐ型不純物拡散領域ＰＲが形成され、この深いｐ型不純物拡散領域ＰＲの表面にコバルトシリサイド膜ＣＳが形成されている。
【０１２０】
サイドウォールＳＷは、ｐチャネル型ＭＩＳＦＥＴＱ２の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｐチャネル型ＭＩＳＦＥＴＱ２のソース領域およびドレイン領域は、浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲより形成されている。このとき、浅いｐ型不純物拡散領域ＥＸ２の不純物濃度は、深いｐ型不純物拡散領域ＰＲの不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｐ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。
【０１２１】
以上のようにして、半導体基板１Ｓ上にｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２が形成されている。このｎチャネル型ＭＩＳＦＥＴＱ１とｐチャネル型ＭＩＳＦＥＴＱ２を覆うように、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬを貫通するようにコンタクトホールが形成されている。コンタクトホールは、ｎチャネル型ＭＩＳＦＥＴＱ１のソース領域やドレイン領域や、ｐチャネル型ＭＩＳＦＥＴＱ２のソース領域やドレイン領域に達するように形成されており、このコンタクトホール内にプラグＰＬＧ１が形成されている。プラグＰＬＧ１は、コンタクトホール内に、例えば、チタン／窒化チタン膜（チタン膜とチタン膜上に形成された窒化チタン膜）よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【０１２２】
具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
【０１２３】
コンタクト層間絶縁膜ＣＩＬをＴＥＯＳ膜から形成する理由は、ＴＥＯＳ膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜ＣＩＬを形成する下地は、半導体基板１ＳにＭＩＳＦＥＴが形成された凹凸のある状態である。つまり、半導体基板１ＳにＭＩＳＦＥＴが形成されているので、半導体基板１Ｓの表面にはゲート電極が形成されて凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜ＣＩＬには、ＴＥＯＳ膜が使用される。なぜなら、ＴＥＯＳを原料とするＴＥＯＳ膜では、原料であるＴＥＯＳが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。
【０１２４】
また、バリア導体膜を構成するチタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板１Ｓになされてダメージを与えることを防ぐためのものである。
【０１２５】
次に、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に多層配線が形成されている。以下に、この多層配線の構造について説明する。図１４に示すように、コンタクト層間絶縁膜ＣＩＬに形成されたプラグＰＬＧ１上に、第１層配線Ｌ１が形成されている。この第１層配線Ｌ１は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第１層配線Ｌ１を形成したコンタクト層間絶縁膜ＣＩＬ上に、第１層配線Ｌ１を覆う層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ１には、第１層配線Ｌ１に達するプラグＰＬＧ２が形成されている。このプラグＰＬＧ２も、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【０１２６】
続いて、層間絶縁膜ＩＬ１に形成されたプラグＰＬＧ２上に、第２層配線Ｌ２が形成されている。この第２層配線Ｌ２は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第２層配線Ｌ２を形成した層間絶縁膜ＩＬ１上に、第２層配線Ｌ２を覆う層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ２には、第２層配線Ｌ２に達するプラグＰＬＧ３が形成されている。このプラグＰＬＧ３も、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【０１２７】
次に、層間絶縁膜ＩＬ２に形成されたプラグＰＬＧ３上に、第３層配線Ｌ３が形成されている。この第３層配線Ｌ３は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第３層配線Ｌ３を形成した層間絶縁膜ＩＬ２上に、第３層配線Ｌ３を覆う層間絶縁膜ＩＬ３が形成されている。この層間絶縁膜ＩＬ３は、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ３には、第３層配線Ｌ３に達するプラグＰＬＧ４が形成されている。このプラグＰＬＧ４も、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【０１２８】
続いて、層間絶縁膜ＩＬ３に形成されたプラグＰＬＧ４上に、第４層配線Ｌ４が形成されている。この第４層配線Ｌ４は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第４層配線Ｌ４を形成した層間絶縁膜ＩＬ３上に、第４層配線Ｌ４を覆う層間絶縁膜ＩＬ４が形成されている。この層間絶縁膜ＩＬ４は、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ４には、第４層配線Ｌ４に達するプラグＰＬＧ５が形成されている。このプラグＰＬＧ５も、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【０１２９】
以上のようにして、多層配線が形成されている。本実施の形態５では、多層配線をアルミニウム膜から形成するようにしたが、多層配線を銅膜から形成してもよい。つまり、第１層配線Ｌ１〜第４層配線Ｌ４は、ダマシン配線のような銅を主体とする導電膜で形成してもよい。すなわち、各層間絶縁膜ＩＬ１〜層間絶縁膜ＩＬ４に、溝を形成した後に、溝の内部および外部に銅を主体とする導電膜を形成する。その後、ＣＭＰ法（化学的機械的研磨法）等で溝の外部の導電膜を研磨することで、溝内部に導電膜を埋め込む構造とすることもできる。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成してもよい。
【０１３０】
さらに、層間絶縁膜ＩＬ１〜ＩＬ４は、ＳｉＯＦ膜よりも誘電率の低い低誘電率膜から形成してもよい。具体的に、層間絶縁膜ＩＬ１〜ＩＬ４は、空孔を有するＳｉＯＣ膜、空孔を有するＭＳＱ膜（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）、空孔を有するＨＳＱ膜（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、または、水素含有シルセスキオキサン）のいずれかの膜から形成してもよい。空孔のサイズ（径）は、例えば、１ｎｍ程度である。
【０１３１】
次に、層間絶縁膜ＩＬ４に形成されたプラグＰＬＧ５上に、最上層配線ＴＭ１、ＴＭ２、ＴＭ３が形成されている。この最上層配線ＴＭ１、ＴＭ２、ＴＭ３は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、最上層配線ＴＭ１、ＴＭ２、ＴＭ３を形成した層間絶縁膜ＩＬ４上に、最上層配線ＴＭ１、ＴＭ２、ＴＭ３を覆うように、層間絶縁膜（表面保護膜）ＩＬ５が形成されている。この層間絶縁膜ＩＬ５は、例えば、酸化シリコン膜と、酸化シリコン膜上に形成された窒化シリコン膜からなる積層膜で形成されている。
【０１３２】
さらに、層間絶縁膜ＩＬ５には、最上層配線ＴＭ１に達する開口部ＣＮＴ１が形成されており、この開口部ＣＮＴ１に導電材料が埋め込まれている。開口部ＣＮＴ１が形成された層間絶縁膜ＩＬ５上に入力用バンプ電極ＩＢＭＰ１が形成されている。入力用バンプ電極ＩＢＭＰ１は、下地膜であるＵＢＭ（Under Bump Metal）膜と、このＵＢＭ膜上に形成された金膜から形成されている。ＵＢＭ膜は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、ＵＢＭ膜は、入力用バンプ電極ＩＢＭＰ１と表面保護膜（層間絶縁膜ＩＬ５）との接着性を向上させる機能の他、金膜の金属元素が多層配線側に移動することや、反対に多層配線の金属元素が金膜側に移動するのを抑制または防止するバリア機能を有する膜である。
【０１３３】
以上のようにして、本実施の形態５における半導体装置が形成されている。このとき、入力用バンプ電極ＩＢＭＰ１と平面的に重なる下層に３本の最上層配線ＴＭ１、ＴＭ２、ＴＭ３が形成されていることになる。
【０１３４】
続いて、例えば、１つの入力用バンプ電極ＩＢＭＰに２つの開口部が接続されている構造について説明する。図１５は、１つの入力用バンプ電極ＩＢＭＰ１を示す図である。図１５において、半導体チップＣＨＰ２の長辺ＬＳ１の延在する方向をＸ方向とし、半導体チップＣＨＰ２の短辺方向をＹ方向としている。図１５に示すように、入力用バンプ電極ＩＢＭＰ１は、長方形形状をしており、この入力用バンプ電極ＩＢＭＰ１の下層に３本の最上層配線ＴＭ１〜ＴＭ３が配置されている。入力用バンプ電極ＩＢＭＰ１は、開口部ＣＮＴ１ａに埋め込まれた導電材料を介して、最上層配線ＴＭ１と電気的に接続され、かつ、開口部ＣＮＴ１ｂに埋め込まれた導電材料を介して、最上層配線ＴＭ３とも電気的に接続されている。このように構成されている入力用バンプ電極ＩＢＭＰ１の下層に形成されているデバイス構造について図１６を参照しながら説明する。
【０１３５】
図１６は、図１５のＡ−Ａ線で切断した断面図であり、本実施の形態５における半導体装置の構成を示す断面図である。図１６に示すデバイス構造は、図１４に示すデバイス構造とほとんど同様であるので、異なる構造について説明する。図１６に示すデバイス構造において、図１４に示すデバイス構造と異なる点は、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１、ＴＭ２、ＴＭ３との接続関係である。図１６に示す入力用バンプ電極ＩＢＭＰ１は、２つの開口部ＣＮＴ１ａおよび開口部ＣＮＴ１ｂと接続されている。そして、開口部ＣＮＴ１ａを介して、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１が電気的に接続され、開口部ＣＮＴ１ｂを介して、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ３が電気的に接続されている。その他のデバイス構造は図１４に示すデバイス構造と同様である。このようにして、１つの入力用バンプ電極ＩＢＭＰに２つの開口部ＣＮＴ１ａ、ＣＮＴ１ｂが接続されているデバイス構造が形成されている。
【０１３６】
（実施の形態６）
本実施の形態６では、ＬＣＤドライバを構成する半導体チップＣＨＰ２を実装基板（ガラス基板）に実装する工程について説明する。まず、通常の半導体製造技術を使用することにより、半導体基板にＭＩＳＦＥＴなどの半導体素子を形成し、その後、半導体素子を形成した半導体基板上に多層配線を形成する。そして、多層配線の最上層に形成される最上層配線を形成した後、この最上層配線上を覆う表面保護膜を形成する。その後、表面保護膜に最上層配線に達する開口部を形成し、この開口部を埋め込むとともに表面保護膜上にバンプ電極（入力用バンプ電極および出力用バンプ電極）を形成する。その後、半導体基板をダイシングすることにより、図４に示すような個片化した半導体チップＣＨＰ２を得ることができる。
【０１３７】
次に、上述するようにして形成された半導体チップＣＨＰ２を実装基板（ガラス基板）に接着して実装する工程について説明する。図１７は、半導体チップＣＨＰ２をガラス基板１０に実装する場合（ＣＯＧ：Chip On Glass）を示したものである。図１７に示すように、ガラス基板１０にはガラス基板１１が搭載されており、これによりＬＣＤの表示部が形成される。そして、ＬＣＤの表示部の近傍のガラス基板１０上は、ＬＣＤドライバである半導体チップＣＨＰ２が搭載される領域となっている。半導体チップＣＨＰ２には入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰが形成されており、入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰと、ガラス基板１０上に形成された電極１０ａ（ＩＴＯ電極）とは異方性導電フィルム（Anisotropic Conductive Film）ＡＣＦを介して接続されるようになっている。異方性導電フィルムＡＣＦは絶縁層１２と金属粒子１３を有するように構成されている。
【０１３８】
この工程で、カメラＣを使用して、半導体チップＣＨＰ２とガラス基板１０に形成されている電極１０ａとの位置合わせが行なわれる。この位置合わせでは、半導体チップＣＨＰ２に形成されているアライメントマークをカメラＣで認識することにより、半導体チップＣＨＰ２の正確な位置を把握することが行なわれる。
【０１３９】
図１８は、カメラＣによる位置合わせを行なった後、異方性導電フィルムＡＣＦ上に半導体チップＣＨＰ２を搭載した様子を示す断面図である。このとき、半導体チップＣＨＰ２とガラス基板１０とは正確な位置合わせが行なわれているので、電極１０ａ上に入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰが位置する。
【０１４０】
続いて、図１９に示すように、入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰと、電極１０ａとを異方性導電フィルムＡＣＦを介して接続する。異方性導電フィルムＡＣＦは、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせ、膜状に成型したフィルムである。金属粒子は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径３μｍ〜５μｍの球体から構成されている。この状態で、半導体チップＣＨＰ２をガラス基板１０に実装する際、異方性導電フィルムＡＣＦは、ガラス基板１０の電極１０ａと半導体チップＣＨＰ２の入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰの間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップＣＨＰ２を加圧すると入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰにあたる部位にだけ圧力がかかる。すると、異方性導電フィルムＡＣＦ内に分散している金属粒子が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、金属粒子を介して異方性導電フィルムＡＣＦに導電経路が形成される。圧力がかからなかった異方性導電フィルムＡＣＦの部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、横に並ぶ入力用バンプ電極ＩＢＭＰ間および横に並ぶ出力用バンプ電極ＯＢＭＰ間の絶縁性は保持される。このため、入力用バンプ電極ＩＢＭＰ間あるいは出力用バンプ電極ＯＢＭＰ間の間隔が狭くても、短絡を起こさずに、半導体チップＣＨＰ２をガラス基板１０に実装できるメリットがある。
【０１４１】
続いて、図２０に示すように、ガラス基板１０とフレキシブルプリント基板（Flexible Printed Circuit）ＦＰＣも異方性導電フィルムＡＣＦによって接続する。このようにガラス基板１０上に搭載された半導体チップＣＨＰ２において、出力用バンプ電極ＯＢＭＰはＬＣＤの表示部に電気的に接続され、入力用バンプ電極ＩＢＭＰはフレキシブルプリント基板ＦＰＣに接続される。
【０１４２】
図２１は、ＬＣＤ（液晶表示装置１５）の全体構成を示した図である。図２１に示すように、ガラス基板上にＬＣＤの表示部１４が形成されており、この表示部１４に画像が表示される。表示部１４の近傍のガラス基板上にはＬＣＤドライバである半導体チップＣＨＰ２が搭載されている。半導体チップＣＨＰ２の近傍にはフレキシブルプリント基板ＦＰＣが搭載されており、フレキシブルプリント基板ＦＰＣとＬＣＤの表示部１４の間にドライバである半導体チップＣＨＰ２が搭載されている。このようにして、半導体チップＣＨＰ２をガラス基板上に搭載することができる。以上のようにして、液晶表示装置１５にＬＣＤドライバである半導体チップＣＨＰ２を実装することができる。
【０１４３】
（実施の形態７）
本実施の形態７では、出力用バンプ電極、最上層配線および出力保護回路の平面レイアウトについて説明する。図２２は、図４で示したＬＣＤドライバを構成する半導体チップＣＨＰ２の長辺ＬＳ２の近傍領域を拡大して示す図である。
【０１４４】
図２２に示すように、半導体チップＣＨＰ２の内部回路に近い出力用バンプ電極ＯＢＭＰ１と、長辺ＬＳ２側に近い出力用バンプ電極ＯＢＭＰ２とが、千鳥配置されている。出力用バンプ電極ＯＢＭＰ１と出力用バンプ電極ＯＢＭＰ２は、それぞれ長辺ＬＳ２に沿う方向（Ｘ方向）に複数配置されている。出力用バンプ電極ＯＢＭＰ１と出力用バンプ電極ＯＢＭＰ２の下の半導体基板上には、出力保護回路４が配置されている。出力保護回路４の領域には、図２または図３に示すような複数の保護回路用の半導体素子が形成されており、それぞれ出力用バンプ電極ＯＢＭＰ１と出力用バンプ電極ＯＢＭＰ２に電気的に接続されている。出力保護回路４は、最上層配線ＴＭ５または最上層配線ＴＭ６を介して、出力用バンプ電極ＯＢＭＰ１と出力用バンプ電極ＯＢＭＰ２と電気的に接続される。また、最上層配線ＴＭ５および最上層配線ＴＭ６は、開口部ＣＮＴ６や開口部ＣＮＴ７を介して、出力用バンプ電極ＯＢＭＰ１および出力用バンプ電極ＯＢＭＰ２に接続されている。
【０１４５】
ここで、出力用バンプ電極ＯＢＭＰ２の開口部ＣＮＴ７は、長辺ＬＳ２側でなく、内部回路に近い位置に設けられている。これにより、最上層配線ＴＭ７（電源配線）（基準電位Ｖｓｓ）と最上層配線ＴＭ８（電源配線）（外部電源電位Ｖｃｃ）を半導体チップＣＨＰ２の外周に引き回すことができる。すなわち、出力保護回路４の上部の領域であって、出力用バンプ電極ＯＢＭＰ２の下部の領域を効果的に使用することができる。このように、本実施の形態７における半導体チップＣＨＰ２では、出力用バンプ電極ＯＢＭＰ１と出力用バンプ電極ＯＢＭＰ２についても、チップサイズの縮小のための工夫がなされている。
【０１４６】
つまり、本実施の形態７の特徴は、千鳥状に配置された複数の出力用バンプ電極として、長辺ＬＳ２に近い位置に配置された出力用バンプ電極ＯＢＭＰ２と、出力用バンプ電極ＯＢＭＰ２よりも長辺ＬＳ２から遠い位置に配置された出力用バンプ電極ＯＢＭＰ１とを有している。そして、出力用バンプ電極ＯＢＭＰ１下には最上層配線ＴＭ５が形成されており、出力用バンプ電極ＯＢＭＰ２下には最上層配線ＴＭ６が形成されている。このとき、出力用バンプ電極ＯＢＭＰ１は、絶縁膜に形成された開口部ＣＮＴ６を介して、最上層配線ＴＭ５と接続しており、出力用バンプ電極ＯＢＭＰ２は、絶縁膜に形成された開口部ＣＮＴ７を介して、最上層配線ＴＭ６と接続している。開口部ＣＮＴ６が形成されている位置は、出力用バンプ電極ＯＢＭＰ１の中央よりも長辺ＬＳ２から近い位置であり、開口部ＣＮＴ７が形成されている位置は、出力用バンプ電極ＯＢＭＰ２の中央よりも長辺ＬＳ２から遠い位置であることを特徴とするものである。
【０１４７】
なお、本実施の形態７における出力用バンプ電極ＯＢＭＰ１や出力用バンプ電極ＯＢＭＰ２は、前述の実施の形態３で示した入力用バンプ電極ＩＢＭＰと異なり、複数の出力用バンプ電極ＯＢＭＰ２の開口部ＣＮＴ７の位置は全て同じである。また、複数の出力用バンプ電極ＯＢＭＰ１の開口部ＣＮＴ６の位置は全て同じである。つまり、入力用バンプ電極ＩＢＭＰは、一直線上に複数形成されており、開口部（例えば、図８や図９の開口部ＣＮＴ１〜ＣＮＴ３）の位置が異なっているものもある。しかし、出力用バンプ電極ＯＢＭＰ１は、一直線上に複数形成されており、開口部ＣＮＴ６の位置が同じである。出力用バンプ電極ＯＢＭＰ２は、出力用バンプ電極ＯＢＭＰ１とは異なる一直線上に複数形成されており、開口部ＣＮＴ７の位置が同じである。
【０１４８】
以上、本実施の形態７に開示した技術によって、半導体チップＣＨＰ２の短辺方向のサイズを縮小することができる。
【０１４９】
また、本実施の形態７で開示した技術は、前述した他の実施の形態に適用することも可能である。
【０１５０】
（実施の形態８）
本実施の形態８では、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重なる領域に、半導体素子が形成されないダミー領域を配置した場合を例示する。図２３は、図１３のＡ−Ａ線で切断した断面図であり、本実施の形態８を例示する断面図である。
【０１５１】
例えば、前述の本実施の形態５では、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重なる領域に内部回路ＩＵを配置した例を示したが、これに限られず、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重なる領域は、半導体素子が形成されないダミー領域であってもよい。ダミー領域は、素子分離領域ＳＴＩで区画された半導体基板の領域であり、半導体装置の回路動作に寄与しない領域である。
【０１５２】
図２３では、ダミー領域の一例として、ディッシング防止用に設けられたダミーパターンＤＰを例示している。このダミーパターンＤＰは、複数のパターンがそれぞれ同一形状で設けられており、それぞれ同一ピッチで形成されており、規則的に配置されている。
【０１５３】
このように、本実施の形態８においても、前述の本実施の形態５と同様に、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２の下層に、複数の配線層を通過させることができるので、配線レイアウトの自由度を向上させることができる。
【０１５４】
また、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重なる領域に、ダミーパターンＤＰを設けているので、各配線層の平坦性を向上させることができる。
【０１５５】
なお、本実施の形態８で開示した技術は、前述した他の実施の形態に適用することも可能である。
【０１５６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１５７】
本実施の形態では、液晶表示用の駆動装置（ＬＣＤドライバ）について例示したが、これに限られず、有機ＥＬ等他の表示用の駆動装置としても利用可能である。また、表示用の駆動装置に限られず、他の半導体装置にも適用可能である。特に、半導体チップが長方形形状の場合に適用することが好ましい。
【産業上の利用可能性】
【０１５８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１５９】
１ 制御部
１Ｓ 半導体基板
２ａ ＳＲＡＭ
２ｂ ＳＲＡＭ
２ｃ ＳＲＡＭ
３ 入力保護回路
３ａ 入力保護回路
３ｂ 入力保護回路
３ｃ 入力保護回路
３Ａ 入力保護回路
３Ｂ 入力保護回路
４ 出力保護回路
１０ ガラス基板
１０ａ 電極
１１ ガラス基板
１２ 絶縁層
１３ 金属粒子
１４ 表示部
１５ 液晶表示装置
Ａ 端子
ＡＣＦ 異方性導電フィルム
ａ 長さ
ｂ 長さ
Ｃ カメラ
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＩＬ コンタクト層間絶縁膜
ＣＮＴ１ 開口部
ＣＮＴ１ａ 開口部
ＣＮＴ１ｂ 開口部
ＣＮＴ２ 開口部
ＣＮＴ２ａ 開口部
ＣＮＴ２ｂ 開口部
ＣＮＴ３ 開口部
ＣＮＴ３ａ 開口部
ＣＮＴ３ｂ 開口部
ＣＮＴ４ａ 開口部
ＣＮＴ４ｂ 開口部
ＣＮＴ５ 開口部
ＣＮＴ６ 開口部
ＣＮＴ７ 開口部
ＣＳ コバルトシリサイド膜
Ｄ１ ダイオード
Ｄ２ ダイオード
ＤＰ ダミーパターン
ＥＸ１ 浅いｎ型不純物拡散領域
ＥＸ２ 浅いｐ型不純物拡散領域
ＦＰＣ フレキシブルプリント基板
Ｇ１ ゲート電極
Ｇ２ ゲート電極
ＧＯＸ ゲート絶縁膜
ＩＢＭＰ 入力用バンプ電極
ＩＢＭＰ１ 入力用バンプ電極
ＩＢＭＰ２ 入力用バンプ電極
ＩＢＭＰ３ 入力用バンプ電極
ＩＢＭＰ４ 入力用バンプ電極
ＩＢＭＰ５ 入力用バンプ電極
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＬ５ 層間絶縁膜
ＩＵ 内部回路
Ｌ１ 第１層配線
Ｌ２ 第２層配線
Ｌ３ 第３層配線
Ｌ４ 第４層配線
ＬＳ１ 長辺
ＬＳ２ 長辺
ＮＲ 深いｎ型不純物拡散領域
ＮＷＬ ｎ型ウェル
ＯＢＭＰ 出力用バンプ電極
ＯＢＭＰ１ 出力用バンプ電極
ＯＢＭＰ２ 出力用バンプ電極
ＰＦ ポリシリコン膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＬＧ５ プラグ
ＰＲ 深いｐ型不純物拡散領域
ＰＷＬ ｐ型ウェル
Ｑ１ ｎチャネル型ＭＩＳＦＥＴ
Ｑ２ ｐチャネル型ＭＩＳＦＥＴ
ＳＳ１ 短辺
ＳＳ２ 短辺
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
ＴＭ１ 最上層配線
ＴＭ１ａ 最上層配線
ＴＭ１ｂ 最上層配線
ＴＭ２ 最上層配線
ＴＭ２ａ 最上層配線
ＴＭ２ｂ 最上層配線
ＴＭ３ 最上層配線
ＴＭ３ａ 最上層配線
ＴＭ３ｂ 最上層配線
ＴＭ４ 最上層配線
ＴＭ５ 最上層配線
ＴＭ６ 最上層配線
ＴＭ７ 最上層配線（Ｖｓｓ）
ＴＭ８ 最上層配線（Ｖｃｃ）
Ｔｒ１ ｎチャネル型ＭＩＳＦＥＴ
Ｔｒ２ ｐチャネル型ＭＩＳＦＥＴ
Ｖｄｄ 電源電位
Ｖｓｓ 接地電位
Ｙ１ 距離
Ｙ２ 距離
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＬＣＤ（Liquid Crystal Display:液晶ディスプレイ）用のドライバに使用される半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００６−２１０６０７号公報（特許文献１）には、チップサイズを縮小できる技術が記載されている。具体的に、バッファはパッドのそれぞれから離れた領域に集合的に配置される。この領域は主領域のうち、中央処理装置、不揮発性メモリおよび揮発性メモリの形成領域を除く領域である。広い面積を必要とするバッファがパッド周辺部に設けられないためにパッド間の間隔やパッドと内部回路（たとえば中央処理装置）との間隔を短くすることができる。これにより、チップサイズを小さくすることができるとしている。
【０００３】
特開２００７−１０３８４８号公報（特許文献２）には、半導体チップのサイズを縮小化することのできる技術が記載されている。具体的に、まず、絶縁膜上にパッドおよびパッド以外の配線を設ける。このパッドおよび配線上を含む絶縁膜上に表面保護膜を形成し、表面保護膜に開口部を設ける。開口部はパッド上に形成されており、パッドの表面を露出する。この開口部を含む表面保護膜上にバンプ電極を形成する。ここで、バンプ電極の大きさに比べてパッドの大きさを充分小さくなるように構成する。これにより、バンプ電極の直下であって、パッドと同層に配線が配置されるようにする。すなわち、パッドを小さくすることにより形成されたバンプ電極下のスペースに配線を配置するとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１０６０７号公報
【特許文献２】特開２００７−１０３８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、液晶を表示素子に用いたＬＣＤが急速に普及しつつある。このＬＣＤは、ＬＣＤを駆動するためのドライバによって制御されている。ＬＣＤドライバは半導体チップから構成されており、例えば、ガラス基板に実装される。ＬＣＤドライバを構成する半導体チップは、半導体基板上に複数のトランジスタと多層配線を形成した構造をしており、表面にバンプ電極が形成されている。そして、表面に形成されたバンプ電極を介して、ガラス基板に実装されている。
【０００６】
ＬＣＤドライバを構成する半導体チップは、短辺と長辺を有する矩形形状をしており、半導体チップの長辺方向に沿って複数のバンプ電極が配置されている。例えば、一対の長辺のうち第１長辺には、第１長辺に沿って一直線上に入力用バンプ電極が配置され、第１長辺と対向する第２長辺には、第２長辺に沿って出力用バンプ電極が千鳥状に配置されている。つまり、ＬＣＤドライバを構成する半導体チップでは、入力用バンプ電極の数よりも出力用バンプ電極の数のほうが多くなっている特徴がある。これは、入力用バンプ電極はシリアルデータを主に入力するのに対し、出力用バンプ電極は、ＬＣＤドライバで変換されたパラレルデータを出力するためである。
【０００７】
ここで、半導体素子の微細化に伴い、ＬＣＤドライバを構成する半導体チップの小型化も進められている。しかし、ＬＣＤドライバを構成する半導体チップでは、長辺方向の長さは、バンプ電極の数が大きく影響する。すなわち、液晶表示装置において、ＬＣＤドライバの出力用バンプ電極数はほぼ決定されることから、出力用バンプ電極数を減らすことができず、ＬＣＤドライバを構成する半導体チップの長辺を縮小化することは困難となりつつある。つまり、ＬＣＤドライバを構成する半導体チップの長辺には所定数の出力用バンプ電極を形成する必要があり、さらにバンプ電極間の距離も最小限に縮小化されているので、これ以上、半導体チップの長辺方向を縮小化することは困難である。
【０００８】
本発明の目的は、半導体チップのチップサイズを縮小化することである。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
代表的な実施の形態における半導体装置は、一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている複数の第１バンプ電極と、（ｂ）前記半導体チップに形成されている内部回路と、（ｃ）前記内部回路を静電気から保護し、かつ、前記複数の第１バンプ電極と電気的に接続する複数の第１静電保護回路とを有する。このとき、前記複数の第１バンプ電極のうち一部の第１バンプ電極と電気的に接続する前記複数の第１静電保護回路のうち一部の第１静電保護回路は、前記一部の第１バンプ電極と平面的に重なる位置に配置されており、前記複数の第１バンプ電極のうち他の第１バンプ電極と電気的に接続する前記複数の第１静電保護回路のうちの他の第１静電保護回路は、前記他の第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とするものである。
【００１２】
また、代表的な実施の形態における半導体装置は、一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている複数の第１バンプ電極と、（ｂ）前記半導体チップに形成されている内部回路と、（ｃ）前記内部回路を静電気から保護し、かつ、前記複数の第１バンプ電極と電気的に接続する複数の第１静電保護回路とを有する。このとき、前記複数の第１静電保護回路は、前記複数の第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とするものである。
【００１３】
また、代表的な実施の形態における半導体装置は、第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極および第２バンプ電極と、（ｂ）前記第１バンプ電極および前記第２バンプ電極と平面的に重なる位置に絶縁膜を介して配置されている最上層配線とを有する。さらに、（ｃ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第１開口部と、（ｄ）前記第２バンプ電極と接続するために、前記絶縁膜に形成された第２開口部とを有する。このとき、前記第１短辺または前記第２短辺に沿う方向において、前記第１バンプ電極に対する前記第１開口部の形成位置と、前記第２バンプ電極に対する前記第２開口部の形成位置が異なることを特徴とするものである。
【００１４】
また、代表的な実施の形態における半導体装置は、一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極および第２バンプ電極と、（ｂ）前記第１バンプ電極および前記第２バンプ電極と平面的に重なる位置に絶縁膜を介して配置されている最上層配線とを有する。さらに、（ｃ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第１開口部と、（ｄ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第２開口部とを有する。このとき、前記最上層配線は、前記第１バンプ電極と前記第１開口部を介して接続される第１最上層配線と、前記第１バンプ電極と前記第２開口部を介して接続され、かつ、前記第１最上層配線とは異なる第２最上層配線とを含み、前記第１開口部と前記第２開口部は前記第１バンプ電極の異なる位置で接続されるように形成されていることを特徴とするものである。
【００１５】
また、代表的な実施の形態における半導体装置は、第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第１長辺と対向する前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極と、（ｂ）前記半導体チップに形成されている内部回路と、（ｃ）前記内部回路を静電気から保護し、かつ、前記第１バンプ電極と電気的に接続する第１静電保護回路とを有する。このとき、前記内部回路は、前記第１バンプ電極と平面的に重なる位置に配置されており、前記第１静電保護回路は、前記第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とするものである。
【００１６】
また、代表的な実施の形態における半導体装置は、第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺を有する矩形形状の半導体チップを備える。ここで、前記半導体チップは、（ａ）前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第１長辺と対向する前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極と、（ｂ）前記半導体チップに形成されている内部回路と、（ｃ）前記内部回路を静電気から保護し、かつ、前記第１バンプ電極と電気的に接続する第１静電保護回路とを有する。このとき、前記第１静電保護回路は、前記第１バンプ電極と平面的に重なる位置とは異なる位置に配置されており、前記第１バンプ電極と平面的に重なる位置には、複数の配線が通過していることを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
半導体チップのチップサイズを縮小化することができる。
【図面の簡単な説明】
【００１９】
【図１】一般的なＬＣＤドライバを構成する半導体チップの構成を示す図である。
【図２】入力保護回路の一例を示す回路ブロック図である。
【図３】入力保護回路の他の一例を示す回路ブロック図である。
【図４】本発明の実施の形態１において、ＬＣＤドライバを構成する半導体チップの構成を示す図である。
【図５】一般的なＬＣＤドライバを構成する半導体チップの長辺の近傍領域を拡大して示す図である。
【図６】本実施の形態１におけるＬＣＤドライバである半導体チップの入力用バンプ電極側の長辺の近傍領域を拡大して示す図である。
【図７】実施の形態２において、ＬＣＤドライバを構成する半導体チップの構成を示す図である。
【図８】実施の形態３における第１工夫点を説明する図である。
【図９】実施の形態３における第２工夫点を説明する図である。
【図１０】実施の形態３における第３工夫点を説明する図である。
【図１１】実施の形態３における第１工夫点〜第３工夫点を取り入れた配線レイアウト例を示す図である。
【図１２】実施の形態４において、ＬＣＤドライバを構成する半導体チップを示す拡大図である。
【図１３】実施の形態５において、１つの入力用バンプ電極を示す図である。
【図１４】図１３のＡ−Ａ線で切断した断面図である。
【図１５】実施の形態５において、１つの入力用バンプ電極を示す図である。
【図１６】図１５のＡ−Ａ線で切断した断面図である。
【図１７】実施の形態６における半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】ＬＣＤ（液晶表示装置）の全体構成を示した図である。
【図２２】本実施の形態７におけるＬＣＤドライバである半導体チップの出力用バンプ電極側の長辺の近傍領域を拡大して示す図である。
【図２３】実施の形態８における断面図であり、図１３のＡ−Ａ線で切断した断面図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２５】
（実施の形態１）
ＬＣＤドライバでは、上述の通り半導体チップの小型化が進められており、特に半導体チップの短辺方向を縮小化することが検討されている。
【００２６】
まず、一般的なＬＣＤドライバの外観構成について説明する。図１は、ＬＣＤドライバを構成する半導体チップＣＨＰ１の表面を示す平面図である。図１において、半導体チップＣＨＰ１は、例えば細長い長方形状（矩形形状）に形成された半導体基板を有しており、その主面には、例えば液晶表示装置などの表示装置を駆動するＬＣＤのドライバが形成されている。
【００２７】
半導体チップＣＨＰ１は、一対の短辺（短辺ＳＳ１と短辺ＳＳ２）と一対の長辺（長辺ＬＳ１と長辺ＬＳ２）を有する長方形形状をしており、一対の長辺のうち１つの長辺ＬＳ１（図１では下側の辺）に沿って、複数の入力用バンプ電極ＩＢＭＰが配置されている。これらの入力用バンプ電極ＩＢＭＰは、一直線上に配置されている。入力用バンプ電極ＩＢＭＰは、半導体チップＣＨＰの内部に形成されている半導体素子および配線からなる集積回路（ＬＳＩ（Large Scale Integration）に接続する外部接続端子として機能する。特に、入力用バンプ電極ＩＢＭＰは、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。
【００２８】
次に、一対の長辺のうちもう１つの長辺ＬＳ２（図１では上側の辺）に沿って、複数の出力用バンプ電極ＯＢＭＰが配置されている。これらの出力用バンプ電極ＯＢＭＰは、長辺ＬＳ２に沿って２列に配置されており、長辺ＬＳ２に沿った２列が千鳥状に配置されている。これにより、出力用バンプ電極ＯＢＭＰを高密度に配置することができる。これらの出力用バンプ電極ＯＢＭＰも半導体基板の内部に形成される集積回路と外部とを接続する外部接続端子として機能する。特に、出力用バンプ電極ＯＢＭＰは、集積回路からの出力信号用のバンプ電極である。
【００２９】
このように半導体チップＣＨＰ１の外周を構成する一対の長辺ＬＳ１と長辺ＬＳ２には、入力用バンプ電極ＩＢＭＰと出力用バンプ電極ＯＢＭＰが形成されていることになる。このとき、入力用バンプ電極ＩＢＭＰの数に比べて出力用バンプ電極ＯＢＭＰの数が多くなっているため、入力用バンプ電極ＩＢＭＰは長辺ＬＳ１に沿って一直線状に形成されているのに対し、出力用バンプ電極ＯＢＭＰは長辺ＬＳ２に沿って千鳥状に配置されている。これは、入力用バンプ電極ＩＢＭＰがＬＣＤドライバに入力される入力信号用のバンプ電極であるのに対し、出力用バンプ電極ＯＢＭＰがＬＣＤドライバから出力される出力信号用のバンプ電極であるからである。すなわち、ＬＣＤドライバに入力される入力信号は、シリアルデータであるため、外部接続端子である入力用バンプ電極ＩＢＭＰの数はそれほど多くならない。これに対し、ＬＣＤドライバから出力される出力信号は、パラレルデータであるため、外部接続端子である出力用バンプ電極ＯＢＭＰの数が多くなるのである。つまり、出力用バンプ電極ＯＢＭＰは、液晶表示素子を構成する個々のセル（画素）に対して設けられているため、セルを駆動する行列線（例えば、ゲート線、ソース線）に相当する数だけ出力用バンプ電極ＯＢＭＰが必要となるのである。したがって、入力用バンプ電極ＩＢＭＰに比べて出力用バンプ電極ＯＢＭＰは数が多くなる。このため、入力用バンプ電極ＩＢＭＰは、長辺ＬＳ１に沿って一直線状に配置することができるが、出力用バンプ電極ＯＢＭＰは、長辺ＬＳ２に沿って千鳥状に配置して数を増やしている。
【００３０】
なお、図１では、半導体チップＣＨＰ１を構成する一対の長辺ＬＳ１と長辺ＬＳ２に沿って、それぞれ、入力用バンプ電極ＩＢＭＰと出力用バンプ電極ＯＢＭＰを配置しているが、さらに、一対の長辺ＬＳ１と長辺ＬＳ２の他に一対の短辺ＳＳ１と短辺ＳＳ２に沿ってもバンプ電極を配置することもできる。
【００３１】
半導体チップＣＨＰ１の外観構成は上記のようになっており、以下に、半導体チップＣＨＰ１に形成されている集積回路により実現されるＬＣＤドライバの機能について説明する。図１には、ＬＣＤドライバの機能を示す機能ブロックも図示されている。図１において、半導体チップＣＨＰ１は、制御部１、メモリ回路であるＳＲＡＭ（Static Random Access Memory）２ａ、ＳＲＡＭ２ｂ、入力保護回路（静電保護回路）３および出力保護回路（静電保護回路）４を有している。制御部１は、例えば、ＬＣＤ制御部とアナログ部を含むように構成されており、ＳＲＡＭ２ａおよびＳＲＡＭ２ｂは、例えば、ＳＲＡＭのメモリセル(記憶素子）が行列状に配置されるメモリセルアレイと、メモリセルアレイを駆動するＳＲＡＭ制御部やワードドライバを含んでいる。さらに、入力保護回路３および出力保護回路４は、例えば、入力回路、出力回路または入出力回路であるＩ／Ｏ回路の一部として構成されている。
【００３２】
Ｉ／Ｏ回路は、半導体チップＣＨＰ１に入出力されるデータのやりとりを行なう機能を有しており、ＳＲＡＭ２ａ、２ｂはデータを記憶する記憶回路（メモリ回路）の一例である。ＳＲＡＭ２ａ、２ｂは、データを記憶する記憶素子がアレイ状に配置された構成をしており、液晶表示装置に表示する画像データなどが記憶される。ワードドライバは、アレイ（行列）状に配置されているＳＲＡＭ２ａ、２ｂの行を選択する機能を有しており、ＳＲＡＭ制御部は、ＳＲＡＭ２ａ、２ｂへのデータの書き込みや読み出しを制御する機能を有している。つまり、ＳＲＡＭ制御部は、ＳＲＡＭ２ａ、２ｂの読み出しや書き込みを制御するためのアドレスデコーダやリード／ライト制御回路から構成されている。
【００３３】
ＬＣＤ制御部は、ＬＣＤドライバ（半導体チップＣＨＰ１）の外部に搭載されるマイコンとのアクセス信号や、ＳＲＡＭ２ａ、２ｂおよびカウンタなどの表示に必要な内部回路を動作させるタイミング信号などを生成する機能を有し、表示をリセットするリセット回路やクロック信号を生成するクロック回路などを備えている。さらに、アナログ部は、例えば、ＳＲＡＭ２ａ、２ｂに記憶されている画像データの電圧レベルを高くして、液晶表示セルに適した電圧に変換する機能（レベルシフト機能）などを有している。すなわち、アナログ回路には、電圧を高くする昇圧回路などを含むように構成されており、液晶表示セルに印加する様々な電圧を生成するように構成されている。
【００３４】
入力保護回路３は、入力用バンプ電極ＩＢＭＰに偶発的に印加されるサージ電圧から内部回路（ＳＲＡＭ、ワードドライバ、ＳＲＡＭ制御部、ＬＣＤ制御部、アナログ部など）を保護する機能を有する回路である。ここで、サージ電圧とは、静電気などにより瞬間的に誘起される異常電圧である。同様に、出力保護回路４は、出力用バンプ電極ＯＢＭＰに偶発的に印加されるサージ電圧から内部回路を保護する回路である。このような入力保護回路３および出力保護回路４を設けることにより、ＬＣＤドライバの機能を実現する内部回路を静電気などから保護することができる。
【００３５】
以下に、入力保護回路３および出力保護回路４の構成例について説明する。図２は、入力用バンプ電極ＩＢＭＰと内部回路ＩＵの間に設けられた入力保護回路３の構成例を示す図である。図２において、入力用バンプ電極ＩＢＭＰと内部回路ＩＵの間に入力保護回路３が接続されている。つまり、入力用バンプ電極ＩＢＭＰと内部回路ＩＵとは、入力保護回路３を介して電気的に接続されていることになる。内部回路ＩＵとは、例えば、制御部１やＳＲＡＭ２ａ、２ｂなどを含む回路を示している。図２に示すように、入力保護回路３は、ダイオードＤ１およびダイオードＤ２を有している。ダイオードＤ１のアノードは、接地電位Ｖｓｓに接続され、ダイオードＤ１のカソードは、入力用バンプ電極ＩＢＭＰと内部回路ＩＵを接続する点Ａに接続されている。一方、ダイオードＤ２のアノードは、点Ａに接続され、ダイオードＤ２のカソードは電源電位Ｖｄｄに接続されている。入力保護回路３はこのように構成されており、以下に、その動作について説明する。
【００３６】
まず、通常時の動作について説明する。入力用バンプ電極ＩＢＭＰに入力電圧が印加されると、端子Ａの電位が所定電位となる。このとき、端子Ａの電位は、接地電位Ｖｓｓよりも大きく、電源電位Ｖｄｄよりも小さい。したがって、ダイオードＤ１について考えると、ダイオードＤ１のアノード（接地電位Ｖｓｓ）よりもダイオードＤ１のカソード（端子Ａの電位）が高くなるので、ダイオードＤ１に電流は流れない。同様に、ダイオードＤ２について考えると、ダイオードＤ２のアノード（端子Ａの電位）よりもダイオードＤ２のカソード（電源電位Ｖｄｄ）が高くなるので、ダイオードＤ２に電流は流れない。このように通常動作時には、ダイオードＤ１およびダイオードＤ２に電流が流れないので、入力用バンプ電極ＩＢＭＰに入力された入力電圧（入力信号）は、内部回路ＩＵへ出力される。
【００３７】
続いて、異常時の動作について説明する。例えば、静電気などの影響により、入力用バンプ電極ＩＢＭＰにサージ電圧が印加される場合を考える。具体的に、サージ電圧として、電源電位Ｖｄｄよりも大きな正電圧が印加される場合、ダイオードＤ１のカソードが接続されている端子Ａに電源電位Ｖｄｄよりも大きな正電位が印加される。このため、ダイオードＤ１には大きな逆方向電圧が印加され、ブレークダウンを起こし、端子Ａから接地電位Ｖｓｓに向って逆方向電流が流れる。一方、ダイオードＤ２のアノードに電源電位Ｖｄｄよりも大きな正電位が印加されるので、ダイオードＤ２には端子Ａから電源電位Ｖｄｄに向って順方向電流が流れる。このように、サージ電圧として、電源電位Ｖｄｄよりも大きな正電圧が印加される場合、ダイオードＤ１が逆方向にブレークダウンを起こし、ダイオードＤ２が順方向にオンすることにより、サージ電圧に伴う電荷を電源ラインや接地ラインに抜くことができる。この結果、内部回路ＩＵに高電圧が印加されて破壊されることを防止できる。
【００３８】
同様に、サージ電圧として、接地電位Ｖｓｓよりも絶対値が大きな負電圧が印加される場合、ダイオードＤ１のカソードが接続されている端子Ａに接地電位Ｖｓｓよりも小さな負電位が印加される。このため、ダイオードＤ１には順方向電圧が印加され、接地電位Ｖｓｓから端子Ａに向って順方向電流が流れる。一方、ダイオードＤ２のアノードに大きな負電位が印加されるので、ダイオードＤ２には大きな逆方向電圧が印加され、ブレークダウンを起こし、電源電位Ｖｄｄから端子Ａに向って逆方向電流が流れる。このように、サージ電圧として、大きな負電圧が印加される場合、ダイオードＤ２が逆方向にブレークダウンを起こし、ダイオードＤ１が順方向にオンすることにより、サージ電圧に伴う電荷を電源ラインや接地ラインに抜くことができる。この結果、内部回路ＩＵに高電圧が印加されて破壊されることを防止できる。
【００３９】
さらに、図３は、入力用バンプ電極ＩＢＭＰと内部回路ＩＵの間に設けられた入力保護回路３の他の構成例を示す図である。図３において、入力用バンプ電極ＩＢＭＰと内部回路ＩＵの間に入力保護回路３が接続されている。つまり、入力用バンプ電極ＩＢＭＰと内部回路ＩＵとは、入力保護回路３を介して電気的に接続されていることになる。内部回路ＩＵとは、例えば、制御部１やＳＲＡＭ２ａ、２ｂなどを含む回路を示している。図３に示すように、入力保護回路３は、ｎチャネル型ＭＩＳＦＥＴＴｒ１とｐチャネル型ＭＩＳＦＥＴＴｒ２とを有している。ｎチャネル型ＭＩＳＦＥＴＴｒ１においては、ドレイン領域が端子Ａに接続され、ソース領域およびゲート電極が接地電位Ｖｓｓに接続されている。一方、ｐチャネル型ＭＩＳＦＥＴＴｒ２においては、ドレイン領域が端子Ａに接続され、ソース領域およびゲート電極が電源電位Ｖｄｄに接続されている。
【００４０】
このように構成されている入力保護回路３でも、端子Ａに外部からサージ電圧が加わった場合、そのサージ電圧の極性に応じて、ｎチャネル型ＭＩＳＦＥＴＴｒ１とｐチャネル型ＭＩＳＦＥＴＴｒ２のうち、一方がオンし、他方がソース領域とドレイン領域の間でブレークダウンを起こす。これにより、サージ電圧に伴う電荷を電源ラインや接地ラインに抜くことができる。この結果、内部回路ＩＵに高電圧が印加されて破壊されることを防止できる。以上のように、入力保護回路３の構成例について説明したが、出力保護回路４も入力保護回路３と同様の構成をしている。
【００４１】
ＬＣＤドライバの主要な機能は上述した機能ブロックで実現されており、これらの機能ブロックは、例えば、図１に示すように、長方形をした半導体チップＣＨＰの長辺方向に並ぶように配置されている。ＬＣＤドライバを構成する各機能ブロックは、それぞれ、半導体基板上に形成されているＭＩＳＦＥＴとＭＩＳＦＥＴ上に形成されている多層配線から構成されている。このとき、例えば、ＳＲＡＭ制御部やＬＣＤ制御部は、デジタル回路から形成されており、アナログ部はアナログ回路から形成されている。ＳＲＡＭ制御部やＬＣＤ制御部は、デジタル回路から形成されているが、このデジタル回路を構成しているＭＩＳＦＥＴは、動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴから構成されている。つまり、ＳＲＡＭ制御部やＬＣＤ制御部は、論理回路（ロジック回路）から構成されており、集積度を向上させている。このため、ＭＩＳＦＥＴの微細化が進み、このＭＩＳＦＥＴの微細化に伴ってＭＩＳＦＥＴの動作電圧の絶対値も低くなっているのである。したがって、ＳＲＡＭ制御部やＬＣＤ制御部は、ＬＣＤドライバの中で最も動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴが使用されている。例えば、ＬＣＤ制御部に使用されている低耐圧ＭＩＳＦＥＴの動作電圧の絶対値は、１．５Ｖ程度である。
【００４２】
一方、アナログ部はアナログ回路から構成されているが、このアナログ回路を構成するＭＩＳＦＥＴは、低耐圧ＭＩＳＦＥＴよりも動作電圧の絶対値が比較的に高い高耐圧ＭＩＳＦＥＴから構成されている。アナログ回路では、画像データの電圧レベルを変換して中高電圧（数十Ｖ）の電圧を液晶表示セルに印加する機能を有しているからである。このように、ＬＣＤドライバを構成する半導体チップＣＨＰには、動作電圧の絶対値が異なる複数種類のＭＩＳＦＥＴが形成されており、特に、ＳＲＡＭ制御部やＬＣＤ制御部では、最も動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴが使用されている。これに対し、アナログ部では、比較的動作電圧の絶対値が高い高耐圧ＭＩＳＦＥＴが使用されている。また、上述の入力保護回路３または出力保護回路４で使用されるＭＩＳＦＥＴも、高耐圧ＭＩＳＦＥＴが使用されている。これらの高耐圧ＭＩＳＦＥＴの動作電圧の絶対値は、例えば、２０〜３０Ｖ程度である。
【００４３】
次に、ＬＣＤドライバの簡単な動作について説明する。まず、ＬＣＤドライバ（半導体チップＣＨＰ１）の外部に搭載されているマイコンなどから画像を表示するためのシリアルデータを入力する。このシリアルデータは、Ｉ／Ｏ回路を介してＬＣＤ制御部に入力する。シリアルデータを入力したＬＣＤ制御部では、クロック回路で生成されたクロック信号に基づいて、シリアルデータをパラレルデータに変換する。そして、変換したパラレルデータをＳＲＡＭ２ａ、２ｂに記憶するために、ＳＲＡＭ制御部に対して制御信号を出力する。ＳＲＡＭ制御部では、ＬＣＤ制御部からの制御信号を入力すると、ワードドライバを動作させて、ＳＲＡＭ２ａ、２ｂにパラレルデータである画像データを記憶させる。そして、所定のタイミングで、ＳＲＡＭ２ａ、２ｂに記憶されている画像データを読み出し、アナログ部に出力する。アナログ部では、画像データ（パラレルデータ）の電圧レベルを変換してＬＣＤドライバから出力する。ＬＣＤドライバから出力された画像データ（パラレルデータ）は、個々の液晶表示セルに印加されて画像が表示される。このようにＬＣＤドライバによって、液晶表示装置に画像を表示することができる。
【００４４】
図１に示す一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１は、長辺ＬＳ１に沿って入力用バンプ電極ＩＢＭＰが形成され、長辺ＬＳ２に沿って出力用バンプ電極ＯＢＭＰが形成されている。このとき、長辺ＬＳ２に沿って配置されている出力用バンプ電極ＯＢＭＰの数は、セルを駆動する行列線（例えば、ゲート線、ソース線）に相当する数だけ設けられており、長辺ＬＳ１に沿って配置されている入力用バンプ電極ＩＢＭＰの数よりも多くなっている。したがって、ＬＣＤドライバを構成する半導体チップＣＨＰの長辺方向の長さは、数の多い出力用バンプ電極ＯＢＭＰの数によりほぼ規定される。このことから、ＬＣＤドライバを構成する半導体チップＣＨＰの長辺方向の長さは、出力用バンプ電極ＯＢＭＰの数が規定されると、縮小化することが困難になる。さらに、ＬＣＤドライバの長辺方向に配置されている出力用バンプ電極ＯＢＭＰの配置を変えると、ＬＣＤドライバを搭載する液晶表示装置の表示部と、ＬＣＤドライバとを接続する配線のレイアウトを変更する必要がある。通常、液晶表示装置の表示部を製造するメーカに、ＬＣＤドライバを納入して、液晶表示装置にＬＣＤドライバを搭載する。このとき、液晶表示装置を製造するメーカ側では、表示部の構成を変更したくないので、ＬＣＤドライバの長辺方向に配置されている出力用バンプ電極ＯＢＭＰの配置は予め規定されている。このため、ＬＣＤドライバに形成される出力用バンプ電極ＯＢＭＰの配置や数を変更することは困難となる。このことからも、ＬＣＤドライバを構成する半導体チップＣＨＰの長辺を縮小化することは難しい。それでも、半導体素子の微細化に伴い、ＬＣＤドライバを構成する半導体チップＣＨＰのチップサイズを小さくすることが望まれている。そこで、ＬＣＤドライバを構成する半導体チップＣＨＰ１の小型化を図るため、半導体チップＣＨＰ１の短辺方向の縮小化が検討されている。以下では、半導体チップＣＨＰ１のレイアウト構成を工夫することにより、ＬＣＤドライバを構成する半導体チップＣＨＰ１の短辺方向の長さを縮小することができる技術的思想について説明する。
【００４５】
図４は、本実施の形態１における半導体チップＣＨＰ２のレイアウト構成を示す図である。図４において、本実施の形態１における半導体チップＣＨＰ２は、図１に示す一般的な半導体チップＣＨＰ１と同様に、一対の短辺ＳＳ１と短辺ＳＳ２および一対の長辺ＬＳ１と長辺ＬＳ２とを有する長方形形状をしている。そして、長辺ＬＳ１に沿って入力用バンプ電極ＩＢＭＰが配置され、この入力用バンプ電極ＩＢＭＰは、長辺ＬＳ１と対向する長辺ＬＳ２よりも長辺ＬＳ１側に近い位置に配置されている。一方、長辺ＬＳ２に沿って出力用バンプ電極ＯＢＭＰが配置され、この出力用バンプ電極ＯＢＭＰは、長辺ＬＳ２と対向する長辺ＬＳ１よりも長辺ＬＳ２側に近い位置に配置されている。さらに、本実施の形態１における半導体チップＣＨＰ２は、図１に示す一般的な半導体チップＣＨＰ１と同様に、制御部１、ＳＲＡＭ２ａ〜２ｃ、入力保護回路３ａ〜３ｃおよび出力保護回路４を有している。入力保護回路３ａ〜３ｃは、内部回路を静電気から保護し、かつ、複数の入力用バンプ電極ＩＢＭＰと電気的に接続するように構成され、出力保護回路４も、内部回路を静電気から保護し、かつ、複数の出力用バンプ電極ＯＢＭＰと電気的に接続するように構成されている。
【００４６】
ここで、図４に示す本実施の形態１における半導体チップＣＨＰ２と、図１に示す一般的な半導体チップＣＨＰ１の相違点について説明する。まず、図１に示す一般的な半導体チップＣＨＰ１では、長辺ＬＳ２に沿って出力用バンプ電極ＯＢＭＰが形成されており、この出力用バンプ電極ＯＢＭＰと平面的に重なる下層に出力保護回路４が形成されている。すなわち、出力保護回路４は、出力用バンプ電極ＯＢＭＰと同様に、長辺ＬＳ２に沿って配置されている。そして、出力保護回路４に隣接する半導体チップＣＨＰ１の中央部にＳＲＡＭ２ａ、２ｂおよび制御部１が形成されている。具体的に、ＳＲＡＭ２ａ、２ｂと制御部１は、長辺方向に並ぶように配置されている。続いて、半導体チップＣＨＰ１の長辺ＬＳ２と対向する長辺ＬＳ１に沿って、入力用バンプ電極ＩＢＭＰが形成されており、この入力用バンプ電極ＩＢＭＰと平面的に重なる下層に入力保護回路３が形成されている。したがって、ＬＣＤドライバとして機能する機能ブロックは、長辺ＬＳ２に沿って形成される出力保護回路４と、長辺ＬＳ１に沿って形成される入力保護回路３と、出力保護回路４と入力保護回路３の間の中央部に形成されるＳＲＡＭ２ａ、２ｂおよび制御部１とにより構成されている。言い換えれば、半導体チップＣＨＰ１において、長辺ＬＳ２に沿った領域を上段ブロック、長辺ＬＳ１に沿った領域を下段ブロック、上段ブロックと下段ブロックで挟まれた領域を中央ブロックと定義すると、一般的な半導体チップＣＨＰ１では、上段ブロックに出力保護回路４が形成され、中央ブロックにＳＲＡＭ２ａ、２ｂおよび制御部１が形成されている。そして、下段ブロックに入力保護回路３が形成されている。このため、一般的なＬＣＤドライバにおいて、短辺方向の長さは、上段ブロックに形成されている出力保護回路４、中央ブロックに形成されているＳＲＡＭ２ａ、２ｂおよび制御部１、下段ブロックに形成されている入力保護回路３により規定されていることになる。
【００４７】
これに対し、図４に示す本実施の形態１における半導体チップＣＨＰ２では、長辺ＬＳ２に沿って出力用バンプ電極ＯＢＭＰが形成されており、この出力用バンプ電極ＯＢＭＰと平面的に重なる下層に出力保護回路４が形成されている。すなわち、出力保護回路４は、出力用バンプ電極ＯＢＭＰと同様に、長辺ＬＳ２に沿って配置されている。そして、出力保護回路４に隣接する半導体チップＣＨＰ２の中央部にＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃが形成されている。つまり、本実施の形態１における半導体チップＣＨＰ２では、長辺ＬＳ２に沿った上段ブロックに出力保護回路４が形成され、この上段ブロックに隣接する中央ブロックにＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃが形成されている。すなわち、図１に示す一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１では、出力保護回路４、ＳＲＡＭ２ａ、２ｂ、制御部１および入力保護回路３が、上段ブロック、中央ブロックおよび下段ブロックの３段に別れて配置されているのに対し、本実施の形態１におけるＬＣＤドライバを構成する半導体チップＣＨＰ２では、出力保護回路４、ＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃが、上段ブロックと中央ブロックの２段に別れて配置されている領域を含む点が相違する。ここで、制御部１と入力保護回路３ｃとの配置領域に着目すると、出力保護回路４と、制御部１と、入力保護回路３ｃとは、３段で構成されているように思えるが、ＳＲＡＭ２ａ〜２ｃの短辺方向の長さを中央ブロックの短辺方向の長さと考えると、制御部１と入力保護回路３ｃとを合わせた短辺方向の長さはＳＲＡＭ２ａ〜２ｃの短辺方向の長さよりも短くなるので、制御部１と入力保護回路３ｃは、実質的にＳＲＡＭ２ａ〜２ｃの短辺方向の長さで規定される中央ブロックの範囲内に形成されていると考えることができる。したがって、本実施の形態１では、図４に示すレイアウト構成の場合も、出力保護回路４、ＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃが、上段ブロックと中央ブロックの２段に別れて配置されているというように表現している。あるいは、３段に別れていると見ることのできる制御部１と入力保護回路３ｃとの配置領域を考慮して、本実施の形態１では、出力保護回路４、ＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃの一部が、上段ブロックと中央ブロックの２段に別れて配置されているということもできる。
【００４８】
このように本実施の形態１のＬＣＤドライバを構成する半導体チップＣＨＰ２の特徴は、出力保護回路４、ＳＲＡＭ２ａ〜２ｃ、制御部１および入力保護回路３ａ〜３ｃを上段ブロック、中央ブロック、下段ブロックの３段に別れて配置するのではなく、上段ブロックと中央ブロックの２段に別れて配置することにある。言い換えれば、本実施の形態１では、入力保護回路３ａ〜３ｃを長辺ＬＳ１に沿うように下段ブロックに配置するのではなく、ＳＲＡＭ２ａ〜２ｃや制御部１が配置される中央ブロックの一部に入力保護回路３ａ〜３ｃを配置している点に特徴がある。これにより、本実施の形態１における半導体チップＣＨＰ２によれば、短辺方向の長さを縮小化することができる。つまり、図１に示す一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１では、短辺方向に沿って上段ブロック、中央ブロックおよび下段ブロックが配置されており、この上段ブロック、中央ブロックおよび下段ブロックの３段の占有面積により短辺方向の長さが決定されている。これに対し、図４に示す本実施の形態１における半導体チップＣＨＰ２によれば、短辺方向に沿って上段ブロック、中央ブロックが配置されており、この上段ブロックと中央ブロックの２段の占有面積により短辺方向の長さが決定されている。すなわち、図４に示す半導体チップＣＨＰ２では、図１に示す半導体チップＣＨＰ１に存在する下段ブロックが存在しない。したがって、図４に示す半導体チップＣＨＰ２では、下段ブロックが配置されていない分だけ短辺方向の長さを短くすることができるのである。この結果、本実施の形態１における半導体チップＣＨＰ２では、短辺方向の長さを縮小化することができるという顕著な効果を奏するのである。
【００４９】
本実施の形態１では、入力保護回路３ａ〜３ｃの配置位置を工夫することにより、半導体チップＣＨＰ２の短辺方向の長さを縮小化している。具体的に、図４に示すように入力保護回路３ａ〜３ｃは、入力用バンプ電極ＩＢＭＰが並んで配置されている長辺ＬＳ１に沿って配置されてはいない。例えば、入力保護回路３ａは、ＳＲＡＭ２ａとＳＲＡＭ２ｂの間に形成され、入力保護回路３ｂはＳＲＡＭ２ｂとＳＲＡＭ２ｃの間に形成されている。そして、入力保護回路３ｃは、制御部１と長辺ＬＳ１の間に形成されている。この結果、入力保護回路３ａ〜３ｃのすべてが入力用バンプ電極ＩＢＭＰと平面的に重なる下層に形成されなくなる。つまり、本実施の形態１では、図４に示すように、長辺ＬＳ１に沿って配置されている入力用バンプ電極ＩＢＭＰの下層に入力保護回路３ａ〜３ｃとＳＲＡＭ２ａ〜２ｃが形成されていることになる。このため、本実施の形態１では、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されていることになる。特に、本実施の形態１では、入力保護回路３ａ〜３ｃが下層に配置されている一部の入力用バンプ電極ＩＢＭＰの数は、入力保護回路３ａ〜３ｃが下層に配置されていない他の一部の入力用バンプ電極ＩＢＭＰの数よりも少なくなっている。
【００５０】
本実施の形態１における特徴を別の表現でいえば、複数の入力用バンプ電極ＩＢＭＰが形成されている領域と、複数の出力用バンプ電極ＯＢＭＰが形成されている領域とに挟まれた内部領域に、入力保護回路３ａ、３ｂの一部が配置されているともいうことができる。さらには、複数の入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃの一部が形成されているともいうことができるし、長辺方向において、ＳＲＡＭ２ａ〜２ｃに隣接する領域に入力保護回路３ａ、３ｂの一部が形成されているということもできる。さらに、複数の入力用バンプ電極ＩＢＭＰのうち一部のバンプ電極と電気的に接続する複数の入力保護回路３ａ、３ｂのうち一部の入力保護回路は、一部の入力用バンプ電極と平面的に重なる位置に配置されており、複数の入力用バンプ電極ＩＢＭＰのうち他の入力用バンプ電極と電気的に接続する複数の入力保護回路３ａ、３ｂのうちの他の入力保護回路は、他の入力用バンプ電極と平面的に重なる位置とは異なる位置に配置されているということもできる。
【００５１】
本実施の形態１では、入力保護回路３ａや入力保護回路３ｂをＳＲＡＭ２ａ〜２ｃの間に配置しているが、このようにＳＲＡＭ２ａ〜２ｃの間に入力保護回路３ａや入力保護回路３ｂを配置するだけのスペースが存在するのかが問題となる。なぜなら、通常、半導体チップＣＨＰ２の縮小化を図るため、半導体チップＣＨＰ２の長辺方向の長さも余分なスペースを残さないようにすると考えられるからである。しかし、実際には、ＳＲＡＭ２ａ〜２ｃの間には入力保護回路３ａや入力保護回路３ｂを挿入できるほどのスペースを確保することができるのである。この理由について説明する。
【００５２】
半導体チップＣＨＰ２の長辺方向の長さもできるだけ縮小化されるが、この長辺方向の長さは、長辺ＬＳ２に沿って配置される出力用バンプ電極ＯＢＭＰによって規定される。すなわち、半導体チップＣＨＰ２の長辺方向の長さは、長辺方向に沿って並べられるＳＲＡＭ２ａ〜２ｃや制御部１によって規定されるのではなく、出力用バンプ電極ＯＢＭＰの数によって規定されるのである。例えば、半導体チップＣＨＰ２の長辺方向の長さを縮小化する観点から、長辺方向に沿って並べられるＳＲＡＭ２ａ〜２ｃと制御部１との形成領域をできるだけ縮小化することが考えられる。具体的には、ＳＲＡＭ２ａ〜２ｃや制御部１との間のスペースをできるだけ小さくすることが考えられる。しかし、このようにＳＲＡＭ２ａ〜２ｃや制御部１の形成領域を密に配置して半導体チップＣＨＰ２の長辺方向の長さを縮小化しても、半導体チップＣＨＰ２の長辺ＬＳ２に沿って配置される出力用バンプ電極ＯＢＭＰがすべて配置できなければ意味がない。したがって、半導体チップＣＨＰ２の長辺方向の長さは、少なくとも、出力用バンプ電極ＯＢＭＰのすべてが配置できる程度の長さを有している必要がある。つまり、半導体チップＣＨＰ２の長辺方向の長さは、出力用バンプ電極ＯＢＭＰのすべてが配置できる観点から決定される。
【００５３】
このとき、例えば、長辺方向に並べられるＳＲＡＭ２ａ〜２ｃと制御部１の長辺方向の長さと、長辺ＬＳ２に沿って配置される出力用バンプ電極ＯＢＭＰのトータルの長さとの大小関係が問題となるが、実際には、出力用バンプ電極ＯＢＭＰのトータルの長さの方が、ＳＲＡＭ２ａ〜２ｃと制御部１を並べた長さよりも長くなる。このため、すべての出力用バンプ電極ＯＢＭＰが配置されるように半導体チップＣＨＰ２の長辺方向の長さを決定すると、ＳＲＡＭ２ａ〜２ｃと制御部１を並べた領域には余分なスペースが存在する。このことから、例えば、ＳＲＡＭ２ａ〜２ｃの間には、入力保護回路３ａや入力保護回路３ｂを挿入するだけのスペースを確保することができるのである。したがって、本実施の形態１では、例えば、ＳＲＡＭ２ａ〜２ｃの間に、入力保護回路３ａや入力保護回路３ｂを挿入することにより、半導体チップＣＨＰ２の短辺方向の長さを短くすることができるのである。
【００５４】
次に、半導体チップＣＨＰ２には、入力保護回路３ａ〜３ｃの他に出力保護回路４が存在している。この入力保護回路３ａ〜３ｃと出力保護回路４は、静電気から内部回路を保護するという静電保護回路として機能するものである。そして、同じ静電保護回路として機能することから、入力保護回路３ａ〜３ｃと出力保護回路４とは同様の構成をしていると考えられる。したがって、ＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースに、入力保護回路３ａ、３ｂではなく、出力保護回路４を挿入することも考えられる。この場合も、ＳＲＡＭ２ａ〜２ｃや制御部１の間に生じる余分なスペースに出力保護回路４をすべて挿入することができれば、半導体チップＣＨＰ２の短辺方向の長さを縮小化することができる。しかし、本実施の形態１では、出力保護回路４の配置は変更せずに、入力保護回路３ａ〜３ｃの配置だけを変更している。以下にこの理由について説明する。
【００５５】
図４に示すように、入力用バンプ電極ＩＢＭＰの数に比べて、出力用バンプ電極ＯＢＭＰの数は非常に多くなっている。出力用バンプ電極ＯＢＭＰのそれぞれからは出力信号が出力されるので、出力保護回路４は、出力用バンプ電極ＯＢＭＰのそれぞれについて設ける必要がある。このことから、出力保護回路４の数も膨大となる。一方、入力用バンプ電極ＩＢＭＰの数は、出力用バンプ電極ＯＢＭＰの数よりも少なく、また、入力用バンプ電極ＩＢＭＰのすべてに入力保護回路３ａ〜３ｃを接続する必要はないのである。入力用バンプ電極ＩＢＭＰのうち、入力保護回路３ａ〜３ｃが接続されるバンプ電極は、入力信号（入力データ）を入力するバンプ電極だけである。このため、入力保護回路３ａ〜３ｃの数は、出力保護回路４の数に比べて少なくなる。これは、入力保護回路３ａ〜３ｃ全体の占有面積が、出力保護回路４全体の占有面積よりも少なくなることを意味している。つまり、入力保護回路３ａ〜３ｃを挿入するスペースは、出力保護回路４を挿入するスペースよりも少なくなるのである。
【００５６】
ここで、ＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースはそれほど大きくはない。すなわち、ＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースは、出力保護回路４全体を挿入するほど充分に形成はされていないのである。言い換えれば、すなわち、ＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースはそれほど大きくとることはできないので、出力保護回路４ではなく、入力保護回路３ａ〜３ｃを上述したスペースに挿入することにしているのである。
【００５７】
続いて、本実施の形態１における第２特徴点について説明する。本実施の形態１における第２特徴点は、図４に示すように、入力保護回路３ａ〜３ｃを一箇所に集中させることなく、半導体チップＣＨＰ２の長辺方向に分散させている点にある。例えば、ＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースを一箇所にまとめ、一箇所にまとめたスペースに入力保護回路３ａ〜３ｃを配置することも考えられる。この場合、半導体チップサイズを縮小できるという効果を有する。しかし、図４のように入力保護回路３ａ〜３ｃを分散配置することが、更に効果的である理由について、以下に説明する。
【００５８】
例えば、入力用バンプ電極ＩＢＭＰと内部回路との間に入力保護回路３ａ〜３ｃを電気的に接続する必要がある。このとき、例えば、図１に示す一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１では、入力用バンプ電極ＩＢＭＰと平面的に重なる下層に入力保護回路３が形成されているので、入力用バンプ電極ＩＢＭＰと入力保護回路３とを電気的に接続するには、入力用バンプ電極ＩＢＭＰから下層に向う多層配線で接続することができる。このことは、入力用バンプ電極ＩＢＭＰから入力保護回路３へ接続するために、半導体チップＣＨＰ１の平面方向に延在する引き回し配線を使用する必要はないことを意味する。
【００５９】
ところが、本実施の形態１では、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃが形成されていることになる。したがって、本実施の形態１では、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃを接続するには、半導体チップＣＨＰ２の平面方向に延在する引き回し配線を使用する必要がある。このことを前提として、一箇所に入力保護回路３ａ〜３ｃをまとめて配置すると、このまとめて配置された入力保護回路３ａ〜３ｃと、半導体チップＣＨＰ２の長辺方向に配置された入力用バンプ電極ＩＢＭＰとを、半導体チップＣＨＰ２の平面方向に延在する引き回し配線で接続する必要がある。この場合、入力保護回路３ａ〜３ｃが一箇所に集中していると、引き回し配線のレイアウト構成が複雑となる。
【００６０】
そこで、本実施の形態１では、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃが形成することを前提として、入力保護回路３ａ〜３ｃを分散させて配置させている。これにより、半導体チップＣＨＰ２の長辺方向に配置された入力用バンプ電極ＩＢＭＰは、分散して配置されている入力保護回路３ａ〜３ｃのうち距離が最も近いものと接続することができる。このことは、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃとを接続する引き回し配線を少なくすることができ、入力保護回路３ａ〜３ｃを一箇所に集中させる場合よりも、引き回し配線のレイアウト構成を簡略化することができることを意味している。したがって、本実施の形態１によれば、入力保護回路３ａ〜３ｃをＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースに配置するという第１特徴点により、ＬＣＤドライバを構成する半導体チップＣＨＰ２の短辺方向の長さを縮小化することができる。そして、第１特徴点により、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃが形成されることになるが、入力保護回路３ａ〜３ｃを一箇所に集中させることなく、半導体チップＣＨＰ２の長辺方向に分散させて配置するという第２特徴点により、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃとを電気的に接続する引き回し配線のレイアウト構成を簡略化することができる。
【００６１】
なお、本実施の形態１のように第１特徴点と第２特徴点を備えることが望ましいが、第１特徴点だけを備える構成であっても、半導体チップＣＨＰ２の短辺方向の長さを縮小化するという本願発明の目的を充分に達成することができる。
【００６２】
次に、本実施の形態１における半導体チップＣＨＰ２によれば、半導体チップＣＨＰ２の短辺方向の長さを縮小できることについて拡大図を使用して説明する。図５は、一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１の長辺ＬＳ１の近傍領域を拡大して示す図である。図５において、Ｘ方向は半導体チップＣＨＰ１の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ１の短辺方向を示している。図５に示すように、半導体チップＣＨＰ１の長辺ＬＳ１に沿って、２つの入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２が並んで配置されている。そして、入力用バンプ電極ＩＢＭＰ１の下層には最上層配線ＴＭ１、ＴＭ３、ＴＭ４が形成されている。同様に、入力用バンプ電極ＩＢＭＰ２の下層には最上層配線ＴＭ２、ＴＭ３、ＴＭ４が形成されている。このとき、最上層配線ＴＭ１は、入力用バンプ電極ＩＢＭＰ１の下層にだけ形成されており、最上層配線ＴＭ２は、入力用バンプ電極ＩＢＭＰ２の下層にだけ形成されている。一方、最上層配線ＴＭ３および最上層配線ＴＭ４は、入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２の下層にわたって形成されており、長辺方向（ｘ方向）に延在している。
【００６３】
入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１とは、開口部ＣＮＴ１に導電材料を埋め込むことにより電気的に接続されている。そして、最上層配線ＴＭ１は、下層に形成されている多層配線を介して、入力保護回路３Ａと接続されている。同様に、入力用バンプ電極ＩＢＭＰ２と最上層配線ＴＭ２とは、開口部ＣＮＴ２に導電材料を埋め込むことにより電気的に接続されている。そして、最上層配線ＴＭ２は、下層に形成されている多層配線を介して、入力保護回路３Ｂと接続されている。このように一般的なＬＣＤドライバを構成する半導体チップＣＨＰ１では、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２の下層に入力保護回路３Ａ、３Ｂが形成されている。このため、内部回路ＩＵは、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重ならないように、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２よりも内側（長辺ＬＳ１よりもより離れた領域）に形成される。したがって、内部回路ＩＵと半導体チップＣＨＰ１の長辺ＬＳ１との距離は、距離Ｙ１となる。
【００６４】
これに対し、図６は、本実施の形態１におけるＬＣＤドライバである半導体チップＣＨＰ２の長辺ＬＳ１の近傍領域を拡大して示す図である。図６において、Ｘ方向は半導体チップＣＨＰ２の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ２の短辺方向を示している。図６に示すように、半導体チップＣＨＰ２の長辺ＬＳ１に沿って、２つの入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２が並んで配置されている。そして、入力用バンプ電極ＩＢＭＰ１の下層には最上層配線ＴＭ１、ＴＭ３、ＴＭ４が形成されている。同様に、入力用バンプ電極ＩＢＭＰ２の下層には最上層配線ＴＭ２、ＴＭ３、ＴＭ４が形成されている。このとき、最上層配線ＴＭ１は、入力用バンプ電極ＩＢＭＰ１の下層にだけ形成されており、最上層配線ＴＭ２は、入力用バンプ電極ＩＢＭＰ２の下層にだけ形成されている。一方、最上層配線ＴＭ３および最上層配線ＴＭ４は、入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２の下層にわたって形成されており、長辺方向（ｘ方向）に延在している。
【００６５】
入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１とは、開口部ＣＮＴ１に導電材料を埋め込むことにより電気的に接続されているが、本実施の形態１では、最上層配線ＴＭ１の下層に入力保護回路は形成されていない。同様に、入力用バンプ電極ＩＢＭＰ２と最上層配線ＴＭ２とは、開口部ＣＮＴ２に導電材料を埋め込むことにより電気的に接続されているが、本実施の形態１では、最上層配線ＴＭ２の下層に入力保護回路は形成されていない。本実施の形態１では、入力保護回路（図６では図示されず）は、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重ならない領域に形成されている。このように本実施の形態１における半導体チップＣＨＰ２では、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２の下層に入力保護回路が形成されていないため、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重なる下層に内部回路ＩＵの一部が形成されている。この結果、内部回路ＩＵと半導体チップＣＨＰ２の長辺ＬＳ１との距離は、距離Ｙ２となる。
【００６６】
ここで、図５に示す距離Ｙ１と、図６に示す距離Ｙ２とを比較すると、図６に示す距離Ｙ２のほうが、図５に示す距離Ｙ１よりも小さくなっていることがわかる。これは、図６に示す半導体チップＣＨＰ２のほうが、図５に示す半導体チップＣＨＰ１よりも、短辺方向の長さを短くすることができることを意味している。つまり、本実施の形態１における半導体チップＣＨＰ２によれば、一般的な半導体チップＣＨＰ１に比べて、短辺方向の長さを縮小化することができることがわかる。
【００６７】
なお、図６の入力用バンプ電極ＩＢＭＰ１の部分は、後述する本実施の形態５の図１３に対応し、図１３のＡ−Ａ線で切断した断面図は、後述する本実施の形態５の図１４に対応する。本実施の形態１におけるデバイス構造については、後述する本実施の形態５において断面図を用いてさらに詳細に説明する。
【００６８】
本実施の形態１では、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２の下層には、複数の最上層配線ＴＭ３、ＴＭ４が通過する例を示したが、これに限られず、少なくとも１本以上の最上層配線が通過している場合でも、同様の効果を得ることができる。また、以下の実施の形態でも同様である。
【００６９】
（実施の形態２）
前記実施の形態１では、例えば、図４に示すように、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されている構成について説明した。
【００７０】
本実施の形態２では、すべての入力用バンプ電極ＩＢＭＰの下層に入力保護回路が形成されていない例について説明する。
【００７１】
図７は本実施の形態２における半導体チップＣＨＰ２のレイアウト構成を示す図である。図７において、本実施の形態２における半導体チップＣＨＰ２は、図４に示す前記実施の形態１における半導体チップＣＨＰ２と同様に、一対の短辺ＳＳ１と短辺ＳＳ２および一対の長辺ＬＳ１と長辺ＬＳ２とを有する長方形形状をしている。そして、長辺ＬＳ１に沿って入力用バンプ電極ＩＢＭＰが配置され、長辺ＬＳ２に沿って出力用バンプ電極ＯＢＭＰが配置されている。さらに、本実施の形態２における半導体チップＣＨＰ２は、制御部１、ＳＲＡＭ２ａ、２ｂ、入力保護回路３ａ、３ｂおよび出力保護回路４を有している。
【００７２】
このとき、本実施の形態２でも、ＳＲＡＭ２ａ、２ｂや制御部１を長辺方向に並べたときに生じるスペースに入力保護回路３ａ、３ｂが形成されている。ただし、このスペースに形成されている入力保護回路３ａ、３ｂは、長辺ＬＳ１に沿って配置されている入力用バンプ電極ＩＢＭＰと平面的に重ならないように形成されている。つまり、本実施の形態２では、前記実施の形態１とは異なり、すべての入力用バンプ電極ＩＢＭＰの下層に入力保護回路が形成されていない。
【００７３】
本実施の形態２のようにＬＣＤドライバを構成する半導体チップＣＨＰ２を構成することも可能である。本実施の形態２のように構成する場合も、入力保護回路３ａ、３ｂをＳＲＡＭ２ａ、２ｂや制御部１を長辺方向に並べたときに生じるスペースに配置するという第１特徴点により、ＬＣＤドライバを構成する半導体チップＣＨＰ２の短辺方向の長さを縮小化することができる。そして、第１特徴点により、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ、３ｂが形成されることになるが、入力保護回路３ａ、３ｂを一箇所に集中させることなく、半導体チップＣＨＰ２の長辺方向に分散させて配置するという第２特徴点により、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ、３ｂとを電気的に接続する引き回し配線のレイアウト構成を簡略化することができる。つまり、本実施の形態２におけるレイアウト構成によっても、前記実施の形態１と同等の効果を得ることができる。
【００７４】
（実施の形態３）
前記実施の形態１では、図４に示すように、入力保護回路３ａ〜３ｃをＳＲＡＭ２ａ〜２ｃや制御部１を長辺方向に並べたときに生じるスペースに配置するという第１特徴点により、ＬＣＤドライバを構成する半導体チップＣＨＰ２の短辺方向の長さを縮小化している。したがって、前記実施の形態１では、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃが形成されていることになる。このため、前記実施の形態１では、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃを接続するために、半導体チップＣＨＰ２の平面方向に延在する引き回し配線を使用する必要がある。この場合、引き回し配線のレイアウト構成を工夫しないと、半導体チップＣＨＰ２の配線レイアウトが複雑になってしまう。
【００７５】
そこで、本実施の形態３では、半導体チップＣＨＰ２の平面方向に延在する引き回し配線を効率よく活用できる技術的思想について説明する。つまり、本実施の形態３では、入力用バンプ電極ＩＢＭＰと平面的に重ならない領域に入力保護回路３ａ〜３ｃを形成する場合において、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃとを電気的に接続する配線レイアウトに工夫を施している。以下では、本実施の形態３における複数の工夫について説明する。
【００７６】
まず、本実施の形態３における第１工夫点について説明する。図８は、本実施の形態３における第１工夫点を説明するための図である。図８において、Ｘ方向は半導体チップＣＨＰ２の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ２の短辺方向を示している。図８に示すように、半導体チップＣＨＰ２の長辺ＬＳ１に沿って、３つの入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２と入力用バンプ電極ＩＢＭＰ３が並んで配置されている。
【００７７】
ここで、本実施の形態３における第１工夫点は、例えば、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３と電気的に接続されて入力保護回路３に接続される最上層配線ＴＭ１と、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３との接続方法である。具体的には、図８に示すように、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１とは開口部ＣＮＴ１に埋め込まれた導電材料によって接続され、入力用バンプ電極ＩＢＭＰ２と最上層配線ＴＭ１とは開口部ＣＮＴ２に埋め込まれた導電材料によって接続されている。そして、入力用バンプ電極ＩＢＭＰ３と最上層配線ＴＭ１とは開口部ＣＮＴ３に埋め込まれた導電材料によって接続されている。このとき、開口部ＣＮＴ１〜ＣＮＴ３の形成位置が異なる点が第１工夫点である。
【００７８】
つまり、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３の下層には最上層配線ＴＭ１の他に別の最上層配線も配置されている場合がある。この場合、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３に対する開口部ＣＮＴ１〜ＣＮＴ３の形成位置を同じにすると、他の最上層配線の配置を妨害することがある。そこで、図８に示す本実施の形態３における第１工夫点により、入力用バンプ電極ＩＢＭＰ１に対する開口部ＣＮＴ１の形成位置と、入力用バンプ電極ＩＢＭＰ２に対する開口部ＣＮＴ２の形成位置と、入力用バンプ電極ＩＢＭＰ３に対する開口部ＣＮＴ３の形成位置を異なるようにしている。これにより、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３の下層に配置される別の最上層配線を妨害することなく、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３の下層を延在して入力保護回路３へ接続される最上層配線ＴＭ１を形成することができる。
【００７９】
例えば、図８に示すように、入力用バンプ電極ＩＢＭＰ１に接続する開口部ＣＮＴ１の形成位置が最も半導体チップＣＨＰ２の長辺ＬＳ１に近い位置に形成され、入力用バンプ電極ＩＢＭＰ３に接続する開口部ＣＮＴ３の形成位置が最も半導体チップＣＨＰ２の長辺ＬＳ１から離れた位置に形成されている。
【００８０】
なお、図８では、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３を最上層配線ＴＭ１で接続しているため、同一の機能を有するバンプ電極となる。このようなバンプ電極としては、例えば、電源（Ｖｃｃ、Ｖｄｄ）用のバンプ電極が例示できる。また、入力用バンプ電極ＩＢＭＰ２、ＩＢＭＰ３をダミーバンプ電極として用いる場合にも適用できる。すなわち、同一の用途のバンプ電極が隣り合う場合、図８のように、最上層配線ＴＭ１によって共通化することができる。
【００８１】
続いて、本実施の形態３における第２工夫点について説明する。図９は、本実施の形態３における第２工夫点を説明するための図である。図９において、Ｘ方向は半導体チップＣＨＰ２の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ２の短辺方向を示している。図９に示すように、半導体チップＣＨＰ２の長辺ＬＳ１に沿って、３つの入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２と入力用バンプ電極ＩＢＭＰ３が並んで配置されている。そして、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３の下層には、最上層配線ＴＭ１〜ＴＭ３が配置されており、これらの最上層配線ＴＭ１〜ＴＭ３は、入力保護回路３と接続されている。
【００８２】
ここで、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１とを開口部ＣＮＴ１に埋め込まれた導電材料で接続し、入力用バンプ電極ＩＢＭＰ２と最上層配線ＴＭ２とを開口部ＣＮＴ２に埋め込まれた導電材料で接続している。さらに、入力用バンプ電極ＩＢＭＰ３と最上層配線ＴＭ３とを開口部ＣＮＴ３に埋め込まれた導電材料で接続している。この点が本実施の形態３における第２工夫点である。
【００８３】
つまり、本実施の形態３における第２工夫点は、異なる入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３のそれぞれに、異なる最上層配線ＴＭ１〜ＴＭ３を接続し、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３に対する開口部ＣＮＴ１〜ＣＮＴ３の形成位置を変えている点にある。このように異なる入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３と接続するそれぞれの開口部ＣＮＴ１〜ＣＮＴ３を異なる位置に形成することにより、最上層配線ＴＭ１〜ＴＭ３の配線レイアウトを変更することなく、それぞれの最上層配線ＴＭ１〜ＴＭ３と、それぞれの入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３とを効率よく接続することができる。
【００８４】
具体的に、本実施の形態３における第２工夫点により、最上層配線には、入力用バンプ電極ＩＢＭＰ１と開口部ＣＮＴ１を介して接続され、入力用バンプ電極ＩＢＭＰ２の下を通過し、かつ、入力用バンプ電極ＩＢＭＰ２とは接続されない最上層配線ＴＭ１と、入力用バンプ電極ＩＢＭＰ２と開口部ＣＮＴ２を介して接続され、入力用バンプ電極ＩＢＭＰ１の下を通過し、かつ、入力用バンプ電極ＩＢＭＰ１とは接続されない最上層配線ＴＭ２とを含んでいる。さらに、最上層配線は、入力用バンプ電極ＩＢＭＰ１および入力用バンプ電極ＩＢＭＰ２の下を通過し、かつ、入力用バンプ電極ＩＢＭＰ１および入力用バンプ電極ＩＢＭＰ２とは接続されない最上層配線ＴＭ３も含まれている。
【００８５】
次に、本実施の形態３における第３工夫点について説明する。図１０は、本実施の形態３における第３工夫点を説明するための図である。図１０において、Ｘ方向は半導体チップＣＨＰ２の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ２の短辺方向を示している。図１０に示すように、半導体チップＣＨＰ２の長辺ＬＳ１に沿って、３つの入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ２と入力用バンプ電極ＩＢＭＰ３が並んで配置されている。そして、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３の下層には、最上層配線ＴＭ１〜ＴＭ３が配置されており、これらの最上層配線ＴＭ１〜ＴＭ３のうち、最上層配線ＴＭ３が入力保護回路３と接続されている。
【００８６】
ここで、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１とを開口部ＣＮＴ１に埋め込まれた導電材料で接続し、入力用バンプ電極ＩＢＭＰ２と最上層配線ＴＭ２とを開口部ＣＮＴ２に埋め込まれた導電材料で接続している。そして、入力用バンプ電極ＩＢＭＰ３と最上層配線ＴＭ３とを開口部ＣＮＴ３ｂに埋め込まれた導電材料で接続している。さらに、入力用バンプ電極ＩＢＭＰ３は、最上層配線ＴＭ１とも開口部ＣＮＴ３ａに埋め込まれた導電材料を介して接続されている。つまり、本実施の形態３における第３工夫点は、例えば、入力用バンプ電極ＩＢＭＰ３のように複数の異なる最上層配線ＴＭ１、ＴＭ３と接続されていることにある。具体的に、入力用バンプ電極ＩＢＭＰ３には、２つの開口部ＣＮＴ３ａと開口部ＣＮＴ３ｂが接続されている。そして、開口部ＣＮＴ３ａに埋め込まれた導電材料を介して、入力用バンプ電極ＩＢＭＰ３と最上層配線ＴＭ１が接続され、開口部ＣＮＴ３ｂに埋め込まれた導電材料を介して、入力用バンプ電極ＩＢＭＰ３と最上層配線ＴＭ３が接続される。
【００８７】
つまり、本実施の形態３の第３工夫点は、入力用バンプ電極ＩＢＭＰ３に、最上層配線ＴＭ１と最上層配線ＴＭ３とを接続する機能を持たせている点にある。すなわち、第３工夫点においては、入力用バンプ電極ＩＢＭＰ３は、最上層配線ＴＭ１と最上層配線ＴＭ３と接続するための配線として機能している。これにより、わざわざ、最上層配線ＴＭ１と最上層配線ＴＭ３とを接続する別の配線を形成する必要がなくなり、配線レイアウトの簡素化を図ることができるのである。
【００８８】
なお、図１０に示すように、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ３のすべてに複数の開口部を設ける必要はなく、配線レイアウトに応じて、１つの開口部と接続される入力用バンプ電極（入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２）と、複数の開口部と接続される入力用バンプ電極（入力用バンプ電極ＩＢＭＰ３）とが混在するように調整することができる。さらに、図１０では、例えば、入力用バンプ電極ＩＢＭＰ３では、２つの開口部ＣＮＴ３ａ、３ｂと接続されるように構成されているが、これに限らず、３つ以上の開口部と接続されるように構成してもよい。
【００８９】
以上のように、本実施の形態３では、入力用バンプ電極ＩＢＭＰと入力保護回路３ａ〜３ｃとを電気的に接続する配線レイアウトに第１工夫点〜第３工夫点を施している。以下では、第１工夫点〜第３工夫点を取り入れた配線レイアウト例について説明する。図１１は、本実施の形態３における配線レイアウト例を示す図である。図１１において、Ｘ方向は半導体チップＣＨＰ２の長辺ＬＳ１が延在する長辺方向を示しており、Ｙ方向は半導体チップＣＨＰ２の短辺方向を示している。図１１に示すように、半導体チップＣＨＰ２の長辺ＬＳ１に沿って、５つの入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ５が並んで配置されている。そして、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ５の下層には、最上層配線ＴＭ１ａ〜ＴＭ３ｂが配置されており、これらの最上層配線ＴＭ１ａ〜ＴＭ３ｂのうち、最上層配線ＴＭ２ａが入力保護回路３と接続されている。
【００９０】
まず、入力用バンプ電極ＩＢＭＰ１の下層には、最上層配線ＴＭ１ａ、ＴＭ２ａ、ＴＭ３ａが配置されており、入力用バンプ電極ＩＢＭＰ１は、開口部ＣＮＴ１に埋め込まれた導電材料を介して最上層配線ＴＭ１ａと電気的に接続されている。
【００９１】
次に、入力用バンプ電極ＩＢＭＰ２の下層には、最上層配線ＴＭ１ｂ、ＴＭ２ａ、ＴＭ３ａが配置されている。そして、入力用バンプ電極ＩＢＭＰ２は、開口部ＣＮＴ２ａと開口部ＣＮＴ２ｂと接続されており、開口部ＣＮＴ２ａに埋め込まれた導電材料により、入力用バンプ電極ＩＢＭＰ２は、最上層配線ＴＭ１ｂと電気的に接続されているとともに、開口部ＣＮＴ２ｂに埋め込まれた導電材料により、入力用バンプ電極ＩＢＭＰ２は、最上層配線ＴＭ３ａと電気的に接続されている。つまり、入力用バンプ電極ＩＢＭＰ２は、異なる２つの最上層配線ＴＭ１ｂ、ＴＭ３ａと接続されており、この入力用バンプ電極ＩＢＭＰ２の構成に第３工夫点が使用されている。
【００９２】
続いて、入力用バンプ電極ＩＢＭＰ３の下層には、最上層配線ＴＭ１ｂ、ＴＭ２ａが配置されており、入力用バンプ電極ＩＢＭＰ３は、開口部ＣＮＴ３に埋め込まれた導電材料を介して、最上層配線ＴＭ２ａと電気的に接続されている。ここで、入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ３に着目すると、入力用バンプ電極ＩＢＭＰ１に接続されている開口部ＣＮＴ１と、入力用バンプ電極ＩＢＭＰ３に接続されている開口部ＣＮＴ３の位置が異なり、かつ、入力用バンプ電極ＩＢＭＰ１と接続される最上層配線ＴＭ１ａと、入力用バンプ電極ＩＢＭＰ３と接続される最上層配線ＴＭ２ａとは異なる配線となっている。すなわち、入力用バンプ電極ＩＢＭＰ１と入力用バンプ電極ＩＢＭＰ３の構成では、本実施の形態３における第２工夫点が使用されている。
【００９３】
次に、入力用バンプ電極ＩＢＭＰ４の下層には、最上層配線ＴＭ１ｂ、ＴＭ２ｂ、ＴＭ２ａが配置されており、入力用バンプ電極ＩＢＭＰ４は、開口部ＣＮＴ４ａに埋め込まれている導電材料を介して、最上層配線ＴＭ２ｂと接続され、かつ、開口部ＣＮＴ４ｂに埋め込まれた導電材料により、最上層配線ＴＭ２ａと接続されている。したがって、入力用バンプ電極ＩＢＭＰ４の構成にも、本実施の形態３における第３工夫点が使用されている。さらに、入力用バンプ電極ＩＢＭＰ３と入力用バンプ電極ＩＢＭＰ４に着目すると、入力用バンプ電極ＩＢＭＰ３と入力用バンプ電極ＩＢＭＰ４は、同じ最上層配線ＴＭ２ａと接続され、かつ、入力用バンプ電極ＩＢＭＰ３に対する開口部ＣＮＴ３の形成位置と、入力用バンプ電極ＩＢＭＰ４に対する開口部ＣＮＴ４ｂの形成位置が異なっている。したがって、この構成に本実施の形態３における第１工夫点が使用されていることになる。
【００９４】
続いて、入力用バンプ電極ＩＢＭＰ５の下層には、最上層配線ＴＭ１ｂ、ＴＭ２ｂ、ＴＭ３ｂが配置されており、入力用バンプ電極ＩＢＭＰ５は、開口部ＣＮＴ５に埋め込まれた導電材料を介して、最上層配線ＴＭ３ｂと電気的に接続されている。図１１に示す配線レイアウト例は以上のように構成されており、本実施の形態３における第１工夫点〜第３工夫点が使用されて配線レイアウトがなされていることがわかる。このように配線レイアウトを構成することにより、入力用バンプ電極ＩＢＭＰ１〜ＩＢＭＰ５に対して、最上層配線ＴＭ１ａ〜ＴＭ３ｂを効率よく配置することができるので、配線レイアウトの簡素化を図ることができる。
【００９５】
なお、本実施の形態３に開示した技術は、従来のように入力用バンプ電極ＩＢＭＰと平面的に重なる領域に入力保護回路３ａ〜３ｃを形成する場合においても有効である。そして、前述の実施の形態１および実施の形態２と組み合わせて用いた場合にも、同様の効果を得ることができるのは勿論である。
【００９６】
（実施の形態４）
本実施の形態４では、入力用バンプ電極の形状と、出力用バンプ電極の形状とを同じ形状にするのではなく、大きさの異なる形状にする例について説明する。
【００９７】
前記実施の形態３で説明した技術的思想は、入力用バンプ電極と最上層配線との接続構成に関するものであるが、前記実施の形態３で説明した第１工夫点〜第３工夫点を有効に活用するためには、入力用バンプ電極の下層に複数の最上層配線が配置されていることが前提となっている。この前提のもと、本実施の形態４では、入力用バンプ電極の下層に配置される最上層配線の数が増えるほど、前記実施の形態３における第１工夫点〜第３工夫点が有用な技術となる点に着目している。そこで、本実施の形態４では、前記実施の形態３における第１工夫点〜第３工夫点を更に有効に活用すべく、入力用バンプ電極の構成に工夫を施している。以下に、本実施の形態４における技術的思想について説明する。
【００９８】
図１２は、ＬＣＤドライバを構成する半導体チップＣＨＰ２の構成を示す拡大図である。図１２において、Ｘ方向は長辺ＬＳ１、ＬＳ２が延在する長辺方向を示しており、Ｙ方向は短辺方向を示している。図１２に示すように、長辺ＬＳ１に沿って、複数の入力用バンプ電極ＩＢＭＰが配置されており、この入力用バンプ電極ＩＢＭＰが配置されている長辺ＬＳ１と対向する位置に配置されているもう一方の長辺ＬＳ２に沿って、複数の出力用バンプ電極ＯＢＭＰが配置されている。入力用バンプ電極ＩＢＭＰは、長辺ＬＳ１に沿って一直線状に配置されている一方、出力用バンプ電極ＯＢＭＰは、長辺ＬＳ２に沿って、２列の千鳥状に配置されている。したがって、入力用バンプ電極ＩＢＭＰの数に比べて、出力用バンプ電極ＯＢＭＰの数は多くなっている。
【００９９】
ここで、本実施の形態４における特徴は、入力用バンプ電極ＩＢＭＰの大きさが、出力用バンプ電極ＯＢＭＰの大きさと同じではなく、出力用バンプ電極ＯＢＭＰの大きさよりも大きくなっていることにある。より具体的には、入力用バンプ電極ＩＢＭＰの短辺方向の長さをａ、出力用バンプ電極ＯＢＭＰの短辺方向の長さをｂとする場合、入力用バンプ電極ＩＢＭＰの長さａが、出力用バンプ電極ＯＢＭＰの長さｂよりも大きくなっている。このように入力用バンプ電極ＩＢＭＰの大きさを大きくするのは、以下に示す理由による。
【０１００】
すなわち、入力用バンプ電極ＩＢＭＰの短辺方向の長さを大きくするということは、入力用バンプ電極ＩＢＭＰと平面的に重なる下層に配置される最上層配線の本数を多くすることができることを意味する。つまり、入力用バンプ電極ＩＢＭＰの短辺方向の長さを長くすることにより、入力用バンプ電極ＩＢＭＰの下層を通って長辺ＬＳ１の方向に延在する最上層配線の数が多くなる。このことは、長辺ＬＳ１に沿って配置された複数の入力用バンプ電極ＩＢＭＰの下層を通る最上層配線の数が多くなることを意味し、この結果、複数の入力用バンプ電極ＩＢＭＰ間を最上層配線で接続する自由度が増大する。さらに、複数の入力用バンプ電極ＩＢＭＰの下層を通る最上層配線が多くなるということは、前記実施の形態３で説明した第１工夫点〜第３工夫点を有効に活用できるポテンシャルが増大するのである。したがって、本実施の形態４によれば、入力用バンプ電極ＩＢＭＰの長さａを、出力用バンプ電極ＯＢＭＰの長さｂよりも大きくするという特徴的構成を採用することにより、配線レイアウトの自由度が増大する顕著な効果を奏するのである。
【０１０１】
このように本実施の形態４では、配線レイアウトの自由度を増大して前記実施の形態３における第１工夫点〜第３工夫点を有効に活用する観点から、入力用バンプ電極ＩＢＭＰの長さａを、出力用バンプ電極ＯＢＭＰの長さｂよりも大きくするという特徴的構成をとっている。すなわち、入力用バンプ電極ＩＢＭＰの平面積が、出力用バンプ電極ＯＢＭＰの平面積よりも大きくなるようにしている。この本実施の形態４における特徴的構成をとることにより、さらに、以下に示すような副次的な効果も奏する。この副次的な効果について説明する。
【０１０２】
例えば、入力用バンプ電極ＩＢＭＰの大きさと出力用バンプ電極ＯＢＭＰの大きさが同じである場合を考える。この場合、入力用バンプ電極ＩＢＭＰの数は、出力用バンプ電極ＯＢＭＰの数よりも少ないことから、入力用バンプ電極ＩＢＭＰのトータルの面積は、出力用バンプ電極ＯＢＭＰのトータルの面積よりも小さくなる。
【０１０３】
半導体チップＣＨＰ２に形成されている入力用バンプ電極ＩＢＭＰと出力用バンプ電極ＯＢＭＰは、ＬＣＤドライバである半導体チップＣＨＰ２を液晶表示装置のガラス基板に実装する際の接続端子として機能する。このとき、入力用バンプ電極ＩＢＭＰのトータルの面積が、出力用バンプ電極ＯＢＭＰのトータルの面積よりも小さくなっているということは、入力用バンプ電極ＩＢＭＰ側の接合面積が、出力用バンプ電極ＯＢＭＰ側の接合面積よりも小さくなることを意味している。このため、半導体チップＣＨＰ２の長辺ＬＳ１に沿った接合面積（入力用バンプ電極ＩＢＭＰのトータルの面積）と、半導体チップＣＨＰ２の長辺ＬＳ２に沿った接合面積（出力用バンプ電極ＯＢＭＰのトータルの面積）が異なることとなる。この結果、半導体チップＣＨＰ２をガラス基板に実装した際、半導体チップＣＨＰ２の長辺ＬＳ１における接合強度と、半導体チップＣＨＰ２の長辺ＬＳ２における接合強度にアンバランスが生じて、半導体チップＣＨＰ２とガラス基板との接合強度が低下するおそれがある。
【０１０４】
これに対し、本実施の形態４のように、入力用バンプ電極ＩＢＭＰの長さａを、出力用バンプ電極ＯＢＭＰの長さｂよりも大きくするという特徴的構成をとる場合を考える。この場合、入力用バンプ電極ＩＢＭＰの数は、出力用バンプ電極ＯＢＭＰの数よりも少ないが、１つの入力用バンプ電極ＩＢＭＰの大きさは、１つの出力用バンプ電極ＯＢＭＰの大きさよりも大きい。したがって、入力用バンプ電極ＩＢＭＰのトータルの面積と、出力用バンプ電極ＯＢＭＰのトータルの面積との差が、入力用バンプ電極ＩＢＭＰの大きさと、出力用バンプ電極ＯＢＭＰの大きさを同じ寸法とする場合に比べて、小さくなる。つまり、本実施の形態４における特徴的構成によれば、入力用バンプ電極ＩＢＭＰ側の接合面積と、出力用バンプ電極ＯＢＭＰ側の接合面積との差を小さくできる。この結果、半導体チップＣＨＰ２をガラス基板に実装した際、半導体チップＣＨＰ２の長辺ＬＳ１における接合強度と、半導体チップＣＨＰ２の長辺ＬＳ２における接合強度とのアンバランスが緩和されて、半導体チップＣＨＰ２とガラス基板との接合強度が向上するのである。
【０１０５】
なお、本実施の形態４では、Ｙ方向（半導体チップＣＨＰの短辺方向）の長さを例示したが、Ｘ方向（半導体チップＣＨＰの長辺方向）の長さについては、入力用バンプ電極ＩＢＭＰの長さと出力用バンプ電極ＯＢＭＰの長さを同じにするか、入力用バンプ電極ＩＢＭＰの長さが出力用バンプ電極ＯＢＭＰの長さよりも長くなるようにすることが望ましい。
【０１０６】
以上のように、本実施の形態４における特徴的構成によれば、配線レイアウトの自由度が増大するという効果とともに、半導体チップＣＨＰ２とガラス基板の接合強度が向上するという効果も得ることができるのである。
【０１０７】
また、本実施の形態４で開示した技術は、前述の実施の形態３の場合に限られるものではなく、前述の実施の形態１および２に適用することも可能である。
【０１０８】
（実施の形態５）
本実施の形態５では、入力用バンプ電極の下層に形成されているデバイス構造について説明する。図１３は、１つの入力用バンプ電極ＩＢＭＰ１を示す図である。図１３において、半導体チップＣＨＰ２の長辺ＬＳ１の延在する方向をＸ方向とし、半導体チップＣＨＰ２の短辺方向をＹ方向としている。図１３に示すように、入力用バンプ電極ＩＢＭＰ１は、長方形形状をしており、この入力用バンプ電極ＩＢＭＰ１の下層に３本の最上層配線
ＴＭ１〜ＴＭ３が配置されている。入力用バンプ電極ＩＢＭＰ１は、開口部ＣＮＴ１に埋め込まれた導電材料を介して、最上層配線ＴＭ１と電気的に接続されている。このように構成されている入力用バンプ電極ＩＢＭＰ１の下層に形成されているデバイス構造について図１４を参照しながら説明する。
【０１０９】
図１４は、図１３のＡ−Ａ線で切断した断面図であり、本実施の形態５における半導体装置の構成を示す断面図である。本実施の形態５では、例えば、前記実施の形態１の図４に示すように、入力用バンプ電極ＩＢＭＰの下層に内部回路（例えば、ＳＡＲＭ２ａ〜２ｃ）が形成されている。したがって、入力用バンプ電極ＩＢＭＰの下層の半導体基板には、ＳＲＡＭ２ａ〜２ｃを構成するｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴが形成されている。以下では、入力用バンプ電極ＩＢＭＰの下層に、例えば、ＳＲＡＭ２ａ〜２ｃを構成するｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが形成されているとしてデバイス構造について説明する。つまり、本実施の形態５における半導体装置は、ｎチャネル型ＭＩＳＦＥＴＱ１とｐチャネル型ＭＩＳＦＥＴＱ２を有しており、それぞれの構成について説明する。
【０１１０】
半導体基板１Ｓには素子を分離する素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで分割された活性領域のうち、ｎチャネル型ＭＩＳＦＥＴＱ１を形成する領域（半導体基板１Ｓ内）には、ｐ型ウェルＰＷＬが形成されており、ｐチャネル型ＭＩＳＦＥＴＱ２を形成する領域（半導体基板１Ｓ内）には、ｎ型ウェルＮＷＬが形成されている。
【０１１１】
ｎチャネル型ＭＩＳＦＥＴＱ１は、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸを有しており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ１は、低抵抗化のため、例えば、ポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳの積層膜から形成されている。
【０１１２】
ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【０１１３】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１１４】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態５では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【０１１５】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１１６】
ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ１が形成されている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｎ型不純物拡散領域ＥＸ１の外側に深いｎ型不純物拡散領域ＮＲが形成され、この深いｎ型不純物拡散領域ＮＲの表面にコバルトシリサイド膜ＣＳが形成されている。
【０１１７】
サイドウォールＳＷは、ｎチャネル型ＭＩＳＦＥＴＱ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｎチャネル型ＭＩＳＦＥＴＱ１のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ１の不純物濃度は、深いｎ型不純物拡散領域ＮＲの不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ１とすることにより、ゲート電極Ｇ１の端部下における電界集中を抑制できる。
【０１１８】
次に、ｐチャネル型ＭＩＳＦＥＴＱ２は、半導体基板１Ｓ内に形成されたｎ型ウェルＮＷＬ上にゲート絶縁膜ＧＯＸを有しており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ２は、低抵抗化のため、例えば、ポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳの積層膜から形成されている。このとき、ｐチャネル型ＭＩＳＦＥＴＱ２においても、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限らず、ｎチャネル型ＭＩＳＦＥＴＱ１と同様に、酸窒化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を使用してもよい。
【０１１９】
ゲート電極Ｇ２の両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ２が形成されている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｐ型不純物拡散領域ＥＸ２の外側に深いｐ型不純物拡散領域ＰＲが形成され、この深いｐ型不純物拡散領域ＰＲの表面にコバルトシリサイド膜ＣＳが形成されている。
【０１２０】
サイドウォールＳＷは、ｐチャネル型ＭＩＳＦＥＴＱ２の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｐチャネル型ＭＩＳＦＥＴＱ２のソース領域およびドレイン領域は、浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲより形成されている。このとき、浅いｐ型不純物拡散領域ＥＸ２の不純物濃度は、深いｐ型不純物拡散領域ＰＲの不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｐ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。
【０１２１】
以上のようにして、半導体基板１Ｓ上にｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２が形成されている。このｎチャネル型ＭＩＳＦＥＴＱ１とｐチャネル型ＭＩＳＦＥＴＱ２を覆うように、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬを貫通するようにコンタクトホールが形成されている。コンタクトホールは、ｎチャネル型ＭＩＳＦＥＴＱ１のソース領域やドレイン領域や、ｐチャネル型ＭＩＳＦＥＴＱ２のソース領域やドレイン領域に達するように形成されており、このコンタクトホール内にプラグＰＬＧ１が形成されている。プラグＰＬＧ１は、コンタクトホール内に、例えば、チタン／窒化チタン膜（チタン膜とチタン膜上に形成された窒化チタン膜）よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【０１２２】
具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
【０１２３】
コンタクト層間絶縁膜ＣＩＬをＴＥＯＳ膜から形成する理由は、ＴＥＯＳ膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜ＣＩＬを形成する下地は、半導体基板１ＳにＭＩＳＦＥＴが形成された凹凸のある状態である。つまり、半導体基板１ＳにＭＩＳＦＥＴが形成されているので、半導体基板１Ｓの表面にはゲート電極が形成されて凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜ＣＩＬには、ＴＥＯＳ膜が使用される。なぜなら、ＴＥＯＳを原料とするＴＥＯＳ膜では、原料であるＴＥＯＳが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。
【０１２４】
また、バリア導体膜を構成するチタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板１Ｓになされてダメージを与えることを防ぐためのものである。
【０１２５】
次に、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に多層配線が形成されている。以下に、この多層配線の構造について説明する。図１４に示すように、コンタクト層間絶縁膜ＣＩＬに形成されたプラグＰＬＧ１上に、第１層配線Ｌ１が形成されている。この第１層配線Ｌ１は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第１層配線Ｌ１を形成したコンタクト層間絶縁膜ＣＩＬ上に、第１層配線Ｌ１を覆う層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ１には、第１層配線Ｌ１に達するプラグＰＬＧ２が形成されている。このプラグＰＬＧ２も、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【０１２６】
続いて、層間絶縁膜ＩＬ１に形成されたプラグＰＬＧ２上に、第２層配線Ｌ２が形成されている。この第２層配線Ｌ２は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第２層配線Ｌ２を形成した層間絶縁膜ＩＬ１上に、第２層配線Ｌ２を覆う層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ２には、第２層配線Ｌ２に達するプラグＰＬＧ３が形成されている。このプラグＰＬＧ３も、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【０１２７】
次に、層間絶縁膜ＩＬ２に形成されたプラグＰＬＧ３上に、第３層配線Ｌ３が形成されている。この第３層配線Ｌ３は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第３層配線Ｌ３を形成した層間絶縁膜ＩＬ２上に、第３層配線Ｌ３を覆う層間絶縁膜ＩＬ３が形成されている。この層間絶縁膜ＩＬ３は、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ３には、第３層配線Ｌ３に達するプラグＰＬＧ４が形成されている。このプラグＰＬＧ４も、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【０１２８】
続いて、層間絶縁膜ＩＬ３に形成されたプラグＰＬＧ４上に、第４層配線Ｌ４が形成されている。この第４層配線Ｌ４は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、第４層配線Ｌ４を形成した層間絶縁膜ＩＬ３上に、第４層配線Ｌ４を覆う層間絶縁膜ＩＬ４が形成されている。この層間絶縁膜ＩＬ４は、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ４には、第４層配線Ｌ４に達するプラグＰＬＧ５が形成されている。このプラグＰＬＧ５も、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【０１２９】
以上のようにして、多層配線が形成されている。本実施の形態５では、多層配線をアルミニウム膜から形成するようにしたが、多層配線を銅膜から形成してもよい。つまり、第１層配線Ｌ１〜第４層配線Ｌ４は、ダマシン配線のような銅を主体とする導電膜で形成してもよい。すなわち、各層間絶縁膜ＩＬ１〜層間絶縁膜ＩＬ４に、溝を形成した後に、溝の内部および外部に銅を主体とする導電膜を形成する。その後、ＣＭＰ法（化学的機械的研磨法）等で溝の外部の導電膜を研磨することで、溝内部に導電膜を埋め込む構造とすることもできる。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成してもよい。
【０１３０】
さらに、層間絶縁膜ＩＬ１〜ＩＬ４は、ＳｉＯＦ膜よりも誘電率の低い低誘電率膜から形成してもよい。具体的に、層間絶縁膜ＩＬ１〜ＩＬ４は、空孔を有するＳｉＯＣ膜、空孔を有するＭＳＱ膜（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）、空孔を有するＨＳＱ膜（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、または、水素含有シルセスキオキサン）のいずれかの膜から形成してもよい。空孔のサイズ（径）は、例えば、１ｎｍ程度である。
【０１３１】
次に、層間絶縁膜ＩＬ４に形成されたプラグＰＬＧ５上に、最上層配線ＴＭ１、ＴＭ２、ＴＭ３が形成されている。この最上層配線ＴＭ１、ＴＭ２、ＴＭ３は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜からなる積層膜から形成されている。そして、最上層配線ＴＭ１、ＴＭ２、ＴＭ３を形成した層間絶縁膜ＩＬ４上に、最上層配線ＴＭ１、ＴＭ２、ＴＭ３を覆うように、層間絶縁膜（表面保護膜）ＩＬ５が形成されている。この層間絶縁膜ＩＬ５は、例えば、酸化シリコン膜と、酸化シリコン膜上に形成された窒化シリコン膜からなる積層膜で形成されている。
【０１３２】
さらに、層間絶縁膜ＩＬ５には、最上層配線ＴＭ１に達する開口部ＣＮＴ１が形成されており、この開口部ＣＮＴ１に導電材料が埋め込まれている。開口部ＣＮＴ１が形成された層間絶縁膜ＩＬ５上に入力用バンプ電極ＩＢＭＰ１が形成されている。入力用バンプ電極ＩＢＭＰ１は、下地膜であるＵＢＭ（Under Bump Metal）膜と、このＵＢＭ膜上に形成された金膜から形成されている。ＵＢＭ膜は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、ＵＢＭ膜は、入力用バンプ電極ＩＢＭＰ１と表面保護膜（層間絶縁膜ＩＬ５）との接着性を向上させる機能の他、金膜の金属元素が多層配線側に移動することや、反対に多層配線の金属元素が金膜側に移動するのを抑制または防止するバリア機能を有する膜である。
【０１３３】
以上のようにして、本実施の形態５における半導体装置が形成されている。このとき、入力用バンプ電極ＩＢＭＰ１と平面的に重なる下層に３本の最上層配線ＴＭ１、ＴＭ２、ＴＭ３が形成されていることになる。
【０１３４】
続いて、例えば、１つの入力用バンプ電極ＩＢＭＰに２つの開口部が接続されている構造について説明する。図１５は、１つの入力用バンプ電極ＩＢＭＰ１を示す図である。図１５において、半導体チップＣＨＰ２の長辺ＬＳ１の延在する方向をＸ方向とし、半導体チップＣＨＰ２の短辺方向をＹ方向としている。図１５に示すように、入力用バンプ電極ＩＢＭＰ１は、長方形形状をしており、この入力用バンプ電極ＩＢＭＰ１の下層に３本の最上層配線ＴＭ１〜ＴＭ３が配置されている。入力用バンプ電極ＩＢＭＰ１は、開口部ＣＮＴ１ａに埋め込まれた導電材料を介して、最上層配線ＴＭ１と電気的に接続され、かつ、開口部ＣＮＴ１ｂに埋め込まれた導電材料を介して、最上層配線ＴＭ３とも電気的に接続されている。このように構成されている入力用バンプ電極ＩＢＭＰ１の下層に形成されているデバイス構造について図１６を参照しながら説明する。
【０１３５】
図１６は、図１５のＡ−Ａ線で切断した断面図であり、本実施の形態５における半導体装置の構成を示す断面図である。図１６に示すデバイス構造は、図１４に示すデバイス構造とほとんど同様であるので、異なる構造について説明する。図１６に示すデバイス構造において、図１４に示すデバイス構造と異なる点は、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１、ＴＭ２、ＴＭ３との接続関係である。図１６に示す入力用バンプ電極ＩＢＭＰ１は、２つの開口部ＣＮＴ１ａおよび開口部ＣＮＴ１ｂと接続されている。そして、開口部ＣＮＴ１ａを介して、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ１が電気的に接続され、開口部ＣＮＴ１ｂを介して、入力用バンプ電極ＩＢＭＰ１と最上層配線ＴＭ３が電気的に接続されている。その他のデバイス構造は図１４に示すデバイス構造と同様である。このようにして、１つの入力用バンプ電極ＩＢＭＰに２つの開口部ＣＮＴ１ａ、ＣＮＴ１ｂが接続されているデバイス構造が形成されている。
【０１３６】
（実施の形態６）
本実施の形態６では、ＬＣＤドライバを構成する半導体チップＣＨＰ２を実装基板（ガラス基板）に実装する工程について説明する。まず、通常の半導体製造技術を使用することにより、半導体基板にＭＩＳＦＥＴなどの半導体素子を形成し、その後、半導体素子を形成した半導体基板上に多層配線を形成する。そして、多層配線の最上層に形成される最上層配線を形成した後、この最上層配線上を覆う表面保護膜を形成する。その後、表面保護膜に最上層配線に達する開口部を形成し、この開口部を埋め込むとともに表面保護膜上にバンプ電極（入力用バンプ電極および出力用バンプ電極）を形成する。その後、半導体基板をダイシングすることにより、図４に示すような個片化した半導体チップＣＨＰ２を得ることができる。
【０１３７】
次に、上述するようにして形成された半導体チップＣＨＰ２を実装基板（ガラス基板）に接着して実装する工程について説明する。図１７は、半導体チップＣＨＰ２をガラス基板１０に実装する場合（ＣＯＧ：Chip On Glass）を示したものである。図１７に示すように、ガラス基板１０にはガラス基板１１が搭載されており、これによりＬＣＤの表示部が形成される。そして、ＬＣＤの表示部の近傍のガラス基板１０上は、ＬＣＤドライバである半導体チップＣＨＰ２が搭載される領域となっている。半導体チップＣＨＰ２には入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰが形成されており、入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰと、ガラス基板１０上に形成された電極１０ａ（ＩＴＯ電極）とは異方性導電フィルム（Anisotropic Conductive Film）ＡＣＦを介して接続されるようになっている。異方性導電フィルムＡＣＦは絶縁層１２と金属粒子１３を有するように構成されている。
【０１３８】
この工程で、カメラＣを使用して、半導体チップＣＨＰ２とガラス基板１０に形成されている電極１０ａとの位置合わせが行なわれる。この位置合わせでは、半導体チップＣＨＰ２に形成されているアライメントマークをカメラＣで認識することにより、半導体チップＣＨＰ２の正確な位置を把握することが行なわれる。
【０１３９】
図１８は、カメラＣによる位置合わせを行なった後、異方性導電フィルムＡＣＦ上に半導体チップＣＨＰ２を搭載した様子を示す断面図である。このとき、半導体チップＣＨＰ２とガラス基板１０とは正確な位置合わせが行なわれているので、電極１０ａ上に入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰが位置する。
【０１４０】
続いて、図１９に示すように、入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰと、電極１０ａとを異方性導電フィルムＡＣＦを介して接続する。異方性導電フィルムＡＣＦは、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせ、膜状に成型したフィルムである。金属粒子は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径３μｍ〜５μｍの球体から構成されている。この状態で、半導体チップＣＨＰ２をガラス基板１０に実装する際、異方性導電フィルムＡＣＦは、ガラス基板１０の電極１０ａと半導体チップＣＨＰ２の入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰの間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップＣＨＰ２を加圧すると入力用バンプ電極ＩＢＭＰおよび出力用バンプ電極ＯＢＭＰにあたる部位にだけ圧力がかかる。すると、異方性導電フィルムＡＣＦ内に分散している金属粒子が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、金属粒子を介して異方性導電フィルムＡＣＦに導電経路が形成される。圧力がかからなかった異方性導電フィルムＡＣＦの部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、横に並ぶ入力用バンプ電極ＩＢＭＰ間および横に並ぶ出力用バンプ電極ＯＢＭＰ間の絶縁性は保持される。このため、入力用バンプ電極ＩＢＭＰ間あるいは出力用バンプ電極ＯＢＭＰ間の間隔が狭くても、短絡を起こさずに、半導体チップＣＨＰ２をガラス基板１０に実装できるメリットがある。
【０１４１】
続いて、図２０に示すように、ガラス基板１０とフレキシブルプリント基板（Flexible Printed Circuit）ＦＰＣも異方性導電フィルムＡＣＦによって接続する。このようにガラス基板１０上に搭載された半導体チップＣＨＰ２において、出力用バンプ電極ＯＢＭＰはＬＣＤの表示部に電気的に接続され、入力用バンプ電極ＩＢＭＰはフレキシブルプリント基板ＦＰＣに接続される。
【０１４２】
図２１は、ＬＣＤ（液晶表示装置１５）の全体構成を示した図である。図２１に示すように、ガラス基板上にＬＣＤの表示部１４が形成されており、この表示部１４に画像が表示される。表示部１４の近傍のガラス基板上にはＬＣＤドライバである半導体チップＣＨＰ２が搭載されている。半導体チップＣＨＰ２の近傍にはフレキシブルプリント基板ＦＰＣが搭載されており、フレキシブルプリント基板ＦＰＣとＬＣＤの表示部１４の間にドライバである半導体チップＣＨＰ２が搭載されている。このようにして、半導体チップＣＨＰ２をガラス基板上に搭載することができる。以上のようにして、液晶表示装置１５にＬＣＤドライバである半導体チップＣＨＰ２を実装することができる。
【０１４３】
（実施の形態７）
本実施の形態７では、出力用バンプ電極、最上層配線および出力保護回路の平面レイアウトについて説明する。図２２は、図４で示したＬＣＤドライバを構成する半導体チップＣＨＰ２の長辺ＬＳ２の近傍領域を拡大して示す図である。
【０１４４】
図２２に示すように、半導体チップＣＨＰ２の内部回路に近い出力用バンプ電極ＯＢＭＰ１と、長辺ＬＳ２側に近い出力用バンプ電極ＯＢＭＰ２とが、千鳥配置されている。出力用バンプ電極ＯＢＭＰ１と出力用バンプ電極ＯＢＭＰ２は、それぞれ長辺ＬＳ２に沿う方向（Ｘ方向）に複数配置されている。出力用バンプ電極ＯＢＭＰ１と出力用バンプ電極ＯＢＭＰ２の下の半導体基板上には、出力保護回路４が配置されている。出力保護回路４の領域には、図２または図３に示すような複数の保護回路用の半導体素子が形成されており、それぞれ出力用バンプ電極ＯＢＭＰ１と出力用バンプ電極ＯＢＭＰ２に電気的に接続されている。出力保護回路４は、最上層配線ＴＭ５または最上層配線ＴＭ６を介して、出力用バンプ電極ＯＢＭＰ１と出力用バンプ電極ＯＢＭＰ２と電気的に接続される。また、最上層配線ＴＭ５および最上層配線ＴＭ６は、開口部ＣＮＴ６や開口部ＣＮＴ７を介して、出力用バンプ電極ＯＢＭＰ１および出力用バンプ電極ＯＢＭＰ２に接続されている。
【０１４５】
ここで、出力用バンプ電極ＯＢＭＰ２の開口部ＣＮＴ７は、長辺ＬＳ２側でなく、内部回路に近い位置に設けられている。これにより、最上層配線ＴＭ７（電源配線）（基準電位Ｖｓｓ）と最上層配線ＴＭ８（電源配線）（外部電源電位Ｖｃｃ）を半導体チップＣＨＰ２の外周に引き回すことができる。すなわち、出力保護回路４の上部の領域であって、出力用バンプ電極ＯＢＭＰ２の下部の領域を効果的に使用することができる。このように、本実施の形態７における半導体チップＣＨＰ２では、出力用バンプ電極ＯＢＭＰ１と出力用バンプ電極ＯＢＭＰ２についても、チップサイズの縮小のための工夫がなされている。
【０１４６】
つまり、本実施の形態７の特徴は、千鳥状に配置された複数の出力用バンプ電極として、長辺ＬＳ２に近い位置に配置された出力用バンプ電極ＯＢＭＰ２と、出力用バンプ電極ＯＢＭＰ２よりも長辺ＬＳ２から遠い位置に配置された出力用バンプ電極ＯＢＭＰ１とを有している。そして、出力用バンプ電極ＯＢＭＰ１下には最上層配線ＴＭ５が形成されており、出力用バンプ電極ＯＢＭＰ２下には最上層配線ＴＭ６が形成されている。このとき、出力用バンプ電極ＯＢＭＰ１は、絶縁膜に形成された開口部ＣＮＴ６を介して、最上層配線ＴＭ５と接続しており、出力用バンプ電極ＯＢＭＰ２は、絶縁膜に形成された開口部ＣＮＴ７を介して、最上層配線ＴＭ６と接続している。開口部ＣＮＴ６が形成されている位置は、出力用バンプ電極ＯＢＭＰ１の中央よりも長辺ＬＳ２から近い位置であり、開口部ＣＮＴ７が形成されている位置は、出力用バンプ電極ＯＢＭＰ２の中央よりも長辺ＬＳ２から遠い位置であることを特徴とするものである。
【０１４７】
なお、本実施の形態７における出力用バンプ電極ＯＢＭＰ１や出力用バンプ電極ＯＢＭＰ２は、前述の実施の形態３で示した入力用バンプ電極ＩＢＭＰと異なり、複数の出力用バンプ電極ＯＢＭＰ２の開口部ＣＮＴ７の位置は全て同じである。また、複数の出力用バンプ電極ＯＢＭＰ１の開口部ＣＮＴ６の位置は全て同じである。つまり、入力用バンプ電極ＩＢＭＰは、一直線上に複数形成されており、開口部（例えば、図８や図９の開口部ＣＮＴ１〜ＣＮＴ３）の位置が異なっているものもある。しかし、出力用バンプ電極ＯＢＭＰ１は、一直線上に複数形成されており、開口部ＣＮＴ６の位置が同じである。出力用バンプ電極ＯＢＭＰ２は、出力用バンプ電極ＯＢＭＰ１とは異なる一直線上に複数形成されており、開口部ＣＮＴ７の位置が同じである。
【０１４８】
以上、本実施の形態７に開示した技術によって、半導体チップＣＨＰ２の短辺方向のサイズを縮小することができる。
【０１４９】
また、本実施の形態７で開示した技術は、前述した他の実施の形態に適用することも可能である。
【０１５０】
（実施の形態８）
本実施の形態８では、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重なる領域に、半導体素子が形成されないダミー領域を配置した場合を例示する。図２３は、図１３のＡ−Ａ線で切断した断面図であり、本実施の形態８を例示する断面図である。
【０１５１】
例えば、前述の本実施の形態５では、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重なる領域に内部回路ＩＵを配置した例を示したが、これに限られず、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重なる領域は、半導体素子が形成されないダミー領域であってもよい。ダミー領域は、素子分離領域ＳＴＩで区画された半導体基板の領域であり、半導体装置の回路動作に寄与しない領域である。
【０１５２】
図２３では、ダミー領域の一例として、ディッシング防止用に設けられたダミーパターンＤＰを例示している。このダミーパターンＤＰは、複数のパターンがそれぞれ同一形状で設けられており、それぞれ同一ピッチで形成されており、規則的に配置されている。
【０１５３】
このように、本実施の形態８においても、前述の本実施の形態５と同様に、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２の下層に、複数の配線層を通過させることができるので、配線レイアウトの自由度を向上させることができる。
【０１５４】
また、入力用バンプ電極ＩＢＭＰ１、ＩＢＭＰ２と平面的に重なる領域に、ダミーパターンＤＰを設けているので、各配線層の平坦性を向上させることができる。
【０１５５】
なお、本実施の形態８で開示した技術は、前述した他の実施の形態に適用することも可能である。
【０１５６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１５７】
本実施の形態では、液晶表示用の駆動装置（ＬＣＤドライバ）について例示したが、これに限られず、有機ＥＬ等他の表示用の駆動装置としても利用可能である。また、表示用の駆動装置に限られず、他の半導体装置にも適用可能である。特に、半導体チップが長方形形状の場合に適用することが好ましい。
【産業上の利用可能性】
【０１５８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１５９】
１ 制御部
１Ｓ 半導体基板
２ａ ＳＲＡＭ
２ｂ ＳＲＡＭ
２ｃ ＳＲＡＭ
３ 入力保護回路
３ａ 入力保護回路
３ｂ 入力保護回路
３ｃ 入力保護回路
３Ａ 入力保護回路
３Ｂ 入力保護回路
４ 出力保護回路
１０ ガラス基板
１０ａ 電極
１１ ガラス基板
１２ 絶縁層
１３ 金属粒子
１４ 表示部
１５ 液晶表示装置
Ａ 端子
ＡＣＦ 異方性導電フィルム
ａ 長さ
ｂ 長さ
Ｃ カメラ
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＩＬ コンタクト層間絶縁膜
ＣＮＴ１ 開口部
ＣＮＴ１ａ 開口部
ＣＮＴ１ｂ 開口部
ＣＮＴ２ 開口部
ＣＮＴ２ａ 開口部
ＣＮＴ２ｂ 開口部
ＣＮＴ３ 開口部
ＣＮＴ３ａ 開口部
ＣＮＴ３ｂ 開口部
ＣＮＴ４ａ 開口部
ＣＮＴ４ｂ 開口部
ＣＮＴ５ 開口部
ＣＮＴ６ 開口部
ＣＮＴ７ 開口部
ＣＳ コバルトシリサイド膜
Ｄ１ ダイオード
Ｄ２ ダイオード
ＤＰ ダミーパターン
ＥＸ１ 浅いｎ型不純物拡散領域
ＥＸ２ 浅いｐ型不純物拡散領域
ＦＰＣ フレキシブルプリント基板
Ｇ１ ゲート電極
Ｇ２ ゲート電極
ＧＯＸ ゲート絶縁膜
ＩＢＭＰ 入力用バンプ電極
ＩＢＭＰ１ 入力用バンプ電極
ＩＢＭＰ２ 入力用バンプ電極
ＩＢＭＰ３ 入力用バンプ電極
ＩＢＭＰ４ 入力用バンプ電極
ＩＢＭＰ５ 入力用バンプ電極
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＬ５ 層間絶縁膜
ＩＵ 内部回路
Ｌ１ 第１層配線
Ｌ２ 第２層配線
Ｌ３ 第３層配線
Ｌ４ 第４層配線
ＬＳ１ 長辺
ＬＳ２ 長辺
ＮＲ 深いｎ型不純物拡散領域
ＮＷＬ ｎ型ウェル
ＯＢＭＰ 出力用バンプ電極
ＯＢＭＰ１ 出力用バンプ電極
ＯＢＭＰ２ 出力用バンプ電極
ＰＦ ポリシリコン膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＬＧ５ プラグ
ＰＲ 深いｐ型不純物拡散領域
ＰＷＬ ｐ型ウェル
Ｑ１ ｎチャネル型ＭＩＳＦＥＴ
Ｑ２ ｐチャネル型ＭＩＳＦＥＴ
ＳＳ１ 短辺
ＳＳ２ 短辺
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
ＴＭ１ 最上層配線
ＴＭ１ａ 最上層配線
ＴＭ１ｂ 最上層配線
ＴＭ２ 最上層配線
ＴＭ２ａ 最上層配線
ＴＭ２ｂ 最上層配線
ＴＭ３ 最上層配線
ＴＭ３ａ 最上層配線
ＴＭ３ｂ 最上層配線
ＴＭ４ 最上層配線
ＴＭ５ 最上層配線
ＴＭ６ 最上層配線
ＴＭ７ 最上層配線（Ｖｓｓ）
ＴＭ８ 最上層配線（Ｖｃｃ）
Ｔｒ１ ｎチャネル型ＭＩＳＦＥＴ
Ｔｒ２ ｐチャネル型ＭＩＳＦＥＴ
Ｖｄｄ 電源電位
Ｖｓｓ 接地電位
Ｙ１ 距離
Ｙ２ 距離
【特許請求の範囲】
【請求項１】
一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている複数の第１バンプ電極と、
（ｂ）前記半導体チップに形成されている内部回路と、
（ｃ）前記内部回路を静電気から保護し、かつ、前記複数の第１バンプ電極と電気的に接続する複数の第１静電保護回路とを有し、
前記複数の第１バンプ電極のうち一部の第１バンプ電極と電気的に接続する前記複数の第１静電保護回路のうち一部の第１静電保護回路は、前記一部の第１バンプ電極と平面的に重なる位置に配置されており、
前記複数の第１バンプ電極のうち他の第１バンプ電極と電気的に接続する前記複数の第１静電保護回路のうちの他の第１静電保護回路は、前記他の第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記複数の第１バンプ電極と前記内部回路とは、前記複数の第１静電保護回路を介して電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記一部の第１バンプ電極の数は、前記他の第１バンプ電極の数よりも少ないことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記他の第１バンプ電極の下層には前記内部回路が配置されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記複数の第１バンプ電極は、入力用バンプ電極であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記半導体チップは、
（ｄ）前記第２長辺に沿って配置され、かつ、前記第１長辺よりも前記第２長辺側に近い位置に配置されている複数の第２バンプ電極と、
（ｅ）前記内部回路を静電気から保護し、かつ、前記複数の第２バンプ電極と電気的に接続する複数の第２静電保護回路とを有することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記複数の第２バンプ電極と前記内部回路とは、前記複数の第２静電保護回路を介して電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置であって、
前記複数の第２バンプ電極の下層には、前記複数の第２静電保護回路が配置されていることを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置であって、
前記複数の第２バンプ電極は、出力用バンプ電極であることを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置であって、
前記複数の第１バンプ電極が形成されている領域と、前記複数の第２バンプ電極が形成されている領域とに挟まれた内部領域に、前記他の第１静電保護回路が配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記他の第１静電保護回路は、前記内部領域内の複数の領域に分割されて配置されていることを特徴とする半導体装置。
【請求項１２】
請求項６記載の半導体装置であって、
前記複数の第１バンプ電極は、一直線状に配置されている一方、前記複数の第２バンプ電極は、千鳥状に配置されていることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置であって、
前記半導体チップは、液晶表示装置を駆動するＬＣＤドライバであることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置であって、
前記他の第１バンプ電極の下層には前記他の第１静電保護回路が配置されていないことを特徴とする半導体装置。
【請求項１５】
一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている複数の第１バンプ電極と、
（ｂ）前記半導体チップに形成されている内部回路と、
（ｃ）前記内部回路を静電気から保護し、かつ、前記複数の第１バンプ電極と電気的に接続する複数の第１静電保護回路とを有し、
前記複数の第１静電保護回路は、前記複数の第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記複数の第１バンプ電極の下層には、前記複数の第１静電保護回路が配置されていないことを特徴とする半導体装置。
【請求項１７】
第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺とを有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
（ａ）前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極および第２バンプ電極と、
（ｂ）前記第１バンプ電極および前記第２バンプ電極と平面的に重なる位置に絶縁膜を介して配置されている最上層配線と、
（ｃ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第１開口部と、
（ｄ）前記第２バンプ電極と接続するために、前記絶縁膜に形成された第２開口部とを有し、
前記第１短辺または前記第２短辺に沿う方向において、前記第１バンプ電極に対する前記第１開口部の形成位置と、前記第２バンプ電極に対する前記第２開口部の形成位置が異なることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、
前記第１開口部の形成位置は、前記第２開口部の形成位置よりも、前記半導体チップの前記第１長辺に近い位置にあることを特徴とする半導体装置。
【請求項１９】
請求項１７記載の半導体装置であって、
前記最上層配線は、前記第１バンプ電極と前記第１開口部を介して接続され、かつ、前記第２バンプ電極と前記第２開口部を介して接続されている配線を含むことを特徴とする半導体装置。
【請求項２０】
請求項１７記載の半導体装置であって、
前記最上層配線は、
前記第１バンプ電極と前記第１開口部を介して接続され、前記第２バンプ電極の下を通過し、かつ、前記第２バンプ電極とは接続されない第１最上層配線と、
前記第２バンプ電極と前記第２開口部を介して接続され、前記第１バンプ電極の下を通過し、かつ、前記第１バンプ電極とは接続されない第２最上層配線とを含むことを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置であって、
前記最上層配線は、さらに、前記第１バンプ電極および前記第２バンプ電極の下を通過し、かつ、前記第１バンプ電極および前記第２バンプ電極とは接続されない第３最上層配線を含むことを特徴とする半導体装置。
【請求項２２】
請求項１７記載の半導体装置であって、さらに、
前記半導体チップに形成されている内部回路と、
前記内部回路を静電気から保護する第１静電保護回路とを有し、
前記第１バンプ電極と前記内部回路との間に電気的に接続される前記第１静電保護回路は、前記第１バンプ電極と平面的に重なる領域とは異なる領域に形成されており、
前記第１バンプ電極と前記第１静電保護回路は、前記第１開口部を介して前記第１バンプ電極と接続されている前記最上層配線で接続されていることを特徴とする半導体装置。
【請求項２３】
請求項１７記載の半導体装置であって、
前記第１長辺に沿って配置されている前記第１バンプ電極および前記第２バンプ電極は、複数の入力用バンプ電極であり、
前記第２長辺に沿って、前記第１長辺よりも前記第２長辺側に近い位置に、複数の出力用バンプ電極が千鳥状に配置されていることを特徴とする半導体装置。
【請求項２４】
請求項２３記載の半導体装置であって、
前記複数の入力用バンプ電極のそれぞれの面積は、前記複数の出力用バンプ電極のそれぞれの面積よりも大きいことを特徴とする半導体装置。
【請求項２５】
請求項２３記載の半導体装置であって、
前記複数の入力用バンプ電極のそれぞれの短辺方向の長さは、前記複数の出力用バンプ電極のそれぞれの短辺方向の長さよりも長いことを特徴とする半導体装置。
【請求項２６】
請求項２３記載の半導体装置であって、
千鳥状に配置された前記複数の出力用バンプ電極は、前記第２長辺に近い位置に配置された第２出力用バンプ電極と、前記第２出力用バンプ電極よりも前記第２長辺から遠い位置に配置された第１出力用バンプ電極とを有し、
前記第１出力用バンプ電極下には第４最上層配線が形成されており、
前記第２出力用バンプ電極下には第５最上層配線が形成されており、
前記第１出力用バンプ電極は、前記絶縁膜に形成された第３開口部を介して、前記第４最上層配線と接続しており、
前記第２出力用バンプ電極は、前記絶縁膜に形成された第４開口部を介して、前記第５最上層配線と接続しており、
前記第３開口部が形成されている位置は、前記第１出力用バンプ電極の中央よりも前記第２長辺から近い位置であり、
前記第４開口部が形成されている位置は、前記第２出力用バンプ電極の中央よりも前記第２長辺から遠い位置であることを特徴とする半導体装置。
【請求項２７】
一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極および第２バンプ電極と、
（ｂ）前記第１バンプ電極および前記第２バンプ電極と平面的に重なる位置に絶縁膜を介して配置されている最上層配線と、
（ｃ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第１開口部と、
（ｄ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第２開口部とを有し、
前記最上層配線は、前記第１バンプ電極と前記第１開口部を介して接続される第１最上層配線と、前記第１バンプ電極と前記第２開口部を介して接続され、かつ、前記第１最上層配線とは異なる第２最上層配線とを含み、前記第１開口部と前記第２開口部は前記第１バンプ電極の異なる位置で接続されるように形成されていることを特徴とする半導体装置。
【請求項２８】
請求項２７記載の半導体装置であって、さらに、
（ｅ）前記第２バンプ電極と接続するために、前記絶縁膜に形成された第３開口部を有し、
前記最上層配線のうち前記第１最上層配線は、前記第２バンプ電極と前記第３開口部を介して接続されており、
前記最上層配線のうち前記第２最上層配線は、前記第２バンプ電極とは接続されていないことを特徴とする半導体装置。
【請求項２９】
第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺を有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第１長辺と対向する前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極と、
前記半導体チップに形成されている内部回路と、
前記内部回路を静電気から保護し、かつ、前記第１バンプ電極と電気的に接続する第１静電保護回路とを有し、
前記内部回路は、前記第１バンプ電極と平面的に重なる位置に配置されており、
前記第１静電保護回路は、前記第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とする半導体装置。
【請求項３０】
請求項２９記載の半導体装置であって、
前記内部回路はＳＲＡＭであることを特徴とする半導体装置。
【請求項３１】
第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺を有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第１長辺と対向する前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極と、
前記半導体チップに形成されている内部回路と、
前記内部回路を静電気から保護し、かつ、前記第１バンプ電極と電気的に接続する第１静電保護回路とを有し、
前記第１静電保護回路は、前記第１バンプ電極と平面的に重なる位置とは異なる位置に配置されており、
前記第１バンプ電極と平面的に重なる位置には、複数の配線が通過していることを特徴とする半導体装置。
【請求項３２】
請求項３１記載の半導体装置であって、
半導体基板の溝内に絶縁膜が埋め込まれた領域である素子分離領域と、
前記素子分離領域に区画された領域である活性領域およびダミー領域とを有し、
前記活性領域は半導体素子が形成された領域であり、
前記ダミー領域は前記半導体素子が形成されていない領域であり、
前記第１バンプ電極と平面的に重なる位置には、前記ダミー領域が配置されていることを特徴とする半導体装置。
【請求項３３】
請求項３２記載の半導体装置であって、
前記内部回路は、前記活性領域に形成された前記半導体素子を含んで構成されていることを特徴とする半導体装置。
【請求項１】
一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている複数の第１バンプ電極と、
（ｂ）前記半導体チップに形成されている内部回路と、
（ｃ）前記内部回路を静電気から保護し、かつ、前記複数の第１バンプ電極と電気的に接続する複数の第１静電保護回路とを有し、
前記複数の第１バンプ電極のうち一部の第１バンプ電極と電気的に接続する前記複数の第１静電保護回路のうち一部の第１静電保護回路は、前記一部の第１バンプ電極と平面的に重なる位置に配置されており、
前記複数の第１バンプ電極のうち他の第１バンプ電極と電気的に接続する前記複数の第１静電保護回路のうちの他の第１静電保護回路は、前記他の第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記複数の第１バンプ電極と前記内部回路とは、前記複数の第１静電保護回路を介して電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記一部の第１バンプ電極の数は、前記他の第１バンプ電極の数よりも少ないことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記他の第１バンプ電極の下層には前記内部回路が配置されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記複数の第１バンプ電極は、入力用バンプ電極であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記半導体チップは、
（ｄ）前記第２長辺に沿って配置され、かつ、前記第１長辺よりも前記第２長辺側に近い位置に配置されている複数の第２バンプ電極と、
（ｅ）前記内部回路を静電気から保護し、かつ、前記複数の第２バンプ電極と電気的に接続する複数の第２静電保護回路とを有することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記複数の第２バンプ電極と前記内部回路とは、前記複数の第２静電保護回路を介して電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置であって、
前記複数の第２バンプ電極の下層には、前記複数の第２静電保護回路が配置されていることを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置であって、
前記複数の第２バンプ電極は、出力用バンプ電極であることを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置であって、
前記複数の第１バンプ電極が形成されている領域と、前記複数の第２バンプ電極が形成されている領域とに挟まれた内部領域に、前記他の第１静電保護回路が配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記他の第１静電保護回路は、前記内部領域内の複数の領域に分割されて配置されていることを特徴とする半導体装置。
【請求項１２】
請求項６記載の半導体装置であって、
前記複数の第１バンプ電極は、一直線状に配置されている一方、前記複数の第２バンプ電極は、千鳥状に配置されていることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置であって、
前記半導体チップは、液晶表示装置を駆動するＬＣＤドライバであることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置であって、
前記他の第１バンプ電極の下層には前記他の第１静電保護回路が配置されていないことを特徴とする半導体装置。
【請求項１５】
一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている複数の第１バンプ電極と、
（ｂ）前記半導体チップに形成されている内部回路と、
（ｃ）前記内部回路を静電気から保護し、かつ、前記複数の第１バンプ電極と電気的に接続する複数の第１静電保護回路とを有し、
前記複数の第１静電保護回路は、前記複数の第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記複数の第１バンプ電極の下層には、前記複数の第１静電保護回路が配置されていないことを特徴とする半導体装置。
【請求項１７】
第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺とを有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
（ａ）前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極および第２バンプ電極と、
（ｂ）前記第１バンプ電極および前記第２バンプ電極と平面的に重なる位置に絶縁膜を介して配置されている最上層配線と、
（ｃ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第１開口部と、
（ｄ）前記第２バンプ電極と接続するために、前記絶縁膜に形成された第２開口部とを有し、
前記第１短辺または前記第２短辺に沿う方向において、前記第１バンプ電極に対する前記第１開口部の形成位置と、前記第２バンプ電極に対する前記第２開口部の形成位置が異なることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、
前記第１開口部の形成位置は、前記第２開口部の形成位置よりも、前記半導体チップの前記第１長辺に近い位置にあることを特徴とする半導体装置。
【請求項１９】
請求項１７記載の半導体装置であって、
前記最上層配線は、前記第１バンプ電極と前記第１開口部を介して接続され、かつ、前記第２バンプ電極と前記第２開口部を介して接続されている配線を含むことを特徴とする半導体装置。
【請求項２０】
請求項１７記載の半導体装置であって、
前記最上層配線は、
前記第１バンプ電極と前記第１開口部を介して接続され、前記第２バンプ電極の下を通過し、かつ、前記第２バンプ電極とは接続されない第１最上層配線と、
前記第２バンプ電極と前記第２開口部を介して接続され、前記第１バンプ電極の下を通過し、かつ、前記第１バンプ電極とは接続されない第２最上層配線とを含むことを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置であって、
前記最上層配線は、さらに、前記第１バンプ電極および前記第２バンプ電極の下を通過し、かつ、前記第１バンプ電極および前記第２バンプ電極とは接続されない第３最上層配線を含むことを特徴とする半導体装置。
【請求項２２】
請求項１７記載の半導体装置であって、さらに、
前記半導体チップに形成されている内部回路と、
前記内部回路を静電気から保護する第１静電保護回路とを有し、
前記第１バンプ電極と前記内部回路との間に電気的に接続される前記第１静電保護回路は、前記第１バンプ電極と平面的に重なる領域とは異なる領域に形成されており、
前記第１バンプ電極と前記第１静電保護回路は、前記第１開口部を介して前記第１バンプ電極と接続されている前記最上層配線で接続されていることを特徴とする半導体装置。
【請求項２３】
請求項１７記載の半導体装置であって、
前記第１長辺に沿って配置されている前記第１バンプ電極および前記第２バンプ電極は、複数の入力用バンプ電極であり、
前記第２長辺に沿って、前記第１長辺よりも前記第２長辺側に近い位置に、複数の出力用バンプ電極が千鳥状に配置されていることを特徴とする半導体装置。
【請求項２４】
請求項２３記載の半導体装置であって、
前記複数の入力用バンプ電極のそれぞれの面積は、前記複数の出力用バンプ電極のそれぞれの面積よりも大きいことを特徴とする半導体装置。
【請求項２５】
請求項２３記載の半導体装置であって、
前記複数の入力用バンプ電極のそれぞれの短辺方向の長さは、前記複数の出力用バンプ電極のそれぞれの短辺方向の長さよりも長いことを特徴とする半導体装置。
【請求項２６】
請求項２３記載の半導体装置であって、
千鳥状に配置された前記複数の出力用バンプ電極は、前記第２長辺に近い位置に配置された第２出力用バンプ電極と、前記第２出力用バンプ電極よりも前記第２長辺から遠い位置に配置された第１出力用バンプ電極とを有し、
前記第１出力用バンプ電極下には第４最上層配線が形成されており、
前記第２出力用バンプ電極下には第５最上層配線が形成されており、
前記第１出力用バンプ電極は、前記絶縁膜に形成された第３開口部を介して、前記第４最上層配線と接続しており、
前記第２出力用バンプ電極は、前記絶縁膜に形成された第４開口部を介して、前記第５最上層配線と接続しており、
前記第３開口部が形成されている位置は、前記第１出力用バンプ電極の中央よりも前記第２長辺から近い位置であり、
前記第４開口部が形成されている位置は、前記第２出力用バンプ電極の中央よりも前記第２長辺から遠い位置であることを特徴とする半導体装置。
【請求項２７】
一対の短辺と一対の長辺を有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
（ａ）前記半導体チップの第１長辺に沿って配置され、かつ、前記第１長辺と対向する第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極および第２バンプ電極と、
（ｂ）前記第１バンプ電極および前記第２バンプ電極と平面的に重なる位置に絶縁膜を介して配置されている最上層配線と、
（ｃ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第１開口部と、
（ｄ）前記第１バンプ電極と接続するために、前記絶縁膜に形成された第２開口部とを有し、
前記最上層配線は、前記第１バンプ電極と前記第１開口部を介して接続される第１最上層配線と、前記第１バンプ電極と前記第２開口部を介して接続され、かつ、前記第１最上層配線とは異なる第２最上層配線とを含み、前記第１開口部と前記第２開口部は前記第１バンプ電極の異なる位置で接続されるように形成されていることを特徴とする半導体装置。
【請求項２８】
請求項２７記載の半導体装置であって、さらに、
（ｅ）前記第２バンプ電極と接続するために、前記絶縁膜に形成された第３開口部を有し、
前記最上層配線のうち前記第１最上層配線は、前記第２バンプ電極と前記第３開口部を介して接続されており、
前記最上層配線のうち前記第２最上層配線は、前記第２バンプ電極とは接続されていないことを特徴とする半導体装置。
【請求項２９】
第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺を有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第１長辺と対向する前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極と、
前記半導体チップに形成されている内部回路と、
前記内部回路を静電気から保護し、かつ、前記第１バンプ電極と電気的に接続する第１静電保護回路とを有し、
前記内部回路は、前記第１バンプ電極と平面的に重なる位置に配置されており、
前記第１静電保護回路は、前記第１バンプ電極と平面的に重なる位置とは異なる位置に配置されていることを特徴とする半導体装置。
【請求項３０】
請求項２９記載の半導体装置であって、
前記内部回路はＳＲＡＭであることを特徴とする半導体装置。
【請求項３１】
第１短辺、前記第１短辺と対向する第２短辺、第１長辺および前記第１長辺と対向する第２長辺を有する矩形形状の半導体チップを備える半導体装置であって、
前記半導体チップは、
前記半導体チップの前記第１長辺に沿って配置され、かつ、前記第１長辺と対向する前記第２長辺よりも前記第１長辺側に近い位置に配置されている第１バンプ電極と、
前記半導体チップに形成されている内部回路と、
前記内部回路を静電気から保護し、かつ、前記第１バンプ電極と電気的に接続する第１静電保護回路とを有し、
前記第１静電保護回路は、前記第１バンプ電極と平面的に重なる位置とは異なる位置に配置されており、
前記第１バンプ電極と平面的に重なる位置には、複数の配線が通過していることを特徴とする半導体装置。
【請求項３２】
請求項３１記載の半導体装置であって、
半導体基板の溝内に絶縁膜が埋め込まれた領域である素子分離領域と、
前記素子分離領域に区画された領域である活性領域およびダミー領域とを有し、
前記活性領域は半導体素子が形成された領域であり、
前記ダミー領域は前記半導体素子が形成されていない領域であり、
前記第１バンプ電極と平面的に重なる位置には、前記ダミー領域が配置されていることを特徴とする半導体装置。
【請求項３３】
請求項３２記載の半導体装置であって、
前記内部回路は、前記活性領域に形成された前記半導体素子を含んで構成されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１１−２９３９６（Ｐ２０１１−２９３９６Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７３３５６（Ｐ２００９−１７３３５６）
【出願日】平成２１年７月２４日（２００９．７．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２４日（２００９．７．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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