半導体集積回路装置および電子機器
【課題】半導体集積回路装置において、回路の占有面積の増大を最小限に抑えつつ、電源ノイズに起因する誤った信号の伝達を確実に防止し、ESDイミュニティを向上させること。
【解決手段】電源セル(502)内に電源ノイズ検出回路(200)を設ける。一方、I/Oセル506内にノイズキャンセラ(300)を設ける。電源ノイズ検出回路200によって、高レベル側電源電圧(HVDD)に重畳する正極性/負極性の電源ノイズ、および低レベル側電源電圧(VSS1)に重畳される正極性の電源ノイズのいずれかを検出し、ノイズキャンセラ300を動作させる。これによって、電源ノイズに起因する誤った信号の伝達が確実に阻止され、電子機器の重大な誤動作が防止される。
【解決手段】電源セル(502)内に電源ノイズ検出回路(200)を設ける。一方、I/Oセル506内にノイズキャンセラ(300)を設ける。電源ノイズ検出回路200によって、高レベル側電源電圧(HVDD)に重畳する正極性/負極性の電源ノイズ、および低レベル側電源電圧(VSS1)に重畳される正極性の電源ノイズのいずれかを検出し、ノイズキャンセラ300を動作させる。これによって、電源ノイズに起因する誤った信号の伝達が確実に阻止され、電子機器の重大な誤動作が防止される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路装置および電子機器に関する。
【背景技術】
【0002】
携帯電話機などの電子機器が、帯電した操作者からの静電気放電にさらされると、電子機器が内蔵する集積回路装置のトランジスタが静電破壊する場合がある。このような静電破壊を防止するために、集積回路装置には静電破壊防止用の保護素子(保護ダイオード等)が設けられるのが一般的である。
【0003】
一方、操作者からの静電気放電によってトランジスタの静電破壊は生じないものの、電子機器の表示パネルの表示状態が異常状態になる等の誤動作が生じる場合がある。このような誤動作が生じると、電子機器の信頼性が損なわれることから、近年、静電気放電(ESD)による誤動作に関する耐性(ESDイミュニティ:ElectroStatic Discharge immunity)が重視される傾向にある。したがって、近年、集積回路装置に対してESDイミュニティテストが実施されることが多くなっている。
【0004】
図15は、ESDイミュニティテストの一例を説明するための図である。図15では、表示パネル8と、集積回路装置(表示ドライバ)10とが組み込まれている表示装置6に対して、静電気印加装置4によって、意図的に静電気(静電気放電:ESD)を印加し、誤動作(例えば、表示パネル8の表示に異常が生じる)が生じないかを、チェックしている。
【0005】
従来のESDパルスに起因する誤動作の防止回路としては、例えば、特許文献1に記載されるものがある。特許文献1では、ESDパルスに起因して異常信号が出力ピンから出力されると、フィードバック経路を介してその出力ピンの異常を検出してリセット信号を生成し、そのリセット信号によって、次段の電子機器等をリセットすることによって、で電子機器を異常状態から回復させる。
【0006】
また、特許文献2には、遅延ゲートと、アンドゲートと、オアゲートとを用いて、スパイクノイズを除去するスパイクノイズ除去回路が開示されている。
【特許文献1】特開2003−234647号公報
【特許文献2】特開平5−191226号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
上述のとおり、近年、集積回路装置のESDイミュニティは重視される傾向にある。そして、ESDイミュニティテストが多様化し、従来にはない特殊な条件が設定され、そのような条件下でも誤動作が生じないことを保障しなければならない場合が生じた。
【0008】
図15は、従来のESDイミュニティテストについて説明するための図である。図15の表示装置6は、表示パネル8と、集積回路装置(表示ドライバ)10を有する。図15に示されるESDイミュニティテストでは、静電気放電手段4から、表示パネル8に静電気放電パルス(ESD)が印加される。
【0009】
従来は、図15に示すように静電パルスを単に印加して試験を行うだけであったが、例えば、クリティカルパス(静電気放電によって重大な誤動作が生じる可能性が高いパス)については、あらゆる場合を想定して、誤動作を確実に防止することが重要となる場合がある。
【0010】
この観点から、本発明の発明者は、別電源で動作する回路ブロックのインタフェースに関し、電源のみに静電気放電に起因するノイズが重畳されたときに生じる誤動作について検討した。
【0011】
図16は、別電源で動作する2つの回路ブロックにおいて、電源ノイズによって生じる回路の誤動作について説明するための回路図である。
図示されるように、第1の回路(ブロックA)100と、第2の回路(ブロックB)110が接続され、第1の回路100から第2のブロック110に信号伝達が行われる場合を想定する。
【0012】
第1の回路100は、第1の高レベル側電源電圧(VD1)と第1の低レベル側電源(VSS1)との間で動作し、全体としてインバータ(INV1)として機能するものとする。また、第2の回路110は、第2の高レベル側電源電圧(VD2)と第2の低レベル側電源(VSS2)との間で動作し、全体としてインバータ(INV2)として機能するものとする。第1の回路100には信号Vinが入力され、第2の回路110からは信号Voutが出力される。
【0013】
ここでは、入力信号Vinや、第2の回路110の電源電圧(VD2,VSS2)は正常であるものとし、第1の回路100の電源電圧(VD1またはVSS1のいずれか一方)のみが、ESDパルスによって変動する場合を考える。また、入力信号Vinは、第1の高レベル側電源電圧(VD1:すなわち“H”)に固定されているものとする。
【0014】
この状態で、第1の回路100の高レベル側電源電圧(VD1)に正極性のESDノイズ(電源ノイズ)が印加されると、第1の回路100のインバータ(INV1)のしきい値レベル(スレッショルドレベル)Vthが上昇するため、今まで“H”とみなされていた入力信号(Vin)が“L”と判定されてしまい、その結果、第1の回路100から、論理反転した、誤った信号がノードQに出力され、その誤った信号が第2の回路110に入力される。この結果、第2の回路110から誤った信号Voutが出力され、これによって、電子機器に重大な誤動作(例えば、電子機器がリセットされて初期化され、あるいは、それまでの表示が完全に消えるといった動作)が引き起こされる
【0015】
図17は、図16に示される回路系において、電源ノイズにより誤動作が生じる様子を示すタイミング図である。
図示されるように、時刻t10において電源ノイズが印加されて、インバータ(INV1)のしきい値レベル(vth)が瞬時的に上昇し、この結果、時刻t11〜t12の期間において、ノードQの論理レベルが反転し、これに対応して、出力信号(Vout)の論理レベルが反転する。
【0016】
このような、別電源で動作する回路ブロック間のインタフェースにおいて、電源電圧のみがESDパルスによって変動するという状況は、従来、想定されたことがなく、従来の回路では、このような電源ノイズに起因する回路の誤動作を未然に防止することができない。
【0017】
例えば、特許文献1の技術では、出力ピンから異常信号が出力されたのを検出して、電子機器をリセットするための信号を生成していることから、異常信号が電子機器に出力されるのを未然に防止することはできない。
【0018】
また、特許文献2の技術を用いて電源ノイズをキャンセルすることを考えた場合、電源ノイズが重畳された信号を2分岐し、一方を所定時間だけ遅延させ、これによって、2入力/1出力の論理ゲートの2つの入力端子が同時に同じレベルにならないようにして、ノイズをキャンセルすることになる。しかし、電源ノイズが継続する時間(ESDパルスのパルス幅)は未知であり、そのパルス幅が遅延線の遅延量を超えるときは、結局、論理ゲートの2つの入力端が同時に同じレベルになってしまい、結局、電源ノイズが出力されてしまう。
【0019】
このように、従来技術では、上述の特殊な環境下における電源ノイズに起因する回路の誤動作の、確実な未然防止は達成できない。また、電源系回路は、通常の信号処理系と異なり、その回路の最高の電圧を取り扱う回路であり、本来的に、信号処理がしにくく、ノイズを簡単に除去することができない。
【0020】
すなわち、図16に示す電源ノイズに起因する回路の誤動作を防止しようとしても、電源電圧を取り扱うという関係上、以下のような、本質的な困難が存在し、従来技術では、対応が困難である。
(1)取り扱う電圧レベルが高いために、通常の信号処理系の信号のように、簡単に取り扱うことができない。
(2)正側の電源電圧にさらに正極性のパルスが重畳したときには過大な電圧が発生する可能性があり、回路には、高速な動作と破壊耐性の双方が要求されることになり、回路設計がむずかしい。
(3)ESDパルスがなくなった後も電源ラインの電位変動がしばらくは継続することが予想され、電源パルスの印加期間が予測できない。
(4)電源系回路は、他の多くの回路に重大な影響を与える。したがって、電源ノイズを除去するために設けた回路が、逆に、ノイズを他の回路に与えること(あるいは、他の回路の誤動作の原因を与えること)にならないように、細心の注意を払う必要がある。
【0021】
また、ゲートアレイ(エンベデッドアレイを含む)やスタンダードセルを用いて回路を構成する半導体集積回路装置(ASIC))では、電源セルやI/Oセルがチップの周辺に配置され、内部にコア回路が配置される。コア回路の高集積化の進展に伴い、電源セルやI/Oセルの必要個数が増え、各セルのサイズを大きくできないことから、上述のESDイミュニティの向上のために、大掛かりな回路を新たに設けることはできない。
【0022】
本発明は、このような考察に基づいてなされたものであり、その目的は、半導体集積回路装置において、回路の占有面積の増大を最小限に抑えつつ、電源ノイズに起因する誤った信号の伝達を未然に、確実に防止することにある。
【課題を解決するための手段】
【0023】
本発明の半導体集積回路装置は、電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を有する電源セルと、前記電源セルから供給される前記電源電圧によって動作すると共に、前記電源ノイズ検出信号に基づいて、前記電源ノイズに起因する誤った信号の出力を阻止するノイズキャンセル回路を有する、少なくとも一つのI/Oセルと、前記電源ノイズ検出信号を、前記電源セルから前記I/Oセルに伝達する配線と、を有する。
【0024】
電源セルに電源ノイズ検出回路を設け、また、I/Oセルにノイズキャンセル回路を儲け、電源ノイズ検出回路によって電源ノイズを検出し、その検出信号に基づいてノイズキャンセル回路を動作させ、電源ノイズが検出されている期間においてはI/Oセルから他の回路(例えば、内部のコア回路)への信号伝達を阻止し、電源ノイズが検出されなくなると通常状態に復帰させるものである。電源ノイズを実際に検出してノイズキャンセル回路を動作させるため、電源ノイズの継続時間に関係なく、誤った信号(ノイズ)の伝達を確実に阻止することができる。
【0025】
また、本発明の半導体集積回路装置の一態様では、一つの前記電源セルからの前記電源ノイズ検出信号が、共通の前記配線を経由して、複数の前記I/Oセルに伝達される。
【0026】
一つの電源セルから出力される電源ノイズ検出信号によって、複数のI/Oセルの各々に内蔵されるノイズキャンセル回路を動作させることを可能としたものである。セルのレイアウトとしては、電源ノイズ検出信号を伝達する配線を適宜、引き回して、各I/Oセルに電源ノイズ検出信号を供給する。同じ電源電圧で動作する複数のI/Oセルがまとまってあるときに、それらのI/Oセルに対して、共通の電源ノイズ検出回路から電源ノイズ検出信号を供給できるため、一つの電源ノイズ検出回路を有効に利用できる。
【0027】
また、本発明の半導体集積回路装置の他の態様では、複数の前記電源セルが配置され、各々の電源セルから出力される前記電源ノイズ検出信号は、その電源セルの近傍に配置された前記I/Oセルに伝達される。
【0028】
複数の電源セルを設け、各電源セルが、その近傍に配置されているI/Oセルに対して電源ノイズ検出信号を供給するレイアウトを採用するものである。すなわち、一つの電源セルの電源ノイズ検出回路は、近傍に配置されるI/Oセルのみを担当することとし、これによって、一つの電源セルから共通の配線を長く引き回す必要がなくなる。電源ノイズ検出信号は、必ず近傍の電源セルから供給されるため、電源ノイズ検出信号の遅延が少なくなり、高速なノイズの遮断が可能である。なお、「電源セルの近傍に配置されるI/Oセル」とは、「電源セルからの距離が最も近いI/Oセル」という意味である。
【0029】
また、本発明の半導体集積回路装置の他の態様では、前記電源セルと前記I/Oセルの高さが揃えられている。
【0030】
I/Oセルと電源セルは、チップの周辺に敷き詰められるため、セルサイズが揃っていたほうが集積度の向上の点では有利である。本発明の電源ノイズ検出回路やノイズキャンセル回路は、回路構成が簡素化されており、かつ、特別な素子を用いることなく構成可能であるため、電源セルやI/Oセルに搭載したとしても負担が少なく、各セルの占有面積が増大するような事態が生じず、各セルの高さも同じに揃えることも可能である。
【0031】
また、本発明の半導体集積回路装置の他の態様では、前記電源ノイズ検出回路は、高レベル側の電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズの、少なくとも一つを検出する。
【0032】
電源ノイズ検出回路は、3種類の電源ノイズ(高レベル側の電源電圧に重畳される正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズ)の少なくとも一つを検出可能である点を明らかとしたものである。これにより、半導体集積回路装置の信頼性(ESDイミュニティを含む)が向上する。
【0033】
また、本発明の半導体集積回路装置の他の態様では、前記ノイズ検出回路は、高レベル側の電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズの、すべてを検出する。
【0034】
電源ノイズ検出回路は、3種類の電源ノイズ(高レベル側の電源電圧に重畳される正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズ)の全部を検出可能である点を明らかとしたものである。これにより、半導体集積回路装置の信頼性(ESDイミュニティを含む)が、さらに向上する。
【0035】
また、本発明の半導体集積回路装置の他の態様では、前記電源ノイズ検出回路は、前記高レベル側電源電圧に重畳される前記正極性の電源ノイズを検出するために、ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、そして、前記電源ノイズが重畳されることによってその入力電圧が上昇するとオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、このスイッチングトランジスタの前記他端に一端が接続され、他端が接地された、プルダウン素子と、前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、を有する。
【0036】
簡素化された構成で、電源ノイズを高速に検出すると共に、過大なサージエネルギーを速やかに逃がしてサージ耐性も確保できる回路構成を採用したものである。すなわち、電源ノイズの検出は、高周波応答性に優れたゲート接地のスイッチングトランジスタで行う。すなわち、ソースとゲートの電位関係の逆転によってスイッチングトランジスタは高速にオンし、電源ノイズはプルダウン素子を経由して接地にすみやかに吸収される。一方、サージ電流が流れているときは、プルダウン素子の一端はハイレベルとなるため、その電圧レベルの変化を論理ゲートにて検出し、これによって電源ノイズを検知する。プルダウン抵抗は、通常動作時(電源ノイズ無しの場合)には論理ゲートの入力端をローレベルに固定する機能に加え、過大なサージ電流の放電経路を提供する機能ならびに電源ノイズの検出機能を提供する。このようにして、簡素化された回路構成にて、過大な電源ノイズを高速かつ効率的に検出することができる。また、電源ノイズ検出回路自体が過大な電圧によって破壊される心配もない。「プルダウン素子」には、プルダウン抵抗の他、アクティブ素子(トランジスタやダイオード)によるプルダウン回路も含まれる。
【0037】
また、本発明の半導体集積回路装置の他の態様では、前記スイッチングトランジスタは、前記ゲートの直下の半導体基板の電位が固定されないフローティング電位方式のMOSトランジスタであり、かつ、前記スイッチングトランジスタがオン状態にあるとき、および、オフ状態にあるときの双方において、前記ゲート直下の半導体基板の電位を所定電位に調整するための電位調整回路を具備し、前記電位調整回路は、前記スイッチングトランジスタがオフ状態のときは、前記ゲート直下の半導体基板が所定電位に維持されるように調整し、また、前記スイッチングトランジスタがオン状態のときは、前記スイッチングトランジスタの前記一端と前記半導体基板とを同電位とする。
【0038】
電源ノイズの入力によってスイッチングトランジスタがオンしたとき、例えば、瞬時的に基板電流が流れて、これがラッチアップの原因となったり、他の回路の動作に悪影響を与えたりしてはならない。そこで、スイッチングトランジスタの基板電位を固定しないフローティング方式を採用し、そして、その基板電位を常に最適化するようにしたものである。スイッチングトランジスタがオンして大電流が流れるとき、ソース・基板間の寄生ダイオードがオンしてそのダイオードの順方向電圧分の電圧降下が生じると、そのことが他の回路に悪影響を与えることがあるため、スイッチングトランジスタをオンした場合には、ソースと基板を同電位にして寄生ダイオードがオンするのを防止する。スイッチングトランジスタがオフのときも、基板電位が安定しているのが望ましいため、基板を所定電位に維持する。スイッチングトランジスタの基板電位が安定化されるため、過大なサージの入力時においても、他の回路に悪影響を及ぼすことがなく、よって、安心して本発明の回路を利用することができる。
【0039】
また、本発明の半導体集積回路装置の他の態様では、前記電源ノイズ検出回路は、さらに、前記電源ノイズ検出信号のタイミングを調整するためのタイミング調整回路を有し、
【0040】
このタイミング調整回路は、前記電源ノイズの検出タイミングに対応するタイミングで前記電源ノイズ検出信号をアクティブ状態とすると共に、その後、電源ノイズが検出されない状態となったタイミングから所定時間だけ遅延して、アクティブ状態の前記電源ノイズ検出信号を非アクティブ状態に移行させる。
【0041】
電源ノイズが検出された場合には、ただちにノイズキャンセル回路をオンさせる必要がある。したがって、電源ノイズが検出されたときは、そのタイミングで電源ノイズ検出信号をアクティブ状態に移行させる。その一方、電源ノイズが検知されなくなった後であっても、電源ラインの電位変動がしばらくは継続することがあり、また、第1の回路の出力信号がノイズキャンセル回路に入力するまでに遅延が生じる場合もあり得る。したがって、電源ノイズ検出信号の非アクティブ状態への移行は、慎重に行うべきであり、この観点から、電源ノイズが検知されなくなった後、所定の遅延時間を経て電源ノイズ検出信号を非アクティブにするようにしたものである。このタイミング制御によって、ノイズキャンセルを、より確実に行うことができる。
【0042】
また、本発明の半導体集積回路装置の他の態様では、前記ノイズキャンセル回路の入力信号に所定時間の遅延を与えると共に、その遅延時間は、前記アクティブ状態の電源ノイズ検出信号を非アクティブ状態に移行させる際に前記タイミング調整回路が与える前記遅延時間よりも短く設定される。
【0043】
第1の回路の出力信号がノイズキャンセル回路に至るまでに所定の遅延を与え、その遅延量を、上述の電源ノイズ検出信号を非アクティブに移行させる際に与えられる遅延の遅延量よりも小さく設定するものである。電源ノイズが検出されるとただちに電源ノイズ検出信号がアクティブとなってノイズキャンセル回路が動作して信号の遮断がなされ、一方、正規の信号(誤った信号)はやや遅れてノイズキャンセル回路に到達するため、誤った信号の伝達は確実に阻止される。一方、電源ノイズが検知されなくなったときは、ノイズが収まった後の正しい信号がノイズキャンセラに到着した後に、電源ノイズ検出信号が非アクティブになってノイズキャンセル回路の信号遮断が解除されることになる。よって、誤った信号の伝達を、より確実に防止するができる。
【0044】
また、本発明の半導体集積回路装置の他の態様では、前記ノイズキャンセル回路は、前記電源ノイズ検出信号が出力されない期間には、入力信号をそのまま通過させ、前記電源ノイズ検出信号が出力される期間では、保持されている直前の信号を出力する保持回路、を備える。
【0045】
ノイズキャンセル回路を保持回路(いわゆるスルーラッチ)で構成するものである。すなわち、ノイズキャンセル回路としての保持回路は、通常状態では、入力信号をそのまま出力し、入力信号を遮断するときには、保持されている直前の信号を出力する。汎用性ある簡単な回路によってノイズキャンセル回路を構成することができ、省スペース化等に寄与する。
【0046】
また、本発明の半導体集積回路装置の他の態様では、電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を備える電源セルと、この電源セルから供給される前記電源電圧によって動作する第1の内部回路と、この第1の内部回路とは別電源で動作する第2の内部回路と、前記電源ノイズ検出信号に基づいて、前記電源ノイズに起因する、前記第1の内部回路から前記第2の内部回路への誤った信号の伝達を阻止するノイズキャンセル回路と、を備えるコア回路と、前記電源ノイズ検出信号を、前記電源セルから、前記コア回路内の前記ノイズキャンセル回路に伝達するための配線と、を有する。
【0047】
電源ノイズによって誤った信号伝達がなされる危険性は、I/Oセルのみならず、コア回路の内部においても存在する。すなわち、コア回路内に別電源で動作する第1および第2の内部回路が存在するとき、第1の内部回路の電源電圧に電源ノイズが重畳されると、それに起因して誤った信号が出力され、第2の内部回路へと伝達されるおそれがある。そこで、このような場合には、コア回路内にノイズキャンセル回路を設け、電源セルに設けられた電源ノイズ検出回路によって電源ノイズが検出されると、コア回路内のノイズキャンセル回路を動作させ、誤った信号伝達を防止するものである。
【0048】
また、本発明の半導体集積回路装置の他の態様では、コア回路内の前記ノイズキャンセル回路に電源ノイズ検出信号を供給する前記電源ノイズ検出回路は、前記高レベル側電源電圧に重畳される前記正極性の電源ノイズを検出するために、ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、前記電源ノイズが重畳されることによってその入力電圧が上昇したときにオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、このスイッチングトランジスタの前記他端に一端が接続され、他端が接地されたプルダウン素子と、前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、を有する。
【0049】
簡素化された構成で、電源ノイズを高速に検出すると共に、過大なサージエネルギーを速やかに逃がしてサージ耐性も確保できる回路構成を採用したものである。
【0050】
また、本発明の電子機器は、本発明の半導体集積回路装置を搭載する。
【0051】
本発明の半導体集積回路装置を搭載することによって、電源ノイズに起因する電子機器の重大な誤動作(例えば、パネルの表示が消えるという誤動作)が生じることがない。よって、電子機器の信頼性が向上する。
【0052】
このように、本発明の実施形態によれば、例えば、以下の主要な効果が得られる。
(1)電源ノイズ検出回路を電源セルに設け、電源ノイズが検出されると、I/Oセル等に設けられたノイズキャンセル回路によって信号伝達を遮断することから、電源ノイズの継続時間に関係なく、誤った信号伝達を確実に阻止することができる。
(2)一つの電源ノイズ検出回路を、複数のノイズキャンセル回路に対して共通に使用することによって、電源ノイズ検出回路を効率的に活用することができる。
(3)電源ノイズ検出回路を複数の電源セルの各々に設け、各電源ノイズ検出回路から、近傍に配置されているI/Oセルに電源ノイズ検出信号を供給することによって、電源ノイズ検出信号の伝達遅延が生じにくくなり、高速な信号遮断が実現される。また、電源ノイズ検出信号を伝達するための配線を長く引き回す必要もない。
(4)簡素化された回路構成とすることによって、本発明を適用した場合でも、電源セルやI/Oセルのサイズを大型化させずにすみ、これによって、電源セルとI/Oセルの高さを揃えることもできる。
(5)また、高レベル側の電源に重畳される正極性/負極性の電源ノイズ、低レベル側の電源に重畳される正極性の電源ノイズのいずれにも対応可能とすることによって、電源ノイズに起因する回路の誤動作を確実に防止することができる。
(6)また、電源ノイズ検出信号の生成に際して、第1エッジ/第2エッジのタイミング制御を行い、特に、ノイズキャンセル回路への入力信号の遅延と組み合わせることによって、電源ノイズに起因する誤った信号(ノイズ)の伝達を、より確実に防止することができる。
(7)ノイズキャンセル回路を保持回路(スルーラッチ)で構成することによって、簡単な回路によってノイズを除去できる。
(8)また、高レベル側電源電圧に正極性パルスが重畳されたノイズを検出する方式として、ゲート接地のスイッチングトランジスタを使用し、ソース電位とゲート電位の比較によってスイッチングトランジスタを高速にオンさせ、プルダウン素子により形成される放電経路に電源ノイズをすみやかに放電させると共に、プルダウン素子の一端の電位上昇を論理ゲートによって検出することによって電源ノイズを検出する方式を採用することによって、簡素化された構成によって、回路を破壊から守りつつ、高速かつ効率的に電源ノイズを検出することができる。
(9)また、フローティング方式のスイッチングトランジスタとすると共に、ゲート直下の基板電位を常に安定化させる(最適化する)ことによって、電源ノイズの入力の際に、他の回路に悪影響を与えることがなく、安心して本発明の誤動作防止回路を利用することができる。
(10)本発明によって、半導体集積回路装置ならびに電子機器の、電源ノイズに起因する誤動作を確実に防止することができ、その信頼性が向上する。
(11)本発明は、近年、特に重視される傾向にある、半導体集積回路装置(LSI)のESDイミュニティ(静電気放電耐性)の向上に有効である。
【発明を実施するための最良の形態】
【0053】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【0054】
以下の説明では、まず、図1〜図6を用いて、電源ノイズに起因する誤動作を防止するための回路の構成を説明し、その後、図7〜図13を用いて、その回路を搭載した半導体集積回路装置のレイアウト例について説明する。
【0055】
(第1の実施形態)
図1は、本発明の半導体集積回路装置に搭載される、電源ノイズに起因する誤動作を防止するための回路の構成を説明するためのブロック図である。
図示されるように、誤動作を防止するための回路は、電源ノイズ検出回路200と、第1の回路100(ブロックA)と第2の回路110(ブロックB)との間に設けられたノイズキャンセル回路(以下、ノイズキャンセラという)300と、により構成される。
【0056】
電源ノイズ検出回路200は、第1の高レベル側電源電圧VD1に重畳される正極性/負極性の電源ノイズ、ならびに、第1の低レベル側電源電圧(VSS1)に重畳される正極性の電源ノイズを検出してノイズキャンセラ300を動作させ、その電源ノイズに起因する誤った信号(ノイズ)の、第1の回路100から第2の回路110への伝達を阻止する。
【0057】
電源ノイズ検出回路200によって電源ノイズを検出し、ノイズキャンセラ300によって信号伝達を遮断することから、電源ノイズの継続時間に関係なく、別電源で動作する回路間の誤った信号伝達を確実に阻止することができる。これによって、集積回路装置ならびに電子機器の誤動作が確実に防止される。また、高レベル側の電源に重畳される正極性/負極性の電源ノイズ、低レベル側の電源に重畳される正極性の電源ノイズのいずれにも対応可能である。
【0058】
ノイズキャンセラ300を、クリティカルパス(誤った信号伝達が電子機器に重大な影響を与えるおそれのある信号経路)毎に設けることによって、半導体集積回路装置(ひいては電子機器)の誤動作を確実に防止することができる。ここで、「電源ノイズ」は、例えば、ESD(静電気放電)に起因するパルス状のノイズを含むが、これに限定されるものではなく、他の原因による電源変動も含まれる。例えば、電源をオンしたときにラッシュカレントによって電源が揺れるような場合も、誤った信号の伝達がなされる場合があるため、本発明を適用することができる。特に、高レベルの電源電圧に正極性のサージが加わったときは、I/Oセルに印加されるエネルギーが大きいため、種々の問題を引き起こす可能性がかなり高く、本発明の適用がきわめて有効である。
【0059】
次に、図1に示される回路の、より具体的な回路構成について説明する。図2は、図1に示される、誤動作を防止するための回路の具体的な回路構成例を示す回路図である。図2において、図1と共通する部分には共通の参照符号を付してある。
【0060】
図示されるように、ノイズ検出回路200は、第1の高レベル電源電圧(VD1)に重畳される正極性ノイズ(1)を検出するための第1のパス210aと、第1の高レベル電源電圧(VD1)に重畳される負極性ノイズ(2)を検出するための第2のパス210bと、第1の低レベル電源電圧(VSS1)に重畳される正極性ノイズを検出するための第3のパス210cと、3入力1出力のゲート回路212と、タイミング回路250と、を備える。
【0061】
そして、第1の高レベル電源電圧(VD1)に重畳される正極性ノイズ(1)を検出するための第1のパス210aは、第1の高レベル側電源電圧(VD1)を降圧する降圧回路202と、ゲートに第2の高レベル側電源電圧(VD2)に接続されたゲート接地のスイッチングトランジスタMP(このスイッチングトランジスタMPは、電源ノイズ検出ゲート204として機能する)と、プルダウン抵抗206と、プルダウン抵抗の一端に接続されたインバータ(論理ゲート)208と、を備える。
【0062】
また、第1の回路(第1のブロックA)100の出力信号は、タイミング回路252によって所定の遅延を与えられた後、ノイズキャンセラ300(具体的には保持回路(スルーラッチ)302からなる)のD端子に到達するようになっている。
【0063】
また、ノイズキャンセラ300としての保持回路302のC端子に、電源ノイズ検出回路200からの電源ノイズ検出信号が入力される。この保持回路302は、C端子に電源ノイズ検出信号が入力されていないときは、D端子に入力される信号をそのままM端子から出力する。一方、C端子に電源ノイズ検出信号が入力されている期間は、保持している直前の信号をM端子から出力し続ける。これによってノイズ信号の伝達が阻止されることになる。
【0064】
図2の回路において、特に重要なのは、第1の高レベル側電源電圧(VD1)に正極性の電源ノイズ(1)が加わったときの動作である。すなわち、このときは、電源電圧を超える過大な異常電圧が加わり、大電流が瞬時的に流れることになるため、その電源ノイズをいかに検出するかは大きな問題となる。そこで、簡素化された構成で、電源ノイズを高速に検出すると共に、過大なサージエネルギーを速やかに逃がしてサージ耐性も確保できる回路構成が採用されている。
【0065】
すなわち、電源ノイズの検出は、高周波応答性に優れたゲート接地のPチャネルMOSトランジスタ(MP)で行う。このPMOSトランジスタ(MP)のソース(図中のA2点)には、第1の高レベル電源電圧VD1が降圧された電圧が印加され、ゲートには、第2の高レベル側電源電VD2が印加されており、通常では、ソース(A2点)の電位よりもゲート電位の方が高い。よって、PMOSトランジスタMPはオフしている。
【0066】
ここで、正極性のノイズ(1)が印加されると、ソース(A2点)の電位は上昇し、ソース(A2点)の電位がゲート電位を上回ることになる。これによって、PMOSトランジスタ(MP)のソース・ドレイン電圧が発生してPMOSトランジスタ(MP)が速やかにオンする。そして、A2(またはA3)点に印加された正極性のノイズは、プルダウン素子206を経由して接地に逃がされる。したがって、PMOSトランジスタ(MP)自体がサージによって破壊されることがない。プルダウン素子206としては、プルダウン抵抗の他、アクティブ素子(ダイオードやトランジスタ)を使用したアクティブ回路(いわゆるアクティブプルダウン回路)も使用可能である。
【0067】
また、ノイズ電流が流れている間は、プルダウン素子206の一端(A3点)の電位はハイレベルとなることから、この電位変化をインバータ208によって検出することによって、正極性の電源ノイズ(1)を検出することができる。プルダウン素子206は、通常動作時には、インバータ208の入力端の電位をローレベルに維持する機能に加え、電源ノイズの放電経路を提供する機能、電源ノイズの検出機能を兼ねており、きわめてコンパクトな回路によって、効率的に電源ノイズを検出することができる。すなわち、簡素化された回路構成にて、過大な電源ノイズを高速かつ効率的に検出することができる。また、電源ノイズ検出回路自体が過大な電圧によって破壊される心配もない。
【0068】
また、タイミング回路(250,252)の働きによって、ノイズの伝達がより確実に阻止される。この点は、図6を用いて後述する。
【0069】
図3は、図2に示される誤動作を防止するための回路の、さらに具体的な回路構成例を示す回路図である。図3において、図2と共通する部分には、原則として同じ参照符号を付してある。但し、図2の第1の高レベル側電源電圧(VD1)は、図3では、HVDD(=3.3V)と表記している。同様に、図2の第2の高レベル側電源電圧(VD2)は、LVDD(=1.8V)と表記している。
【0070】
なお、図3では、第1の回路(ブロックA)には、入力インタフェースとして、複数段のインバータ(101,102)が設けられており、また、出力インタフェースとして、レベルシフタ103と出力バッファ104が設けられている。
【0071】
電源ノイズ検出回路200において、降圧回路202は、n段のダイオード接続のMOSトランジスタ(M1〜Mn)によって構成される。
【0072】
スイッチングトランジスタ(ノイズ検知手段204)は、基板電位がフローティングされるPMOSトランジスタ(MP)によって構成される。
【0073】
また、ゲート回路212は、ナンドゲート214と、ノアゲート216と、インバータ218とにより構成される。通常は、ナンドゲート214の出力レベルは“L”であるが、HVDDに正極性あるいは負極性の電源ノイズが印加されたときには、その出力レベルが“H”に変化し、ノアゲート216の出力は、“H”から“L”へと変化する。これによって、HVDDに重畳される電源ノイズを検知することができる。
【0074】
また、VSS1に正極性のノイズが重畳されたときも同様に、ノアゲート216の出力は、“H”から“L”へと変化する。したがって、これによって、VSS1に重畳されるノイズも検出することができる。
【0075】
また、タイミング回路250は、ノアゲート255と、インバータ(251〜254,256)と、を有する。4段のインバータ251〜255は、電源ノイズが検知されなくなってから、所定の遅延期間経過後に電源ノイズ検出信号がローレベルに移行させるようにタイミング調整を行うために挿入されている。
【0076】
また、タイミング回路252は2段のインバータ253,254により構成される。タイミング回路252の遅延時間は、タイミング回路250の遅延時間よりも短く設定される。
【0077】
図4(a)〜(c)は、ノイズ検知手段としてのスイッチングトランジスタの具体的な構成と特徴的な動作を説明するための図である。
【0078】
図4(a)のスイッチングトランジスタ(MP)は、図4(b)に示されるデバイス構成をしている。スイッチングトランジスタ(MP)は、半導体基板310上に形成されており、ポリシリコンゲート326と、ゲート絶縁膜324と、Nウエル領域320内に形成されたP型の不純物導入領域(ソース領域,ドレイン領域)322a,322bと、を備える。D1,D2は寄生ダイオードである。ここで、「Nウエル領域」は、「ゲート直下の半導体基板」と言い換えることができる。
【0079】
電源ノイズの入力によってスイッチングトランジスタ(MP)がオンしたとき、寄生ダイオードD1がオンして瞬時的に基板電流が流れた場合、Nウエルの電位がダイオードD1の順方向電圧分だけ降下し、これがラッチアップの原因となったり、他の回路の動作に悪影響を与えたりする恐れがないとはいえない。そこで、図4(c)に示すように、Nウエル320の電位を固定しないフローティングNウエル方式を採用し、そして、そのNウエル(基板)の電位を常に最適化する。
【0080】
つまり、Nウエル320の電位を安定化するために、図4(c)に示すように、PMOSトランジスタM10,M11を設ける。PMOSトランジスタM10は、等価的に、図スイッチSW1(図中、点線で示される)の役割を果たし、電源ノイズが入力されたときにオンし(すわなち、スイッチSW1が閉状態となって)、寄生ダイオードD1のアノードとカソードを同電位として、寄生ダイオードD1がオンできないようにする。一方、電源ノイズが検出されないときは、PMOSトランジスタM11がオンして、図中、点線の矢印で示すルートで、Nウエル320(寄生ダイオードD1およびD2のカソード)を充電し、その電位を第2の高レベル側電源電圧(LVDD)に維持する。
【0081】
このように、スイッチングトランジスタ(MP)がオンして大電流が流れるとき、ソース・Nウエル間の寄生ダイオードD1がオンしてそのダイオードの順方向電圧分の電圧降下が生じると、そのことが他の回路に悪影響を与えることがあるため、スイッチングトランジスタ(MP)がオンした場合には、ソース322aとNウエル320を同電位にして寄生ダイオードD1がオンするのを防止する。スイッチングトランジスタ(MP)がオフのときも、Nウエル電位が安定しているのが望ましいため、Nウエルをバイアスして第2の高レベル側電源電圧(LVDD)に維持する。このようにして、スイッチングトランジスタ(MP)の基板電位が常に安定化されるため、過大なサージの入力時においても、他の回路に悪影響を及ぼすことがなく、よって、安心して本発明の誤動作防止回路を使用することができる。
【0082】
図5(a)〜(c)は、ノイズキャンセラ300として機能する保持回路302の具体的な回路構成とその動作を説明するための図である。なお、理解の容易のために、図5(b),(c)では、トランスファースイッチ(T10,T20)を機械的なスイッチとして描いている。
【0083】
図5(a)に示されるように、この保持回路302は、複数のインバータ(INV10〜INV15)とトランスファースイッチ(T10,T20)により構成される。そして、電源ノイズ検出信号がC端子に入力されない期間では、図5(b)の実線の矢印のように、D端子に入力される信号がそのままM端子から出力される。一方、電源ノイズ検出信号がC端子に入力される期間では、図5(c)の点線の矢印のように、保持されている直前の信号が巡回し、その直前の保持信号がM端子から出力され続ける。
【0084】
図6(a)〜(c)は、図3に示されるタイミング回路の動作とその効果を説明するための回路図である。
電源ノイズが検出されると、ナンドゲート255の一方の入力端がハイレベルに立ち上がることから、図6(a)の実線の矢印で示すルートを経由して、その電源ノイズ検出信号は遅延なく保持回路302に伝達される。このとき、第1の回路100からの信号は、2段のインバータ(253,254)を経由して遅延して、保持回路302のD端子に到着する。よって、入力信号がD端子に到着したときには、保持回路302は、必ず、保持モード(遮断モード)に切り替わっている。
【0085】
一方、電源ノイズが検出されなくなったときは、ナンドゲート255の2つの入力端が共にローレベルにならないと出力レベルが反転しないことから、結果的に、図6(b)の点線で示すルートを経由して、4段のインバータ(251〜254)分の遅延を経て、第1の回路100からの信号よりも遅れて保持回路302のC端子に到着する。したがって、ノイズが収まった後、さらに余裕をもって、保持回路302の保持モード(遮断モード)が解除されることになり、電源ノイズによる誤った信号(ノイズ)が第2の回路110へと伝達されることがない。
【0086】
図6(c)は、図6(a),(b)におけるA8、A9ならびにA10の各ノードの電圧の変化を示している。図中、DT1が電源ノイズが検出されて、保持回路302を保持モードとする時のマージン(余裕)を示しており、DT2が、電源ノイズが検出されなくなって、保持回路302の保持モードを解除するときのマージン(余裕)を示している。このように、タイミング調整を行うことによって、電源ノイズに起因する誤った信号(ノイズ)の伝達が確実に防止される。
【0087】
(第2の実施形態)
本実施形態では,前掲の実施形態で説明した誤動作防止回路の、集積回路装置(LSI)における配置(レイアウト)の例について説明する。
【0088】
(インタフェース回路と内部回路との間にノイズキャンセラを設ける例)
図7は、誤動作防止回路の搭載形態の一例(入力インタフェース回路から内部回路へのノイズ伝達を防止する例)を示すブロック図である。
図示されるように、第1の高レベル側の電源電圧(HVDD)と第1の低レベル側電源電圧(VSS1)間で動作する外部回路(IC)400の出力端子(W11)からの信号が、IC500の入力端子(W20)に入力される。
【0089】
IC500は、第1の高レベル側電源電圧(HVDD)と第1の低レベル側電源電圧(VSS2)の間で動作するI/Oセル506と、第2の高レベル側電源電圧(LVDD)と第2の低レベル側電源電圧(VSS2)との間で動作する内部ロジック回路(ゲートアレイやスタンダードセル等で構成される高速ロジック回路)110と、を備える。また、IC500は、第1の高レベル側電源電圧(HVDD)を供給する電源セル502と、第2の高レベル側電源電圧(LVDD)を供給する電源セル504とを備える。
【0090】
なお、インタフェース回路100は、レベルシフタを構成する2段のインバータ(101,102)を備える。初段のインバータ101は第1の高レベル側電源電圧(HVDD)で動作し、次段のインバータ102は、第2の高レベル側電源電圧(LVDD)によって動作する。インバータ101のしきい値電圧(Vth)は、第1の高レベル側電源電圧(HVDD)あるいは第1の低レベル側電源電圧(VSS1)への電源ノイズの印加によって変動し、これに応じて、インバータ101から誤った信号が出力される。ノイズキャンセルがされない場合には、この誤った信号は、インバータ101、内部ロジック回路110内のインバータ103を経由して、出力信号(Vout)として外部に出力されてしまい、このことが重大な電子機器の誤動作を引き起こす場合がある。
【0091】
そこで、I/Oセル506の出力段に配置されるノイズキャンセラ300(302)によって、誤った信号の伝達を阻止する。一方、ノイズ検出回路200は電源セル502に内蔵される。ノイズ検出回路200は、第1の高レベル側電源電圧(HVDD)、第2の高レベル側電源電圧(LVDD)、第1の低レベル側電源電圧(VSS1)に重畳される電源ノイズのいずれかを検出し、ノイズキャンセラ300(302)を動作させる。これによって、電源ノイズに起因する誤った信号の伝達を確実に防止することができる。
【0092】
(内部回路間にノイズキャンセラを設けた例)
図8は、誤動作防止回路の搭載形態の他の例(内部ロジックから内部ロジックへのノイズ伝達を防止する例)を示すブロック図である。
図示されるように、IC600は、I/Oセル(606,608)と、コア回路610と、第2の高レベル側電源電圧(LVDD)を供給する電源セル(602,604)と、を有する。
【0093】
コア回路610は、内部ロジック(110a,110b)を内蔵し、ノイズキャンセラ300(302)は、それらの内部ロジック(110a,110b)間に設けられている。ノイズ検出回路200は、電源セル602に設けられている。内部ロジック110aに供給される電源電圧(LVDD,接地電位)が電源ノイズにより変動すると、内部ロジック110a内のインバータ620から内部ロジック110b内のインバータ621に誤った信号(ノイズ)が伝達されることから、電源ノイズ検出回路200によって電源ノイズが検出されたときには、ノイズキャンセラ300(302)によって、そのノイズの伝達を阻止する。
【0094】
(第3の実施形態)
本実施形態では、より具体的なレイアウト構成例について説明する。
(I/Oセルと電源セルの構成)
先に説明した図7のレイアウト例では、電源セル内に電源ノイズ検出回路を設け、I/Oセル内にノイズキャンセラを設けている。I/Oセルと電源セルは、チップの周辺に敷き詰められるため、セルサイズが揃っていたほうが集積度の向上の点では有利である。そこで、本実施形態では、電源セルとI/Oセルの具体的な構成例について検討する。
【0095】
図9は、本発明の半導体集積回路装置で採用する、電源セルとI/Oセルの概略構成例を示す図であり、(a)はI/Oセルの概略構成例を示し図であり、(b)は電源セルの概略構成例を示す図である。図9(a),(b)において、ESD保護回路は、静電気等による回路破壊を防止するためのダイオード等の保護回路である。また、Nch出力ドライバおよびPch出力ドライバ(同様に、NchトランジスタおよびPchトランジスタ)は、NMOSやPMOSを主体として構成される回路ブロックを表している。また、HV論理回路は、第1の高レベル側電源電圧(HVDD)で動作する論理回路であり、LV論理回路は、第2の高レベル側電源電圧(LVDD)で動作する論理回路である。
【0096】
図示されるように、電源セルやI/Oセルは、通常の回路構成に必要な要素をすべてバランスよく含んでいるため、図3に示すような、本発明にかかる電源ノイズ検出回路やノイズキャンセラを作成するのに、何ら問題はない。また、上述のとおり、本発明にかかる電源ノイズ検出回路やノイズキャンセラの構成は極めて簡素化されており、かつ、特別な素子も必要ないため、それらを電源セル内やI/Oセル内に設けたとしても、占有面積が大きく増大することはなく、よって、電源セルとI/Oセルのサイズは最適のサイズに揃えることができる。
【0097】
(一つの電源ノイズ検出回路を共用するレイアウト例)
図10は、一つの電源ノイズ検出回路を複数のノイズキャンセラで共用する場合のレイアウト例を示す図である。
図示されるように、半導体集積回路装置650のチップの周辺には電源セル502(電源ノイズ検出回路200aを内蔵する)が配置され、同様に、同一電源(HVDD)で動作する複数のI/Oセル506a〜506e(各々、ノイズキャンセラ300a〜300eを内蔵する)が配置されている。I/Oセル506a〜506eの各々には、Vin1〜Vin5が入力され、I/Oセル506〜506eの各々の出力信号は、コア回路(ゲートアレイ等を用い構成される)610に入力される。
【0098】
図10に示されるように、電源セル502内の電源ノイズ検出回路200aと、複数のI/Oセル506a〜506eの各々とは、共通の配線LB(チップの周囲において引き回されている)によって相互に接続されている。したがって、電源ノイズ検出回路200aから出力される電源ノイズ検出信号は、各I/Oセル(506a〜506e)内の各ノイズキャンセラ(300a〜300e)に供給され、各ノイズキャンセラが一斉に動作して、入力信号(Vin1〜Vin5)のコア回路610への伝達を遮断する。一つの電源ノイズ検出回路を共用化するため、電源ノイズ検出回路の有効利用を図ることができる。
【0099】
(複数の電源セルの各々が近傍のI/Oセルに電源ノイズ検出信号を供給するレイアウト例)
図11は、複数の電源セルの各々が、近傍のI/Oセルに電源ノイズ検出信号を供給するレイアウト例を示す図である。図11において、図10と共通する部分には、同じ参照符号を付してある。
【0100】
図11では、チップの周辺に、複数の電源セル502a〜502f(各々、電源ノイズ検出回路200a〜200fを内蔵する)が配置され、その近傍には、I/Oセル506a〜506f(各々、電源ノイズ検出回路300a〜300fを内蔵する)が配置されている。複数の電源セル502a〜502fの各々と、I/Oセル506a〜506fの各々とは、配線LB1〜LB6によって接続されている。この場合、図10のように、配線LBがチップの周囲に引き回されることがないため、電源ノイズ検出信号の供給遅延が最小化される。よって、高速なノイズの遮断が可能である。
【0101】
(同電位の電源電圧で動作するコア回路内にノイズキャンセラを配置した例)
図12は、同電位の電源電圧で動作するコア回路内にノイズキャンセラを配置したレイアウト例を示す図である。
【0102】
図12では、コア回路610内に、二つの内部ロジック回路110a,110bが形成されており、各々は、別々の電源セル502a,502bからの電源電圧で動作するものの、その電源電圧のレベルはLVDDであり、同じである。この場合でも、電源セル502aから供給される電源電圧に電圧ノイズが重畳されると、内部ロジック回路110aから内部ロジック回路110bに、誤った信号が伝達される。よって、図12の場合、ノイズキャンセラ300を、内部ロジック110aと110bとの間に設けている。電源セル502a内の電源ノイズ検出回路200から電源ノイズ検出信号を出力して、ノイズキャンセラ300を動作させることによって、内部ロジック回路110aから内部ロジック回路110bへの、誤った信号伝達を確実に阻止することができる。
【0103】
(入力インタフェースならびに内部ロジックの双方にノイズキャンセラを設ける例)
図13は、本発明の誤動作防止回路の搭載形態の他の例(入力インタフェースならびに内部ロジックの双方にノイズキャンセラを設ける例)を示すブロック図である。なお、図9において、前掲の図面と共通する部分には同じ参照符号を付してある。
【0104】
図示されるように、電源セル502は、第1の高レベル側電源電圧(HVDD)を供給するための電源セルであり、電源ノイズ検出回路200aを搭載している。また、I/Oセル506aは、ノイズキャンセラ300aを搭載している。電源ノイズ検出回路200aは、電源ノイズを検出すると、I/Oセル内のノイズキャンセラ300aを動作させて、I/Oセル506aから内部ロジック110cへのノイズ伝達を阻止する。
【0105】
また、電源セル602aは、電源ノイズ検出回路200bを内蔵している。ノイズキャンセラ300bは、内部ロジック110aと内部ロジック110bとの間に設けられている。電源セル602a,602bは各々、内部ロジック110a,110bに第2の高レベル側電源電圧(LVDD)を供給する。電源ノイズ検出回路200bは、電源ノイズを検出すると、ノイズキャンセラ300bを動作させて、内部ロジック110aから内部ロジック110bへのノイズ伝達を阻止する。
【0106】
(第4の実施形態)
本実施形態では、本発明の半導体集積回路装置を搭載した電子機器の例について説明する。この電子機器は、超小型軽量であるにもかかわらず、操作者(ユーザ)によるESDパルス(静電気放電パルス)の入力によって誤動作することがなく、ESDに対する信頼性が保障されることになる。
【0107】
図14(a)〜(c)は各々、本発明の誤動作防止回路を搭載した電子機器の例の外観を示す図である。
図14(a)は、電子機器の1つである携帯電話950の外観図の例を示している。この携帯電話950は、入力部として機能するダイヤルボタン952や、電話番号や名前やアイコンなどを表示するLCD954や、音出力部として機能し音声を出力するスピーカ956を備える。
【0108】
また、図14(b)は、電子機器の1つである携帯型ゲーム装置960の外観図の例を示している。この携帯型ゲーム装置960は、入力部として機能する操作ボタン962、十字キー964や、ゲーム画像を表示する画像出力部966や、音出力部として機能しゲーム音を出力するスピーカ968を備える。
【0109】
また、図14(c)は、電子機器の1つである携帯用情報機器(PDA)970の外観図の例を示している。この携帯用情報機器(PDA)970は、入力部として機能するキーボード972や、文字、数字、グラフィックなどを表示する画像出力部974、音出力部976を備える。
【0110】
なお、図14(a)、(b)、(c)に示すもの以外にも、本発明を適用することが可能である。例えば、パーソナルコンピュータ、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の電子機器にも、本発明を適用することが可能である。
【0111】
以上説明したように、本発明の実施形態によれば、以下の主要な効果を得ることができる。
(1)電源ノイズ検出回路を電源セルに設け、電源ノイズが検出されると、I/Oセル等に設けられたノイズキャンセル回路によって信号伝達を遮断することから、電源ノイズの継続時間に関係なく、誤った信号伝達を確実に阻止することができる。
(2)一つの電源ノイズ検出回路を、複数のノイズキャンセル回路に対して共通に使用することによって、電源ノイズ検出回路を効率的に活用することができる。
(3)電源ノイズ検出回路を複数の電源セルの各々に設け、各電源ノイズ検出回路から、近傍に配置されているI/Oセルに電源ノイズ検出信号を供給することによって、電源ノイズ検出信号の伝達遅延が生じにくくなり、高速な信号遮断が実現される。また、電源ノイズ検出信号を伝達するための配線を長く引き回す必要もない。
(4)簡素化された回路構成とすることによって、本発明を適用した場合でも、電源セルやI/Oセルのサイズを大型化させずにすみ、これによって、電源セルとI/Oセルの高さを揃えることもできる。
(5)また、高レベル側の電源に重畳される正極性/負極性の電源ノイズ、低レベル側の電源に重畳される正極性の電源ノイズのいずれにも対応可能とすることによって、電源ノイズに起因する回路の誤動作を確実に防止することができる。
(6)また、電源ノイズ検出信号の生成に際して、第1エッジ/第2エッジのタイミング制御を行い、特に、ノイズキャンセル回路への入力信号の遅延と組み合わせることによって、電源ノイズに起因する誤った信号(ノイズ)の伝達を、より確実に防止することができる。
(7)ノイズキャンセル回路を保持回路(スルーラッチ)で構成することによって、簡単な回路によってノイズを除去できる。
(8)また、高レベル側電源電圧に正極性パルスが重畳されたノイズを検出する方式として、ゲート接地のスイッチングトランジスタを使用し、ソース電位とゲート電位の比較によってスイッチングトランジスタを高速にオンさせ、オプルダウン抵抗により形成される放電経路に電源ノイズをすみやかに放電させると共に、プルダウン抵抗の一端の電位上昇を論理ゲートによって検出することによって電源ノイズを検出する方式を採用することによって、簡素化された構成によって、回路を破壊から守りつつ、高速かつ効率的に電源ノイズを検出することができる。
(9)また、フローティング方式のスイッチングトランジスタとすると共に、ゲート直下の基板電位を常に安定化させる(最適化する)ことによって、電源ノイズの入力の際に、他の回路に悪影響を与えることがなく、安心して本発明の誤動作防止回路を利用することができる。
(10)本発明によって、半導体集積回路装置ならびに電子機器の、電源ノイズに起因する誤動作を確実に防止することができ、その信頼性が向上する。
【0112】
本発明は、特に、集積度が高い半導体集積回路装置(例えば、高電圧で動作するインタフェースと、低電圧で動作する高速のロジック回路を備えるASIC)として有用である。また、近年、特に重視される傾向にある、半導体集積回路装置(LSI、ハイブリッドICを含む)のESDイミュニティ(静電気放電耐性)の向上に有効である。
【図面の簡単な説明】
【0113】
【図1】本発明の半導体集積回路装置に搭載される、電源ノイズに起因する誤動作を防止するための回路の構成を説明するためのブロック図である。
【図2】図1に示される、誤動作を防止するための回路の具体的な回路構成例を示す回路図である。
【図3】図2に示される誤動作を防止するための回路の、さらに具体的な回路構成例を示す回路図である。
【図4】(a)〜(c)は、ノイズ検知手段としてのスイッチングトランジスタの具体的な構成と特徴的な動作を説明するための図である。
【図5】(a)〜(c)は、ノイズキャンセラ300として機能する保持回路302の具体的な回路構成とその動作を説明するための図である。
【図6】(a)〜(c)は、図3に示されるタイミング回路の動作とその効果を説明するための回路図である。
【図7】誤動作防止回路の搭載形態の一例(入力インタフェース回路から内部回路へのノイズ伝達を防止する例)を示すブロック図である。
【図8】誤動作防止回路の搭載形態の他の例(内部ロジックから内部ロジックへのノイズ伝達を防止する例)を示すブロック図である。
【図9】本発明の半導体集積回路装置で採用する、電源セルとI/Oセルの概略構成例を示す図であり、(a)はI/Oセルの概略構成例を示し図であり、(b)は電源セルの概略構成例を示す図である。
【図10】一つの電源ノイズ検出回路を複数のノイズキャンセラで共用する場合のレイアウト例を示す図である。
【図11】複数の電源セルの各々が、近傍のI/Oセルに電源ノイズ検出信号を供給するレイアウト例を示す図である。
【図12】同電位の電源電圧で動作するコア回路内にノイズキャンセラを配置したレイアウト例を示す図である。
【図13】入力インタフェースならびに内部ロジックの双方にノイズキャンセラを設けるレイアウト例を示す図である。
【図14】(a)〜(c)は各々、本発明の誤動作防止回路を搭載した電子機器の例の外観を示す図である。
【図15】ESDイミュニティテストの一例を説明するための図である。
【図16】別電源で動作する2つの回路ブロックにおいて、電源ノイズによって生じる回路の誤動作について説明するための回路図である。
【図17】図16に示される回路系において、電源ノイズにより誤動作が生じる様子を示すタイミング図である。
【符号の説明】
【0114】
100 第1の回路(回路ブロックA)、110 第2の回路(回路ブロックB)、
200 電源ノイズ検出回路、202 降圧回路、
204 正極性電源ノイズの検出手段、206 プルダウン素子、
208 電源ノイズを検知するためのインバータ、212 ゲート回路、
250 タイミング回路、252 タイミング回路、
300 ノイズキャンセラ(ノイズ検出回路)、302 保持回路、
502,504 電源セル、506 I/Oセル
【技術分野】
【0001】
本発明は、半導体集積回路装置および電子機器に関する。
【背景技術】
【0002】
携帯電話機などの電子機器が、帯電した操作者からの静電気放電にさらされると、電子機器が内蔵する集積回路装置のトランジスタが静電破壊する場合がある。このような静電破壊を防止するために、集積回路装置には静電破壊防止用の保護素子(保護ダイオード等)が設けられるのが一般的である。
【0003】
一方、操作者からの静電気放電によってトランジスタの静電破壊は生じないものの、電子機器の表示パネルの表示状態が異常状態になる等の誤動作が生じる場合がある。このような誤動作が生じると、電子機器の信頼性が損なわれることから、近年、静電気放電(ESD)による誤動作に関する耐性(ESDイミュニティ:ElectroStatic Discharge immunity)が重視される傾向にある。したがって、近年、集積回路装置に対してESDイミュニティテストが実施されることが多くなっている。
【0004】
図15は、ESDイミュニティテストの一例を説明するための図である。図15では、表示パネル8と、集積回路装置(表示ドライバ)10とが組み込まれている表示装置6に対して、静電気印加装置4によって、意図的に静電気(静電気放電:ESD)を印加し、誤動作(例えば、表示パネル8の表示に異常が生じる)が生じないかを、チェックしている。
【0005】
従来のESDパルスに起因する誤動作の防止回路としては、例えば、特許文献1に記載されるものがある。特許文献1では、ESDパルスに起因して異常信号が出力ピンから出力されると、フィードバック経路を介してその出力ピンの異常を検出してリセット信号を生成し、そのリセット信号によって、次段の電子機器等をリセットすることによって、で電子機器を異常状態から回復させる。
【0006】
また、特許文献2には、遅延ゲートと、アンドゲートと、オアゲートとを用いて、スパイクノイズを除去するスパイクノイズ除去回路が開示されている。
【特許文献1】特開2003−234647号公報
【特許文献2】特開平5−191226号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
上述のとおり、近年、集積回路装置のESDイミュニティは重視される傾向にある。そして、ESDイミュニティテストが多様化し、従来にはない特殊な条件が設定され、そのような条件下でも誤動作が生じないことを保障しなければならない場合が生じた。
【0008】
図15は、従来のESDイミュニティテストについて説明するための図である。図15の表示装置6は、表示パネル8と、集積回路装置(表示ドライバ)10を有する。図15に示されるESDイミュニティテストでは、静電気放電手段4から、表示パネル8に静電気放電パルス(ESD)が印加される。
【0009】
従来は、図15に示すように静電パルスを単に印加して試験を行うだけであったが、例えば、クリティカルパス(静電気放電によって重大な誤動作が生じる可能性が高いパス)については、あらゆる場合を想定して、誤動作を確実に防止することが重要となる場合がある。
【0010】
この観点から、本発明の発明者は、別電源で動作する回路ブロックのインタフェースに関し、電源のみに静電気放電に起因するノイズが重畳されたときに生じる誤動作について検討した。
【0011】
図16は、別電源で動作する2つの回路ブロックにおいて、電源ノイズによって生じる回路の誤動作について説明するための回路図である。
図示されるように、第1の回路(ブロックA)100と、第2の回路(ブロックB)110が接続され、第1の回路100から第2のブロック110に信号伝達が行われる場合を想定する。
【0012】
第1の回路100は、第1の高レベル側電源電圧(VD1)と第1の低レベル側電源(VSS1)との間で動作し、全体としてインバータ(INV1)として機能するものとする。また、第2の回路110は、第2の高レベル側電源電圧(VD2)と第2の低レベル側電源(VSS2)との間で動作し、全体としてインバータ(INV2)として機能するものとする。第1の回路100には信号Vinが入力され、第2の回路110からは信号Voutが出力される。
【0013】
ここでは、入力信号Vinや、第2の回路110の電源電圧(VD2,VSS2)は正常であるものとし、第1の回路100の電源電圧(VD1またはVSS1のいずれか一方)のみが、ESDパルスによって変動する場合を考える。また、入力信号Vinは、第1の高レベル側電源電圧(VD1:すなわち“H”)に固定されているものとする。
【0014】
この状態で、第1の回路100の高レベル側電源電圧(VD1)に正極性のESDノイズ(電源ノイズ)が印加されると、第1の回路100のインバータ(INV1)のしきい値レベル(スレッショルドレベル)Vthが上昇するため、今まで“H”とみなされていた入力信号(Vin)が“L”と判定されてしまい、その結果、第1の回路100から、論理反転した、誤った信号がノードQに出力され、その誤った信号が第2の回路110に入力される。この結果、第2の回路110から誤った信号Voutが出力され、これによって、電子機器に重大な誤動作(例えば、電子機器がリセットされて初期化され、あるいは、それまでの表示が完全に消えるといった動作)が引き起こされる
【0015】
図17は、図16に示される回路系において、電源ノイズにより誤動作が生じる様子を示すタイミング図である。
図示されるように、時刻t10において電源ノイズが印加されて、インバータ(INV1)のしきい値レベル(vth)が瞬時的に上昇し、この結果、時刻t11〜t12の期間において、ノードQの論理レベルが反転し、これに対応して、出力信号(Vout)の論理レベルが反転する。
【0016】
このような、別電源で動作する回路ブロック間のインタフェースにおいて、電源電圧のみがESDパルスによって変動するという状況は、従来、想定されたことがなく、従来の回路では、このような電源ノイズに起因する回路の誤動作を未然に防止することができない。
【0017】
例えば、特許文献1の技術では、出力ピンから異常信号が出力されたのを検出して、電子機器をリセットするための信号を生成していることから、異常信号が電子機器に出力されるのを未然に防止することはできない。
【0018】
また、特許文献2の技術を用いて電源ノイズをキャンセルすることを考えた場合、電源ノイズが重畳された信号を2分岐し、一方を所定時間だけ遅延させ、これによって、2入力/1出力の論理ゲートの2つの入力端子が同時に同じレベルにならないようにして、ノイズをキャンセルすることになる。しかし、電源ノイズが継続する時間(ESDパルスのパルス幅)は未知であり、そのパルス幅が遅延線の遅延量を超えるときは、結局、論理ゲートの2つの入力端が同時に同じレベルになってしまい、結局、電源ノイズが出力されてしまう。
【0019】
このように、従来技術では、上述の特殊な環境下における電源ノイズに起因する回路の誤動作の、確実な未然防止は達成できない。また、電源系回路は、通常の信号処理系と異なり、その回路の最高の電圧を取り扱う回路であり、本来的に、信号処理がしにくく、ノイズを簡単に除去することができない。
【0020】
すなわち、図16に示す電源ノイズに起因する回路の誤動作を防止しようとしても、電源電圧を取り扱うという関係上、以下のような、本質的な困難が存在し、従来技術では、対応が困難である。
(1)取り扱う電圧レベルが高いために、通常の信号処理系の信号のように、簡単に取り扱うことができない。
(2)正側の電源電圧にさらに正極性のパルスが重畳したときには過大な電圧が発生する可能性があり、回路には、高速な動作と破壊耐性の双方が要求されることになり、回路設計がむずかしい。
(3)ESDパルスがなくなった後も電源ラインの電位変動がしばらくは継続することが予想され、電源パルスの印加期間が予測できない。
(4)電源系回路は、他の多くの回路に重大な影響を与える。したがって、電源ノイズを除去するために設けた回路が、逆に、ノイズを他の回路に与えること(あるいは、他の回路の誤動作の原因を与えること)にならないように、細心の注意を払う必要がある。
【0021】
また、ゲートアレイ(エンベデッドアレイを含む)やスタンダードセルを用いて回路を構成する半導体集積回路装置(ASIC))では、電源セルやI/Oセルがチップの周辺に配置され、内部にコア回路が配置される。コア回路の高集積化の進展に伴い、電源セルやI/Oセルの必要個数が増え、各セルのサイズを大きくできないことから、上述のESDイミュニティの向上のために、大掛かりな回路を新たに設けることはできない。
【0022】
本発明は、このような考察に基づいてなされたものであり、その目的は、半導体集積回路装置において、回路の占有面積の増大を最小限に抑えつつ、電源ノイズに起因する誤った信号の伝達を未然に、確実に防止することにある。
【課題を解決するための手段】
【0023】
本発明の半導体集積回路装置は、電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を有する電源セルと、前記電源セルから供給される前記電源電圧によって動作すると共に、前記電源ノイズ検出信号に基づいて、前記電源ノイズに起因する誤った信号の出力を阻止するノイズキャンセル回路を有する、少なくとも一つのI/Oセルと、前記電源ノイズ検出信号を、前記電源セルから前記I/Oセルに伝達する配線と、を有する。
【0024】
電源セルに電源ノイズ検出回路を設け、また、I/Oセルにノイズキャンセル回路を儲け、電源ノイズ検出回路によって電源ノイズを検出し、その検出信号に基づいてノイズキャンセル回路を動作させ、電源ノイズが検出されている期間においてはI/Oセルから他の回路(例えば、内部のコア回路)への信号伝達を阻止し、電源ノイズが検出されなくなると通常状態に復帰させるものである。電源ノイズを実際に検出してノイズキャンセル回路を動作させるため、電源ノイズの継続時間に関係なく、誤った信号(ノイズ)の伝達を確実に阻止することができる。
【0025】
また、本発明の半導体集積回路装置の一態様では、一つの前記電源セルからの前記電源ノイズ検出信号が、共通の前記配線を経由して、複数の前記I/Oセルに伝達される。
【0026】
一つの電源セルから出力される電源ノイズ検出信号によって、複数のI/Oセルの各々に内蔵されるノイズキャンセル回路を動作させることを可能としたものである。セルのレイアウトとしては、電源ノイズ検出信号を伝達する配線を適宜、引き回して、各I/Oセルに電源ノイズ検出信号を供給する。同じ電源電圧で動作する複数のI/Oセルがまとまってあるときに、それらのI/Oセルに対して、共通の電源ノイズ検出回路から電源ノイズ検出信号を供給できるため、一つの電源ノイズ検出回路を有効に利用できる。
【0027】
また、本発明の半導体集積回路装置の他の態様では、複数の前記電源セルが配置され、各々の電源セルから出力される前記電源ノイズ検出信号は、その電源セルの近傍に配置された前記I/Oセルに伝達される。
【0028】
複数の電源セルを設け、各電源セルが、その近傍に配置されているI/Oセルに対して電源ノイズ検出信号を供給するレイアウトを採用するものである。すなわち、一つの電源セルの電源ノイズ検出回路は、近傍に配置されるI/Oセルのみを担当することとし、これによって、一つの電源セルから共通の配線を長く引き回す必要がなくなる。電源ノイズ検出信号は、必ず近傍の電源セルから供給されるため、電源ノイズ検出信号の遅延が少なくなり、高速なノイズの遮断が可能である。なお、「電源セルの近傍に配置されるI/Oセル」とは、「電源セルからの距離が最も近いI/Oセル」という意味である。
【0029】
また、本発明の半導体集積回路装置の他の態様では、前記電源セルと前記I/Oセルの高さが揃えられている。
【0030】
I/Oセルと電源セルは、チップの周辺に敷き詰められるため、セルサイズが揃っていたほうが集積度の向上の点では有利である。本発明の電源ノイズ検出回路やノイズキャンセル回路は、回路構成が簡素化されており、かつ、特別な素子を用いることなく構成可能であるため、電源セルやI/Oセルに搭載したとしても負担が少なく、各セルの占有面積が増大するような事態が生じず、各セルの高さも同じに揃えることも可能である。
【0031】
また、本発明の半導体集積回路装置の他の態様では、前記電源ノイズ検出回路は、高レベル側の電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズの、少なくとも一つを検出する。
【0032】
電源ノイズ検出回路は、3種類の電源ノイズ(高レベル側の電源電圧に重畳される正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズ)の少なくとも一つを検出可能である点を明らかとしたものである。これにより、半導体集積回路装置の信頼性(ESDイミュニティを含む)が向上する。
【0033】
また、本発明の半導体集積回路装置の他の態様では、前記ノイズ検出回路は、高レベル側の電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズの、すべてを検出する。
【0034】
電源ノイズ検出回路は、3種類の電源ノイズ(高レベル側の電源電圧に重畳される正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズ)の全部を検出可能である点を明らかとしたものである。これにより、半導体集積回路装置の信頼性(ESDイミュニティを含む)が、さらに向上する。
【0035】
また、本発明の半導体集積回路装置の他の態様では、前記電源ノイズ検出回路は、前記高レベル側電源電圧に重畳される前記正極性の電源ノイズを検出するために、ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、そして、前記電源ノイズが重畳されることによってその入力電圧が上昇するとオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、このスイッチングトランジスタの前記他端に一端が接続され、他端が接地された、プルダウン素子と、前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、を有する。
【0036】
簡素化された構成で、電源ノイズを高速に検出すると共に、過大なサージエネルギーを速やかに逃がしてサージ耐性も確保できる回路構成を採用したものである。すなわち、電源ノイズの検出は、高周波応答性に優れたゲート接地のスイッチングトランジスタで行う。すなわち、ソースとゲートの電位関係の逆転によってスイッチングトランジスタは高速にオンし、電源ノイズはプルダウン素子を経由して接地にすみやかに吸収される。一方、サージ電流が流れているときは、プルダウン素子の一端はハイレベルとなるため、その電圧レベルの変化を論理ゲートにて検出し、これによって電源ノイズを検知する。プルダウン抵抗は、通常動作時(電源ノイズ無しの場合)には論理ゲートの入力端をローレベルに固定する機能に加え、過大なサージ電流の放電経路を提供する機能ならびに電源ノイズの検出機能を提供する。このようにして、簡素化された回路構成にて、過大な電源ノイズを高速かつ効率的に検出することができる。また、電源ノイズ検出回路自体が過大な電圧によって破壊される心配もない。「プルダウン素子」には、プルダウン抵抗の他、アクティブ素子(トランジスタやダイオード)によるプルダウン回路も含まれる。
【0037】
また、本発明の半導体集積回路装置の他の態様では、前記スイッチングトランジスタは、前記ゲートの直下の半導体基板の電位が固定されないフローティング電位方式のMOSトランジスタであり、かつ、前記スイッチングトランジスタがオン状態にあるとき、および、オフ状態にあるときの双方において、前記ゲート直下の半導体基板の電位を所定電位に調整するための電位調整回路を具備し、前記電位調整回路は、前記スイッチングトランジスタがオフ状態のときは、前記ゲート直下の半導体基板が所定電位に維持されるように調整し、また、前記スイッチングトランジスタがオン状態のときは、前記スイッチングトランジスタの前記一端と前記半導体基板とを同電位とする。
【0038】
電源ノイズの入力によってスイッチングトランジスタがオンしたとき、例えば、瞬時的に基板電流が流れて、これがラッチアップの原因となったり、他の回路の動作に悪影響を与えたりしてはならない。そこで、スイッチングトランジスタの基板電位を固定しないフローティング方式を採用し、そして、その基板電位を常に最適化するようにしたものである。スイッチングトランジスタがオンして大電流が流れるとき、ソース・基板間の寄生ダイオードがオンしてそのダイオードの順方向電圧分の電圧降下が生じると、そのことが他の回路に悪影響を与えることがあるため、スイッチングトランジスタをオンした場合には、ソースと基板を同電位にして寄生ダイオードがオンするのを防止する。スイッチングトランジスタがオフのときも、基板電位が安定しているのが望ましいため、基板を所定電位に維持する。スイッチングトランジスタの基板電位が安定化されるため、過大なサージの入力時においても、他の回路に悪影響を及ぼすことがなく、よって、安心して本発明の回路を利用することができる。
【0039】
また、本発明の半導体集積回路装置の他の態様では、前記電源ノイズ検出回路は、さらに、前記電源ノイズ検出信号のタイミングを調整するためのタイミング調整回路を有し、
【0040】
このタイミング調整回路は、前記電源ノイズの検出タイミングに対応するタイミングで前記電源ノイズ検出信号をアクティブ状態とすると共に、その後、電源ノイズが検出されない状態となったタイミングから所定時間だけ遅延して、アクティブ状態の前記電源ノイズ検出信号を非アクティブ状態に移行させる。
【0041】
電源ノイズが検出された場合には、ただちにノイズキャンセル回路をオンさせる必要がある。したがって、電源ノイズが検出されたときは、そのタイミングで電源ノイズ検出信号をアクティブ状態に移行させる。その一方、電源ノイズが検知されなくなった後であっても、電源ラインの電位変動がしばらくは継続することがあり、また、第1の回路の出力信号がノイズキャンセル回路に入力するまでに遅延が生じる場合もあり得る。したがって、電源ノイズ検出信号の非アクティブ状態への移行は、慎重に行うべきであり、この観点から、電源ノイズが検知されなくなった後、所定の遅延時間を経て電源ノイズ検出信号を非アクティブにするようにしたものである。このタイミング制御によって、ノイズキャンセルを、より確実に行うことができる。
【0042】
また、本発明の半導体集積回路装置の他の態様では、前記ノイズキャンセル回路の入力信号に所定時間の遅延を与えると共に、その遅延時間は、前記アクティブ状態の電源ノイズ検出信号を非アクティブ状態に移行させる際に前記タイミング調整回路が与える前記遅延時間よりも短く設定される。
【0043】
第1の回路の出力信号がノイズキャンセル回路に至るまでに所定の遅延を与え、その遅延量を、上述の電源ノイズ検出信号を非アクティブに移行させる際に与えられる遅延の遅延量よりも小さく設定するものである。電源ノイズが検出されるとただちに電源ノイズ検出信号がアクティブとなってノイズキャンセル回路が動作して信号の遮断がなされ、一方、正規の信号(誤った信号)はやや遅れてノイズキャンセル回路に到達するため、誤った信号の伝達は確実に阻止される。一方、電源ノイズが検知されなくなったときは、ノイズが収まった後の正しい信号がノイズキャンセラに到着した後に、電源ノイズ検出信号が非アクティブになってノイズキャンセル回路の信号遮断が解除されることになる。よって、誤った信号の伝達を、より確実に防止するができる。
【0044】
また、本発明の半導体集積回路装置の他の態様では、前記ノイズキャンセル回路は、前記電源ノイズ検出信号が出力されない期間には、入力信号をそのまま通過させ、前記電源ノイズ検出信号が出力される期間では、保持されている直前の信号を出力する保持回路、を備える。
【0045】
ノイズキャンセル回路を保持回路(いわゆるスルーラッチ)で構成するものである。すなわち、ノイズキャンセル回路としての保持回路は、通常状態では、入力信号をそのまま出力し、入力信号を遮断するときには、保持されている直前の信号を出力する。汎用性ある簡単な回路によってノイズキャンセル回路を構成することができ、省スペース化等に寄与する。
【0046】
また、本発明の半導体集積回路装置の他の態様では、電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を備える電源セルと、この電源セルから供給される前記電源電圧によって動作する第1の内部回路と、この第1の内部回路とは別電源で動作する第2の内部回路と、前記電源ノイズ検出信号に基づいて、前記電源ノイズに起因する、前記第1の内部回路から前記第2の内部回路への誤った信号の伝達を阻止するノイズキャンセル回路と、を備えるコア回路と、前記電源ノイズ検出信号を、前記電源セルから、前記コア回路内の前記ノイズキャンセル回路に伝達するための配線と、を有する。
【0047】
電源ノイズによって誤った信号伝達がなされる危険性は、I/Oセルのみならず、コア回路の内部においても存在する。すなわち、コア回路内に別電源で動作する第1および第2の内部回路が存在するとき、第1の内部回路の電源電圧に電源ノイズが重畳されると、それに起因して誤った信号が出力され、第2の内部回路へと伝達されるおそれがある。そこで、このような場合には、コア回路内にノイズキャンセル回路を設け、電源セルに設けられた電源ノイズ検出回路によって電源ノイズが検出されると、コア回路内のノイズキャンセル回路を動作させ、誤った信号伝達を防止するものである。
【0048】
また、本発明の半導体集積回路装置の他の態様では、コア回路内の前記ノイズキャンセル回路に電源ノイズ検出信号を供給する前記電源ノイズ検出回路は、前記高レベル側電源電圧に重畳される前記正極性の電源ノイズを検出するために、ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、前記電源ノイズが重畳されることによってその入力電圧が上昇したときにオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、このスイッチングトランジスタの前記他端に一端が接続され、他端が接地されたプルダウン素子と、前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、を有する。
【0049】
簡素化された構成で、電源ノイズを高速に検出すると共に、過大なサージエネルギーを速やかに逃がしてサージ耐性も確保できる回路構成を採用したものである。
【0050】
また、本発明の電子機器は、本発明の半導体集積回路装置を搭載する。
【0051】
本発明の半導体集積回路装置を搭載することによって、電源ノイズに起因する電子機器の重大な誤動作(例えば、パネルの表示が消えるという誤動作)が生じることがない。よって、電子機器の信頼性が向上する。
【0052】
このように、本発明の実施形態によれば、例えば、以下の主要な効果が得られる。
(1)電源ノイズ検出回路を電源セルに設け、電源ノイズが検出されると、I/Oセル等に設けられたノイズキャンセル回路によって信号伝達を遮断することから、電源ノイズの継続時間に関係なく、誤った信号伝達を確実に阻止することができる。
(2)一つの電源ノイズ検出回路を、複数のノイズキャンセル回路に対して共通に使用することによって、電源ノイズ検出回路を効率的に活用することができる。
(3)電源ノイズ検出回路を複数の電源セルの各々に設け、各電源ノイズ検出回路から、近傍に配置されているI/Oセルに電源ノイズ検出信号を供給することによって、電源ノイズ検出信号の伝達遅延が生じにくくなり、高速な信号遮断が実現される。また、電源ノイズ検出信号を伝達するための配線を長く引き回す必要もない。
(4)簡素化された回路構成とすることによって、本発明を適用した場合でも、電源セルやI/Oセルのサイズを大型化させずにすみ、これによって、電源セルとI/Oセルの高さを揃えることもできる。
(5)また、高レベル側の電源に重畳される正極性/負極性の電源ノイズ、低レベル側の電源に重畳される正極性の電源ノイズのいずれにも対応可能とすることによって、電源ノイズに起因する回路の誤動作を確実に防止することができる。
(6)また、電源ノイズ検出信号の生成に際して、第1エッジ/第2エッジのタイミング制御を行い、特に、ノイズキャンセル回路への入力信号の遅延と組み合わせることによって、電源ノイズに起因する誤った信号(ノイズ)の伝達を、より確実に防止することができる。
(7)ノイズキャンセル回路を保持回路(スルーラッチ)で構成することによって、簡単な回路によってノイズを除去できる。
(8)また、高レベル側電源電圧に正極性パルスが重畳されたノイズを検出する方式として、ゲート接地のスイッチングトランジスタを使用し、ソース電位とゲート電位の比較によってスイッチングトランジスタを高速にオンさせ、プルダウン素子により形成される放電経路に電源ノイズをすみやかに放電させると共に、プルダウン素子の一端の電位上昇を論理ゲートによって検出することによって電源ノイズを検出する方式を採用することによって、簡素化された構成によって、回路を破壊から守りつつ、高速かつ効率的に電源ノイズを検出することができる。
(9)また、フローティング方式のスイッチングトランジスタとすると共に、ゲート直下の基板電位を常に安定化させる(最適化する)ことによって、電源ノイズの入力の際に、他の回路に悪影響を与えることがなく、安心して本発明の誤動作防止回路を利用することができる。
(10)本発明によって、半導体集積回路装置ならびに電子機器の、電源ノイズに起因する誤動作を確実に防止することができ、その信頼性が向上する。
(11)本発明は、近年、特に重視される傾向にある、半導体集積回路装置(LSI)のESDイミュニティ(静電気放電耐性)の向上に有効である。
【発明を実施するための最良の形態】
【0053】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【0054】
以下の説明では、まず、図1〜図6を用いて、電源ノイズに起因する誤動作を防止するための回路の構成を説明し、その後、図7〜図13を用いて、その回路を搭載した半導体集積回路装置のレイアウト例について説明する。
【0055】
(第1の実施形態)
図1は、本発明の半導体集積回路装置に搭載される、電源ノイズに起因する誤動作を防止するための回路の構成を説明するためのブロック図である。
図示されるように、誤動作を防止するための回路は、電源ノイズ検出回路200と、第1の回路100(ブロックA)と第2の回路110(ブロックB)との間に設けられたノイズキャンセル回路(以下、ノイズキャンセラという)300と、により構成される。
【0056】
電源ノイズ検出回路200は、第1の高レベル側電源電圧VD1に重畳される正極性/負極性の電源ノイズ、ならびに、第1の低レベル側電源電圧(VSS1)に重畳される正極性の電源ノイズを検出してノイズキャンセラ300を動作させ、その電源ノイズに起因する誤った信号(ノイズ)の、第1の回路100から第2の回路110への伝達を阻止する。
【0057】
電源ノイズ検出回路200によって電源ノイズを検出し、ノイズキャンセラ300によって信号伝達を遮断することから、電源ノイズの継続時間に関係なく、別電源で動作する回路間の誤った信号伝達を確実に阻止することができる。これによって、集積回路装置ならびに電子機器の誤動作が確実に防止される。また、高レベル側の電源に重畳される正極性/負極性の電源ノイズ、低レベル側の電源に重畳される正極性の電源ノイズのいずれにも対応可能である。
【0058】
ノイズキャンセラ300を、クリティカルパス(誤った信号伝達が電子機器に重大な影響を与えるおそれのある信号経路)毎に設けることによって、半導体集積回路装置(ひいては電子機器)の誤動作を確実に防止することができる。ここで、「電源ノイズ」は、例えば、ESD(静電気放電)に起因するパルス状のノイズを含むが、これに限定されるものではなく、他の原因による電源変動も含まれる。例えば、電源をオンしたときにラッシュカレントによって電源が揺れるような場合も、誤った信号の伝達がなされる場合があるため、本発明を適用することができる。特に、高レベルの電源電圧に正極性のサージが加わったときは、I/Oセルに印加されるエネルギーが大きいため、種々の問題を引き起こす可能性がかなり高く、本発明の適用がきわめて有効である。
【0059】
次に、図1に示される回路の、より具体的な回路構成について説明する。図2は、図1に示される、誤動作を防止するための回路の具体的な回路構成例を示す回路図である。図2において、図1と共通する部分には共通の参照符号を付してある。
【0060】
図示されるように、ノイズ検出回路200は、第1の高レベル電源電圧(VD1)に重畳される正極性ノイズ(1)を検出するための第1のパス210aと、第1の高レベル電源電圧(VD1)に重畳される負極性ノイズ(2)を検出するための第2のパス210bと、第1の低レベル電源電圧(VSS1)に重畳される正極性ノイズを検出するための第3のパス210cと、3入力1出力のゲート回路212と、タイミング回路250と、を備える。
【0061】
そして、第1の高レベル電源電圧(VD1)に重畳される正極性ノイズ(1)を検出するための第1のパス210aは、第1の高レベル側電源電圧(VD1)を降圧する降圧回路202と、ゲートに第2の高レベル側電源電圧(VD2)に接続されたゲート接地のスイッチングトランジスタMP(このスイッチングトランジスタMPは、電源ノイズ検出ゲート204として機能する)と、プルダウン抵抗206と、プルダウン抵抗の一端に接続されたインバータ(論理ゲート)208と、を備える。
【0062】
また、第1の回路(第1のブロックA)100の出力信号は、タイミング回路252によって所定の遅延を与えられた後、ノイズキャンセラ300(具体的には保持回路(スルーラッチ)302からなる)のD端子に到達するようになっている。
【0063】
また、ノイズキャンセラ300としての保持回路302のC端子に、電源ノイズ検出回路200からの電源ノイズ検出信号が入力される。この保持回路302は、C端子に電源ノイズ検出信号が入力されていないときは、D端子に入力される信号をそのままM端子から出力する。一方、C端子に電源ノイズ検出信号が入力されている期間は、保持している直前の信号をM端子から出力し続ける。これによってノイズ信号の伝達が阻止されることになる。
【0064】
図2の回路において、特に重要なのは、第1の高レベル側電源電圧(VD1)に正極性の電源ノイズ(1)が加わったときの動作である。すなわち、このときは、電源電圧を超える過大な異常電圧が加わり、大電流が瞬時的に流れることになるため、その電源ノイズをいかに検出するかは大きな問題となる。そこで、簡素化された構成で、電源ノイズを高速に検出すると共に、過大なサージエネルギーを速やかに逃がしてサージ耐性も確保できる回路構成が採用されている。
【0065】
すなわち、電源ノイズの検出は、高周波応答性に優れたゲート接地のPチャネルMOSトランジスタ(MP)で行う。このPMOSトランジスタ(MP)のソース(図中のA2点)には、第1の高レベル電源電圧VD1が降圧された電圧が印加され、ゲートには、第2の高レベル側電源電VD2が印加されており、通常では、ソース(A2点)の電位よりもゲート電位の方が高い。よって、PMOSトランジスタMPはオフしている。
【0066】
ここで、正極性のノイズ(1)が印加されると、ソース(A2点)の電位は上昇し、ソース(A2点)の電位がゲート電位を上回ることになる。これによって、PMOSトランジスタ(MP)のソース・ドレイン電圧が発生してPMOSトランジスタ(MP)が速やかにオンする。そして、A2(またはA3)点に印加された正極性のノイズは、プルダウン素子206を経由して接地に逃がされる。したがって、PMOSトランジスタ(MP)自体がサージによって破壊されることがない。プルダウン素子206としては、プルダウン抵抗の他、アクティブ素子(ダイオードやトランジスタ)を使用したアクティブ回路(いわゆるアクティブプルダウン回路)も使用可能である。
【0067】
また、ノイズ電流が流れている間は、プルダウン素子206の一端(A3点)の電位はハイレベルとなることから、この電位変化をインバータ208によって検出することによって、正極性の電源ノイズ(1)を検出することができる。プルダウン素子206は、通常動作時には、インバータ208の入力端の電位をローレベルに維持する機能に加え、電源ノイズの放電経路を提供する機能、電源ノイズの検出機能を兼ねており、きわめてコンパクトな回路によって、効率的に電源ノイズを検出することができる。すなわち、簡素化された回路構成にて、過大な電源ノイズを高速かつ効率的に検出することができる。また、電源ノイズ検出回路自体が過大な電圧によって破壊される心配もない。
【0068】
また、タイミング回路(250,252)の働きによって、ノイズの伝達がより確実に阻止される。この点は、図6を用いて後述する。
【0069】
図3は、図2に示される誤動作を防止するための回路の、さらに具体的な回路構成例を示す回路図である。図3において、図2と共通する部分には、原則として同じ参照符号を付してある。但し、図2の第1の高レベル側電源電圧(VD1)は、図3では、HVDD(=3.3V)と表記している。同様に、図2の第2の高レベル側電源電圧(VD2)は、LVDD(=1.8V)と表記している。
【0070】
なお、図3では、第1の回路(ブロックA)には、入力インタフェースとして、複数段のインバータ(101,102)が設けられており、また、出力インタフェースとして、レベルシフタ103と出力バッファ104が設けられている。
【0071】
電源ノイズ検出回路200において、降圧回路202は、n段のダイオード接続のMOSトランジスタ(M1〜Mn)によって構成される。
【0072】
スイッチングトランジスタ(ノイズ検知手段204)は、基板電位がフローティングされるPMOSトランジスタ(MP)によって構成される。
【0073】
また、ゲート回路212は、ナンドゲート214と、ノアゲート216と、インバータ218とにより構成される。通常は、ナンドゲート214の出力レベルは“L”であるが、HVDDに正極性あるいは負極性の電源ノイズが印加されたときには、その出力レベルが“H”に変化し、ノアゲート216の出力は、“H”から“L”へと変化する。これによって、HVDDに重畳される電源ノイズを検知することができる。
【0074】
また、VSS1に正極性のノイズが重畳されたときも同様に、ノアゲート216の出力は、“H”から“L”へと変化する。したがって、これによって、VSS1に重畳されるノイズも検出することができる。
【0075】
また、タイミング回路250は、ノアゲート255と、インバータ(251〜254,256)と、を有する。4段のインバータ251〜255は、電源ノイズが検知されなくなってから、所定の遅延期間経過後に電源ノイズ検出信号がローレベルに移行させるようにタイミング調整を行うために挿入されている。
【0076】
また、タイミング回路252は2段のインバータ253,254により構成される。タイミング回路252の遅延時間は、タイミング回路250の遅延時間よりも短く設定される。
【0077】
図4(a)〜(c)は、ノイズ検知手段としてのスイッチングトランジスタの具体的な構成と特徴的な動作を説明するための図である。
【0078】
図4(a)のスイッチングトランジスタ(MP)は、図4(b)に示されるデバイス構成をしている。スイッチングトランジスタ(MP)は、半導体基板310上に形成されており、ポリシリコンゲート326と、ゲート絶縁膜324と、Nウエル領域320内に形成されたP型の不純物導入領域(ソース領域,ドレイン領域)322a,322bと、を備える。D1,D2は寄生ダイオードである。ここで、「Nウエル領域」は、「ゲート直下の半導体基板」と言い換えることができる。
【0079】
電源ノイズの入力によってスイッチングトランジスタ(MP)がオンしたとき、寄生ダイオードD1がオンして瞬時的に基板電流が流れた場合、Nウエルの電位がダイオードD1の順方向電圧分だけ降下し、これがラッチアップの原因となったり、他の回路の動作に悪影響を与えたりする恐れがないとはいえない。そこで、図4(c)に示すように、Nウエル320の電位を固定しないフローティングNウエル方式を採用し、そして、そのNウエル(基板)の電位を常に最適化する。
【0080】
つまり、Nウエル320の電位を安定化するために、図4(c)に示すように、PMOSトランジスタM10,M11を設ける。PMOSトランジスタM10は、等価的に、図スイッチSW1(図中、点線で示される)の役割を果たし、電源ノイズが入力されたときにオンし(すわなち、スイッチSW1が閉状態となって)、寄生ダイオードD1のアノードとカソードを同電位として、寄生ダイオードD1がオンできないようにする。一方、電源ノイズが検出されないときは、PMOSトランジスタM11がオンして、図中、点線の矢印で示すルートで、Nウエル320(寄生ダイオードD1およびD2のカソード)を充電し、その電位を第2の高レベル側電源電圧(LVDD)に維持する。
【0081】
このように、スイッチングトランジスタ(MP)がオンして大電流が流れるとき、ソース・Nウエル間の寄生ダイオードD1がオンしてそのダイオードの順方向電圧分の電圧降下が生じると、そのことが他の回路に悪影響を与えることがあるため、スイッチングトランジスタ(MP)がオンした場合には、ソース322aとNウエル320を同電位にして寄生ダイオードD1がオンするのを防止する。スイッチングトランジスタ(MP)がオフのときも、Nウエル電位が安定しているのが望ましいため、Nウエルをバイアスして第2の高レベル側電源電圧(LVDD)に維持する。このようにして、スイッチングトランジスタ(MP)の基板電位が常に安定化されるため、過大なサージの入力時においても、他の回路に悪影響を及ぼすことがなく、よって、安心して本発明の誤動作防止回路を使用することができる。
【0082】
図5(a)〜(c)は、ノイズキャンセラ300として機能する保持回路302の具体的な回路構成とその動作を説明するための図である。なお、理解の容易のために、図5(b),(c)では、トランスファースイッチ(T10,T20)を機械的なスイッチとして描いている。
【0083】
図5(a)に示されるように、この保持回路302は、複数のインバータ(INV10〜INV15)とトランスファースイッチ(T10,T20)により構成される。そして、電源ノイズ検出信号がC端子に入力されない期間では、図5(b)の実線の矢印のように、D端子に入力される信号がそのままM端子から出力される。一方、電源ノイズ検出信号がC端子に入力される期間では、図5(c)の点線の矢印のように、保持されている直前の信号が巡回し、その直前の保持信号がM端子から出力され続ける。
【0084】
図6(a)〜(c)は、図3に示されるタイミング回路の動作とその効果を説明するための回路図である。
電源ノイズが検出されると、ナンドゲート255の一方の入力端がハイレベルに立ち上がることから、図6(a)の実線の矢印で示すルートを経由して、その電源ノイズ検出信号は遅延なく保持回路302に伝達される。このとき、第1の回路100からの信号は、2段のインバータ(253,254)を経由して遅延して、保持回路302のD端子に到着する。よって、入力信号がD端子に到着したときには、保持回路302は、必ず、保持モード(遮断モード)に切り替わっている。
【0085】
一方、電源ノイズが検出されなくなったときは、ナンドゲート255の2つの入力端が共にローレベルにならないと出力レベルが反転しないことから、結果的に、図6(b)の点線で示すルートを経由して、4段のインバータ(251〜254)分の遅延を経て、第1の回路100からの信号よりも遅れて保持回路302のC端子に到着する。したがって、ノイズが収まった後、さらに余裕をもって、保持回路302の保持モード(遮断モード)が解除されることになり、電源ノイズによる誤った信号(ノイズ)が第2の回路110へと伝達されることがない。
【0086】
図6(c)は、図6(a),(b)におけるA8、A9ならびにA10の各ノードの電圧の変化を示している。図中、DT1が電源ノイズが検出されて、保持回路302を保持モードとする時のマージン(余裕)を示しており、DT2が、電源ノイズが検出されなくなって、保持回路302の保持モードを解除するときのマージン(余裕)を示している。このように、タイミング調整を行うことによって、電源ノイズに起因する誤った信号(ノイズ)の伝達が確実に防止される。
【0087】
(第2の実施形態)
本実施形態では,前掲の実施形態で説明した誤動作防止回路の、集積回路装置(LSI)における配置(レイアウト)の例について説明する。
【0088】
(インタフェース回路と内部回路との間にノイズキャンセラを設ける例)
図7は、誤動作防止回路の搭載形態の一例(入力インタフェース回路から内部回路へのノイズ伝達を防止する例)を示すブロック図である。
図示されるように、第1の高レベル側の電源電圧(HVDD)と第1の低レベル側電源電圧(VSS1)間で動作する外部回路(IC)400の出力端子(W11)からの信号が、IC500の入力端子(W20)に入力される。
【0089】
IC500は、第1の高レベル側電源電圧(HVDD)と第1の低レベル側電源電圧(VSS2)の間で動作するI/Oセル506と、第2の高レベル側電源電圧(LVDD)と第2の低レベル側電源電圧(VSS2)との間で動作する内部ロジック回路(ゲートアレイやスタンダードセル等で構成される高速ロジック回路)110と、を備える。また、IC500は、第1の高レベル側電源電圧(HVDD)を供給する電源セル502と、第2の高レベル側電源電圧(LVDD)を供給する電源セル504とを備える。
【0090】
なお、インタフェース回路100は、レベルシフタを構成する2段のインバータ(101,102)を備える。初段のインバータ101は第1の高レベル側電源電圧(HVDD)で動作し、次段のインバータ102は、第2の高レベル側電源電圧(LVDD)によって動作する。インバータ101のしきい値電圧(Vth)は、第1の高レベル側電源電圧(HVDD)あるいは第1の低レベル側電源電圧(VSS1)への電源ノイズの印加によって変動し、これに応じて、インバータ101から誤った信号が出力される。ノイズキャンセルがされない場合には、この誤った信号は、インバータ101、内部ロジック回路110内のインバータ103を経由して、出力信号(Vout)として外部に出力されてしまい、このことが重大な電子機器の誤動作を引き起こす場合がある。
【0091】
そこで、I/Oセル506の出力段に配置されるノイズキャンセラ300(302)によって、誤った信号の伝達を阻止する。一方、ノイズ検出回路200は電源セル502に内蔵される。ノイズ検出回路200は、第1の高レベル側電源電圧(HVDD)、第2の高レベル側電源電圧(LVDD)、第1の低レベル側電源電圧(VSS1)に重畳される電源ノイズのいずれかを検出し、ノイズキャンセラ300(302)を動作させる。これによって、電源ノイズに起因する誤った信号の伝達を確実に防止することができる。
【0092】
(内部回路間にノイズキャンセラを設けた例)
図8は、誤動作防止回路の搭載形態の他の例(内部ロジックから内部ロジックへのノイズ伝達を防止する例)を示すブロック図である。
図示されるように、IC600は、I/Oセル(606,608)と、コア回路610と、第2の高レベル側電源電圧(LVDD)を供給する電源セル(602,604)と、を有する。
【0093】
コア回路610は、内部ロジック(110a,110b)を内蔵し、ノイズキャンセラ300(302)は、それらの内部ロジック(110a,110b)間に設けられている。ノイズ検出回路200は、電源セル602に設けられている。内部ロジック110aに供給される電源電圧(LVDD,接地電位)が電源ノイズにより変動すると、内部ロジック110a内のインバータ620から内部ロジック110b内のインバータ621に誤った信号(ノイズ)が伝達されることから、電源ノイズ検出回路200によって電源ノイズが検出されたときには、ノイズキャンセラ300(302)によって、そのノイズの伝達を阻止する。
【0094】
(第3の実施形態)
本実施形態では、より具体的なレイアウト構成例について説明する。
(I/Oセルと電源セルの構成)
先に説明した図7のレイアウト例では、電源セル内に電源ノイズ検出回路を設け、I/Oセル内にノイズキャンセラを設けている。I/Oセルと電源セルは、チップの周辺に敷き詰められるため、セルサイズが揃っていたほうが集積度の向上の点では有利である。そこで、本実施形態では、電源セルとI/Oセルの具体的な構成例について検討する。
【0095】
図9は、本発明の半導体集積回路装置で採用する、電源セルとI/Oセルの概略構成例を示す図であり、(a)はI/Oセルの概略構成例を示し図であり、(b)は電源セルの概略構成例を示す図である。図9(a),(b)において、ESD保護回路は、静電気等による回路破壊を防止するためのダイオード等の保護回路である。また、Nch出力ドライバおよびPch出力ドライバ(同様に、NchトランジスタおよびPchトランジスタ)は、NMOSやPMOSを主体として構成される回路ブロックを表している。また、HV論理回路は、第1の高レベル側電源電圧(HVDD)で動作する論理回路であり、LV論理回路は、第2の高レベル側電源電圧(LVDD)で動作する論理回路である。
【0096】
図示されるように、電源セルやI/Oセルは、通常の回路構成に必要な要素をすべてバランスよく含んでいるため、図3に示すような、本発明にかかる電源ノイズ検出回路やノイズキャンセラを作成するのに、何ら問題はない。また、上述のとおり、本発明にかかる電源ノイズ検出回路やノイズキャンセラの構成は極めて簡素化されており、かつ、特別な素子も必要ないため、それらを電源セル内やI/Oセル内に設けたとしても、占有面積が大きく増大することはなく、よって、電源セルとI/Oセルのサイズは最適のサイズに揃えることができる。
【0097】
(一つの電源ノイズ検出回路を共用するレイアウト例)
図10は、一つの電源ノイズ検出回路を複数のノイズキャンセラで共用する場合のレイアウト例を示す図である。
図示されるように、半導体集積回路装置650のチップの周辺には電源セル502(電源ノイズ検出回路200aを内蔵する)が配置され、同様に、同一電源(HVDD)で動作する複数のI/Oセル506a〜506e(各々、ノイズキャンセラ300a〜300eを内蔵する)が配置されている。I/Oセル506a〜506eの各々には、Vin1〜Vin5が入力され、I/Oセル506〜506eの各々の出力信号は、コア回路(ゲートアレイ等を用い構成される)610に入力される。
【0098】
図10に示されるように、電源セル502内の電源ノイズ検出回路200aと、複数のI/Oセル506a〜506eの各々とは、共通の配線LB(チップの周囲において引き回されている)によって相互に接続されている。したがって、電源ノイズ検出回路200aから出力される電源ノイズ検出信号は、各I/Oセル(506a〜506e)内の各ノイズキャンセラ(300a〜300e)に供給され、各ノイズキャンセラが一斉に動作して、入力信号(Vin1〜Vin5)のコア回路610への伝達を遮断する。一つの電源ノイズ検出回路を共用化するため、電源ノイズ検出回路の有効利用を図ることができる。
【0099】
(複数の電源セルの各々が近傍のI/Oセルに電源ノイズ検出信号を供給するレイアウト例)
図11は、複数の電源セルの各々が、近傍のI/Oセルに電源ノイズ検出信号を供給するレイアウト例を示す図である。図11において、図10と共通する部分には、同じ参照符号を付してある。
【0100】
図11では、チップの周辺に、複数の電源セル502a〜502f(各々、電源ノイズ検出回路200a〜200fを内蔵する)が配置され、その近傍には、I/Oセル506a〜506f(各々、電源ノイズ検出回路300a〜300fを内蔵する)が配置されている。複数の電源セル502a〜502fの各々と、I/Oセル506a〜506fの各々とは、配線LB1〜LB6によって接続されている。この場合、図10のように、配線LBがチップの周囲に引き回されることがないため、電源ノイズ検出信号の供給遅延が最小化される。よって、高速なノイズの遮断が可能である。
【0101】
(同電位の電源電圧で動作するコア回路内にノイズキャンセラを配置した例)
図12は、同電位の電源電圧で動作するコア回路内にノイズキャンセラを配置したレイアウト例を示す図である。
【0102】
図12では、コア回路610内に、二つの内部ロジック回路110a,110bが形成されており、各々は、別々の電源セル502a,502bからの電源電圧で動作するものの、その電源電圧のレベルはLVDDであり、同じである。この場合でも、電源セル502aから供給される電源電圧に電圧ノイズが重畳されると、内部ロジック回路110aから内部ロジック回路110bに、誤った信号が伝達される。よって、図12の場合、ノイズキャンセラ300を、内部ロジック110aと110bとの間に設けている。電源セル502a内の電源ノイズ検出回路200から電源ノイズ検出信号を出力して、ノイズキャンセラ300を動作させることによって、内部ロジック回路110aから内部ロジック回路110bへの、誤った信号伝達を確実に阻止することができる。
【0103】
(入力インタフェースならびに内部ロジックの双方にノイズキャンセラを設ける例)
図13は、本発明の誤動作防止回路の搭載形態の他の例(入力インタフェースならびに内部ロジックの双方にノイズキャンセラを設ける例)を示すブロック図である。なお、図9において、前掲の図面と共通する部分には同じ参照符号を付してある。
【0104】
図示されるように、電源セル502は、第1の高レベル側電源電圧(HVDD)を供給するための電源セルであり、電源ノイズ検出回路200aを搭載している。また、I/Oセル506aは、ノイズキャンセラ300aを搭載している。電源ノイズ検出回路200aは、電源ノイズを検出すると、I/Oセル内のノイズキャンセラ300aを動作させて、I/Oセル506aから内部ロジック110cへのノイズ伝達を阻止する。
【0105】
また、電源セル602aは、電源ノイズ検出回路200bを内蔵している。ノイズキャンセラ300bは、内部ロジック110aと内部ロジック110bとの間に設けられている。電源セル602a,602bは各々、内部ロジック110a,110bに第2の高レベル側電源電圧(LVDD)を供給する。電源ノイズ検出回路200bは、電源ノイズを検出すると、ノイズキャンセラ300bを動作させて、内部ロジック110aから内部ロジック110bへのノイズ伝達を阻止する。
【0106】
(第4の実施形態)
本実施形態では、本発明の半導体集積回路装置を搭載した電子機器の例について説明する。この電子機器は、超小型軽量であるにもかかわらず、操作者(ユーザ)によるESDパルス(静電気放電パルス)の入力によって誤動作することがなく、ESDに対する信頼性が保障されることになる。
【0107】
図14(a)〜(c)は各々、本発明の誤動作防止回路を搭載した電子機器の例の外観を示す図である。
図14(a)は、電子機器の1つである携帯電話950の外観図の例を示している。この携帯電話950は、入力部として機能するダイヤルボタン952や、電話番号や名前やアイコンなどを表示するLCD954や、音出力部として機能し音声を出力するスピーカ956を備える。
【0108】
また、図14(b)は、電子機器の1つである携帯型ゲーム装置960の外観図の例を示している。この携帯型ゲーム装置960は、入力部として機能する操作ボタン962、十字キー964や、ゲーム画像を表示する画像出力部966や、音出力部として機能しゲーム音を出力するスピーカ968を備える。
【0109】
また、図14(c)は、電子機器の1つである携帯用情報機器(PDA)970の外観図の例を示している。この携帯用情報機器(PDA)970は、入力部として機能するキーボード972や、文字、数字、グラフィックなどを表示する画像出力部974、音出力部976を備える。
【0110】
なお、図14(a)、(b)、(c)に示すもの以外にも、本発明を適用することが可能である。例えば、パーソナルコンピュータ、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の電子機器にも、本発明を適用することが可能である。
【0111】
以上説明したように、本発明の実施形態によれば、以下の主要な効果を得ることができる。
(1)電源ノイズ検出回路を電源セルに設け、電源ノイズが検出されると、I/Oセル等に設けられたノイズキャンセル回路によって信号伝達を遮断することから、電源ノイズの継続時間に関係なく、誤った信号伝達を確実に阻止することができる。
(2)一つの電源ノイズ検出回路を、複数のノイズキャンセル回路に対して共通に使用することによって、電源ノイズ検出回路を効率的に活用することができる。
(3)電源ノイズ検出回路を複数の電源セルの各々に設け、各電源ノイズ検出回路から、近傍に配置されているI/Oセルに電源ノイズ検出信号を供給することによって、電源ノイズ検出信号の伝達遅延が生じにくくなり、高速な信号遮断が実現される。また、電源ノイズ検出信号を伝達するための配線を長く引き回す必要もない。
(4)簡素化された回路構成とすることによって、本発明を適用した場合でも、電源セルやI/Oセルのサイズを大型化させずにすみ、これによって、電源セルとI/Oセルの高さを揃えることもできる。
(5)また、高レベル側の電源に重畳される正極性/負極性の電源ノイズ、低レベル側の電源に重畳される正極性の電源ノイズのいずれにも対応可能とすることによって、電源ノイズに起因する回路の誤動作を確実に防止することができる。
(6)また、電源ノイズ検出信号の生成に際して、第1エッジ/第2エッジのタイミング制御を行い、特に、ノイズキャンセル回路への入力信号の遅延と組み合わせることによって、電源ノイズに起因する誤った信号(ノイズ)の伝達を、より確実に防止することができる。
(7)ノイズキャンセル回路を保持回路(スルーラッチ)で構成することによって、簡単な回路によってノイズを除去できる。
(8)また、高レベル側電源電圧に正極性パルスが重畳されたノイズを検出する方式として、ゲート接地のスイッチングトランジスタを使用し、ソース電位とゲート電位の比較によってスイッチングトランジスタを高速にオンさせ、オプルダウン抵抗により形成される放電経路に電源ノイズをすみやかに放電させると共に、プルダウン抵抗の一端の電位上昇を論理ゲートによって検出することによって電源ノイズを検出する方式を採用することによって、簡素化された構成によって、回路を破壊から守りつつ、高速かつ効率的に電源ノイズを検出することができる。
(9)また、フローティング方式のスイッチングトランジスタとすると共に、ゲート直下の基板電位を常に安定化させる(最適化する)ことによって、電源ノイズの入力の際に、他の回路に悪影響を与えることがなく、安心して本発明の誤動作防止回路を利用することができる。
(10)本発明によって、半導体集積回路装置ならびに電子機器の、電源ノイズに起因する誤動作を確実に防止することができ、その信頼性が向上する。
【0112】
本発明は、特に、集積度が高い半導体集積回路装置(例えば、高電圧で動作するインタフェースと、低電圧で動作する高速のロジック回路を備えるASIC)として有用である。また、近年、特に重視される傾向にある、半導体集積回路装置(LSI、ハイブリッドICを含む)のESDイミュニティ(静電気放電耐性)の向上に有効である。
【図面の簡単な説明】
【0113】
【図1】本発明の半導体集積回路装置に搭載される、電源ノイズに起因する誤動作を防止するための回路の構成を説明するためのブロック図である。
【図2】図1に示される、誤動作を防止するための回路の具体的な回路構成例を示す回路図である。
【図3】図2に示される誤動作を防止するための回路の、さらに具体的な回路構成例を示す回路図である。
【図4】(a)〜(c)は、ノイズ検知手段としてのスイッチングトランジスタの具体的な構成と特徴的な動作を説明するための図である。
【図5】(a)〜(c)は、ノイズキャンセラ300として機能する保持回路302の具体的な回路構成とその動作を説明するための図である。
【図6】(a)〜(c)は、図3に示されるタイミング回路の動作とその効果を説明するための回路図である。
【図7】誤動作防止回路の搭載形態の一例(入力インタフェース回路から内部回路へのノイズ伝達を防止する例)を示すブロック図である。
【図8】誤動作防止回路の搭載形態の他の例(内部ロジックから内部ロジックへのノイズ伝達を防止する例)を示すブロック図である。
【図9】本発明の半導体集積回路装置で採用する、電源セルとI/Oセルの概略構成例を示す図であり、(a)はI/Oセルの概略構成例を示し図であり、(b)は電源セルの概略構成例を示す図である。
【図10】一つの電源ノイズ検出回路を複数のノイズキャンセラで共用する場合のレイアウト例を示す図である。
【図11】複数の電源セルの各々が、近傍のI/Oセルに電源ノイズ検出信号を供給するレイアウト例を示す図である。
【図12】同電位の電源電圧で動作するコア回路内にノイズキャンセラを配置したレイアウト例を示す図である。
【図13】入力インタフェースならびに内部ロジックの双方にノイズキャンセラを設けるレイアウト例を示す図である。
【図14】(a)〜(c)は各々、本発明の誤動作防止回路を搭載した電子機器の例の外観を示す図である。
【図15】ESDイミュニティテストの一例を説明するための図である。
【図16】別電源で動作する2つの回路ブロックにおいて、電源ノイズによって生じる回路の誤動作について説明するための回路図である。
【図17】図16に示される回路系において、電源ノイズにより誤動作が生じる様子を示すタイミング図である。
【符号の説明】
【0114】
100 第1の回路(回路ブロックA)、110 第2の回路(回路ブロックB)、
200 電源ノイズ検出回路、202 降圧回路、
204 正極性電源ノイズの検出手段、206 プルダウン素子、
208 電源ノイズを検知するためのインバータ、212 ゲート回路、
250 タイミング回路、252 タイミング回路、
300 ノイズキャンセラ(ノイズ検出回路)、302 保持回路、
502,504 電源セル、506 I/Oセル
【特許請求の範囲】
【請求項1】
電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を有する電源セルと、
前記電源セルから供給される前記電源電圧によって動作すると共に、前記電源ノイズ検出信号に基づいて、前記電源ノイズに起因する誤った信号の出力を阻止するノイズキャンセル回路を有する、少なくとも一つのI/Oセルと、
前記電源ノイズ検出信号を、前記電源セルから前記I/Oセルに伝達する配線と、
を有することを特徴とする半導体集積回路装置。
【請求項2】
請求項1記載の半導体集積回路装置であって、
一つの前記電源セルからの前記電源ノイズ検出信号が、共通の前記配線を経由して、複数の前記I/Oセルに伝達されることを特徴とする半導体集積回路装置。
【請求項3】
請求項2記載の半導体集積回路装置であって、
複数の前記電源セルが配置され、各々の電源セルから出力される前記電源ノイズ検出信号は、その電源セルの近傍に配置された前記I/Oセルに伝達されることを特徴とする半導体集積回路装置。
【請求項4】
請求項1記載の半導体集積回路装置であって、
前記電源セルと前記I/Oセルの高さが、揃えられていることを特徴とする半導体集積回路装置。
【請求項5】
請求項1記載の半導体集積回路装置であって、
前記電源ノイズ検出回路は、高レベル側の電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズの、少なくとも一つを検出することを特徴とする半導体集積回路装置。
【請求項6】
請求項1記載の半導体集積回路装置であって、
前記電源ノイズ検出回路は、高レベル側の電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズの、すべてを検出することを特徴とする半導体集積回路装置。
【請求項7】
請求項6記載の半導体集積回路装置であって、
前記電源ノイズ検出回路は、前記高レベル側電源電圧に重畳される前記正極性の電源ノイズを検出するために、
ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、前記電源ノイズが重畳されることによってその入力電圧が上昇したときにオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、
このスイッチングトランジスタの前記他端に一端が接続され、他端が接地されたプルダウン素子と、
前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、を有することを特徴とする半導体集積回路装置。
【請求項8】
請求項7記載の半導体集積回路装置であって、
前記スイッチングトランジスタは、前記ゲートの直下の半導体基板の電位が固定されないフローティング電位方式のMOSトランジスタであり、かつ、前記スイッチングトランジスタがオン状態にあるとき、および、オフ状態にあるときの双方において、前記ゲート直下の半導体基板の電位を所定電位に調整するための電位調整回路を具備し、
前記電位調整回路は、前記スイッチングトランジスタがオフ状態のときは、前記ゲート直下の半導体基板が所定電位に維持されるように調整し、また、前記スイッチングトランジスタがオン状態のときは、前記スイッチングトランジスタの前記一端と前記半導体基板とを同電位とする、ことを特徴とする半導体集積回路装置。
【請求項9】
請求項1記載の半導体集積回路装置であって、
前記電源ノイズ検出回路は、さらに、前記電源ノイズ検出信号のタイミングを調整するためのタイミング調整回路を有し、
このタイミング調整回路は、前記電源ノイズの検出タイミングに対応するタイミングで前記電源ノイズ検出信号をアクティブ状態とすると共に、その後、電源ノイズが検出されない状態となったタイミングから所定時間だけ遅延して、アクティブ状態の前記電源ノイズ検出信号を非アクティブ状態に移行させることを特徴とする半導体集積回路装置。
【請求項10】
請求項7記載の半導体集積回路装置であって、
前記ノイズキャンセル回路の入力信号に所定時間の遅延を与えると共に、その遅延時間は、前記アクティブ状態の電源ノイズ検出信号を非アクティブ状態に移行させる際に前記タイミング調整回路が与える前記遅延時間よりも短く設定されることを特徴とする半導体集積回路装置。
【請求項11】
請求項1記載の半導体集積回路装置であって、
前記ノイズキャンセル回路は、前記電源ノイズ検出信号が非アクティブ状態である期間では、入力信号をそのまま通過させ、前記電源ノイズ検出信号がアクティブ状態である期間では、保持されている直前の信号を出力する保持回路、を有することを特徴とする半導体集積回路装置。
【請求項12】
電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を有する電源セルと、
前記電源セルから供給される前記電源電圧によって動作する第1の内部回路と、前記第1の内部回路とは別電源で動作する第2の内部回路と、前記電源ノイズ検出信号に基づいて、前記電源ノイズに起因する、前記第1の内部回路から前記第2の内部回路への誤った信号の伝達を阻止するノイズキャンセル回路と、を備えるコア回路と、
前記電源ノイズ検出信号を、前記電源セルから、前記コア回路内の前記ノイズキャンセル回路に伝達するための配線と、
を有することを特徴とする半導体集積回路装置。
【請求項13】
請求項12記載の半導体集積回路装置であって、
前記電源ノイズ検出回路は、前記高レベル側電源電圧に重畳される前記正極性の電源ノイズを検出するために、
ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、前記電源ノイズが重畳されることによってその入力電圧が上昇したときにオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、
このスイッチングトランジスタの前記他端に一端が接続され、他端が接地されたプルダウン素子と、
前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、を有することを特徴とする半導体集積回路装置。
【請求項14】
請求項1〜請求項13のいずれか記載の半導体集積回路装置を搭載する電子機器。
【請求項1】
電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を有する電源セルと、
前記電源セルから供給される前記電源電圧によって動作すると共に、前記電源ノイズ検出信号に基づいて、前記電源ノイズに起因する誤った信号の出力を阻止するノイズキャンセル回路を有する、少なくとも一つのI/Oセルと、
前記電源ノイズ検出信号を、前記電源セルから前記I/Oセルに伝達する配線と、
を有することを特徴とする半導体集積回路装置。
【請求項2】
請求項1記載の半導体集積回路装置であって、
一つの前記電源セルからの前記電源ノイズ検出信号が、共通の前記配線を経由して、複数の前記I/Oセルに伝達されることを特徴とする半導体集積回路装置。
【請求項3】
請求項2記載の半導体集積回路装置であって、
複数の前記電源セルが配置され、各々の電源セルから出力される前記電源ノイズ検出信号は、その電源セルの近傍に配置された前記I/Oセルに伝達されることを特徴とする半導体集積回路装置。
【請求項4】
請求項1記載の半導体集積回路装置であって、
前記電源セルと前記I/Oセルの高さが、揃えられていることを特徴とする半導体集積回路装置。
【請求項5】
請求項1記載の半導体集積回路装置であって、
前記電源ノイズ検出回路は、高レベル側の電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズの、少なくとも一つを検出することを特徴とする半導体集積回路装置。
【請求項6】
請求項1記載の半導体集積回路装置であって、
前記電源ノイズ検出回路は、高レベル側の電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズの、すべてを検出することを特徴とする半導体集積回路装置。
【請求項7】
請求項6記載の半導体集積回路装置であって、
前記電源ノイズ検出回路は、前記高レベル側電源電圧に重畳される前記正極性の電源ノイズを検出するために、
ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、前記電源ノイズが重畳されることによってその入力電圧が上昇したときにオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、
このスイッチングトランジスタの前記他端に一端が接続され、他端が接地されたプルダウン素子と、
前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、を有することを特徴とする半導体集積回路装置。
【請求項8】
請求項7記載の半導体集積回路装置であって、
前記スイッチングトランジスタは、前記ゲートの直下の半導体基板の電位が固定されないフローティング電位方式のMOSトランジスタであり、かつ、前記スイッチングトランジスタがオン状態にあるとき、および、オフ状態にあるときの双方において、前記ゲート直下の半導体基板の電位を所定電位に調整するための電位調整回路を具備し、
前記電位調整回路は、前記スイッチングトランジスタがオフ状態のときは、前記ゲート直下の半導体基板が所定電位に維持されるように調整し、また、前記スイッチングトランジスタがオン状態のときは、前記スイッチングトランジスタの前記一端と前記半導体基板とを同電位とする、ことを特徴とする半導体集積回路装置。
【請求項9】
請求項1記載の半導体集積回路装置であって、
前記電源ノイズ検出回路は、さらに、前記電源ノイズ検出信号のタイミングを調整するためのタイミング調整回路を有し、
このタイミング調整回路は、前記電源ノイズの検出タイミングに対応するタイミングで前記電源ノイズ検出信号をアクティブ状態とすると共に、その後、電源ノイズが検出されない状態となったタイミングから所定時間だけ遅延して、アクティブ状態の前記電源ノイズ検出信号を非アクティブ状態に移行させることを特徴とする半導体集積回路装置。
【請求項10】
請求項7記載の半導体集積回路装置であって、
前記ノイズキャンセル回路の入力信号に所定時間の遅延を与えると共に、その遅延時間は、前記アクティブ状態の電源ノイズ検出信号を非アクティブ状態に移行させる際に前記タイミング調整回路が与える前記遅延時間よりも短く設定されることを特徴とする半導体集積回路装置。
【請求項11】
請求項1記載の半導体集積回路装置であって、
前記ノイズキャンセル回路は、前記電源ノイズ検出信号が非アクティブ状態である期間では、入力信号をそのまま通過させ、前記電源ノイズ検出信号がアクティブ状態である期間では、保持されている直前の信号を出力する保持回路、を有することを特徴とする半導体集積回路装置。
【請求項12】
電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を有する電源セルと、
前記電源セルから供給される前記電源電圧によって動作する第1の内部回路と、前記第1の内部回路とは別電源で動作する第2の内部回路と、前記電源ノイズ検出信号に基づいて、前記電源ノイズに起因する、前記第1の内部回路から前記第2の内部回路への誤った信号の伝達を阻止するノイズキャンセル回路と、を備えるコア回路と、
前記電源ノイズ検出信号を、前記電源セルから、前記コア回路内の前記ノイズキャンセル回路に伝達するための配線と、
を有することを特徴とする半導体集積回路装置。
【請求項13】
請求項12記載の半導体集積回路装置であって、
前記電源ノイズ検出回路は、前記高レベル側電源電圧に重畳される前記正極性の電源ノイズを検出するために、
ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、前記電源ノイズが重畳されることによってその入力電圧が上昇したときにオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、
このスイッチングトランジスタの前記他端に一端が接続され、他端が接地されたプルダウン素子と、
前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、を有することを特徴とする半導体集積回路装置。
【請求項14】
請求項1〜請求項13のいずれか記載の半導体集積回路装置を搭載する電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2008−103490(P2008−103490A)
【公開日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願番号】特願2006−283938(P2006−283938)
【出願日】平成18年10月18日(2006.10.18)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願日】平成18年10月18日(2006.10.18)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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