【課題】マクロセル上を通過する比較的長い信号配線を形成した場合においてもクロストークノイズの影響を低減し、正常に動作可能な半導体集積回路装置を提供する。
【解決手段】本発明による半導体集積回路装置は、マクロセルが形成されている領域上を通過するように伸長している信号配線に、当該マクロセルとこれに近接する入出力回路との間に形成されたバッファリングセルが接続されている。 （もっと読む）

【課題】スイッチの配置配線を短時間で容易に行う。
【解決手段】第１電源線（例えば実ＶＤＤ線）と内部電圧線間に回路セルを有する回路ブロックと、内部電圧線に接続される２本の電圧セル線２３Ａ,２３Ｂと、第２電源線（例えば実ＶＳＳ線）に接続される２本の電源セル線２４Ａ,２４Ｂと、スイッチ制御線２９に接続される制御セル線２５と、トランジスタ（ＴＲ１,ＴＲ２）と、を有するスイッチセル２０Ｎが、回路ブロック１の周囲の四方全てに配置される。各スイッチセル２０Ｎにおいて、制御セル線２５がセル中心を通り一方向に配置され、２本の電圧セル線２３Ａ,２３Ｂと、２本の電源セル線２４Ａ店Ｂの各々が、制御セル線２５と並行に、かつ、制御セル線２５を挟んで制御セル線２５から等距離の位置に互いに並行に配置されている。 （もっと読む）

【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１２）と、未配置領域に、少なくとも一部が第１、第２のポリシリコン配線パターンによりそれぞれ形成された第１、第２の電源補強線を含む第１、第２の電源補強セルを配置するステップ（ステップＳ１４）と、を含む。ステップＳ１４において、第１、第２のポリシリコン配線パターンを第２、第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１、第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの第１、第２の電源補強セルの少なくとも一方を第２の方向に沿って並べて配置する。 （もっと読む）

【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１４）と、未配置領域に、少なくとも一部が第１及び第２のポリシリコン配線パターンによりそれぞれ形成された第１及び第２の電源補強線と、を含む電源補強セルを配置するステップ（ステップＳ１６）と、を含む。ステップＳ１６において、第１及び第２のポリシリコン配線パターンを第２の電源供給線及び第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１の電源補強線及び第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの電源補強セルを第２の方向に沿って並べて配置する。 （もっと読む）

【課題】フリップチップスタイルのLSI設計において、LSI上に配置されたパッドからの応力による影響を考慮した設計方法ならびに半導体装置を提供する。
【解決手段】パッドからの応力の影響を考慮する方法として２種類の方法を提供する。１つは、応力の影響によるセルの遅延ばらつき値を求め、セルに付与することで応力の影響を考慮したタイミング解析などを行う。そしてこの解析結果を用いて、設計を行いパッドからの応力の影響をパッド下のビア、配線、セルなどに与えないようにするために、パッド下にはビアを配置しないなどの物理的構造を用いる。 （もっと読む）

【課題】周辺部に外部接続用パッドが３列以上千鳥状配置された半導体チップにおいて、チップ面積を抑えつつ、電源またはグランドを安定供給する。
【解決手段】最外列に配置された外部接続用パッド１１が、内部コア回路の電源用またはグランド用パッドとして用いられている。この外部接続用パッド１１には、外側から２列目に配置された外部接続用パッド１２がパッド用メタルと同層のメタル１５で接続されている。内部コア回路への電源供給配線の抵抗は、パッド１１からの抵抗Ｒ２とパッド１２からの抵抗（Ｒ３’＋Ｒ３”）との並列抵抗となり、その値は抵抗Ｒ２に比べて格段に小さくなる。これにより、内部コア回路の電源のＩＲドロップに起因する回路の誤動作を防止することができる。しかも、必要となるＩ／Ｏセル９ａ，９ｂは２個のみである。 （もっと読む）

【課題】ワイヤボンディングを採用する半導体装置において、製品展開に要する時間を短縮することのできる技術を提供する。
【解決手段】第１の方向に沿って一列に配置された複数のボンディングパッド４からなるボンディングパッドセット（第１の列Ｌ１）と第１の方向に沿って一列に配置された複数のボンディングパッド５からなるボンディングパッドセット（第２の列Ｌ２）とが、第１の方向と直交する第２の方向に沿って設けられており、第１の列Ｌ１を構成する各々のボンディングパッド４と第２の列Ｌ２を構成する各々のボンディングパッド５とは第２の方向と同一線上に並んで設けられており、第１の列Ｌ１を構成する複数のボンディングパッド４または第２の列Ｌ２を構成する複数のボンディングパッド５の全部または一部にボンディングワイヤを接続する。 （もっと読む）

【課題】各層のメタルの疎密を解消することができるとともに、クロストークによる遅延変動を確実に防ぎ、遅延算出の精度を向上させることができるレイアウト設計装置及びレイアウト設計方法を提供する。
【解決手段】各層に所望の配線構造を形成するための配線前設計データ４０１に基づいて、各層の配線混雑度４０２を算出する算出処理部１と、ｎ層６の選択領域における配線混雑度４０２が、ｎ−１層７及びｎ＋１層８よりも低い場合に、ｎ−１層７の下層又はｎ＋１層８の上層であって、電源を有する層を選択する選択処理部２と、当該電源とｎ−１層７又はｎ＋１層８とを接続する設計データを配線前設計データ４０１に追加して追加後設計データを生成する追加処理部３と、を備え、追加後設計データに基づいて配線及びメタル生成を行うように構成した。 （もっと読む）

【課題】レイアウトデータから寄生素子を含む回路図を抽出する際に、シミュレーションのプローブポイントとして注目するノードを、抽出された回路図において容易に識別することのできる回路抽出装置を提供する。
【解決手段】回路抽出装置１０は、擬似パターン配置部１１、擬似素子配置部１２、寄生素子抽出部１３、出力部１４を備える。擬似パターン配置部１１は、レイアウトデータを入力し、１又は２以上の擬似パターンを配置する。擬似素子配置部１２は、レイアウトデータに対する回路図を入力し、前記擬似パターンのそれぞれに対応する擬似素子を配置する。寄生素子抽出部１３は、擬似パターンの配置されたレイアウトデータに基づいて寄生素子を抽出する。出力部１４は、寄生素子を擬似素子の配置された回路図へ合成して出力する。 （もっと読む）

【課題】多層構造の半導体装置を製造する製造プロセスに基づいて、複数層のレイアウトデータを検証するレイアウト検証処理のプロセスを適宜変更し、レイアウト検証処理の負担を軽減し、レイアウトデータの品質を向上させる半導体集積回路のレイアウト作成装置及びレイアウト作成方法を提供する。
【解決手段】半導体集積回路のレイアウト作成装置は、論理回路図設計部と、レイアウトデータ作成部と、論理接続検証部と、デザインルール検証部と、層間レイアウト検証部と、レイアウトデータを出力するデータ出力部と、多層構造の前記半導体集積回路をチップ化する際の製造プロセスに基づいて、前記論理接続検証部、前記デザインルール検証部、及び前記層間レイアウト検証部において実行される検証処理のプロセスを設定する検証プロセス設定部と、を備える。 （もっと読む）

【課題】 小さな占有面積でＥＳＤ保護用のＮ型ＭＯＳトランジスタを形成し、できる限り多くの割合の静電気パルスを引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから内部回路素子へ伝えるようにした、十分なＥＳＤ保護機能を果たせるＥＳＤ保護素子を有する半導体装置を得る。
【解決手段】 外部接続端子と内部回路領域との間にゲート電位をグランド電位に固定したＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、外部接続端子はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上に形成し、ドレイン領域はチャネル領域を介してソース領域に囲まれるようにした。またドレイン領域の平面形状は角部分が丸められた形状とした。 （もっと読む）

【課題】 本発明は、櫛型容量の下方にその他のアナログ回路素子を配置することで、より小型化されたアナログ回路を搭載できる半導体集積回路を提供することを目的とする。
【解決手段】 本発明に係る半導体集積回路は、電極１及び電極２を有し、導線層５〜８から構成される櫛型容量３と、半導体基板１１と、櫛型容量３の下方に配置される導線層９、１０と、トランジスタ１２、１３と、抵抗素子１４、１５とを有し、導線層９、１０によって、トランジスタ１２、１３及び抵抗素子１４のいずれかの端子が、櫛型容量３の電極１又は電極２、櫛型容量３の下方に配置される他のアナログ回路素子、櫛型容量３の下方に配置されない抵抗素子１５、電源２３、グラウンド、または外部信号線２４に接続されるようにした。これにより、櫛型容量３の下方にトランジスタ１２、１３及び抵抗素子１４を配置することができる。 （もっと読む）

【課題】マクロブロック外側の外周部において、電源配線とマクロブロックとを共に含む領域の配線面積率が所定の制約条件を満足していない場合には、電源配線のレイアウトをやり直さなければならないという課題があった。
【解決手段】コンピュータを用いて半導体集積回路のレイアウトを行う方法によって解決することができる。この方法は、ハードブロックをレイアウトする工程と、電源配線をレイアウトする工程と、ハードブロックと電源配線とがメタル密度違反を生じさせていないかを検証する工程と、メタル密度違反が発見された場合には、レイアウトの修正を行って、メタル密度違反を解消する工程と、信号線をレイアウトする工程とを含む。信号線をレイアウトする工程を、電源配線によるメタル密度違反を解消する工程の後に行う。 （もっと読む）

【課題】 半導体回路装置の面積を増大させることなく、電源電圧安定化のための十分な容量を確保することができる半導体回路装置を実現する。
【解決手段】 トランジスタセル１の一方の端部は、グランド線６、絶縁層９、電源線７の順に半導体基板８の一の面に積層されてなるため、グランド線６および電源線７の配線方向の長さに対応した容量Ｃ１を形成することができるので、電源安定化に必要な十分な容量を確保することができる。また、グランド線６の上方に電源線７が積層されているため、容量を形成するための領域をトランジスタセル１間に確保する必要がない。さらに、グランド線６および電源線７を配置するために必要な面積を、グランド線６および電源線７を並列して配置する構造よりも小さくすることができる。 （もっと読む）

【課題】ＩＯスロットを無駄にすることなく、内部回路に対して電源供給することが可能な半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、配線層を下から第１の共通配線層１０１ａ、カスタマイズ層１０２、第２の共通配線層１０１ｂの３層構造とした。第２の共通配線層１０１ｂには、外部から電源が供給される電源パッド１ａと接続される内部電源ラインが形成されている。内部電源ラインは、電源パッド１ａと同一層に形成されるとともに、汎用ロジックセルにより構成される内部回路領域１０にまで延在している。 （もっと読む）

【課題】歩留りが高く、且つ、配線間容量を十分に低減できる構造を備えた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板上に絶縁膜を形成する工程と、絶縁膜の内部に複数の配線溝を形成する工程と、複数の配線溝の内部に複数の配線を形成する工程と、絶縁膜及び複数の配線の上に、複数の配線間の領域のうち選択的に領域を露出する開口部を有するレジストマスクを形成する工程と、レジストマスクを用いたエッチングにより、複数の配線間の領域のうち選択的に露出した領域の絶縁膜を除去してエアギャップ溝を形成する工程と、レジストマスクを除去した後に、複数の配線上を覆うように層間絶縁膜を堆積することによってエアギャップを形成する工程とを含む。 （もっと読む）

【課題】内部の配線を流れる電流の大きさを測定することができる集積回路装置を提供する。
【解決手段】集積回路装置１において、基板１１に３層の配線層を積層する。そして、最上層の配線層に、コ字形状の主配線３１を形成し、その下の２層の配線層に、配線とビアによりコイル３２、３３を形成する。すなわち、コイル３２、３３は主配線３１の下方に位置し、主配線３１に対して固定されている。コイル３２、３３の形状及び巻き方向は、相互に同一である。コイル３２は主配線３１の部分３１ａの直下域に配置し、コイル３３は部分３１ｂの直下域に配置する。そして、（端子Ｔ３→配線３５→コイル３３→配線３４→コイル３２→配線３６→端子Ｔ４）からなる電流経路を形成し、この電流経路に発生する起電力に基づいて、主配線３１に流れる電流の大きさを測定する。 （もっと読む）

【課題】半導体チップのサイズを拡大せずに、高機能化を実現可能な半導体チップを提供すること。
【解決手段】本発明の一態様に係る半導体チップは、半導体基板５上に多層配線、及びシールリング１構造を備える半導体チップ１０１であって、シールリング１より内側に区画される内部領域２のみならず、内部領域２より外側に区画される額縁領域３に、チップ内部回路として動作可能な信頼性が確保された半導体素子１２が配設されている。 （もっと読む）

【課題】電源ノイズを抑制する。
【解決手段】電源電圧Ｖｄｄまたは基準電圧Ｖｓｓが印加される主配線（第１基準電圧幹線ＶＳＳ１）と、複数の副配線（基準電圧枝線ＶＳＳＢ）と、複数の基準電圧枝線ＶＳＳＢに接続されている複数の回路セル（不図示）と、入力される制御信号に応じて、複数の基準電圧枝線ＶＳＳＢのうち、所定の回路セルが接続されている基準電圧枝線ＶＳＳＢと第１基準電圧幹線ＶＳＳ１との接続および遮断を制御する電源スイッチセルＳＷ１,ＳＷ２,…と、複数の基準電圧枝線ＶＳＳＢを相互に接続する補助配線５０と、を有する。 （もっと読む）

【課題】好適な配線レイアウトを有する半導体集積回路を実現可能な新たな設計手法を提供する。
【解決手段】半導体集積回路の設計方法であって、前記集積回路のレイアウト設計用の設計データを保持し、前記集積回路を構成する配線のスイッチング確率の情報を保持し、前記配線の配置を、前記設計データと前記スイッチング確率とに基づいて決定することを特徴とする設計方法。 （もっと読む）