【課題】 関連技術のバス型クロック分配回路は、各分岐配線による反射波形が駆動波形に重なり合い、スイッチング誤りやジッタの要因を内在しており高周波回路に適用するにあたり分配可能な距離やファンアウト数が厳しく制約される。
【解決手段】 入力した、或いは発生したクロック信号を複数段のバッファを通じ順序回路に供給するクロック分配回路であって、複数段の一つ以上について、バッファの出力、或いは発生回路の出力を次段の複数のバッファの入力に一筆書き形状で接続する第１の伝送路（伝送路４）を備え、第１の伝送路が、配線路と、上層メタル配線と下層メタル配線間の接続を鈍角で行うビア群とを有する。 （もっと読む）

【課題】ボンディング時に発生するクラックへの対応を、より高めた半導体集積回路及び半導体集積回路の製造方法を提供する。
【解決手段】電極パッド９ａの形成位置において、最上層メタル配線層９よりも１層だけ下層のメタル配線層である１層下メタル配線層からなり、電極パッド９ａの下に配置された保護用メタル層３と、電極パッド９ａの形成位置で保護用メタル層３と最上層メタル配線層９の間に配置された、最上層層間膜５よりも軟らかい材料からなる保護層１１と、を備えている。 （もっと読む）

【課題】高電位電源配線と低電位電源配線との間の電位差の平面分布を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】高電位電源に接続されるパッド１１と、上位の配線層に配置され、パッド１１と接続され、幅の広いＬ字形を組み合わせた十字形を有する幹配線１３と、幹配線１３と同じ配線層に配置され、幹配線１３より狭い幅を有し、幹配線１３と接続され、幹配線１３を２辺として形成する矩形に含まれる領域にそれぞれ分布する枝配線１５と、低電位電源に接続されるパッド２１と、下位の配線層に配置され、パッド２１と接続され、幅の広いＬ字形を有し、投影面上で幹配線１３に対向する位置に配置された幹配線２３と、幹配線２３と同じ配線層に配置され、幹配線２３より狭い幅を有し、幹配線２３と接続され、幹配線２３を２辺として形成する矩形に含まれる内側の領域にそれぞれ分布する枝配線２５とを備える。 （もっと読む）

【課題】 高周波信号の伝達も含めた配線抵抗を低減することができると共に、良好な遮蔽導体として機能する配線構造及びその配線構造を有する半導体装置を提供する。
【解決手段】 複数の配線層にそれぞれ設けられた配線１，３が互いに重複し、互いに電気的に複数層に亘り並列接続された配線構造であって、複数の配線層の少なくとも下層の一つの配線層が、少なくとも２本以上の並列配線に分離されて延伸しているスリット配線部を有し、上層の配線３からスリット配線部の並列配線の間隙に浸入して両側の並列配線と接続しているスリット接続部２ａを有する配線構造とする。 （もっと読む）

【課題】高速化を維持しつつ、レイアウトサイズを増大させることなしに配線間スキューを大幅に低減できる半導体集積回路装置の配線方法及び半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置において、第１コンポーネントと第２コンポーネントとを接続する信号線は、電気的に直列に接続された第１、第２、第３及び第４の部分を有する複数の第１の配線と、電気的に接続された第５及び第６の部分を有する複数の第２の配線とが交互に配置されて形成され、第２の部分の抵抗率は第１の抵抗率であり、第１、第３、第４、第５及び第６の部分の抵抗率は第１の抵抗率より低い第２または第３の抵抗率であって、且つ、第２の部分の抵抗値は複数の第１の配線ごとに異なり、複数の第１の配線は、配線長の和が小さい順に所定の位置から奇数番目に配置され、複数の第２の配線は、配線長の和が大きい順に前記所定の位置から偶数番目に配置される。 （もっと読む）

【課題】新たなビアを配置するための領域の有無に依存することなく冗長ビアを構成する技術を提供する。
【解決手段】第１配線層に設けられた第１配線パターン（４）と第２配線層に設けられた第２配線パターン（６）とを接続する第１ビアコンタクト（２）と、前記第１配線層に設けられた第３配線パターン（５）と前記第２配線パターンと（６）を接続する第２ビアコンタクト（３）と、前記第１配線層に構成され、前記第１配線パターン（４）と前記第３配線パターン（５）との各々を接続し、前記第２配線パターン（６）にオーバラップする冗長接続用配線パターン（７）とを具備する半導体集積回路を構成する。 （もっと読む）

【課題】基板上に形成される、ワード線長およびビット線長が異なるＳＲＡＭの動作速度を、簡単な構成により最適化する半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、基板上の第１の領域に形成された第１のＳＲＡＭ２０Ａと、基板上の第２の領域に形成された第２のＳＲＡＭ２０Ｂと、を備え、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬの方がビット線ＢＬよりも長く、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬの方がワード線ＷＬよりも長く、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬが、ビット線ＢＬを構成する配線層よりも下の配線層に形成され、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬが、ワード線ＷＬを構成する配線層よりも下の配線層に形成される。 （もっと読む）

【課題】ダミービアが配置された半導体集積回路装置において、ダミービアに接続されたダミー配線の存在に起因する、設計容易性の低下や製造コストの増大といった問題を抑える。
【解決手段】半導体集積回路装置は、基板１と、基板１上に形成された３層以上の配線層２ａ〜２ｃとを有する。配線層２ａ，２ｂの間にダミービア１１が形成されており、配線層２ｂにダミービア１１と接続されたダミー配線１２が形成されている。ダミー配線１２は、スタックビア構造２０の配線層２ｂに形成された中間配線２４よりも、突き出し量が小さい。 （もっと読む）

【課題】 微細化、集積度向上に影響を与えない方法で、クロストークを減少または除去する回路を提供する。
【解決手段】 クロストーク防止回路は、ほぼ平行して形成されている少なくとも２本の信号線、たとえば、マスタスロック用線とスレーブクロック用線ｌ１，ｌ２の間に、これら２本の信号線の少なくとも一方に印加される信号が存在しないとき、たとえば、テスト用信号が印加され、前記２本の信号線に信号が印加されるとき接地状態になる第３の信号線ｌ３を生成する。好ましくは、第３の信号線にドライバ回路を接続し、該ドライバ回路の出力トランジスタのＮチャネルトランジスタとＰチャネルトランジスタの電流駆動能力の比率をほぼ２：１にする。 （もっと読む）

【課題】配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を提供すること
【解決手段】本発明にかかる配線構造は、クロック配線１１と、クロック配線１１と同層において、クロック配線１１に沿ってその両側に設けられた一対の第１シールド配線１２と、クロック配線１１と絶縁層を介した異なる層において、クロック配線１１及び一対の第１シールド配線１２の対向する領域を覆うように設けられた第２シールド配線１３と、一対の電極（上部電極１７、下部電極１８）が絶縁層を介して対向配置されたＭＩＭ容量３０と、を備え、ＭＩＭ容量３０の一対の電極のうち少なくとも一方が、第２シールド配線１３と同層に設けられているものである。 （もっと読む）

【課題】多層の金属配線層を有する半導体装置において、より一層のパッド配置面積の低減を図る。
【解決手段】アルミ３と、アルミ３との間に層間絶縁膜を介して設けられたアルミ２と、アルミ２，３間を接続するコンタクトと、アルミ３に対応して設けられた保護膜の開口部１と、を備え、開口部１の内側領域が、外部電極用パッドであり、かつ、ボンディング領域とプローブテスト領域の二つに分けて使用される半導体装置である。前記ボンディング領域では、アルミ３が露出され、該アルミ３によりアルミ２が隠れている。前記プローブテスト領域では、アルミ２が露出されている。 （もっと読む）

【課題】余分な回路の増設やプロセスの変更を伴うことなく、アンチフューズ素子としての信頼性を向上させることができる半導体装置を提供する。
【解決手段】半導体基板１０上に形成された活性領域２と、活性領域２の表面に形成されたゲート絶縁膜４を介して活性領域２上に設けられたゲート電極１と、を含み、活性領域２をゲート電極１が分割しない位置でゲート電極１の周縁部と活性領域２の周縁部とが互いに重なって、オーバーラップ領域３が形成されるように、ゲート電極１がゲート絶縁膜４上に形成されている。 （もっと読む）

【課題】本発明は、異なる種類の複数のヒューズを積層した構成や、当該構成に対する具体的な救済及び半導体装置の識別付与の製造方法を提供することを目的とする。
【解決手段】
本発明の１つの実施形態では、所定の電圧値を印加、又は所定の電流値以上を流すことで切断される第１ヒューズと、レーザ光を照射することで切断される第２ヒューズと、レーザ光を反射するリフレクタ層とを備える半導体装置である、さらに、本発明の１つの実施形態に係る半導体装置では、第１ヒューズ上に絶縁層を介してリフレクタ層を積層し、リフレクタ層上に絶縁層を介して第２ヒューズを積層する。 （もっと読む）

【課題】コストの削減および製造容易性の向上を図りつつ、配線の配置の修正およびビアの分布の均一化を図れる自動配置配線方法を提供する。
【解決手段】この自動配置配線方法は、配線層間において複数のビアｖを自動配置配線の対象領域の全体または一部に縦横に間隔を空けて配置し、前記配線層の配線Ｍ２ｓ，Ｍ１ｓを前記複数のビアｖの間を通る様に配置し、前記配線Ｍ２ｓ，Ｍ１ｓの端部をその端部近傍のビアｖｓ，ｖＡ，ｖＢに接続する様にしたものである。 （もっと読む）

【課題】アライメントマークの視認性を向上することにより、半導体チップと実装基板との位置合わせを高精度に行なうことができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップにおいて、半導体基板１Ｓ上のアライメントマーク形成領域にマークＭＫ１を形成する。このマークＭＫ１は、集積回路形成領域の最上層配線（第３層配線Ｌ３）と同層で形成されている。そして、マークＭＫ１およびマークＭＫ１を囲む背景領域の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を形成する。このとき、パターンＰ１ａは第２層配線Ｌ２と同層で形成されており、パターンＰ１ｂは、第１層配線Ｌ１と同層で形成されている。さらに、パターンＰ２は、ゲート電極Ｇと同層で形成されており、パターンＰ３は素子分離領域ＳＴＩと同層で形成される。 （もっと読む）

【課題】異なる配線層間で互いに直交する配線群を接続する際、接続信頼性が高く良好なスペース効率でレイアウト可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、予め設定された配列順で第１配線層に形成されそれぞれＹ方向（第１の方向）に延伸される複数の第１の配線２０と、第２配線層に形成される複数の第２の配線２１と、配列順が互いに一致する第１の配線２０及び第２の配線２１の間を電気的に接続する複数のコンタクト２３とを備えている。各々の第２の配線２１は、Ｙ方向に直交するＸ方向（第２の方向）に平行な直線状に規定された隣接する２トラックのうち、一方のトラックに沿って延伸される配線部２１ａと、他方のトラックに沿って延伸される配線部２１ｂと、２つの配線部２１ａ、２１ｂの間を接続する接続部２１ｃとにより構成され、接続部２１ｃに複数のコンタクト２３が形成されている。 （もっと読む）

【課題】新たな配線層を追加することなく、クロストークノイズの影響を受ける配線の総容量を増加させることのできる配線方法を提供する。
【解決手段】自動配線された信号配線の対地容量および隣接配線とのカップリング容量にもとづいてクロストークノイズレベルを算出し、クロストークノイズレベルが規定値を超える信号配線を抽出するクロストークノイズ解析ステップと、クロストークノイズレベルを規定値以下にするために、その抽出された信号配線の総容量に追加する追加容量の値を算出する追加容量値算出ステップと、その信号配線の周囲にフローティングメタル配線を追加するフローティングメタル配線追加ステップと、フローティングメタル配線の寄生容量の値が必要とされる追加容量の容量値を満たしているかどうかを判定する判定ステップと、を備える。 （もっと読む）

【課題】ペアを形成する一対の回路素子を含む電子回路の特性が、バンプ電極や配線の機械的ストレスにより劣化するのを防止する。
【解決手段】差動アンプ２１０のペアを形成する一対の回路素子は、ロジック部２００において、配線２０２〜２０５が形成された領域（バンプ電極ＢＰ３〜ＢＰ６が形成された領域を含む）を除く、半導体チップ５００上の領域に配置される。これにより、配線２０２〜２０５及びバンプ電極ＢＰ３〜ＢＰ６による機械的ストレスがこれらの回路素子に加わることがない。従って、ペアを形成する一対の回路素子の電気的特性のバランスが機械的ストレスにより崩れるのを防止すること、言い換えれば、ペアを形成する一対の回路素子のペア性を向上させることができる。 （もっと読む）

【課題】ＥＳＤ保護回路上の接続配線の存在に起因する、ＥＳＤ保護回路近傍における信号配線の混雑を緩和する。
【解決手段】ＥＳＤ保護回路１０に接続される接続配線１３，１４，１５，１６は、各配線層の配線優先方向に一致する方向に配置されている。このため、接続配線１５が横方向に延びるように配置された配線層には、横方向に延びる信号配線１７を配置でき、接続配線１４が縦方向に延びるように配置された配線層には、縦方向に延びる信号配線１８を配置できる。すなわち、ＥＳＤ保護回路１０上の領域において、接続配線が存在するにもかかわらず、信号配線を横方向にも縦方向にも配置可能になる。 （もっと読む）

【課題】マクロセル上を通過する比較的長い信号配線を形成した場合においてもクロストークノイズの影響を低減し、正常に動作可能な半導体集積回路装置を提供する。
【解決手段】本発明による半導体集積回路装置は、マクロセルが形成されている領域上を通過するように伸長している信号配線に、当該マクロセルとこれに近接する入出力回路との間に形成されたバッファリングセルが接続されている。 （もっと読む）