半導体集積回路装置
【課題】マクロセル上を通過する比較的長い信号配線を形成した場合においてもクロストークノイズの影響を低減し、正常に動作可能な半導体集積回路装置を提供する。
【解決手段】本発明による半導体集積回路装置は、マクロセルが形成されている領域上を通過するように伸長している信号配線に、当該マクロセルとこれに近接する入出力回路との間に形成されたバッファリングセルが接続されている。
【解決手段】本発明による半導体集積回路装置は、マクロセルが形成されている領域上を通過するように伸長している信号配線に、当該マクロセルとこれに近接する入出力回路との間に形成されたバッファリングセルが接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は入出力回路及びマクロセルを含む半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化に伴い、クロストークノイズの問題が増加している。一般にクロストークノイズとは、２本の信号配線が互いに近接して配線されている場合に、一方の信号配線において信号レベルが変化したときに配線間の結合容量を介して他方の信号配線に生じるノイズとして知られている。クロストークノイズが発生した場合、例えば、クロストークノイズの被害者側の配線を伝送している信号に伝送遅延が生じることにより動作タイミングが狂い、半導体集積回路装置が正常に動作しなくなるといった問題がある。従来、これらの問題を回避するために、信号の配線手法に工夫がなされてきた。
【０００３】
例えば、特許文献１には、ＲＡＭなどのマクロセルの上位階層を通過するフィールドスルー配線の経路を所定の配線アルゴリズムに従った自動選択配線により決定する。半導体集積回路装置が開示されている。当該装置によれば、予め設定された固定のフィールドスルー配線を用いる場合とは異なり、フィールドスルー配線の経路を自在に設定できるため、マクロセルの品種展開を容易にすることができるとしている。
【０００４】
また、特許文献２には、メモリの回路領域上の一端部から他端部に亘る領域であって信号線による影響を受け難い特定領域に重ねて信号線が敷設されている半導体集積回路が開示されている。当該回路によれば、信号配線によるクロストークノイズの影響を受け難いデコーダなどの領域に信号を配線することにより、正常なメモリ動作を実現すると共にレイアウト効率を向上できるとしている。
【特許文献１】特開平７−３７９８７号公報
【特許文献２】特開２０００−３９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、クロストークノイズの影響を最も受け易いのは、信号レベルの変化点、すなわち、信号波形の立ち上がり及び立下りの箇所である。信号レベルの変化に伴う信号配線容量の充放電には時間がかかるため、波形の立ち上がり及び立下りが緩やかになる、すなわち、波形がなまることが知られている。図１１は信号レベルがローレベルからハイレベルに変化したときの本来の波形Ｗ１及びなまり波形Ｗ２を表す図である。同図中に点線で示される本来の波形Ｗ１がほぼ垂直に立ち上がっているのに対し、実線で示されるなまり波形Ｗ２は立ち上がりが緩やかである。
【０００６】
波形の立ち上がり及び立下りの箇所においては、信号レベルがハイレベルからローレベル若しくはローレベルからハイレベルへの遷移状態にあり、クロストークノイズの影響による伝送遅延が大きくなる。例えば、互いに隣接する信号配線において同時に信号レベルが変化した場合、波形の立ち上がり及び立下りの箇所にクロストークノイズが重畳する。
図１２は本来の波形Ｗ１及びクロストークノイズが重畳したなまり波形Ｗ３を表す図である。同図中に実線で示されるなまり波形Ｗ３は、クロストークノイズの重畳により立ち上がり箇所が乱れている（同図中の円で囲まれている箇所ＸＴ１）。これにより伝送信号に遅延が生じ、半導体集積回路装置が正常動作しなくなるという問題点があった。
【０００７】
メモリなどの比較的大きいマクロセル上を通過する信号配線は、他の配線に比較して長くなる傾向があった。通常、信号配線が長くなるほど信号配線の容量が増加するため、波形のなまりも大きくなる。そのため、マクロセル上を通過する比較的長い信号配線においてはクロストークノイズの影響を特に受け易かった。
【０００８】
また、一般的にマクロセル上を通過する信号配線を配線するための配線層の数は少ないため、自動配線ツールによる自動配線を行った場合、最小配線ピッチでの長距離平行配線されるのが通常である。この場合、クロストークノイズによるエラーが発生し易くなる。通常、自動配線後のエラー修正は手作業によりなされるが、これらの信号配線は狭い間隔で長距離に亘り平行して配線されているため、修正が困難であり、修正作業に長時間を費やしてしまう。また、手作業による配線修正でエラーが解消できない場合には、レイアウトの初期工程までさかのぼり大幅にレイアウトを変更しなければならなかった。
【０００９】
特許文献１に開示されている半導体集積回路装置においては、フィールドスルー配線の経路を自在に設定できるものの、波形の立ち上がり及び立下り箇所にクロストークノイズが重畳した場合には伝送遅延の発生を免れず、特にマクロセル上を通過する比較的長い信号配線にクロストークノイズが生じた場合、半導体集積回路装置を正常に動作させることができなかった。特許文献２に開示されている半導体集積回路においては、メモリの回路領域上におけるクロストークノイズの影響を受け難い領域に信号配線を形成することにより正常なメモリ動作を実現できるものの、信号配線自体に生じるクロストークノイズの量を低減することができず、マクロセル上を通過する比較的長い信号配線にクロストークノイズが生じた場合、半導体集積回路全体を正常に動作させることができなかった。
【００１０】
また、特許文献１に開示されている自動選択配線による配線方法においては、クロストークノイズによるエラーが発生し易く、手作業によるエラー修正作業のための労力及び時間の浪費や、レイアウトの初期工程までさかのぼっての大幅なレイアウト変更が生じてしまうという問題があった。
【００１１】
本発明は上記した如き問題点に鑑みてなされたものであって、マクロセル上を通過する比較的長い信号配線を形成した場合においてもクロストークノイズの影響を低減し、正常に動作可能な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明による半導体集積回路装置は、入出力回路を含む半導体集積回路装置であって、前記入出力回路に近接して形成されたマクロセルと、前記入出力回路と前記マクロセルとの間に形成されたバッファリングセルと、一端が前記入出力回路に接続され且つ他端が前記バッファリングセルの入力に接続された入力側信号配線と、一端が前記バッファリングセルの出力に接続され且つ前記マクロセルが形成されている領域上を通過するように伸長する出力側信号配線と、を含むことを特徴とする。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１４】
図１は本発明による半導体集積回路装置１を表す平面図である。半導体集積回路装置１は通常の半導体集積回路製造技術により例えばシリコン基板上などに形成されるＬＳＩなどのいわゆる半導体チップである。半導体集積回路装置１の周縁部には入出力回路１０が形成されている。入出力回路１０は半導体集積回路装置１の外部にある図示せぬ回路との間で伝送信号を入出力するいわゆるＩＯ（Input/Output）回路である。入出力回路１０の近傍にはマクロセル２０が形成されている。マクロセル２０は例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ(Read Only Memory)、ＣＰＵ（Central Processing Unit）、ＰＬＡ（Programable Logic Array）などであり、その機能が予め決定されている機能ブロックである。電源電位配線及び接地電位配線３０が縦横に配線されており、半導体集積回路装置１上の各種回路及びセルに電源を供給する。スタンダードセル配置領域４０内には、スタンダードセル５６、６６、７６などを目的に応じて任意に配置することができる。
【００１５】
入出力回路１０とマクロセル２０との間にはバッファリングセル５４が形成されている。バッファリングセル５４は自身の入力部にて受け取った伝送信号を自身の出力部から出力する機能を有する。信号配線５１の一端は入出力回路１０に接続されており、他端はバッファリングセル５４の入力部に接続されている。バッファリングセル５４の出力部には信号配線５２の一端が接続されており、マクロセル２０が形成されている層とは別の層に、マクロセル２０上を通過するように伸長している。信号配線５２の他端はバッファリングセル５５の入力に接続されている。バッファリングセル５５の出力には信号配線５３の一端が接続され、信号配線５３の他端はスタンダードセル５６に接続されている。
【００１６】
入出力回路１０は外部から受け取った伝送信号を、信号配線５１を介してバッファリングセル５４に与える。バッファリングセル５４は当該伝送信号を信号配線５２に伝送し、バッファリングセル５５に与える。バッファリングセル５５は当該伝送信号を信号配線５３に伝送し、スタンダードセル５６に与える。信号配線６１，６２及び６３、バッファリングセル６４及び６５、スタンダードセル６６からなる伝送経路、及び、信号配線７１，７２及び７３、バッファリングセル７４及び７５、スタンダードセル７６からなる伝送経路もそれぞれ同様の接続形態となっており、同様の信号伝送がなされる。マクロセル２０上を通過する信号配線は、信号配線５２の如くマクロセル２０上を一直線に通過するように形成されていても良いし、信号配線７２の如くマクロセル２０上で方向を変更しつつ通過するように形成されても良い。
【００１７】
バッファリングセル５４が入出力回路１０からの伝送信号をバッファリングして、信号配線５２に伝送することにより、信号配線５２における当該伝送信号の波形なまりが低減される。図２は信号レベルがローレベルからハイレベルに変化するときの信号配線５２における本来の波形Ｗ１及びなまり波形Ｗ４を表す図である。同図中に点線で示されるなまり波形Ｗ４の立ち上がり箇所は、実線で示される本来の波形Ｗ１の立ち上がり箇所とほぼ同様に急峻な波形となっており、波形のなまりが小さい。バッファリングセル５４のバッファリング強度は、例えば、信号配線５２の配線インピーダンス、配線長及び配線幅、受信側のバッファリングセル５５の入力容量や終端抵抗の有無などに応じて最適な強度に調整されている。なお、仮にバッファリングセル５４が入出力回路１０とマクロセル２０との間に形成されておらず、入出力回路１０から直接、伝送信号を信号配線５２に伝送した場合には、図１１に示す如き立ち上がりが緩やかななまり波形Ｗ２となってしまう。
【００１８】
信号配線５２、６２及び７２はマクロセル２０が形成されている層とは別の層にマクロセル２０上を通過するように伸長しており、通常、これらの配線長はスタンダードセル配置領域４０内に配線されている信号配線（図示せず）に比較して長い。信号配線が長くなるほど波形のなまりが大きくなることが知られているが、本実施例の如くバッファリングセル５４が入出力回路１０からの伝送信号をバッファリングすることにより、比較的配線長の長い信号配線５２に伝送信号を伝送する場合においても、図２に示されるなまり波形Ｗ４の如き立ち上がりが急峻でなまりの小さい波形が得られる。
【００１９】
図３は信号レベルがローレベルからハイレベルに変化するときの信号配線５２における本来の波形Ｗ１及びクロストークノイズが重畳したなまり波形Ｗ５を表す図である。バッファリングセル５４から出力される伝送信号の波形は、図２のなまり波形Ｗ４に示される如く立ち上がりが急峻で本来の波形Ｗ１と大差が無いため、信号配線５２と隣接する信号配線６２の信号レベル変化によって生じるクロストークノイズが信号配線５２の伝送信号に重畳した場合でも、図３に示される如き立ち上がり箇所がほとんど乱れていないなまり波形Ｗ５となる。同図中の円で囲まれている箇所ＸＴ２の信号レベルが僅かにローレベル側に低下しているのみである。なお、仮にバッファリングセル５４が入出力回路１０とマクロセル２０との間に形成されておらず、入出力回路１０から直接、伝送信号を信号配線５２に伝送した場合には、図１２に示す如き立ち上がり箇所が乱れたなまり波形Ｗ３となってしまう。
【００２０】
一般に互いに隣り合う信号配線間の距離が縮小するほど結合容量が増加し、クロストークノイズ量も増加する。したがって、クロストークノイズ量を低減するには、互いに隣り合う信号配線間の距離を広げるのが有効である。図１に示される如く、信号配線５２及びこれと隣り合う信号配線６２は、最小配線ピッチの２倍以上の配線間隔ＧＰ１を保って形成されている。同様にバッファリングセル５４及びバッファリングセル６４も最小配線ピッチの２倍以上の配線間隔ＧＰ１を保って形成されている。最小配線ピッチは、半導体集積回路装置１を製造する半導体製造プロセスによって規定される。信号配線６２及び信号配線７２、バッファリングセル６４及びバッファリングセル７４も、同様にそれぞれ最小配線ピッチの２倍以上の配線間隔ＧＰ２を保って形成されている。これにより、相互に与えるクロストークノイズの影響を更に低減できる。
【００２１】
上記したように本発明による半導体集積回路装置は、入出力回路に近接してマクロセルが形成されており、更に入出力回路とマクロセルとの間にバッファリングセルが形成されている。バッファリングセルの出力にはマクロセル上を通過するように形成されている信号配線が接続されており、バッファリングセルは入出力回路からの伝送信号を当該信号配線にバッファリングする。これにより、信号配線を伝送する伝送信号の波形の立ち上がり及び立ち下がりが急峻になり波形なまりが低減されることから、当該信号配線に隣接する他の信号配線の信号レベル変化によって生じるクロストークノイズが重畳した場合においても波形がほとんど乱れない。また、互いに隣接するバッファリングセル及び信号配線を、半導体製造プロセスにより規定される最小配線ピッチの２倍以上の配線間隔を保って形成することにより、相互に与えるクロストークノイズの影響を更に低減できる。そのため、クロストークノイズによる伝送信号の遅延が発生せず、半導体集積回路装置は正常に動作できる。
【００２２】
図４は半導体集積回路装置レイアウト設計フローを表すフローチャートである。以下、図４を参照しつつ、半導体集積回路装置のレイアウト設計方法のフローについて説明する。
【００２３】
先ず、設計者は、レイアウト対照の各種回路の種類及びサイズなどの情報を考慮しつつ、半導体集積回路装置１のフロアプランの作成を行う（ステップＳ０１）。図５はフロアプランを表す平面図である。フロアプラン作成工程において、設計者は配置等の物理的制約や電源ノイズ等の電気的制約などを考慮しつつ、入出力回路１０、マクロセル２０、電源電位配線及び接地電位配線３０、スタンダードセル配置領域４０及びバッファリングセル配置領域８０を図５に示される如く最適な位置に配置する。特に設計者は、マクロセル２０を入出力回路１０に近接して配置し、バッファリングセル配置領域８０を入出力回路１０とマクロセル２０との間に、マクロセル２０と隣接するように配置する。また、電源電位配線及び接地電位配線３０は、マクロセル２０、スタンダードセル配置領域４０及びバッファリングセル配置領域８０を取り囲むように、また、スタンダードセル配置領域４０上を縦横に通過するように配置される。
【００２４】
次に、設計者は、後工程の配線工程において入出力回路１０に接続され且つマクロセル２０上を通過する、と考えられる信号配線を選択する（Ｓ０２）。例えば設計者は図６に示される領域ＡＲを通過すると考えられる信号配線を選択する。配線選択工程において、設計者は、回路毎に、例えば回路記号、接続先及び接続元などが対応付けられたネットリストの中から該当する信号配線を選択する。
【００２５】
続いて、設計者は、配線選択工程において選択された信号配線に対して、ネットリスト内で２つのバッファリングセルを追加する（Ｓ０３）。図７はネットリストの一例を表す図である。ここでは、回路記号、接続元及び接続先が示されている。「回路記号」は回路毎に対応付けられている記号であり、ここでのＬ５１，Ｌ６１及びＬ７１はそれぞれ信号配線５１、６１及び７１を表す記号である。「接続元」及び「接続先」は回路毎の接続元及び接続先を表している。例えば信号配線５１の一端は入出力回路１０の端子ｉｏ５０に接続され、他端はスタンダードセルの端子ｓｃ５６に接続されることを表している。
【００２６】
ここで設計者は、配線選択工程において信号配線５１を選択し、ネットリスト内で信号配線５１に２つのバッファリングセルを追加したものとする。図８は２つのバッファリングセル追加後のネットリストの一例を表す図である。回路記号ＢＣ５４及びＢＣ５５はそれぞれバッファリングセル５４及び５５を表す記号である。信号配線５１の一端は入出力回路１０の端子ｉｏ５０に接続され、他端はバッファリングセル５４の入力端子ｂｃ５４ｉに接続されている。バッファリングセル５４の出力端子ｂｃ５４ｏは信号配線５２の一端に接続され、信号配線５２の他端はバッファリングセル５５の入力端子ｂｃ５５ｉに接続されている。バッファリングセル５５の出力端子ｂｃ５５ｏは信号配線５３の一端に接続され、信号配線５３の他端はスタンダードセル５６の端子ｓｃ５６に接続されている。このように、ネットリストにおいて、入出力回路１０の端子ｉｏ５０からスタンダードセルの端子ｓｃ５６に至る信号配線５１に２つのバッファリングセル５４及び５５を追加する。
【００２７】
次に、設計者は、図９に示す如くスタンダードセル配置領域４０内にスタンダードセル５６、６６及び７６を含む複数のスタンダードセルを仮配置する。仮配置によるスタンダードセルの位置は設計者が任意に設定できる。設計者は、仮配置されたスタンダードセルの位置の座標及び入出力回路１０の端子の座標に基づいて、図９に点線で示される信号配線５１〜５３、６１〜６３及び７１〜７３の配線経路を設定する。ここで例えば、マクロセル２０上に信号配線５２及び５２は、互いに平行して伸張するように配置されるように設定される。設計者は、当該設定により得られた配線経路上であって且つバッファリングセル配置領域８０内の位置にマクロセル２０を挟むように２つのバッファリングセルを配置する（Ｓ０４）。
【００２８】
具体的には、設計者は、信号配線５１〜５３からなる配線経路に２つのバッファリングセル５４及び５５を、マクロセル２０を挟むようにバッファリングセル配置領域８０内に配置する。バッファリングセル６４及び６５、７４及び７５も同様に配置される。このとき、設計者は、互いに隣接するバッファリングセル５４及び６４の間隔を最小配線ピッチの２倍以上離して配置する。同様に互いに隣接するバッファリングセル６４及び７４の間隔も最小ピッチの２倍以上離して配置される。最小配線ピッチは、半導体集積回路装置１を製造する半導体製造プロセスによって規定される。
【００２９】
続いて、設計者は、前工程で仮配置されたスタンダードセルを一旦取除き、スタンダードセルを正規の位置に再配置する（Ｓ０５）。設計者は、スタンダードセル再配置後の配置条件にて伝送タイミング検討を実施し、最適なスタンダードセルの位置を最終決定し、各スタンダードセルを再度、配置する（Ｓ０６）。
【００３０】
次に、設計者は、信号配線５１〜５３、６１〜６３及び７１〜７３を含む全ての信号配線を配線する（Ｓ０７）。以上の工程により、図１０に示される半導体集積回路装置１のレイアウトが作成される。
【００３１】
設計者は、レイアウトデータに基づいて信号配線毎の寄生容量及び伝送信号の伝送遅延時間からなる寄生容量遅延時間テーブルを作成する（Ｓ０８）。設計者は、当該テーブルを通常の半導体集積回路の設計装置が備える寄生容量及び遅延時間の自動抽出手段などにより生成する。
【００３２】
続いて、設計者は、通常の半導体集積回路の設計装置が備えるクロストークノイズ検証手段により、寄生容量遅延時間テーブルに基づく伝送信号の伝送シミュレーションを行うなどして、信号配線毎のクロストークノイズ検証を実施する（Ｓ０９）。当該検証後、設計者は、信号配線毎にエラーが発生したか否かを確認する（Ｓ１０）。
【００３３】
図１０に示される半導体集積回路装置１のレイアウトにおいては、マクロセル２０周辺に配置されたバッファリングセル５４、６４及び７４によるバッファリングにより信号配線５２、６２及び７２を伝送される伝送信号の波形のなまりが低減されるため、伝送信号にクロストークノイズが重畳した場合にも伝送遅延が生じない。また、互いに隣り合うバッファリングセル５４、６４、７４及び信号配線５２、６２、７２が、半導体製造プロセスにより規定される最小配線ピッチの２倍以上の間隔で配置されていることによって、信号配線５２、６２、７２も互いに最小配線ピッチの少なくとも２倍以上の間隔で配置されることになるので、信号配線５２、６２及び７２の間の結合容量が低減される。この結果、信号配線５２、６２及び７２における伝送信号に重畳するクロストークノイズの量が低減される。そのため、マクロセル２０上を通過するように伸長する信号配線５２、６２及び７２などの信号配線においては、クロストークノイズによる伝送遅延の発生が回避され、クロストークノイズ検証時にエラーが発生しない。
【００３４】
クロストークノイズ検証時にエラーが発生したスタンダードセル配置領域４０内の信号配線（図示せず）については、通常の半導体集積回路の設計装置が有する配線自動修正手段により、配線修正を行う（Ｓ１１）。配線修正後、再度、クロストークノイズ検証を実施し（Ｓ０９）、問題なければ、その他の修正点が無いかレイアウトを検証する（Ｓ１２）。当該検証による問題箇所の修正を経て最終のレイアウトデータが完成する（Ｓ１３）。
【００３５】
上記した半導体集積回路装置のレイアウト設計フローによれば、配線工程よりも前の工程において、マクロセルを入出力回路に近接して配置し、波形なまりを抑制するためのバッファリングセルを入出力回路とマクロセルとの間に配置する。続いて、入出力回路からバッファリングセルを介してマクロセル上を通過するように信号配線を配置する。このとき、互いに隣接するバッファリングセル及び信号配線の間隔を広くして配置する。このような配置により、クロストークノイズによる伝送遅延時間の発生を回避できるため、レイアウト後に、マクロセル上に配線されている信号配線を修正する必要がなくなる。そのため、配線修正に費やす労力や時間を削減でき、レイアウトの初期工程までさかのぼってレイアウトを大幅に変更することなく、正常に動作可能な半導体集積回路装置のレイアウトを設計することができる。
【００３６】
本実施例は半導体集積回路装置１がマクロセル２０を１つ含む場合の例であるが、複数のマクロセルが含まれる場合においても、バッファリングセルを同様に配置することにより、同様の効果を奏することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明による半導体集積回路装置を表す平面図である。
【図２】本来の波形及びなまり波形を表す図である。
【図３】本来の波形及びクロストークノイズが重畳したなまり波形を表す図である。
【図４】半導体集積回路装置レイアウト設計フローを表すフローチャートである。
【図５】フロアプランを表す平面図である。
【図６】フロアプランを信号配線選択領域と共に表す平面図である。
【図７】ネットリストの一例を表す図である。
【図８】２つのバッファリングセル追加後のネットリストの一例を表す図である。
【図９】仮スタンダードセルを配置したレイアウトを表す平面図である。
【図１０】バッファセルを含む半導体集積回路装置を表す平面図である。
【図１１】本来の波形及びなまり波形を表す図である。
【図１２】本来の波形及びクロストークノイズが重畳したなまり波形を表す図である。
【符号の説明】
【００３８】
１ 半導体集積回路装置
１０ 入出力回路
２０ マクロセル
３０ 電源電位配線及び接地電位配線
４０ スタンダードセル配置領域
５４、５５、６４、６５、７４、７５ バッファリングセル
５１、５２、５３、６１、６２、６３、７１、７２、７３ 信号配線
５６、６６、７６ スタンダードセル
ＧＰ１、ＧＰ２ バッファリングセル間ピッチ
【技術分野】
【０００１】
本発明は入出力回路及びマクロセルを含む半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化に伴い、クロストークノイズの問題が増加している。一般にクロストークノイズとは、２本の信号配線が互いに近接して配線されている場合に、一方の信号配線において信号レベルが変化したときに配線間の結合容量を介して他方の信号配線に生じるノイズとして知られている。クロストークノイズが発生した場合、例えば、クロストークノイズの被害者側の配線を伝送している信号に伝送遅延が生じることにより動作タイミングが狂い、半導体集積回路装置が正常に動作しなくなるといった問題がある。従来、これらの問題を回避するために、信号の配線手法に工夫がなされてきた。
【０００３】
例えば、特許文献１には、ＲＡＭなどのマクロセルの上位階層を通過するフィールドスルー配線の経路を所定の配線アルゴリズムに従った自動選択配線により決定する。半導体集積回路装置が開示されている。当該装置によれば、予め設定された固定のフィールドスルー配線を用いる場合とは異なり、フィールドスルー配線の経路を自在に設定できるため、マクロセルの品種展開を容易にすることができるとしている。
【０００４】
また、特許文献２には、メモリの回路領域上の一端部から他端部に亘る領域であって信号線による影響を受け難い特定領域に重ねて信号線が敷設されている半導体集積回路が開示されている。当該回路によれば、信号配線によるクロストークノイズの影響を受け難いデコーダなどの領域に信号を配線することにより、正常なメモリ動作を実現すると共にレイアウト効率を向上できるとしている。
【特許文献１】特開平７−３７９８７号公報
【特許文献２】特開２０００−３９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、クロストークノイズの影響を最も受け易いのは、信号レベルの変化点、すなわち、信号波形の立ち上がり及び立下りの箇所である。信号レベルの変化に伴う信号配線容量の充放電には時間がかかるため、波形の立ち上がり及び立下りが緩やかになる、すなわち、波形がなまることが知られている。図１１は信号レベルがローレベルからハイレベルに変化したときの本来の波形Ｗ１及びなまり波形Ｗ２を表す図である。同図中に点線で示される本来の波形Ｗ１がほぼ垂直に立ち上がっているのに対し、実線で示されるなまり波形Ｗ２は立ち上がりが緩やかである。
【０００６】
波形の立ち上がり及び立下りの箇所においては、信号レベルがハイレベルからローレベル若しくはローレベルからハイレベルへの遷移状態にあり、クロストークノイズの影響による伝送遅延が大きくなる。例えば、互いに隣接する信号配線において同時に信号レベルが変化した場合、波形の立ち上がり及び立下りの箇所にクロストークノイズが重畳する。
図１２は本来の波形Ｗ１及びクロストークノイズが重畳したなまり波形Ｗ３を表す図である。同図中に実線で示されるなまり波形Ｗ３は、クロストークノイズの重畳により立ち上がり箇所が乱れている（同図中の円で囲まれている箇所ＸＴ１）。これにより伝送信号に遅延が生じ、半導体集積回路装置が正常動作しなくなるという問題点があった。
【０００７】
メモリなどの比較的大きいマクロセル上を通過する信号配線は、他の配線に比較して長くなる傾向があった。通常、信号配線が長くなるほど信号配線の容量が増加するため、波形のなまりも大きくなる。そのため、マクロセル上を通過する比較的長い信号配線においてはクロストークノイズの影響を特に受け易かった。
【０００８】
また、一般的にマクロセル上を通過する信号配線を配線するための配線層の数は少ないため、自動配線ツールによる自動配線を行った場合、最小配線ピッチでの長距離平行配線されるのが通常である。この場合、クロストークノイズによるエラーが発生し易くなる。通常、自動配線後のエラー修正は手作業によりなされるが、これらの信号配線は狭い間隔で長距離に亘り平行して配線されているため、修正が困難であり、修正作業に長時間を費やしてしまう。また、手作業による配線修正でエラーが解消できない場合には、レイアウトの初期工程までさかのぼり大幅にレイアウトを変更しなければならなかった。
【０００９】
特許文献１に開示されている半導体集積回路装置においては、フィールドスルー配線の経路を自在に設定できるものの、波形の立ち上がり及び立下り箇所にクロストークノイズが重畳した場合には伝送遅延の発生を免れず、特にマクロセル上を通過する比較的長い信号配線にクロストークノイズが生じた場合、半導体集積回路装置を正常に動作させることができなかった。特許文献２に開示されている半導体集積回路においては、メモリの回路領域上におけるクロストークノイズの影響を受け難い領域に信号配線を形成することにより正常なメモリ動作を実現できるものの、信号配線自体に生じるクロストークノイズの量を低減することができず、マクロセル上を通過する比較的長い信号配線にクロストークノイズが生じた場合、半導体集積回路全体を正常に動作させることができなかった。
【００１０】
また、特許文献１に開示されている自動選択配線による配線方法においては、クロストークノイズによるエラーが発生し易く、手作業によるエラー修正作業のための労力及び時間の浪費や、レイアウトの初期工程までさかのぼっての大幅なレイアウト変更が生じてしまうという問題があった。
【００１１】
本発明は上記した如き問題点に鑑みてなされたものであって、マクロセル上を通過する比較的長い信号配線を形成した場合においてもクロストークノイズの影響を低減し、正常に動作可能な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明による半導体集積回路装置は、入出力回路を含む半導体集積回路装置であって、前記入出力回路に近接して形成されたマクロセルと、前記入出力回路と前記マクロセルとの間に形成されたバッファリングセルと、一端が前記入出力回路に接続され且つ他端が前記バッファリングセルの入力に接続された入力側信号配線と、一端が前記バッファリングセルの出力に接続され且つ前記マクロセルが形成されている領域上を通過するように伸長する出力側信号配線と、を含むことを特徴とする。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１４】
図１は本発明による半導体集積回路装置１を表す平面図である。半導体集積回路装置１は通常の半導体集積回路製造技術により例えばシリコン基板上などに形成されるＬＳＩなどのいわゆる半導体チップである。半導体集積回路装置１の周縁部には入出力回路１０が形成されている。入出力回路１０は半導体集積回路装置１の外部にある図示せぬ回路との間で伝送信号を入出力するいわゆるＩＯ（Input/Output）回路である。入出力回路１０の近傍にはマクロセル２０が形成されている。マクロセル２０は例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ(Read Only Memory)、ＣＰＵ（Central Processing Unit）、ＰＬＡ（Programable Logic Array）などであり、その機能が予め決定されている機能ブロックである。電源電位配線及び接地電位配線３０が縦横に配線されており、半導体集積回路装置１上の各種回路及びセルに電源を供給する。スタンダードセル配置領域４０内には、スタンダードセル５６、６６、７６などを目的に応じて任意に配置することができる。
【００１５】
入出力回路１０とマクロセル２０との間にはバッファリングセル５４が形成されている。バッファリングセル５４は自身の入力部にて受け取った伝送信号を自身の出力部から出力する機能を有する。信号配線５１の一端は入出力回路１０に接続されており、他端はバッファリングセル５４の入力部に接続されている。バッファリングセル５４の出力部には信号配線５２の一端が接続されており、マクロセル２０が形成されている層とは別の層に、マクロセル２０上を通過するように伸長している。信号配線５２の他端はバッファリングセル５５の入力に接続されている。バッファリングセル５５の出力には信号配線５３の一端が接続され、信号配線５３の他端はスタンダードセル５６に接続されている。
【００１６】
入出力回路１０は外部から受け取った伝送信号を、信号配線５１を介してバッファリングセル５４に与える。バッファリングセル５４は当該伝送信号を信号配線５２に伝送し、バッファリングセル５５に与える。バッファリングセル５５は当該伝送信号を信号配線５３に伝送し、スタンダードセル５６に与える。信号配線６１，６２及び６３、バッファリングセル６４及び６５、スタンダードセル６６からなる伝送経路、及び、信号配線７１，７２及び７３、バッファリングセル７４及び７５、スタンダードセル７６からなる伝送経路もそれぞれ同様の接続形態となっており、同様の信号伝送がなされる。マクロセル２０上を通過する信号配線は、信号配線５２の如くマクロセル２０上を一直線に通過するように形成されていても良いし、信号配線７２の如くマクロセル２０上で方向を変更しつつ通過するように形成されても良い。
【００１７】
バッファリングセル５４が入出力回路１０からの伝送信号をバッファリングして、信号配線５２に伝送することにより、信号配線５２における当該伝送信号の波形なまりが低減される。図２は信号レベルがローレベルからハイレベルに変化するときの信号配線５２における本来の波形Ｗ１及びなまり波形Ｗ４を表す図である。同図中に点線で示されるなまり波形Ｗ４の立ち上がり箇所は、実線で示される本来の波形Ｗ１の立ち上がり箇所とほぼ同様に急峻な波形となっており、波形のなまりが小さい。バッファリングセル５４のバッファリング強度は、例えば、信号配線５２の配線インピーダンス、配線長及び配線幅、受信側のバッファリングセル５５の入力容量や終端抵抗の有無などに応じて最適な強度に調整されている。なお、仮にバッファリングセル５４が入出力回路１０とマクロセル２０との間に形成されておらず、入出力回路１０から直接、伝送信号を信号配線５２に伝送した場合には、図１１に示す如き立ち上がりが緩やかななまり波形Ｗ２となってしまう。
【００１８】
信号配線５２、６２及び７２はマクロセル２０が形成されている層とは別の層にマクロセル２０上を通過するように伸長しており、通常、これらの配線長はスタンダードセル配置領域４０内に配線されている信号配線（図示せず）に比較して長い。信号配線が長くなるほど波形のなまりが大きくなることが知られているが、本実施例の如くバッファリングセル５４が入出力回路１０からの伝送信号をバッファリングすることにより、比較的配線長の長い信号配線５２に伝送信号を伝送する場合においても、図２に示されるなまり波形Ｗ４の如き立ち上がりが急峻でなまりの小さい波形が得られる。
【００１９】
図３は信号レベルがローレベルからハイレベルに変化するときの信号配線５２における本来の波形Ｗ１及びクロストークノイズが重畳したなまり波形Ｗ５を表す図である。バッファリングセル５４から出力される伝送信号の波形は、図２のなまり波形Ｗ４に示される如く立ち上がりが急峻で本来の波形Ｗ１と大差が無いため、信号配線５２と隣接する信号配線６２の信号レベル変化によって生じるクロストークノイズが信号配線５２の伝送信号に重畳した場合でも、図３に示される如き立ち上がり箇所がほとんど乱れていないなまり波形Ｗ５となる。同図中の円で囲まれている箇所ＸＴ２の信号レベルが僅かにローレベル側に低下しているのみである。なお、仮にバッファリングセル５４が入出力回路１０とマクロセル２０との間に形成されておらず、入出力回路１０から直接、伝送信号を信号配線５２に伝送した場合には、図１２に示す如き立ち上がり箇所が乱れたなまり波形Ｗ３となってしまう。
【００２０】
一般に互いに隣り合う信号配線間の距離が縮小するほど結合容量が増加し、クロストークノイズ量も増加する。したがって、クロストークノイズ量を低減するには、互いに隣り合う信号配線間の距離を広げるのが有効である。図１に示される如く、信号配線５２及びこれと隣り合う信号配線６２は、最小配線ピッチの２倍以上の配線間隔ＧＰ１を保って形成されている。同様にバッファリングセル５４及びバッファリングセル６４も最小配線ピッチの２倍以上の配線間隔ＧＰ１を保って形成されている。最小配線ピッチは、半導体集積回路装置１を製造する半導体製造プロセスによって規定される。信号配線６２及び信号配線７２、バッファリングセル６４及びバッファリングセル７４も、同様にそれぞれ最小配線ピッチの２倍以上の配線間隔ＧＰ２を保って形成されている。これにより、相互に与えるクロストークノイズの影響を更に低減できる。
【００２１】
上記したように本発明による半導体集積回路装置は、入出力回路に近接してマクロセルが形成されており、更に入出力回路とマクロセルとの間にバッファリングセルが形成されている。バッファリングセルの出力にはマクロセル上を通過するように形成されている信号配線が接続されており、バッファリングセルは入出力回路からの伝送信号を当該信号配線にバッファリングする。これにより、信号配線を伝送する伝送信号の波形の立ち上がり及び立ち下がりが急峻になり波形なまりが低減されることから、当該信号配線に隣接する他の信号配線の信号レベル変化によって生じるクロストークノイズが重畳した場合においても波形がほとんど乱れない。また、互いに隣接するバッファリングセル及び信号配線を、半導体製造プロセスにより規定される最小配線ピッチの２倍以上の配線間隔を保って形成することにより、相互に与えるクロストークノイズの影響を更に低減できる。そのため、クロストークノイズによる伝送信号の遅延が発生せず、半導体集積回路装置は正常に動作できる。
【００２２】
図４は半導体集積回路装置レイアウト設計フローを表すフローチャートである。以下、図４を参照しつつ、半導体集積回路装置のレイアウト設計方法のフローについて説明する。
【００２３】
先ず、設計者は、レイアウト対照の各種回路の種類及びサイズなどの情報を考慮しつつ、半導体集積回路装置１のフロアプランの作成を行う（ステップＳ０１）。図５はフロアプランを表す平面図である。フロアプラン作成工程において、設計者は配置等の物理的制約や電源ノイズ等の電気的制約などを考慮しつつ、入出力回路１０、マクロセル２０、電源電位配線及び接地電位配線３０、スタンダードセル配置領域４０及びバッファリングセル配置領域８０を図５に示される如く最適な位置に配置する。特に設計者は、マクロセル２０を入出力回路１０に近接して配置し、バッファリングセル配置領域８０を入出力回路１０とマクロセル２０との間に、マクロセル２０と隣接するように配置する。また、電源電位配線及び接地電位配線３０は、マクロセル２０、スタンダードセル配置領域４０及びバッファリングセル配置領域８０を取り囲むように、また、スタンダードセル配置領域４０上を縦横に通過するように配置される。
【００２４】
次に、設計者は、後工程の配線工程において入出力回路１０に接続され且つマクロセル２０上を通過する、と考えられる信号配線を選択する（Ｓ０２）。例えば設計者は図６に示される領域ＡＲを通過すると考えられる信号配線を選択する。配線選択工程において、設計者は、回路毎に、例えば回路記号、接続先及び接続元などが対応付けられたネットリストの中から該当する信号配線を選択する。
【００２５】
続いて、設計者は、配線選択工程において選択された信号配線に対して、ネットリスト内で２つのバッファリングセルを追加する（Ｓ０３）。図７はネットリストの一例を表す図である。ここでは、回路記号、接続元及び接続先が示されている。「回路記号」は回路毎に対応付けられている記号であり、ここでのＬ５１，Ｌ６１及びＬ７１はそれぞれ信号配線５１、６１及び７１を表す記号である。「接続元」及び「接続先」は回路毎の接続元及び接続先を表している。例えば信号配線５１の一端は入出力回路１０の端子ｉｏ５０に接続され、他端はスタンダードセルの端子ｓｃ５６に接続されることを表している。
【００２６】
ここで設計者は、配線選択工程において信号配線５１を選択し、ネットリスト内で信号配線５１に２つのバッファリングセルを追加したものとする。図８は２つのバッファリングセル追加後のネットリストの一例を表す図である。回路記号ＢＣ５４及びＢＣ５５はそれぞれバッファリングセル５４及び５５を表す記号である。信号配線５１の一端は入出力回路１０の端子ｉｏ５０に接続され、他端はバッファリングセル５４の入力端子ｂｃ５４ｉに接続されている。バッファリングセル５４の出力端子ｂｃ５４ｏは信号配線５２の一端に接続され、信号配線５２の他端はバッファリングセル５５の入力端子ｂｃ５５ｉに接続されている。バッファリングセル５５の出力端子ｂｃ５５ｏは信号配線５３の一端に接続され、信号配線５３の他端はスタンダードセル５６の端子ｓｃ５６に接続されている。このように、ネットリストにおいて、入出力回路１０の端子ｉｏ５０からスタンダードセルの端子ｓｃ５６に至る信号配線５１に２つのバッファリングセル５４及び５５を追加する。
【００２７】
次に、設計者は、図９に示す如くスタンダードセル配置領域４０内にスタンダードセル５６、６６及び７６を含む複数のスタンダードセルを仮配置する。仮配置によるスタンダードセルの位置は設計者が任意に設定できる。設計者は、仮配置されたスタンダードセルの位置の座標及び入出力回路１０の端子の座標に基づいて、図９に点線で示される信号配線５１〜５３、６１〜６３及び７１〜７３の配線経路を設定する。ここで例えば、マクロセル２０上に信号配線５２及び５２は、互いに平行して伸張するように配置されるように設定される。設計者は、当該設定により得られた配線経路上であって且つバッファリングセル配置領域８０内の位置にマクロセル２０を挟むように２つのバッファリングセルを配置する（Ｓ０４）。
【００２８】
具体的には、設計者は、信号配線５１〜５３からなる配線経路に２つのバッファリングセル５４及び５５を、マクロセル２０を挟むようにバッファリングセル配置領域８０内に配置する。バッファリングセル６４及び６５、７４及び７５も同様に配置される。このとき、設計者は、互いに隣接するバッファリングセル５４及び６４の間隔を最小配線ピッチの２倍以上離して配置する。同様に互いに隣接するバッファリングセル６４及び７４の間隔も最小ピッチの２倍以上離して配置される。最小配線ピッチは、半導体集積回路装置１を製造する半導体製造プロセスによって規定される。
【００２９】
続いて、設計者は、前工程で仮配置されたスタンダードセルを一旦取除き、スタンダードセルを正規の位置に再配置する（Ｓ０５）。設計者は、スタンダードセル再配置後の配置条件にて伝送タイミング検討を実施し、最適なスタンダードセルの位置を最終決定し、各スタンダードセルを再度、配置する（Ｓ０６）。
【００３０】
次に、設計者は、信号配線５１〜５３、６１〜６３及び７１〜７３を含む全ての信号配線を配線する（Ｓ０７）。以上の工程により、図１０に示される半導体集積回路装置１のレイアウトが作成される。
【００３１】
設計者は、レイアウトデータに基づいて信号配線毎の寄生容量及び伝送信号の伝送遅延時間からなる寄生容量遅延時間テーブルを作成する（Ｓ０８）。設計者は、当該テーブルを通常の半導体集積回路の設計装置が備える寄生容量及び遅延時間の自動抽出手段などにより生成する。
【００３２】
続いて、設計者は、通常の半導体集積回路の設計装置が備えるクロストークノイズ検証手段により、寄生容量遅延時間テーブルに基づく伝送信号の伝送シミュレーションを行うなどして、信号配線毎のクロストークノイズ検証を実施する（Ｓ０９）。当該検証後、設計者は、信号配線毎にエラーが発生したか否かを確認する（Ｓ１０）。
【００３３】
図１０に示される半導体集積回路装置１のレイアウトにおいては、マクロセル２０周辺に配置されたバッファリングセル５４、６４及び７４によるバッファリングにより信号配線５２、６２及び７２を伝送される伝送信号の波形のなまりが低減されるため、伝送信号にクロストークノイズが重畳した場合にも伝送遅延が生じない。また、互いに隣り合うバッファリングセル５４、６４、７４及び信号配線５２、６２、７２が、半導体製造プロセスにより規定される最小配線ピッチの２倍以上の間隔で配置されていることによって、信号配線５２、６２、７２も互いに最小配線ピッチの少なくとも２倍以上の間隔で配置されることになるので、信号配線５２、６２及び７２の間の結合容量が低減される。この結果、信号配線５２、６２及び７２における伝送信号に重畳するクロストークノイズの量が低減される。そのため、マクロセル２０上を通過するように伸長する信号配線５２、６２及び７２などの信号配線においては、クロストークノイズによる伝送遅延の発生が回避され、クロストークノイズ検証時にエラーが発生しない。
【００３４】
クロストークノイズ検証時にエラーが発生したスタンダードセル配置領域４０内の信号配線（図示せず）については、通常の半導体集積回路の設計装置が有する配線自動修正手段により、配線修正を行う（Ｓ１１）。配線修正後、再度、クロストークノイズ検証を実施し（Ｓ０９）、問題なければ、その他の修正点が無いかレイアウトを検証する（Ｓ１２）。当該検証による問題箇所の修正を経て最終のレイアウトデータが完成する（Ｓ１３）。
【００３５】
上記した半導体集積回路装置のレイアウト設計フローによれば、配線工程よりも前の工程において、マクロセルを入出力回路に近接して配置し、波形なまりを抑制するためのバッファリングセルを入出力回路とマクロセルとの間に配置する。続いて、入出力回路からバッファリングセルを介してマクロセル上を通過するように信号配線を配置する。このとき、互いに隣接するバッファリングセル及び信号配線の間隔を広くして配置する。このような配置により、クロストークノイズによる伝送遅延時間の発生を回避できるため、レイアウト後に、マクロセル上に配線されている信号配線を修正する必要がなくなる。そのため、配線修正に費やす労力や時間を削減でき、レイアウトの初期工程までさかのぼってレイアウトを大幅に変更することなく、正常に動作可能な半導体集積回路装置のレイアウトを設計することができる。
【００３６】
本実施例は半導体集積回路装置１がマクロセル２０を１つ含む場合の例であるが、複数のマクロセルが含まれる場合においても、バッファリングセルを同様に配置することにより、同様の効果を奏することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明による半導体集積回路装置を表す平面図である。
【図２】本来の波形及びなまり波形を表す図である。
【図３】本来の波形及びクロストークノイズが重畳したなまり波形を表す図である。
【図４】半導体集積回路装置レイアウト設計フローを表すフローチャートである。
【図５】フロアプランを表す平面図である。
【図６】フロアプランを信号配線選択領域と共に表す平面図である。
【図７】ネットリストの一例を表す図である。
【図８】２つのバッファリングセル追加後のネットリストの一例を表す図である。
【図９】仮スタンダードセルを配置したレイアウトを表す平面図である。
【図１０】バッファセルを含む半導体集積回路装置を表す平面図である。
【図１１】本来の波形及びなまり波形を表す図である。
【図１２】本来の波形及びクロストークノイズが重畳したなまり波形を表す図である。
【符号の説明】
【００３８】
１ 半導体集積回路装置
１０ 入出力回路
２０ マクロセル
３０ 電源電位配線及び接地電位配線
４０ スタンダードセル配置領域
５４、５５、６４、６５、７４、７５ バッファリングセル
５１、５２、５３、６１、６２、６３、７１、７２、７３ 信号配線
５６、６６、７６ スタンダードセル
ＧＰ１、ＧＰ２ バッファリングセル間ピッチ
【特許請求の範囲】
【請求項１】
入出力回路を含む半導体集積回路装置であって、
前記入出力回路に近接して形成されたマクロセルと、
前記入出力回路と前記マクロセルとの間に形成されたバッファリングセルと、
一端が前記入出力回路に接続され且つ他端が前記バッファリングセルの入力に接続された入力側信号配線と、
一端が前記バッファリングセルの出力に接続され且つ前記マクロセルが形成されている領域上を通過するように伸長する出力側信号配線と、を含むことを特徴とする半導体集積回路装置。
【請求項２】
前記出力側信号配線の一端に接続され且つ前記マクロセルに近接して形成された受信側バッファリングセルを更に含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記バッファリングセルとは離間し且つ前記入出力回路と前記マクロセルとの間に形成された他のバッファリングセルと、
前記他のバッファリングセルの入力に接続された他の入力側信号配線と、
一端が前記他のバッファリングセルの出力に接続され且つ前記マクロセルが形成されている前記領域上を通過するように伸張する他の出力側信号配線とを含み、
前記バッファリングセルと前記他のバッファリングセルとの間の距離は半導体製造プロセスにより規定される最小配線ピッチの２倍以上離れていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記出力側信号配線と前記他の出力側信号配線とは、前記マクロセルが形成された前記領域上で互いに平行して伸張していることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記出力側信号配線と前記他の出力側信号配線とは、前記最小配線ピッチの２倍以上離れていることを特徴とする請求項３又は４記載の半導体集積回路装置。
【請求項６】
前記マクロセルは、前記バッファリングセル及び前記他のバッファリングセルによって挟まれていることを特徴とする請求項３〜５のいずれか一項に記載の半導体集積回路装置。
【請求項７】
前記マクロセル及び前記バッファリングセルを取り囲む電源電位配線及び接地電位配線を更に含むことを特徴とする請求項１〜６のいずれか一項に記載の半導体集積回路装置。
【請求項１】
入出力回路を含む半導体集積回路装置であって、
前記入出力回路に近接して形成されたマクロセルと、
前記入出力回路と前記マクロセルとの間に形成されたバッファリングセルと、
一端が前記入出力回路に接続され且つ他端が前記バッファリングセルの入力に接続された入力側信号配線と、
一端が前記バッファリングセルの出力に接続され且つ前記マクロセルが形成されている領域上を通過するように伸長する出力側信号配線と、を含むことを特徴とする半導体集積回路装置。
【請求項２】
前記出力側信号配線の一端に接続され且つ前記マクロセルに近接して形成された受信側バッファリングセルを更に含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記バッファリングセルとは離間し且つ前記入出力回路と前記マクロセルとの間に形成された他のバッファリングセルと、
前記他のバッファリングセルの入力に接続された他の入力側信号配線と、
一端が前記他のバッファリングセルの出力に接続され且つ前記マクロセルが形成されている前記領域上を通過するように伸張する他の出力側信号配線とを含み、
前記バッファリングセルと前記他のバッファリングセルとの間の距離は半導体製造プロセスにより規定される最小配線ピッチの２倍以上離れていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記出力側信号配線と前記他の出力側信号配線とは、前記マクロセルが形成された前記領域上で互いに平行して伸張していることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記出力側信号配線と前記他の出力側信号配線とは、前記最小配線ピッチの２倍以上離れていることを特徴とする請求項３又は４記載の半導体集積回路装置。
【請求項６】
前記マクロセルは、前記バッファリングセル及び前記他のバッファリングセルによって挟まれていることを特徴とする請求項３〜５のいずれか一項に記載の半導体集積回路装置。
【請求項７】
前記マクロセル及び前記バッファリングセルを取り囲む電源電位配線及び接地電位配線を更に含むことを特徴とする請求項１〜６のいずれか一項に記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００９−１７６８２３（Ｐ２００９−１７６８２３Ａ）
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願番号】特願２００８−１１６３２（Ｐ２００８−１１６３２）
【出願日】平成２０年１月２２日（２００８．１．２２）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願日】平成２０年１月２２日（２００８．１．２２）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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