【課題】電荷転送効率が高い転送トランジスタを備える半導体集積回路を提供することを目的とする。
【解決手段】実施形態に係る半導体集積回路は、ゲート電極を有し、当該ゲート電極及び一の拡散層が第１配線でダイオード接続された転送トランジスタと、クロック信号が供給されるクロック信号線とを備え、前記クロック信号線の一部である第１部分クロック信号線の少なくとも一部が前記ゲート電極上に形成されていることを特徴とする。 （もっと読む）

【課題】信号配線が電源配線と長距離に亘って並走することを回避して、信号配線の寄生容量を低減してノイズの影響を低減する半導体装置の配線構造及びそれを備えた半導体装置を提供すること。
【解決手段】第１方向Ｘ１に延びる複数の第１配線１Ｖから構成される第１配線層１１０と、第１配線層１１０の上に配設され、第１方向Ｘ１に交差する第２方向Ｘ２に延びる複数の第２配線２Ｖから構成される第２配線層１２０とを備え、第１配線層１１０および第２配線層１２０は、第１方向Ｘ１および第２方向Ｘ２により規定される平面内に設定された配線領域Ｒ内に配設され、第１配線１Ｖは、配線領域Ｒの第１方向Ｘ１における一端から他端までの全長よりも短い長さでそれぞれ形成され、第２配線２Ｖは、配線領域Ｒの第２方向Ｘ２における一端から他端までの全長よりも短い長さでそれぞれ形成されている半導体装置１００の配線構造。 （もっと読む）

【課題】チップサイズを縮小可能な半導体集積回路のレイアウト設計方法、プログラム、及びレイアウト設計装置を提供すること。
【解決手段】チップ内にＹ方向メタルデータを持つプリミティブセルが存在するか判定する工程（ステップＢ１）と、プリミティブセルが上下に隣接しているか判定する工程（ステップＢ３）と、各プリミティブセル内のＹ方向メタルデータを有する層が同じか判定する工程（ステップＢ４）と、各プリミティブセルのうち移動可能なスペースがあるプリミティブセルがあるか判定する工程（ステップＢ５）と、各判定を満たす場合に、各プリミティブセルの種類が同じか否かを判定する工程（ステップＢ６）と、各プリミティブセルの種類に応じてプリミティブセルのＸ座標の配置位置調整を行う工程（ステップＢ７、８）と、プリミティブセルの位置を固定する工程（ステップＢ９）と、を含む。 （もっと読む）

【課題】大規模特殊マクロセルのコーナー部近辺の配線を更に高密度に行い、チップサイズを更に縮小しかつチップコストをも低減する。
【解決手段】大規模特殊マクロセル２〜４とスタンダードセルを含む半導体集積回路において、大規模特殊マクロセル２〜４のコーナー部近辺（コーナー領域）の配線を、水平配線および垂直配線をコンタクトを設けることなく同一層で効率よく平行に配置した水平・垂直配線乗換え専用セル５を用いることにより、大規模マクロセル２〜４のコーナー部近辺の配線を更に高密度に行う。 （もっと読む）

【課題】タイミング検証における収束時間を短くしてレイアウト設計の効率化を図る。
【解決手段】ハードマクロとハードマクロを跨ぐ通過用配線とを含み、ハードマクロ内に含まれる複数の交点セル配置領域に関し、通過用配線が交点セル配置領域間を繋ぐ第１の配線と交点セル配置領域内を第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置における設計方法である。この設計方法は、全ての交点セル配置領域に関して第１の配線のみを配線した場合（図７のステップＳ２３）のハードマクロにおける第１のタイミング検証を行うステップ（図７のＳ２５）と、全ての交点セル配置領域に関して第２の配線を第１の配線に最大限接続するようにさらに配線した場合（図７のステップＳ２６）のハードマクロにおける第２のタイミング検証を行うステップ（図７のＳ２７）と、を含む。 （もっと読む）

【課題】スタンダードセルを小型化することのできる技術を提供する。
【解決手段】電源電位Ｖｄｄを供給し、第１方向に沿って形成された第１タップと、電源電位Ｖｓｓを供給し、第１方向と交差する第２方向に第１タップと対向して配置され、第１方向に沿って形成された第２タップと、第１タップと第２タップとの間に形成されたスタンダードセル３において、第２方向における第１タップの中心と第２方向における第２タップの中心との間のセルの高さ（距離Ｌ）を［（整数＋０．５）×第２層目の配線の配線ピッチ］または［（整数＋０．２５）×第２層目の配線の配線ピッチ］とする。 （もっと読む）

【課題】半導体装置設計時の自動配置配線における配線ショートによるセル再配置を抑制する。
【解決手段】本発明のスタンダードセルおよびそれを用いた自動配置配線方法は、回路素子が配置される矩形の素子領域１１と、素子領域１１の対向する２辺と同じ幅で対向する２辺に近接して設けられ、上層配線が配置される矩形の追加配線領域１２ａ、１２ｂを有する。 （もっと読む）

【課題】スタンダードセル方式のＣＭＯＳ半導体集積回路にて、近接位置にある論理ゲートセル間の配線接続においても上層配線の配線資源を消費していたことにより、配線資源不足で論理ゲートセルの敷詰め密度を上げられず、レイアウト面積の増大を招いていた。
【解決手段】論理ゲートセルの端子構造を特別なものとし、論理ゲートセル同士を特定の近接位置に配置したときに、第一および第二の金属配線層のみで配線接続を完結することにより、上層の配線資源を増加させることでレイアウト面積を削減する。 （もっと読む）

【課題】マクロセルの集積度を低下させることなく、しかも、マクロセルを迂回して配線する必要もなく、配線効率や動作速度を向上させることができる半導体集積回路を提供する。
【解決手段】マクロセルは、そのファンクションを構成するための配線である内部配線が、最上層側の配線層と最下層側の配線層を用いて形成される。また、最上層側の配線層と最下層側の配線層との間の中間層に、マクロセルのファンクションを構成するための配線ではない外部配線が形成される配線層が設けられている。 （もっと読む）

【課題】マクロセル上を通過する比較的長い信号配線を形成した場合においてもクロストークノイズの影響を低減し、正常に動作可能な半導体集積回路装置を提供する。
【解決手段】本発明による半導体集積回路装置は、マクロセルが形成されている領域上を通過するように伸長している信号配線に、当該マクロセルとこれに近接する入出力回路との間に形成されたバッファリングセルが接続されている。 （もっと読む）

【課題】ＥＳＤ保護回路上の接続配線の存在に起因する、ＥＳＤ保護回路近傍における信号配線の混雑を緩和する。
【解決手段】ＥＳＤ保護回路１０に接続される接続配線１３，１４，１５，１６は、各配線層の配線優先方向に一致する方向に配置されている。このため、接続配線１５が横方向に延びるように配置された配線層には、横方向に延びる信号配線１７を配置でき、接続配線１４が縦方向に延びるように配置された配線層には、縦方向に延びる信号配線１８を配置できる。すなわち、ＥＳＤ保護回路１０上の領域において、接続配線が存在するにもかかわらず、信号配線を横方向にも縦方向にも配置可能になる。 （もっと読む）

【課題】個々のセルデータ自体の自動配線への適合性を評価する。
【解決手段】電子装置の他の部分と配線によって接続され、前記電子装置の機能を実現するセルを定義するセルデータの検証装置である。本検証装置は、セルを電子装置の他の部分と接続する端子の定義を含むセルデータを入力する手段と、セルデータの電子装置内での配置を模擬した検証用の配置情報を入力する手段と、配置情報で配置されるセルの端子と接続されるべき相手端子の定義データを生成する手段と、セルデータを配置情報にしたがって配置するとともに、相手端子の定義データを付加したレイアウトデータを作成するレイアウト手段と、自動配線システムにセルデータとレイアウトデータとを入力することによって相手端子から配置されたセルの端子に至る配線データを発生させる、自動配線を起動する手段と、自動配線システムからの自動配線の結果を報知する報知手段とを備える。 （もっと読む）

【課題】チップの面積増大を抑制し、また、チップレイアウト時のタイミング収束のために繰り返しレイアウトする回数と設計工数を削減する。
【解決手段】相対的な位置が決まっている複数の相対配置位置決定済セル（４３）（４４）を示す相対配置位置決定済セル情報（３１）と、相対的な位置を示す相対位置情報（３２）と、複数の相対配置位置決定済セル（４３）（４４）に対応して配置位置が決まっている配線（４５）を示す配置位置決定済配線情報（３３）（３４）とを有するソフトマクロ（１４）を構成する。そして、ネットリスト（１１）に基づいて、ＩＣチップにおける配置位置と配線とを決定するときに、相対配置位置決定済セル（４３）（４４）と配線（４５）のレイアウトを変更しないソフトマクロ（１４）を構成する。 （もっと読む）

【課題】ＩＯスロットを無駄にすることなく、内部回路に対して電源供給することが可能な半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、配線層を下から第１の共通配線層１０１ａ、カスタマイズ層１０２、第２の共通配線層１０１ｂの３層構造とした。第２の共通配線層１０１ｂには、外部から電源が供給される電源パッド１ａと接続される内部電源ラインが形成されている。内部電源ラインは、電源パッド１ａと同一層に形成されるとともに、汎用ロジックセルにより構成される内部回路領域１０にまで延在している。 （もっと読む）

【課題】複数の論理回路を組にしたセルを所定の配列形態をもって配置し、多層配線化する集積回路の作製において、配線接続の変更が容易に実行できる集積回路作製装置およびその方法、並びにプログラムを提供する。
【解決手段】複数の論理回路のうち、初期論理値の変更が予測される第１の順序回路を第２の順序回路に置換する置換部と、置換部によって置換された第２の順序回路の配置後、当該順序回路の所定端子が配線接続可能な複数の配線層のうち、いずれか一の配線層に配線禁止領域を設定する配線禁止領域設定部と、集積回路の設定途中で、置換された第２の順序回路の初期論理値を変更する場合に、当該順序回路の所定端子を配線禁止領域の配線層にて配線接続する配線部とを有する。 （もっと読む）

【課題】任意の初期版数からの版数変更が可能な版数情報保持回路を有する半導体集積回路を提供する。
【解決手段】初期版数情報１３は、初期版数を出力する。加算器２０は、初期版数情報１３が出力する初期版数に１を加算した値を出力する。セレクタ２１は、初期版数と、加算器２０が出力する初期版数＋１とを入力し、そのうちの何れかを出力する。セレクタ２１は、セレクト条件保持ＦＦ１２が０クランプソースに接続されているときは、初期版数を出力する。また、セレクト条件保持ＦＦ１２が１クランプソースに接続されているときは、加算器２０より入力する初期版数＋１を出力する。ＨＷレビジョン出力制御部２２は、セレクタ２１が出力する値を、版数値を使用する論理部や、半導体集積回路外部に出力する。 （もっと読む）

【課題】半導体装置を高集積化することのできる技術を提供する。
【解決手段】スタンダードセルＣＬは、ｎ型ウエル２ｎに設けられ、金属シリサイド膜で覆われたｐ^＋型拡散層３ｐおよびｎ^＋型拡散層４ｎを有している。ｐ^＋型拡散層３ｐはＭＩＳトランジスタのソース／ドレインを構成し、ｎ^＋型拡散層４ｎはタップＴＰ１を構成する。ｐ^＋型拡散層３ｐは、コンタクト７ｐを介して配線層６ａと電気的に接続されており、ｎ^＋型拡散層４ｎは、コンタクト７を介して配線層６と電気的に接続されている。また、ｐ^＋型拡散層３ｐがｎ^＋型拡散層４ｎと接触している。ＭＩＳトランジスタのソースノードに給電される電源電位が拡散層と配線層の２層を用いて行われる。 （もっと読む）

【課題】配線混雑を抑制しつつ、各配線層の配線の出来具合に起因するクロックスキューを抑制できるクロック供給回路を提供する。
【解決手段】本発明に係るクロック供給回路は、クロックツリー構造を有し、クロック信号を複数の動作素子２１６〜２２３に供給するクロック供給回路２００であって、前記クロックツリー構造を構成する複数の駆動素子２０１〜２１５と、前段の駆動素子の出力と次段の複数の駆動素子又は動作素子とをそれぞれ接続する複数の接続配線２２４〜２３８とを備え、複数の接続配線２２４〜２３８は、基準配線層で形成される複数の第１配線２２４〜２３７と、前記基準配線層を使用する回路ブロック２３９上に存在する第２配線２３８とを含み、第２配線２３８の回路ブロック２３９上の配線は、前記基準配線層より上層の所定の配線層で形成される。 （もっと読む）

【課題】高集積化を実現し、ノイズの影響を受けにくい半導体集積回路を開発する際、設計者に負担がかからないように、ハードマクロ（３０）を有する半導体集積回路を設計すること。
【解決手段】コンピュータ（１）は、ハードマクロ（３０）内の所定領域（３１）に対して予め設定されている配線を許容するための条件（２３）を取得し（Ｓ２、Ｓ３）、半導体集積回路を表すレイアウトデータ（７）上に配置される配線の中から、所定領域（３１）上を通過する通過配線（４０）を検索する（Ｓ１０）。検索された通過配線（４０）の中から、条件（２３）を満たす正常通過配線（４１）をハードマクロ（３０）上に通過させ、条件（２３）を満たさない違反通過配線（４２）をハードマクロ（３０）から迂回させて配線する。この場合、設計者は、条件（２３）をコンピュータ（１）に与えればよく、設計者にかかる負担が軽減する。 （もっと読む）

【課題】要求特性に応じた性能を発揮する半導体装置を提供することができる半導体装置の設計方法を提供すること。
【解決手段】１つのＣＭＯＳ世代において、トランジスタ特性に関するパラメータ（トランジスタ・パラメータ５，７）と、前記トランジスタ特性に応じた配線特性に関するパラメータ（配線パラメータ６，８）とを有するデバイス・パラメータのセットを複数設定し、前記複数のセットのなかから、設計対象となる半導体装置の要求特性に応じたセットを選択し、設計を行う。 （もっと読む）