【課題】チップ内における配線領域の占有面積の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタ１２１，１２２と、第１トランジスタ１２１のソースおよびドレイン領域の一方と第２トランジスタ１２２のソースおよびドレイン領域の一方と互いに連結する拡散領域１５０とを備える半導体装置１１０を採用する。 （もっと読む）

【課題】配線層を多層化することなく、第３配線層がユニットセルや基本セルの配線に使用できない領域にゲートアレイを配置して、該領域を有効利用することできる半導体記憶装置を提供する。
【解決手段】積層された３つの配線層を有する半導体記憶装置であって、メモリアレイ領域を第１配線層、第２配線層、及び第３配線層を複数のメモリセルの配線に用いることが可能な領域に形成し、第１配線層、第２配線層、及び第３配線層を複数の基本セルの配線に用いることが可能な領域に第１のゲートアレイ領域を形成し、第１及び第２配線層の２つの配線層を複数のユニットセルの配線に用いることが可能な領域に第２のゲートアレイ領域を形成すると共に、第２のゲートアレイ領域の複数の基本セルを、第３配線層を用いて配設すべき配線を第１配線層を用いて配設するために必要な間隔を隔てて配列する。 （もっと読む）

【課題】 積層数をさほど増やすことなく、配線長が１００μｍを越える配線の数を減少させることができ、回路性能の向上をはかる。
【解決手段】 ３次元集積回路の設計方法であって、集積回路を、Ｘ方向に短くＹ方向に長いＸＹ平面上の仮のレイアウト領域に配置した後（Ｓ１）、仮のレイアウト領域をＹ方向に２Ｎ個以上の小領域に分割すると共に、Ｎ個の小領域毎に１つのブロックを構築し（Ｓ２）、小領域のｋＮ番目及びｋｎ＋１番目が最上層又は最下層になるように、各ブロックを小領域単位でＹ方向に折り畳み、Ｎ層の集積回路を積層する（Ｓ３）。 （もっと読む）

【課題】回路変更後の配線パターンを考慮しつつ回路変更時の改版層数を減らし、回路変更のコストを削減するようにした半導体集積回路の設計方法及び設計装置を提供することを目的とする。
【解決手段】上記課題は、半導体集積回路の設計を行う設計装置による設計方法であって、前記設計装置が、ネットリストから複数の配線層にまたがって接続されるセル間の接続情報を抽出する抽出手順と、前記セルの配置データと前記セル間の配線の形状を示す配線形状データとを含む物理データを読み込む読込手順と、前記複数の配線層のうち、最下層の配線層の前記接続情報と前記物理データとに基づき追加セルの配置位置を決定する決定手順と、を実行する設計方法により達成される。 （もっと読む）

【課題】アレイ状に配置される接続ピンからの配線引出し方向を決定する設計装置を提供する。
【解決手段】半導体装置の設計装置は、アレイ状に配置される接続ピンのピン割当て情報に基づいて、接続ピンに接続される配線の引出し方向を演算する引出し方向演算部９を備える。配線引出し方向情報演算部９は、ピンアサイン情報演算部８が演算したピンアサイン情報、又は、ピンアサイン入力部５から入力するピンアサイン情報に基づいて、各配線の引出し方向を決定し、配線引出し方向情報として出力する。配線引出し方向情報は、配線引出し方向情報出力部１２から出力され、また、配線優先順位情報演算部１０に入力される。 （もっと読む）

【課題】半導体装置の設計方法で、信号配線チャネルを確保するとともに処理のやり直しを抑制すること。
【解決手段】設計装置は、ステップ４１において、半導体装置のコア領域に対してパワーユニットを設定し、パワーユニットに含まれるセルの消費電流値に基づいて当該パワーユニットにおける消費電流値を算出する。そして、消費電流値、及び第１電源線の抵抗モデルの抵抗値に基づいて、電源電圧の供給元から第１電源線のパワーユニットに対応する第１設定位置までの第１電圧降下量を算出する。そして、消費電流値、第１電圧降下量、及び第１配線層とは異なる第２配線層に含まれる第２電源線のパワーユニットに対応する第２設定位置に設定される許容電圧降下量に基づいて、第２設定位置に対応するコンタクト抵抗値を算出し、第１電源線と第２電源線とを接続するビアの抵抗値、及びコンタクト抵抗値の比較に基づいて、パワーユニットにおけるビア数を算出する。 （もっと読む）

【課題】半導体集積回路の電源配線レイアウトを容易かつ短期間で実現し、耐久性の高い半導体集積回路の設計を図ること。
【解決手段】設計支援装置は、スタンダードセルが未配置の電源配線レイアウト情報１００を取得部４０１により取得し、検出部４０２によりビア抜け箇所を検出する。つぎに、電源配線レイアウト情報１００の中から、抽出部４０３により最下層の電源配線上の交差ポイントを抽出する。電源パッドから最下層配線上の交差ポイントまでの、ビア抜け箇所を経由せずに抵抗値が最小となる電源配線経路を第１の探索部４０４により探索する。第１の探索部４０４で探索した電源配線経路の抵抗値をもとに、ビア抜け箇所を経由する電源配線経路を第２の探索部４０５により探索する。第１および第２の探索部によって探索された探索結果を出力部４０６により出力する。 （もっと読む）

【課題】デカップリングセルの配置場所を膨大な処理時間をかけて算出する必要が無く、電圧降下やノイズを効果的に防止できる位置にデカップリングセルを配置できる。
【解決手段】半導体集積回路１００は、第１電位及び第２電位のセル用の電源配線１０１，１０２と、第１電位及び第２電位のセル用電源配線に垂直な方向に配置された第１電源配線１０３及び第２電源配線１０４と、スタンダードセル１０５と、デカップリングセル１０６とから構成される。第１電源配線１０３には第１電位、すなわち電源電位が供給され、第２電源配線１０４には第２電位、すなわちグランド電位が供給される。デカップリングセル１０６は、第２電源配線１０４の下に配置され、第１電位と第２電位が供給されている。スタンダードセル１０５の配置領域は、デカップリングセル１０６の配置部分以外の領域である。 （もっと読む）

【課題】配線の混雑を減少し、配線効率を向上させることができる電源配線構造を有する半導体集積回路を提供する。
【解決手段】主電源配線層と中間電源配線層との間には、第１の主電源配線と重なる位置に、第１の主電源配線と第１の中間電源配線とを接続する第１の中間接続ビアが設けられ、第２の主電源配線と重なる位置に、第２の主電源配線と第２の中間電源配線とを接続する第２の中間接続ビアが設けられる。中間電源配線層と副電源配線層との間には、第１の中間電源配線と第１の副電源配線とを接続する第１の副接続ビアと、第２の中間電源配線と第２の副電源配線とを接続する第２の副接続ビアとが、それぞれ複数、第１の方向に並ぶ副接続ビア列が、第２の方向に複数配置される。中間電源配線層の第２の中間電源配線には、第２の中間接続ビアと第２の副接続ビアとを接続する接続配線が含まれる。 （もっと読む）

【課題】上地層における信号配線を妨げることなく電源配線パターンの強化を行うことができる、半導体集積回路及び半導体集積回路のレイアウト方法を提供する。
【解決手段】論理素子が設けられた下地層と、前記下地層上に設けられた上地層とを備える半導体集積回路のレイアウト方法において、前記上地層に複数本に延びる電源配線をレイアウトし、電源配線データを生成するステップと、前記下地層に前記論理素子をレイアウトし、論理素子データを生成するステップと、前記電源配線データ及び前記論理素子データに基づいて、前記下地層に、導電性である電源強化用パターンをレイアウトし、電源強化用パターンデータを生成するステップとを具備し、前記電源強化用パターンデータを生成するステップは、前記電源強化用パターンを、前記下地層における前記論理素子がレイアウトされていない領域に、前記複数本に延びる電源配線パターン同士が接続されるようにレイアウトするステップを備えている。 （もっと読む）

【課題】本発明は、微細ピッチ多層配線構造を用いた並走配線間容量によるデカップリング容量において、高周波，高速特性に優れた大きなデカップリング容量を形成できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、同一方向にピッチ配列された複数の配線Ｍ１ａ〜Ｍ１ｈ，Ｍ２ａ〜Ｍ２ｆ，Ｍ３ａ〜Ｍ３ｈの、そのピッチ配列の方向が互いに交差するように配線層Ｍ１，Ｍ２，Ｍ３を積層させる。そして、各配線層Ｍ１，Ｍ２，Ｍ３の、隣り合う配線におのおの異なる電位ＶＤＤ，ＶＳＳが供給されるように、配線層Ｍ１，Ｍ２，Ｍ３の相互を接続してなる構成となっている。 （もっと読む）

【課題】チップ面積を有効に使用することができる半導体集積回路を構成する。
【解決手段】半導体基板（２）の縁に沿って構成される複数のボンディングパッド（５）（６）（７）と、複数のボンディングパッド（５）（６）（７）の下に、縁に沿って配置される複数のＩ／Ｏセル（３）と、複数の上層配線（１３）を有する上層配線メッシュ（２４）と、半導体基板（２）に構成されるコア領域（４）とを具備する半導体集積回路（１）を構成する。ここにおいて、コア領域（４）の面積は、半導体基板の表面に平行な面において、上層配線メッシュ（２４）が占める面積よりも広い。 （もっと読む）

【課題】回路動作の信頼性向上および設計期間の短縮化を図ること。
【解決手段】設計対象回路の配線領域内の各ネットグループ固有の始点座標から終点座標に辿り着くまでの各ネットグループ固有の配線幅の配線経路を探索する。そして、探索された配線経路間で相互に交差関係を有するネットグループの組み合わせを検出し、検出された組み合わせのネットグループがそれぞれ異なる配線層に割り当てられるように、設計対象回路に与えられた複数の配線層の中から各ネットグループに割り当てる配線層を決定し、決定された決定結果を出力する。 （もっと読む）

【課題】従来の半導体装置では、外部からの電源が供給される電源配線と回路毎に設けられる電源配線とを接続するスイッチトランジスタにより回路の配置に大きな制約が課される問題があった。
【解決手段】本発明にかかる半導体装置の一態様は、半導体基板１と、半導体基板１上に形成されるトランジスタ（セル）に電源を供給する第１の下層配線と、第１の下層配線層に接続され、第１の下層配線よりも電流許容量の大きい第１の中間層配線と、第１の中間層配線よりも上層に配置され、外部から入力される電源を受ける上層配線と、を有し、第１の中間層配線は、半導体基板１上に形成されたスイッチ回路ＳＷを介して上層配線に接続されるものである。 （もっと読む）

【課題】同一ノードの配線抵抗を効率的に低減し得る配線レイアウト方法を提供する。
【解決手段】配線層のレイアウトパターンから対象ノードの配線の図形データを抽出する工程と、対象ノードの配線を、設計ルールを満たす範囲で頂点数が変わらないように平行移動して拡張した平行移動領域を生成する工程と、対象ノードが含まれる配線層のレイアウトパターンから、対象ノードの配線拡張可能領域を抽出する工程と、平行移動領域と配線拡張可能領域との論理和により配線拡張領域Ａ３を抽出する工程と、配線拡張領域Ａ３に対象ノードの配線を平行移動した束配線を生成する工程とを備えた。 （もっと読む）

【課題】半導体装置の小型化を推進することができるとともに、配線間のカップリングを低減することができる技術を提供する。
【解決手段】半導体チップの短辺を縮小するために、半導体チップＣＨＰのＬＣＤ制御部６にも最上層配線である配線Ｌ５を形成する。すなわち、半導体チップＣＨＰの長辺方向に沿って延在するように配線Ｌ５を形成する。そして、配線Ｌ５の一層下層に形成される配線Ｌ４の延在方向を工夫する。具体的には、ＬＣＤ制御部６を除く他の機能ブロックでは、配線Ｌ４を半導体チップＣＨＰの長辺方向に沿って延在するように配置する。一方、ＬＣＤ制御部６では、配線Ｌ４を半導体チップＣＨＰの短辺方向に沿って延在するように配置する。 （もっと読む）

【課題】スタンダードセル方式のＣＭＯＳ半導体集積回路にて、近接位置にある論理ゲートセル間の配線接続においても上層配線の配線資源を消費していたことにより、配線資源不足で論理ゲートセルの敷詰め密度を上げられず、レイアウト面積の増大を招いていた。
【解決手段】論理ゲートセルの端子構造を特別なものとし、論理ゲートセル同士を特定の近接位置に配置したときに、第一および第二の金属配線層のみで配線接続を完結することにより、上層の配線資源を増加させることでレイアウト面積を削減する。 （もっと読む）

【課題】ＴＡＴを短縮しつつ、解析精度の高いタイミング解析を行う。
【解決手段】本発明による回路解析装置１０は、レイアウト変更後の設計対象回路に対してタイミング解析を行う。回路解析装置１０は、抽出範囲基準４１が設定される記憶装置１３と、抽出範囲設定部１と、タイミング解析部とを具備する。抽出範囲設定部１は、レイアウトの変更箇所を含む抽出範囲基準４１を寄生素子の抽出対象範囲１００として設定する。タイミング解析部２、４、６は、抽出対象範囲１００から抽出された寄生素子を含む所定の範囲１００、２００、３００を解析対象として、タイミング解析を行う。 （もっと読む）

【課題】半導体回路のタイミング検証に用いるデータの増加を抑えつつ、適切にダミーメタルを挿入する。
【解決手段】本方法は、半導体回路のタイミング検証処理を実施する前に、半導体回路のレイアウトデータに対して、ダミーメタルの配置パターンを表すダミーパターンテンプレートを当該ダミーパターンテンプレートの原点位置を変更しつつ仮に重ね合わせ配置して、その原点位置を最適化し、タイミング検証処理を実施して問題がないことが確認された場合、レイアウトデータに対して、ダミーパターンテンプレートの原点位置に当該ダミーパターンテンプレートを重ね合わせ配置して、ダミーメタル挿入後のレイアウトデータを生成する。 （もっと読む）

【課題】高電位電源配線と低電位電源配線との間の電位差の平面分布を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】高電位電源に接続されるパッド１１と、上位の配線層に配置され、パッド１１と接続され、幅の広いＬ字形を組み合わせた十字形を有する幹配線１３と、幹配線１３と同じ配線層に配置され、幹配線１３より狭い幅を有し、幹配線１３と接続され、幹配線１３を２辺として形成する矩形に含まれる領域にそれぞれ分布する枝配線１５と、低電位電源に接続されるパッド２１と、下位の配線層に配置され、パッド２１と接続され、幅の広いＬ字形を有し、投影面上で幹配線１３に対向する位置に配置された幹配線２３と、幹配線２３と同じ配線層に配置され、幹配線２３より狭い幅を有し、幹配線２３と接続され、幹配線２３を２辺として形成する矩形に含まれる内側の領域にそれぞれ分布する枝配線２５とを備える。 （もっと読む）