実施形態は、集積回路（ＩＣ）を設計する方法（たとえば、コンピュータで実現される方法）に関する。この実施形態において、基板（４０２）上の集積回路の導電層（４０４−１，４０４−２，４０４−３，４０４−４，４０４−５）を記述するレイアウトデータ（４００）が、集積回路のための設計仕様データに従って生成される。導電層は、ボンディングパッド（４０６）の最上層を含む。レイアウトデータにおける金属構造体（４０８）が変更されて、各々のボンディングパッド（４０６）の下の閾値体積内の導電層（４０４−１，４０４−２，４０４−３，４０４−４，４０４−５）の重畳した平面内における金属密度を最大化する。レイアウトデータ（４００）の記述は、集積回路を製造するための１以上のマスクに生成される。重畳した平面内における金属密度を最大化することにより、相互接続体における誘電性材料（４１２）を通る縦方向チャネルが減少される、あるいはなくなる。したがって、α粒子が容易に相互接続体を貫通して下部の基板（４０２）に達することができなくなり、メモリセルにおけるシングルイベントアップセットのようなソフトエラーを減少させる。
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【課題】チップ面積が増大することなく設計において大きな後戻りをしなくてすむ半導体集積回路を提供すること。
【解決手段】一列に配列された各ＩＯバッファ１〜５と、各ＩＯバッファ１〜５に対応して配列されたパッド接続用配線２１〜２５と、各ＩＯバッファ１〜５に対応して一列に配列されるとともに、ＩＯバッファ１〜５及びパッド接続用配線２１〜２５と異なる層にて対応するパッド接続用配線の一部と重なるように配置され、かつ、対応するパッド接続用配線の隣の他のパッド接続用配線まで延長して配線されたＩＯバッファ切替用配線３１〜３５と、を備え、各ＩＯバッファ切替用配線３１〜３５は、隣の他のＩＯバッファ切替用配線と短絡しないように同じ形状に形成され、各ＩＯバッファ１〜５は、同じ位置にて対応するＩＯバッファ切替用配線３１〜３５と電気的に接続される。 （もっと読む）

【課題】機能マクロの内部配線と電源端子との間に生じる寄生容量を小さくすることができる半導体集積回路のレイアウト設計装置及びレイアウト設計方法を提供する。
【解決手段】半導体集積回路のレイアウト設計方法は、第１メタル層として半導体素子、第２メタル層として内部配線、第３メタル層として帯状の電源端子を有する機能マクロを半導体集積回路上に配置し、半導体集積回路の配置結果情報及び機能マクロの情報が登録されたライブラリを参照して前記機能マクロの配置方向を判定し、機能マクロが基本の状態から９０度回転していると判定した場合は、電源端子に接続する、第４メタル層となる電源接続配線を、その長手方向が前記電源端子に重なるように配置し、電源接続配線上に当該電源接続配線と直行する方向に第５メタル層となるメッシュ状電源配線を配置する。 （もっと読む）

【課題】アナログ回路に利用される抵抗素子の配置領域面積を低減し、抵抗素子の相対精度を向上させる半導体装置及び半導体装置のレイアウト設計方法を提供する。
【解決手段】一の方向に並列配置されたトランジスタ素子（トランジスタ素子Ｑ１及びトランジスタ素子Ｑ２）と、トランジスタ素子上に層間絶縁膜（層間絶縁膜１４）を介して形成された抵抗素子（抵抗素子Ｒ１及び抵抗素子Ｒ２）を有し、平面視において抵抗素子の長さ方向はトランジスタ素子のチャネル幅方向に直交する。 （もっと読む）

【課題】クラックによる導通が発生した場合に、ＰＡＤ下素子を分離できないこと。
【解決手段】本発明は、ＰＡＤ部の下部にＰＡＤ下素子が配置されている半導体チップを搭載している半導体装置に適用される。ここで、半導体チップのＰＡＤ部は、ボンディング時のクラックにより導通した場合に電位が変化する導通検出素子１０と、導通検出素子１０の電位変化を基に、導通検出素子１０がクラックにより導通したか否かを判定する導通判定部２０と、導通判定部２０の判定結果が導通検出素子１０が導通したことを示す場合に、ＰＡＤ下素子をＰＡＤ部から分離させる素子分離部３０と、を有する。 （もっと読む）

【課題】設計基準を遵守しつつ容量値を向上しうる容量素子を有する半導体装置及びその製造方法を提供する。
【解決手段】複数の電極パターンをそれぞれ有し、積み重ねるように配置された複数の配線層と、複数の配線層の間にそれぞれ設けられ、隣接する配線層の複数の電極パターンのそれぞれを電気的に接続する複数のビア部と、複数の配線層及び複数のビア部の間隙に形成された絶縁膜とを有する容量素子を有し、ビア部は、電極パターンの中心に対して、電極パターンの延在方向と交差する方向にずらして配置されており、電極パターンは、ビア部が接続された部分において線幅が太くなっており、隣接する電極パターンとの間の間隔が狭まっている。 （もっと読む）

【課題】スタンダードセルを利用して機能回路ブロックをレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくする。
【解決手段】スタンダードセル１を、これを構成するセル構成トランジスタを有し、全スタンダードセルに共通接続される電源供給配線及び接地供給配線、および個々のスタンダードセルの機能を実現するための信号配線を含まず、かつ各スタンダードセルの機能を該セル構成トランジスタにより決定する最小限の配置配線、および該セル構成トランジスタの直近に配置され、該スタンダードセルの信号端子を含むよう構成した。 （もっと読む）

【課題】 セルサイズが小さく、かつ配線接続の自由度が向上できるスタンダードセルを用いた半導体装置を提供する。
【解決手段】 半導体装置はメモリ回路と周辺回路を備え、周辺回路を分割した回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、スタンダードセルへの入力信号配線が、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を用いて配線される。 （もっと読む）

【課題】トランジスタの距離に依存したばらつきに対して、電流源の出力電流誤差を均一にする事ができる、レイアウト構成の半導体装置の提供。
【解決手段】第１の電流源を構成するトランジスタＡと、第１の電流源の電流を基準とした第２の電流源を構成する複数のＭＯＳトランジスタＢを備えたカレントミラー回路のレイアウトとして、ＭＯＳトランジスタＡの周囲に、ＭＯＳトランジスタＢを均等に配置し、入力電流端子及び出力電流端子から、ＭＯＳトランジスタＡ、複数のトランジスタＢの同一の端子への配線に関して、それらの特性（寄生抵抗容量）を該配線間で均等化させるレイアウトを有する。 （もっと読む）

【課題】電源配線やグランド配線に流れる電流の周波数が上がってもインピーダンスが上がるのを抑えられる半導体装置を提供すること。
【解決手段】トランジスタ２０、２１の近傍に配線された電源配線１１ａ及びグランド配線１１ｃを備え、電源配線１１ａ及びグランド配線１１ｃは、それぞれ、分割した構造となっており、所定間隔をおいて一方向に配線された複数本の分割配線１１ａ、１１ｃよりなる。 （もっと読む）

【課題】 第１インダクターおよび第２インダクターを有する３ポートのスパイラルコイルにおける特性の対称性を確保し、かつ、３つのポートを、スパイラルコイルの中心を通る直線を基準として同じ側に配置すること。
【解決手段】 第１ポートと第３ポートとの間に設けられる第１インダクターと、第２ポートと前記第３ポートとの間に設けられる第２インダクターとを含むスパイラルコイルの配線構造であって、スパイラルコイルの中心を通る直線を基準として、前記第１ポートおよび第２ポートは同じ側に配置され、第１ポートから引き出される第１配線と、第２ポートから引き出される第２配線とが、スパイラルコイルの中心を通る直線を基準として、第１ポートおよび第２ポートの側において交差することによって第１交差部が設けられる。 （もっと読む）

【課題】マクロの向きが変更されても、マクロ内に配置されている複数のセルの向きおよびセル間の接続線が維持可能とし、向きの異なるマクロの生成の容易化を図ること。
【解決手段】設計支援装置は、複数の向きで配置されるマクロ内で用いられるセルのレイアウトデータから、セルの端子の配置位置を第１の端子の配置位置として検出する。設計支援装置は、複数の向きのうち、第１の端子が用いられる一の向きと異なる他の向きで用いられるセルの第２の端子の位置を、一の向きから他の向きへの変化量と第１の端子の配置位置に基づいて算出する。設計支援装置は、第１の端子の配置位置と、第２の端子の配置位置と、セルのレイアウトデータとを関連付ける。設計支援装置が、第２の端子の配置位置に端子を挿入する。具体的には、所定のビア層のビアが第２の端子の配置位置に挿入される。設計支援装置が、第１の端子と第２の端子とを接続する。 （もっと読む）

【課題】シミュレーション精度が悪い部分についての検証精度の低下を抑制する。
【解決手段】検証装置は、シミュレーションにより第１及び第２のパターンを算出して、第１及び第２のパターンのシミュレーションデータを作成する手段と、製造プロセスにより製造された半導体装置が有する第１のパターンの寸法と、シミュレーションデータにおける第１のパターンの寸法との差分値を記憶する記憶手段と、差分値からシミュレーションデータにおける第２のパターンの移動量を算出する手段と、シミュレーションデータにおける第２のパターンの位置を、所定方向に移動量の値に応じて移動させて、第１のパターンと第２のパターンとの重なり面積が所定基準を満たすか否かを判定する手段と、所定基準を満たしていないと判定された場合、エラー情報を出力する手段と、を備える。 （もっと読む）

【課題】ボンディングプロセス及びプロービングプロセスにより発生した応力から素子を保護し且つボンディングパッドの下側の絶縁膜にクラックが発生することのない、信頼性の高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板と半導体基板の上に形成された第１の層間絶縁膜３と、第１の層間絶縁膜３の上に形成されたパッド１と、パッド１の直下の領域において、第１の層間絶縁膜３中にそれぞれが互いに間隔をおいて独立して形成された複数の第１の配線１２とを備えている。複数の第１の配線１２は、パッド１の直下の領域において、第１の方向に延びる複数の第１方向配線１２Ａと、第１の方向と直交する第２の方向に延びる複数の第２方向配線１２Ｂとを有する。 （もっと読む）

【課題】ある程度の精度を保ちながらレイアウトデータから寄生素子の寄生値を抽出する時間を短縮することを可能とする。
【解決手段】寄生素子の抽出システムは、半導体装置のレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層とに分類する分類部と、上層と下層の配線層を接続するビアを示すマーカーを生成するマーカー生成部と、第１の基準に基づいて上層配線層の寄生素子を抽出することにより上層寄生素子リストを生成する上層寄生素子リスト生成部と、第１の基準と異なる第２の基準に基づいて下層配線層の寄生素子を抽出することにより下層寄生素子リストを生成する下層寄生素子リスト生成部と、マーカーを用いて上層寄生素子リストと下層寄生素子リストとを結合することによりレイアウトの寄生素子リストを生成する寄生素子リスト生成部とを備える。 （もっと読む）

【課題】配線層に未使用領域が生じるのを防ぐ半導体集積回路の配線装置および配線方法を提供する。
【解決手段】第１の配線１１が配線された第１の配線層１と、第１の配線層１の下層に設けられ、第１の配線１１とコンタクト５を介して接続される第２の配線２１が配線された第２の配線層２と、第２の配線層２の下層に設けられ、第２の配線２１とコンタクト６を介して接続される第３の配線３１が配線された第３の配線層３と、を有する半導体集積回路の配線装置であって、第２の配線層２の、複数の第１の配線１１の直下の領域および第１の配線１１の直下の領域に挟まれる領域の幅が所定値未満の領域以外の領域を、第２の配線層２に配線される、コンタクト５と接続されない配線２２の配線を禁止する配線禁止領域Ｃに設定する配線禁止領域設定部と、第２の配線層２の配線禁止領域Ｃ以外の領域に配線２２を優先して配線する配線部と、を有することを特徴とする。 （もっと読む）

【課題】ＥＳＤ放電経路におけるメタル配線の電流密度の許容値を高くとることが可能であり、また、配線抵抗を小さくすることが可能である半導体装置を提供する。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。 （もっと読む）

【課題】 能動面にバンプを形成した半導体装置における静電気保護素子と電極パッドと
を電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、
当該半導体装置が有する面積を極力増大させずに、かつ、短絡しないように配置した電気
配線を有する半導体装置を提供する。
【解決手段】 パッド電極と静電気保護素子とを電気的に接続するパッド用電気配線と、
電源と電気的に接続する電源用電気配線とを、有し、当該電源用電気配線として用いられ
ている多層配線の一部の電気配線層において、パッド用電気配線と、電源用電気配線とが
、静電気保護素子上では重ならないように、静電気保護素子が形成されている領域の中央
に配置する。 （もっと読む）

【課題】本発明によれば、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにする。
【解決手段】半導体装置１００は、下部電極１０６と上部電極１１０と、その間に形成された容量膜１０８とを含む容量１１２と、下部電極１０６に電気的に接続する一以上の第１のビア(１２８)を含む第１のビア群と、上部電極１１０に電気的に接続するとともに第１のビア群と同時に形成される一以上の第２のビア(１３０)を含む第２のビア群と、を含む。半導体装置１００は、容量１１２の容量値を第１のビア群および第２のビア群に含まれる第１のビア(１２８)および第２のビア(１３０)の総数で除した値が所定値以下となるように第１のビアおよび第２のビアの数を設定する工程を含む方法で設計される。 （もっと読む）

【課題】それぞれ少なくとも２つの巻数からなる２つのコイルを備え、２つの導電層に実現可能であって、これによりコイルの端子がこの構造の反対側に配置される、対称型トランスのための構造を提供する。
【解決手段】積層コイル構造を持つ対称型トランスは、それぞれ少なくとも２つの巻線を有する２つのコイルを備える。該構造は、４つの同じ基本エレメントを備え、各基本エレメントは、前記コイルの一部のための導電経路を提供するものである。トランスの端子は、該構造の反対側に配置されており、構造はチェーン式に容易に接続できる。本発明はまた、こうした構造を備えた半導体デバイスに関する。 （もっと読む）