【課題】微細化されても高精度を維持できるキャパシタを提供する。
【解決手段】キャパシタは、平面上に交互に配列した、直線状で第１の長さを有し第１の方向に延在する第１の電極パターンと、直線状で前記第１の長さより短い第２の長さを有し、前記第１の方向に延在する第２の電極パタ―ンと、前記第１の電極パターンに第１の電圧を、第１のビアプラグを介して供給する第１の配線パタ―ンと、前記第２の電極パターンに第２の電圧を、第２のビアプラグを介して供給する第２の配線パタ―ンと、を備え、前記第１および第２の電極パターンをそれぞれの前記第１の方向で比較した場合、前記第１の電極パターンの第１の端部が、前記第１の端部に対応する前記第２の電極パターンの第２の端部よりも突出しており、前記第１の電極パターンの前記第１の端部に対向する第３の端部が、前記第３の端部に対応する前記第２の電極パターンの第４の端部よりも突出している。 （もっと読む）

【課題】チップ面積を拡大することなく信頼性の高い配線レイアウトを実現する。
【解決手段】信号線Ｓ１〜Ｓ３と電源線ＶＤＤ１，ＶＳＳ１がＹ方向に延在する下層配線層と、信号線Ｓ４〜Ｓ６と電源線ＶＤＤ２，ＶＳＳ２がＸ方向に延在する上層配線層と、対応する信号線が重なり合うオーバーラップ領域ＯＬ１に設けられたビア導体ＶＥ１と、対応する電源線が重なり合うオーバーラップ領域ＯＬ２，ＯＬ３に設けられたビア導体ＶＥ２，ＶＥ３とを備える。領域ＯＬ１のＸ方向における幅は、領域ＯＬ２，ＯＬ３のＸ方向における幅よりも広く、これにより、領域ＯＬ１には複数のビア導体ＶＥ１ａ，ＶＥ１ｂが設けられる。また、電源線ＶＤＤ１，ＶＳＳ１は、領域ＯＬ１との干渉を避けるようＹ方向に分断されている。複数の下層配線は、一つのビアを含むミニマムピッチで２つのビアを配置している。 （もっと読む）

【課題】入出力端子と半導体スイッチとの間を接続する配線同士が交差する箇所が発生しても、端子間のアイソレーション特性を向上させつつ、サイズ及びコストを抑制可能な半導体装置を提供する。
【解決手段】半導体スイッチ回路（２０）は、複数の入力端子（３１，３２）のうち任意の入力端子を配線層（５１）又は再配線層（２５１）を介して複数の出力端子（４１〜４４）のうち任意の出力端子と接続させるように構成される。複数の入力端子及び複数の出力端子のうち、ある端子と半導体スイッチ回路との間を接続する配線と、他の端子と半導体スイッチ回路との間を接続する配線とが交差している箇所において、交差する配線のうち、一方の配線を配線層とし、他方の配線を再配線層とする。 （もっと読む）

【課題】有機絶縁層を有する電子素子の配線短絡を簡素な工程により絶縁することが可能な電子素子の製造方法および電子素子を提供する。
【解決手段】配線層２１，２２の上に有機絶縁層１２を形成したのち、配線層２１，２２の短絡部２３に、有機絶縁層１２に対して透過性を持つ波長のレーザ光ＬＢを有機絶縁層１２を介して照射、または基板１１に対して透過性を持つ波長のレーザ光ＬＢを基板１１を介して照射する。レーザ照射領域２４では短絡部２３が消失して、配線層２１と配線層２２との間の絶縁が回復する。短絡部２３の上下に接する有機絶縁層１２または基板１１は残されている一方、レーザ照射領域２４（短絡部２３が消失した部分）には空洞２５が生じる。 （もっと読む）

【課題】回路の面積の増大や、設計時間の長期化や、大規模な回路の場合における修正の困難性などの問題が発生することなく、ＥＭの発生が著しく抑制された配線を設計する。
【解決手段】半導体装置の設計方法は、互いに平行に配置された複数の配線と複数の配線を互いに接続する複数のビアとを備えるグリッド配線を配置するステップＳ０１と、グリッド配線に接続された複数の内部回路を配置するステップＳ０２と、複数の内部回路によりグリッド配線内に流れる電流の電流密度を計算するステップＳ０３と、電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、複数の配線の各々を分断するステップＳ０４、Ｓ０５とを具備する。 （もっと読む）

【課題】本発明は、工程を増やすこと無く、ヒューズカット時間を短縮することができる半導体装置を提供する。
【解決手段】半導体装置は、ヒューズ配線（１０）と、加熱用配線（２１、２２）とを具備し、ヒューズ配線（１０）と加熱配線（２１、２２）とに電圧を印加してヒューズ配線の溶断部を切断する。ヒューズ配線（１０）は、回路素子を形成する配線層と同じ層に形成され、電気的に切断されうる溶断部を備える。加熱用配線（２１、２２）は、回路素子を形成する配線層と同じ層のうちのヒューズ配線（１０）より上層の配線層に絶縁層を介して溶断部を複数回横断するように形成され、溶断部の配線幅より広い配線幅を有して溶断部を加熱する。 （もっと読む）

【課題】ボンディングパッドの直下の酸化膜を壊すことなくウエハテストを行う。
【解決手段】半導体基板９と、半導体基板９上に形成された５層の配線層と、前記５層の配線層のうち、最上層の第５配線層５に形成され、それぞれ一部が露出した複数のボンディングパッド５ｅと、半導体基板９上に形成され、かつボンディングパッド５ｅの下において平面視でボンディングパッド５ｅと重なる位置に配置され、さらにボンディングパッド５ｅと電気的に接続されたトランジスタ素子等の能動素子と、を有しており、ボンディングパッド５ｅの直下には、５層の配線層のうちのいずれの配線層も設けられていない緩衝膜７が形成されている。 （もっと読む）

【課題】
半導体チップを製造する際の製造バラツキ又は半導体チップ内の半導体回路の動作条件による、複数の最終バッファから出力される複数のクロック間の位相差を軽減することが可能なクロック分配回路を提供することを目的とする。
【解決手段】
回路装置内に配置されたクロック分配回路であって、リング状のクロック配線と、前記クロック配線に接続し、自己発振により、前記クロック配線内に第１クロック信号を発生させる発振回路と、前記回路装置内において、２以上の場所それぞれに、配置され、第２クロック信号を出力する２以上の位相調整回路と、を備え、前記位相調整回路それぞれは、配置場所に応じた位相を有する前記第１クロック信号を受け取り、前記位相調整回路それぞれが受け取った前記第１クロック信号間の位相差よりも、前記位相調整回路それぞれが出力する前記第２クロック信号間の位相差を減じる調整を行うことを特徴とするクロック分配回路。
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【課題】導電材料の第１の層と導電材料の第２の層とを備える集積回路におけるグローバル電源配電網の最適化
をはかる。
【解決手段】パワーメッシュ配線を構成する、第１のレールは、（ａ）集積回路のコアロジックの１つ以上のコンポーネントに電源を供給し、（ｂ）集積回路の第１の軸に対して位置合わせされ、（ｃ）メッシュが第１の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成される。また、第２のレールは、（ａ）コアロジックの１つ以上のコンポーネントに電源を供給し、（ｂ）集積回路の第２の軸に対して位置合わせされ、（ｃ）メッシュが第２の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成された１つ以上のパラメータを有したものとする。 （もっと読む）

【課題】複数の電源を使用する半導体集積回路装置において、接続対象の接続する電源配線を容易に選択ないし変更できる半導体集積回路装置及びその製造方法を提供すること。
【解決手段】半導体集積回路装置は、静電気保護素子及び入出力回路素子のうちの少なくとも１つを含む接続対象と、１以上の電源配線及びパッドから選択される２以上の要素と、同一層に形成された複数の配線と、複数の配線のうちのいずれか１つの配線と、接続対象とを電気的に接続する第１コンタクトと、を備える。複数の配線は、電源配線、パッド、又は電源配線及びパッドのうちのいずれかと電気的に接続された配線である。 （もっと読む）

【課題】素子と配線、配線と配線の交差部分の耐圧を検証することができるレイアウト検証装置及びレイアウト検証方法を提供する。
【解決手段】レイアウト検証装置は、半導体集積回路の回路図データと、該回路図データに基づいて生成されたレイアウトデータとの整合性を検証する整合性検証手段と、整合性検証手段により整合性が検証された場合に、レイアウトデータに基づいて、互いに交差する位置関係にある素子と配線、又は、配線と配線がなす交差対を抽出する抽出手段と、判定基準となる基準電位差を記憶する記憶手段と、回路図データに基づいて、交差対の電位差を求める電位差検出手段と、交差対の電位差と基準電位差とを比較する電位差比較手段と、を備える。 （もっと読む）

【課題】層間絶縁膜を厚くすることなく、放電耐圧を向上させ、デバイスの特性の安定化や性能の向上を図る。
【解決手段】高耐圧配線は、Ｓｉ基板１０１上に形成された配線層１０３と、絶縁膜１０４と、上層配線１０５，１０６と、絶縁膜１０４に形成された溝１０７とを有する。配線層１０３上の絶縁膜１０４の厚さＴは、上層配線１０５と１０６間の距離ｄよりも小さく、溝の幅Ｗは、距離ｄよりも小さい。絶縁膜１０４の厚さＴは、配線層１０３と上層配線１０５，１０６との間に与えられる最大の電位差Ｖ_maxよりも絶縁膜１０４の耐圧が大きくなるように設定され、絶縁膜１０４の露出量Ｘは、溝の幅Ｗと距離ｄとが等しいときの絶縁膜１０４に沿った沿面放電開始電圧をＶ₀（Ｖ₀＝ｂ×ｌｎＴ＋ｃ、ｂ，ｃは定数）としたとき、Ｖ_max＜ａＸ＋Ｖ₀（ａは定数）となるように設定される。 （もっと読む）

【課題】配線層の平坦性を維持しつつ、配線とインダクタとの間に生じる寄生容量を低減させた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に形成された第１の層間絶縁膜５０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた配線１０６と、第１の層間絶縁膜５０６のうち配線形成領域内に位置する部分に埋め込まれた第１のダミーパターン１０７と、第１の層間絶縁膜５０６のうちインダクタ領域内に位置する部分に埋め込まれた第２のダミーパターン１０８と、第１の層間絶縁膜５０６の上方に形成された第２の層間絶縁膜と、第２のダミーパターン１０８の上方であって、第２の層間絶縁膜のうちインダクタ領域内に位置する部分に埋め込まれたインダクタ１１１とを備える。第２のダミーパターン１０８として金属が形成されていない。 （もっと読む）

【課題】アクティブフィーチャの容量カップリングを低減する。
【解決手段】本発明は、研磨ダミーフィーチャパターンの無差別な配置ではなく、研磨ダミーフィーチャパターンの選択的な配置を使用する。トポグラフィ変化の低周波数（数百ミクロン以上）及び高周波数（１０ミクロン以下）の両方が検討された。研磨ダミーフィーチャパターンは半導体デバイス及び半導体デバイスの作製に使用される研磨条件に特に適合されている。集積回路をデザインする場合にはアクティブフィーチャの研磨効果が予測可能である。研磨ダミーフィーチャパターンが例図とに配置された後、局部的な（デバイスの全てではなく一部）レベルにおいて、及びさらに広域的なレベル（全デバイス、デバイスとは、レチクルフィールド、或いはさらにはウェハ全体に対応する）平坦性が検査される。 （もっと読む）

【課題】プリミティブセルの配置以前に配置される電源スイッチの個数を削減し、プリミティブセルの配置時に配線リソースを十分確保することができるようにすること。
【解決手段】半導体集積回路の設計方法は、電源スイッチ又はプリミティブセルを配置するための複数のセルを有する半導体集積回路に対して、複数のセルのうちの電源スイッチを配置できないセルに、優先的にプリミティブセルを配置する工程と、複数のセルのうちのプリミティブセルが配置されなかったセルに電源スイッチを配置する工程と、を含む。 （もっと読む）

【課題】ゲート引き込み配線の長さが長く、ゲート引き込み配線に接続できる信号線の本数を十分に確保された半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並置された複数の回路セルであって、それぞれはその方向と略直交する第２の方向に並置された第１の導電型の第１の領域と第２の導電型の第２の領域とに分離される複数の回路セルと、第２の方向に平行離間して配置すると共に第１の方向に延伸する第１の電源線及び第２の電源線とを備え、第１の領域は第１の電源線から第１の電源電位が供給される少なくとも一の第１のトランジスタを有し、第２の領域は第２の電源線から第２の電源電位が供給される少なくとも一の第２のトランジスタを有し、複数の回路セルのうちの少なくとも１つの回路セルはさらに第１の領域において第１及び第２のトランジスタの間に第１の容量素子を有することを特徴とする。 （もっと読む）

【課題】電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現する。
【解決手段】第１配線層に、電源電位配線１０１ａ〜１０１ｄおよび基板電位配線１０２ａ〜１０２ｄが形成されており、配線層全体の真ん中より下層側の配線層に、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが形成されている。上方ビア部１１４は、下方ビア部１１２よりも、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが延びる方向における配置密度が低くなっている。 （もっと読む）

【課題】簡易に製造可能であって、回路における出力特性を向上させつつ歩留まりを向上させて製造コストを低下させることが可能な半導体電子回路を提供する。
【解決手段】 レベルシフト回路ユニット１５０は、該当するＦＥＴのソース電極とグランド端子３０の間に形成された切断部１５３と、当該ソース電極とグランド端子３０間に形成され、電源電圧（マイナス電圧）Ｖ_ＳＳが印加される電圧印加用パッド１５４と、を設け、オペアンプ１００が適切に駆動していない場合には、切断部１５３を切断してグランド端子３０とこのＦＥＴソース電極の電気的な接続を切断させるとともに、電圧印加用パッド１５４を介して電源電圧Ｖ_ＳＳを該当するＦＥＴのソース電極に印加するようになっている。 （もっと読む）

シールド構造体は、集積回路上の第１金属化層に形成された櫛状構造体が複数の歯を備え櫛状構造体の歯は他方の櫛状構造体に向かって延びる第１、第２櫛状構造体と、第１櫛状構造体から上方に延びる複数の第１導電性ビアと、第２櫛状構造体から上方に延びる複数の第２導電性ビアと、第１金属化層の上方の第２金属化層に配置された第１、第２平面構造体と、第１平面構造体から複数の第１導電性ビアに向かって下方に延びる複数の第３導電性ビアと、第２平面構造体から複数の第２導電性ビアに向かって下方に延びる複数の第４導電性ビアとを備え、第１、第２櫛状構造体、第１、第２平面構造体及び第１〜第４導電性ビアは全て同電位であり接地されることが好ましい。ある実施形態では１つ以上の信号線が第１、第２平面構造体間の第２金属化層に配置され、他の実施形態では１つ以上の信号線が第１、第２平面構造体間の第３金属化層に配置される。 （もっと読む）

【課題】ＯＢＩＲＣＨ法を行う際に、特性チェック素子の特性を容易に測定することができる、半導体装置、及び半導体装置の製造方法を提供する。
【解決手段】レーザ光が照射されることにより特性が検査される、特性チェック素子と、前記特性チェック素子よりも上層に位置し、ダミーメタルが配置された、上部配線層とを具備する。前記上部配線層は、前記特性チェック素子に重なる第１領域と、前記特性チェック素子に重ならない第２領域とを備える。前記第１領域における前記ダミーメタルの密度は、前記第２領域における前記ダミーメタルの密度よりも、小さい。 （もっと読む）