半導体装置
【課題】チップ面積を拡大することなく信頼性の高い配線レイアウトを実現する。
【解決手段】信号線Ｓ１〜Ｓ３と電源線ＶＤＤ１，ＶＳＳ１がＹ方向に延在する下層配線層と、信号線Ｓ４〜Ｓ６と電源線ＶＤＤ２，ＶＳＳ２がＸ方向に延在する上層配線層と、対応する信号線が重なり合うオーバーラップ領域ＯＬ１に設けられたビア導体ＶＥ１と、対応する電源線が重なり合うオーバーラップ領域ＯＬ２，ＯＬ３に設けられたビア導体ＶＥ２，ＶＥ３とを備える。領域ＯＬ１のＸ方向における幅は、領域ＯＬ２，ＯＬ３のＸ方向における幅よりも広く、これにより、領域ＯＬ１には複数のビア導体ＶＥ１ａ，ＶＥ１ｂが設けられる。また、電源線ＶＤＤ１，ＶＳＳ１は、領域ＯＬ１との干渉を避けるようＹ方向に分断されている。複数の下層配線は、一つのビアを含むミニマムピッチで２つのビアを配置している。
【解決手段】信号線Ｓ１〜Ｓ３と電源線ＶＤＤ１，ＶＳＳ１がＹ方向に延在する下層配線層と、信号線Ｓ４〜Ｓ６と電源線ＶＤＤ２，ＶＳＳ２がＸ方向に延在する上層配線層と、対応する信号線が重なり合うオーバーラップ領域ＯＬ１に設けられたビア導体ＶＥ１と、対応する電源線が重なり合うオーバーラップ領域ＯＬ２，ＯＬ３に設けられたビア導体ＶＥ２，ＶＥ３とを備える。領域ＯＬ１のＸ方向における幅は、領域ＯＬ２，ＯＬ３のＸ方向における幅よりも広く、これにより、領域ＯＬ１には複数のビア導体ＶＥ１ａ，ＶＥ１ｂが設けられる。また、電源線ＶＤＤ１，ＶＳＳ１は、領域ＯＬ１との干渉を避けるようＹ方向に分断されている。複数の下層配線は、一つのビアを含むミニマムピッチで２つのビアを配置している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びそのレイアウト方法並びに設計プログラムに関し、特に、異なる配線層に形成された信号線及び電源線がビア導体によって接続された半導体装置及びそのレイアウト方法並びに設計プログラムに関する。
【背景技術】
【０００２】
半導体装置の内部には複数の配線層が存在し、各配線層には多数の信号線や電源線が形成されている。そして、互いに異なる配線層に設けられた信号線及び電源線は、これら配線層を貫通して設けられたビア導体によって接続される（特許文献１〜４参照）。例えば特許文献１には、複数の配線がＸ方向に延在する配線層と、複数の配線がＹ方向に延在する配線層とが設けられ、各配線層においては信号線と電源線が交互に配置されたレイアウトが開示されている。かかるレイアウトにより電源線がメッシュ状となることから、メッシュ状の電源線が信号線に対するシールドとして機能する。特に、信号線及び電源線のそれぞれは、ビア導体を含む配線幅を有するので、それら配線のラインアンドスペースＬ／Ｓ（第１の配線ピッチ）は、ビア導体を含まない配線のラインアンドスペースＬ／Ｓ（第２の配線ピッチ）よりも大きな値となっている。ビア導体のエッジと配線のエッジ間には、ビア導体が配線から脱落しない様に、ある程度のマージンが必要だからである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００５−５３５１１８号公報
【特許文献２】特開２００５−３０２７５６号公報
【特許文献３】特開２００６−１０８４０６号公報
【特許文献４】特開２００１−１２７１６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された半導体装置では、信号線同士を接続するビア導体とシールド機能を含む電源線同士を接続するビア導体とが同一条件で形成されている。このため、仮に各ビア導体の径を形成可能な最小径に設計した場合、ビア導体に不良が発生する確率が高まることから、信号線が接続不良となる可能性が高くなる。一方、このような接続不良を防止すべくビア導体の径を大きめに設計すると、下層の配線層のピッチ及び上層の配線ピッチの両者の配線ピッチを更に拡大せざるを得ないことから、チップ面積が増大する。他方で、最小径のビア導体を２つずつ配置しても、前述と同様に配線ピッチを更に拡大せざるを得ないことから、チップ面積が増大する。つまり、シールド機能を発揮させつつ、ビア導体のコンタクト不良（高抵抗化）による信号線の電気的な断線（高抵抗化）を防止するには、複数の配線パターン領域の占有面積が増大してしまう。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、第１の層が、第１の方向に延在する複数の第１の配線を含み、前記第１の層に積層する第２の層が、前記第１の方向と異なる第２の方向に延在する複数の第２の配線を含み、前記第１と第２の層の間に挟まれる第３の層が、前記複数の第１の配線と、前記複数の第１の配線にそれぞれ対応して互いに関連する前記複数の第２の配線とを接続する複数のビア導体を含み、前記複数の第１の配線は、前記ビア導体を含む配線の幅及び前記配線の抜きである第１のラインアンドスペースの第１のピッチでレイアウトされ、前記複数の第２の配線は、少なくとも、前記ビア導体を含む配線の幅及び前記配線の抜きである第２のラインアンドスペース以上の第２のピッチでレイアウトされ、前記複数のビア導体の形状は、所定のビア径を有する第１の円、または前記第１の円の面積よりも大きな第２の楕円であり、前記複数の第１及び複数の第２の配線のそれぞれは、それぞれ対応する複数の回路が入力および／または出力する複数の信号線と、前記複数の回路へ電源を供給する複数の電源線を含み、前記複数の信号線と前記複数の電源線にそれぞれ関連する前記複数の第１の配線は、夫々が互いに隣接してレイアウトされ、前記複数の信号線と前記複数の電源線にそれぞれ関連する前記複数の第２の配線は、夫々が互いに隣接してレイアウトされ、前記複数の信号線が含む複数の第１の配線及び前記複数の信号線が含む前記複数の第２の配線がそれぞれ互いに関連する信号同士として交差する複数の第１の領域において、複数の前記第１の円のビア導体が前記第２の方向にレイアウトされるか、少なくとも一つの前記第２の楕円がその長い径の線分を前記第２の方向として前記第２の方向にレイアウトされ、前記複数の信号線にそれぞれ関連する複数の第１の配線の形状は、前記複数の第１の領域のそれぞれにレイアウトされた前記複数のビア導体を前記複数の第１の配線がそれぞれ包含するように前記第２の方向に延在する複数の第２の領域を含み、前記複数の電源線にそれぞれ関連する複数の第１の配線は、前記複数の信号線が含む複数の第１の配線がそれぞれ有する前記複数の第２の領域と電気的に接続しないように分断され、前記複数の信号線にそれぞれ関連する複数の第２の配線の形状は、前記複数の第１の領域のそれぞれにレイアウトされた前記複数のビア導体を前記複数の第２の配線がそれぞれ包含するように前記第２の方向に延在する複数の第３領域を含み、前記複数の電源線にそれぞれ関連する複数の第２の配線は、前記複数の電源線にそれぞれ関連する前記分断された複数の第１の配線と、前記複数のビア導体を介してそれぞれ接続する、ことを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、複数の第１の信号線及び複数の第１の電源線が第１の方向にそれぞれ延在する第１の配線層と、複数の第２の信号線及び複数の第２の電源線が前記第１の方向と交差する第２の方向にそれぞれ延在する第２の配線層と、前記第１の配線層と前記第２の配線層との間に設けられた絶縁層と、前記複数の第１の信号線と前記複数の第２の信号線とが、それぞれ互いに関連する信号同士として平面視で重なり合う交点に関連する第１の領域において、前記絶縁層を貫通して設けられた第１のビア導体と、前記複数の第１の電源線と前記複数の第２の電源線とが、それぞれ互いに関連する電源同士として平面視で重なり合う交点に関連する第２の領域において、前記絶縁層を貫通して設けられた第２のビア導体と、を備え、前記第１の領域の第２の方向における前記複数の第１の信号線の幅は、前記第２の領域の第２の方向における前記複数の第１の信号線の幅よりも広く、前記第１の電源線は、前記第１の領域において前記第１の信号線との干渉を避けるよう前記第１の方向に分断されている、ことを特徴とする。
【０００７】
また、本発明による半導体装置のレイアウト方法は、第１の方向にそれぞれ延在する複数の第１の信号線を第１の配線層に定義する第１のステップと、前記第１の方向と交差する第２の方向にそれぞれ延在する複数の第２の信号線を第２の配線層に定義する第２のステップと、前記複数の第１の信号線と前記複数の第２の信号線のうち、互いに接続すべき第１及び第２の信号線とが平面視で重なり合う第１の領域を特定する第３のステップと、前記第１の領域において前記第１の信号線の前記第２の方向における幅を拡大する第４のステップと、拡大された第１の領域に第１のビア導体を定義する第５のステップと、前記第１の領域において前記第１の信号線と干渉しないよう、前記第１の方向にそれぞれ延在する複数の第１の電源線を前記第１の配線層に定義する第６のステップと、前記第２の方向にそれぞれ延在する複数の第２の電源線を前記第２の配線層に定義する第７のステップと、を含む、ことを特徴とする。
【０００８】
また、本発明による半導体装置の設計プログラムは、第１の方向にそれぞれ延在する複数の第１の信号線を第１の配線層に定義する第１の機能と、前記第１の方向と交差する第２の方向にそれぞれ延在する複数の第２の信号線を第２の配線層に定義する第２の機能と、前記複数の第１の信号線と前記複数の第２の信号線のうち、互いに接続すべき第１及び第２の信号線とが平面視で重なり合う第１の領域を特定する第３の機能と、前記第１の領域において前記第１の信号線の前記第２の方向における幅を拡大する第４の機能と、拡大された第１の領域に第１のビア導体を定義する第５の機能と、前記第１の領域において前記第１の信号線と干渉しないよう、前記第１の方向にそれぞれ延在する複数の第１の電源線を前記第１の配線層に定義する第６の機能と、前記第２の方向にそれぞれ延在する複数の第２の電源線を前記第２の配線層に定義する第７の機能と、をコンピュータに発揮させる、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、シールド機能を発揮させつつ、ビア導体のコンタクト不良による信号線の電気的な断線を防止しつつ、一つのビア導体を有する配線のラインアンドスペースＬ／Ｓ（第１の配線ピッチ）を実現している。よって、第１の配線ピッチを拡大することなく、信号線用のビア導体の接続不良（高抵抗化）を防止することができることから、シールド効果を発揮しながらもチップ面積の増大を防止しつつ、更に信号線の信頼性を高めることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の原理を説明するためのブロック図である。
【図２】本発明の好ましい実施形態による半導体装置１０の全体を示す略平面図である。
【図３】第１の参考例によるレイアウト図である。
【図４】第２の参考例によるレイアウト図である。
【図５】本発明の好ましい第１の実施形態によるレイアウト図である。
【図６】本発明の好ましい第２の実施形態によるレイアウト図である。
【図７】本発明の好ましい第３の実施形態によるレイアウト図である。
【図８】変形例によるレイアウト図である。
【図９】本発明の好ましい実施形態による半導体装置の設計方法を説明するためのフローチャートである。
【図１０】本発明の好ましい実施形態による半導体装置の設計装置の構成を示すブロック図である。
【図１１】ステップＳ６が完了した状態におけるレイアウトデータを示す図である。
【図１２】オフセット処理を行った場合のレイアウトデータを示す図である。
【図１３】領域Ｄ，領域Ｓにそれぞれ電源線ＶＤＤ１，電源線ＶＳＳ１を定義した状態におけるレイアウトデータを示す図である。
【図１４】ステップＳ７が完了した状態におけるレイアウトデータを示す図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、交互に設けられた信号線と電源線がＹ方向に延在する下層配線層と、交互に設けられた信号線と電源線がＸ方向に延在する上層配線層とを備え、下層配線層の信号線と上層配線層の信号線とが平面視で重なり合う第１のオーバーラップ領域に信号線用の第１の面積を有するビア導体を設け、下層配線層の電源線と上層配線層の電源線とが平面視で重なり合う第２のオーバーラップ領域に電源線用の前記第１の面積よりも小さな第２の面積のビア導体を設け、第１のオーバーラップ領域において下層配線層の信号線の幅をＸ方向に拡大し、第１のオーバーラップ領域においては、第１のオーバーラップ領域に隣接する下層配線層の電源線をＹ方向に分断することを技術思想とする。これによって、下層配線層において、本願の信号線に関連する配線は、第２の面積を有するビア導体を含むも、第１の面積を有する一つのビア導体を含む配線のラインアンドスペースＬ／Ｓ（第１の配線ピッチ）を維持しつつ、信号線用のビア導体の信頼性を高める。これにより、下層配線層において信号線及び電源線を前記第１の配線ピッチでレイアウトすることができる。また、第１のオーバーラップ領域に関連する下層配線層の電源線を分断することにより、第１のオーバーラップ領域に配置されるビア導体を、第１の配線ピッチを基準として例えば２倍のラインアンドスペースＬ／Ｓに対応して拡大でき、信号線用のビア導体が電気的に断線する（高抵抗化する）可能性が低くなる。異なるビア導体の配置として、前記信号線に前記第２の面積を有するビア導体を２つ配置することもできる。他方、Ｙ方向に分断された電源線については、マクロ的な視点で第１のオーバーラップ領域以外において多数設けられる電源線用の前記第２の面積を有するビア導体を介して電位が供給されるため、分断によるシールド効果の低下は実質的にない。また、電源線用のビア導体については信号線用のビア導体よりも信頼性が低くなるが、電源線用のビア導体は一つの電源電位に対して多数設けられているため、仮にいくつかのビア導体が接続不良（高抵抗化）となったとしても、これによる影響はほとんどない。
【００１２】
図１（ａ）は、本発明の原理を説明するためのブロック図である。
【００１３】
本発明による半導体装置は、複数の信号線Ｓ１〜Ｓ３及びこれら信号線Ｓ１〜Ｓ３間に交互に配置された電源線ＶＤＤ１，ＶＳＳ１が第１の配線ピッチで形成された下層配線層と、複数の信号線Ｓ４〜Ｓ６及びその両側に配置された電源線ＶＤＤ２，ＶＳＳ２が形成された上層配線層とを備える。第１の配線ピッチとは、第２の面積を有するビア導体の形成を含む配線のラインアンドスペースＬ／Ｓを示すピッチである。上層配線層の配線ピッチは第１の配線ピッチであっても構わないし、第１の配線ピッチよりも大きなピッチであっても構わない。尚、本明細書において、「ピッチ」は配線のラインアンドスペースを示す。「ラインアンドスペース」は配線の幅と抜きを示す。尚、「ビア導体」を単に「ビア」または「コンタクト」若しくは「ビア導電体」と呼ぶことがある。「信号線」を「信号線幅」又は単に「配線」と呼ぶことがある。「電源線」を「電源線幅」又は単に「配線」と呼ぶことがある。「配線ピッチ」を単に「ピッチ」と呼ぶことがある。更に、ビアを含まない配線のピッチに対して、最小なサイズのビアを含めた配線のピッチを「第１のピッチ」、前記最小なサイズのビアよりも大きなサイズのビアを含めた配線のピッチを「第２のピッチ」と呼ぶことがある。「最小なサイズのビア」を「第２の面積を有するビア」と呼ぶことがある。「大きなサイズのビア」を「第１の面積を有するビア」と呼ぶことがある。複数の配線が展開される領域において、ビアを含まない配線のピッチ、第１のピッチ及び第２のピッチは、互いに相対的なピッチを示す。つまり、それらピッチは、半導体装置を製造する上での所謂最小露光寸法を示す訳ではない。
【００１４】
図１（ａ）において、下層配線層に設けられた複数の第１の配線において、信号線Ｓ１〜Ｓ３及び電源線ＶＤＤ１，ＶＳＳ１はＹ方向に延在し、上層配線層に設けられた複数の第２の配線において、信号線Ｓ４〜Ｓ６及び電源線ＶＤＤ２，ＶＳＳ２はＸ方向に延在している。電源線ＶＤＤ１，ＶＤＤ２は高位側の電源電位ＶＤＤを供給するための配線であり、電源線ＶＳＳ１，ＶＳＳ２は低位側の接地電位ＶＳＳを供給するための配線である。かかるレイアウトにより電源線がメッシュ状となることから、複数の電源線は信号線Ｓ１〜Ｓ６それぞれに対するシールドとして機能する。複数の第１の配線は、ビア導体を含む配線の幅及び前記配線の抜きである第１のラインアンドスペースの第１のピッチでレイアウトされる。複数の第２の配線も、第１のピッチでレイアウトされる。これは、例えば２つのビア導体をＸ方向に展開しても、その領域に関連する隣接した配線の分断によって吸収するので、よってピッチに影響を与えないからである。プロセスの都合（目合わせ精度）から、上層の方が下層の配線のピッチよりも緩いピッチであってもよい。つまり、複数の第２の配線は、少なくとも、前記ビア導体を含む配線の幅及び前記配線の抜きである第２のラインアンドスペース以上の第２のピッチでレイアウトされればよい、ことになる。
【００１５】
図１（ａ）に示す例では、信号線Ｓ２を流れる信号Ｓｉｇが論理回路ＬＣの入力ノードｉｎに供給される。論理回路ＬＣは、電源電位ＶＤＤ及び接地電位ＶＳＳ間の電圧によって動作するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含むＣＭＯＳインバータ等で構成された論理回路であり、その出力ノードｏｕｔは信号線Ｓ１に接続される。電源電位ＶＤＤは電源線ＶＤＤ１，ＶＤＤ２を介して論理回路ＬＣに供給され、接地電位ＶＳＳは電源線ＶＳＳ１，ＶＳＳ２を介して論理回路ＬＣに供給される。
【００１６】
信号Ｓｉｇは、信号線Ｓ５を介して信号線Ｓ２に供給される。Ｙ方向に延在する信号線Ｓ２とＸ方向に延在する信号線Ｓ５とが平面視で重なり合うオーバーラップ領域ＯＬ１にはビア導体ＶＥ１が設けられ、これによって信号線Ｓ２と信号線Ｓ５とが電気的に接続されている。本発明においては、下層配線層の信号線と上層配線層の信号線とが交差する領域を「第１の領域」と呼び、下層配線層の信号線のうちオーバーラップ領域ＯＬ１に相当する領域を「第２の領域」と呼び、上層配線層の信号線のうちオーバーラップ領域ＯＬ１に相当する領域を「第３の領域」と呼ぶことがある。
【００１７】
また、Ｙ方向に延在する電源線ＶＤＤ１とＸ方向に延在する電源線ＶＤＤ２とが平面視で重なり合うオーバーラップ領域ＯＬ２にはビア導体ＶＥ２が設けられ、これによって電源線ＶＤＤ１と電源線ＶＤＤ２とが電気的に接続されている。さらに、Ｙ方向に延在する電源線ＶＳＳ１とＸ方向に延在する電源線ＶＳＳ２とが平面視で重なり合うオーバーラップ領域ＯＬ３にはビア導体ＶＥ３が設けられ、これによって電源線ＶＳＳ１と電源線ＶＳＳ２とが電気的に接続されている。これらビア導体ＶＥ１〜ＶＥ３は、略断面図である図１（ｂ）に示すように、下層配線層Ｌ１と上層配線層Ｌ２との間に設けられた絶縁層ＤＬを貫通して設けられている。
【００１８】
図１（ａ）に示すように、オーバーラップ領域ＯＬ１においては、信号線Ｓ２のＸ方向における幅が拡大されている。つまり、他の領域における信号線Ｓ２のＸ方向における幅をＷ１とし、オーバーラップ領域における信号線Ｓ２のＸ方向における幅をＷ２とした場合、
Ｗ１＜Ｗ２
である。これにより、ビア導体ＶＥ１を形成可能な面積が拡大することから、図１（ａ）に示す例では１個のオーバーラップ領域ＯＬ１に２個のビア導体ＶＥ１ａ，ＶＥ１ｂをＸ方向に並べて配置し、ビア導体ＶＥ１の信頼性を高めている。これに対し、オーバーラップ領域ＯＬ２，ＯＬ３においては、電源線ＶＤＤ１及びＶＳＳ１のＸ方向における幅が実質的に拡大されておらず、したがって、１個のオーバーラップ領域ＯＬ２又はＯＬ３にそれぞれ１個のビア導体ＶＥ２又はＶＥ３しか配置できない。尚、オーバーラップ領域ＯＬ２，ＯＬ３におけるＸ方向の幅を拡大してはならない訳ではなく、設計上、下層配線層における配線ピッチに影響しない範囲で、僅かに拡大しても構わない。
【００１９】
このように、オーバーラップ領域ＯＬ１においては信号線Ｓ２のＸ方向における幅が拡大されているため、これに隣接する電源線ＶＤＤ１，ＶＳＳ１をそのままＹ方向に延在させることは第１の配線ピッチを維持する設計上できない。このため、オーバーラップ領域ＯＬ１に隣接する電源線ＶＤＤ１，ＶＳＳ１をＹ方向に分断し、これによって信号線Ｓ２と電源線ＶＤＤ１，ＶＳＳ１との干渉を防止している。
【００２０】
分断された電源線ＶＤＤ１，ＶＳＳ１は、上層配線層に設けられたＸ方向に延在する電源線と、下層配線層に設けられたＹ方向に延在する他の電源線を介し、迂回して接続される。例えば、分断された電源線ＶＤＤ１ａと電源線ＶＤＤ１ｂは、図１（ａ）に示す電源線ＶＤＤ２ａ、電源線ＶＤＤ１ｃ及びＶＤＤ２ｂを経由して電気的に接続される。同様に、分断された電源線ＶＳＳ１ａと電源線ＶＳＳ１ｂは、電源線ＶＳＳ２ａ、電源線ＶＳＳ１ｃ及びＶＳＳ２ｂを経由して電気的に接続される。
【００２１】
以上により、下層配線層のレイアウトを第１の配線ピッチに確保しつつ、ビア導体ＶＥ１の信頼性が高められ、且つ、電源線のメッシュ状態が確保される。
【００２２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２３】
図２は、本発明の好ましい実施形態による半導体装置１０の全体を示す略平面図である。
【００２４】
特に限定されるものではないが、本実施形態による半導体装置１０はＤＲＡＭ（Dynamic Random Access Memory）である。半導体装置１０は、電源に関連する端子として少なくとも高電位なＶＤＤ電位が供給されるＶＤＤ端子５０、低電位なＶＳＳ電位が供給されるＶＳＳ端子６０、高電位なＶＤＤＱ電位が供給されるＶＤＤＱ端子５１、低電位なＶＳＳＱ電位が供給されるＶＳＳＱ端子６１を有する。半導体装置１０は、少なくとも、多数のメモリセルが配置されたセルアレイ領域１１と、メモリセルの情報を半導体装置の外部と通信する外部データ端子に接続する出力トランジスタを含むインタフェース回路、デコーダやカウンタなどの各種制御回路が配置された周辺回路領域１２とを含んでいる。メモリセルアレイ領域、デコーダ、カウンタ及びインタフェースには、ＶＤＤ電位及びＶＳＳ電位が供給される。また、ＶＤＤ端子からＶＤＤ電位が供給され、半導体装置が含む内部電源生成回路が所定の内部電位を生成し、ＶＤＤＩ電位としてメモリセルアレイ領域、デコーダ、カウンタ及びインタフェースに供給している。ＶＤＤＩ電位で動作するインバータ等の第１の論理回路は、低電位としてＶＳＳＩ電位が供給される。ＶＳＳＩ電位は、ＶＳＳ端子に接続する。ＶＤＤ電位で動作するインバータ等の第２の論理回路は、低電位としてＶＳＳ電位が供給される。ＶＳＳ電位とＶＳＳＩ電位に夫々関連する複数の電源線は、半導体装置の中でＶＳＳ端子を基準として異なる複数のレイアウトパターンで形成されている。ＶＤＤＱ電位及びＶＳＳＱ電位は、出力トランジスタに供給される。セルアレイ領域１１においては複数のメモリセルが規則的に配列されていることから、セルアレイ領域１１上の配線も規則的なレイアウトを有している。このため、規則的にレイアウトされる信号線をメッシュ状の電源線によって容易にシールドすることができる。これに対し、周辺回路領域１２においては、セルアレイ領域１１のような回路パターンの繰り返しが少ないため、周辺回路領域１２上の配線はランダムとなる。
【００２５】
図３は、ランダムな信号線をメッシュ状の電源線によってシールドする例を示すレイアウト図であり、第１の参考例を示している。
【００２６】
図３に示す例では、複数の信号線Ｓ１〜Ｓ４及びこれら信号線Ｓ１〜Ｓ４間に交互に配置された電源線ＶＤＤ１，ＶＳＳ１が第１の配線ピッチで形成された下層配線層と、複数の信号線Ｓ５〜Ｓ１０及びその両側に配置された電源線ＶＤＤ２，ＶＳＳ２が形成された上層配線層とを備える。下層配線層に設けられた信号線Ｓ１〜Ｓ４及び電源線ＶＤＤ１，ＶＳＳ１はＹ方向に延在し、上層配線層に設けられた信号線Ｓ５〜Ｓ１０及び電源線ＶＤＤ２，ＶＳＳ２はＸ方向に延在している。下層配線層においては信号線を介して電源線ＶＤＤ１，ＶＳＳ１が交互に配置され、上層配線層においては信号線を介して電源線ＶＤＤ２，ＶＳＳ２が２本ずつ交互に配置される。
【００２７】
また、信号線Ｓ１の一部はＹ方向に分断され、互いに異なる信号を伝送するための信号線Ｓ１ａ，Ｓ１ｂとして用いられる。同様に、信号線Ｓ２の一部もＹ方向に分断され、互いに異なる信号を伝送するための信号線Ｓ２ａ，Ｓ２ｂとして用いられる。また、信号線Ｓ９の一部はＸ方向に分断され、互いに異なる信号を伝送するための信号線Ｓ９ａ，Ｓ９ｂとして用いられる。同様に、信号線Ｓ１０の一部もＸ方向に分断され、互いに異なる信号を伝送するための信号線Ｓ１０ａ，Ｓ１０ｂとして用いられる。
【００２８】
信号線Ｓ１ａ，Ｓ６は信号Ｓｉｇ１を伝送するための配線であり、信号線Ｓ１ｂ，Ｓ２ａ，Ｓ７，Ｓ９ａは信号Ｓｉｇ２を伝送するための配線であり、信号線Ｓ２ｂ，Ｓ９ｂは信号Ｓｉｇ３を伝送するための配線であり、信号線Ｓ３，Ｓ１０ａは信号Ｓｉｇ４を伝送するための配線であり、信号線Ｓ４，Ｓ１０ｂは信号Ｓｉｇ５を伝送するための配線である。
【００２９】
同じ信号を伝送するための信号線は、ビア導体ＶＥ０を介して電気的に接続されている。ビア導体ＶＥ０は、下層配線層に設けられた信号線と上層配線層に設けられた信号線が平面視で重なり合うオーバーラップ領域ＯＬ０に配置されている。下層配線層に設けられた各配線は第１の配線ピッチでレイアウトされているため、オーバーラップ領域ＯＬ０における信号線Ｓ１〜Ｓ４のＸ方向における幅は拡大されないか、或いは、拡大される場合であっても第１の配線ピッチを確保可能な幅に制限される。ビア導体ＶＥ０の径も、下層配線層と上層配線層との間に介在する絶縁層に形成可能な最小径となる。図３に示す領域には、配線用のビア導体ＶＥ０が７個設けられている。ビア導体を絶縁層ＤＬに形成可能な最小径に設計した場合、実際に作成されるビア導体の形状はほぼ円形となる。
【００３０】
また、電源電位ＶＤＤを供給するための電源線ＶＤＤ１とＶＤＤ２は、ビア導体ＶＥ２を介して電気的に接続される。同様に、接地電位ＶＳＳを供給するための電源線ＶＳＳ１とＶＳＳ２は、ビア導体ＶＥ３を介して電気的に接続される。ビア導体ＶＥ２，ＶＥ３は、下層配線層に設けられた電源線と上層配線層に設けられた電源線が平面視で重なり合うオーバーラップ領域ＯＬ２，ＯＬ３に配置されている。下層配線層に設けられた電源線ＶＤＤ１、ＶＳＳ１についても、オーバーラップ領域ＯＬ２，ＯＬ３においてＸ方向の幅は拡大されないか、或いは、拡大される場合であっても第１の配線ピッチを確保可能な幅に制限される。また、ビア導体ＶＥ２，ＶＥ３の径も、下層配線層と上層配線層との間に介在する絶縁層に形成可能な最小径となる。図３に示す領域には、電源用のビア導体ＶＥ２，ＶＥ３が１９個設けられている。
【００３１】
図３に示す参考例では、信号線及び電源線に対して最小径のビア導体ＶＥ０，ＶＥ２，ＶＥ３が割り当てられているため、個々のビア導体において接続不良が発生する可能性が高くなる。ビア導体の接続不良は、電源線においては実質的に問題とならない。これは、図３に示すように、電源線ＶＤＤ１とＶＤＤ２、或いは、電源線ＶＳＳ１とＶＳＳ２は複数箇所で接続されているからであり、一部のビア導体ＶＥ２，ＶＥ３に接続不良が生じていても、他のビア導体ＶＥ２，ＶＥ３を介して電位が供給されるからである。これに対し、信号線におけるビア導体ＶＥ０の接続不良が一つでも発生すると、当該信号パスが不良となるため、チップ全体が不良となってしまう。したがって、図３に示す参考例は、製品の信頼性という観点からはさらなる改良の余地がある。
【００３２】
図４は、信頼性を向上させた例を示すレイアウト図であり、第２の参考例を示している。符号が付されない対象物は、図３の符号と同じであり、その説明を省略する。
【００３３】
図４に示す例では、信頼性を向上させるべく、１つのオーバーラップ領域ＯＬ１に２つのビア導体ＶＥ１ａ，ＶＥ１ｂを割り当てている。これを可能とすべく、図４に示す例では下層配線層の配線ピッチが第１の配線ピッチよりも大きな第３の配線ピッチに拡大されている。具体的には、オーバーラップ領域ＯＬ１において各信号線Ｓ１〜Ｓ４のＸ方向における幅を拡大するとともに、オーバーラップ領域ＯＬ１と隣接する電源線ＶＤＤ１，ＶＳＳ１との干渉が生じないよう、あらかじめ下層配線層の配線ピッチが拡大している。その他の構成については、図３に示した参考例と基本的に同一である。
【００３４】
図４に示す参考例では、信号線のオーバーラップ領域ＯＬ１に対して２個のビア導体ＶＥ１ａ，ＶＥ１ｂを割り当てていることから、仮に一方のビアが接続不良となっても他方のビアによって導通状態が確保されるため、当該信号パスが不良となることはない。したがって、図４に示す参考例によれば、製品の信頼性を高めることが可能となる。しかしながら、第１の配線ピッチよりも大きな第３の配線ピッチへの拡大によりチップ面積が増大するという問題がある。
【００３５】
図５は、本発明の好ましい第１の実施形態によるレイアウト図である。符号が付されない対象物は、図３の符号と同じであり、その説明を省略する。
【００３６】
図５に示すように、本実施形態においては、オーバーラップ領域ＯＬ１において各信号線Ｓ１〜Ｓ４のＸ方向における幅を拡大することによって、１つのオーバーラップ領域ＯＬ１に２つのビア導体ＶＥ１ａ，ＶＥ１ｂを割り当てるとともに、これによって隣接する電源線ＶＤＤ１，ＶＳＳ１との干渉が生じないよう、オーバーラップ領域ＯＬ１に隣接する両側の電源線ＶＤＤ１，ＶＳＳ１をＹ方向に分断している。図５において破線で示す領域２５が分断された部分である。これにより、下層配線層の配線ピッチを拡大することなく、つまり、下層配線層が規定する第１の配線ピッチで信号線及び電源線をレイアウトしつつ、図４に示した参考例と同様、製品の信頼性を高めることが可能となる。
【００３７】
図１（ａ）を用いて説明したように、分断された電源線ＶＤＤ１，ＶＳＳ１は、上層配線層に設けられたＸ方向に延在する電源線と、下層配線層に設けられたＹ方向に延在する他の電源線を介し迂回して接続されるため、電源線として正しく機能する。分断箇所がＹ方向に近接している場合、いずれの電源線にも接続されないフローティング部が生じうるとしても、実用上の問題は生じない。このような電源線の分断が可能であるのは、信号線用のビア導体の数が電源線用のビア導体に比べて十分に少ないからである。例えば、図５に示す例では、信号線用のビア導体の数が７個であるのに対し、電源線用のビア導体の数が１９個あり、同じ電位が供給される電源線が多数箇所で接続されているからである。
【００３８】
また、上層配線層において信号線が設けられていないエリアについては、電源線ＶＤＤ２又はＶＳＳ２のＹ方向における幅が拡大されている。例えば、エリア２０においては電源線ＶＳＳ２のＹ方向における幅が拡大されており、これによって、電源線で覆われるエリアを拡大している。本発明においては、エリア２０に設けられた導電パターンを「第６の領域」と呼ぶことがある。その結果、シールド効果を高めることが可能となる。このようなエリアにおいては、電源線ＶＤＤ１と電源線ＶＤＤ２とが平面視で重なり合うオーバーラップ領域ＯＬ２や、電源線ＶＳＳ１と電源線ＶＳＳ２とが平面視で重なり合うオーバーラップ領域ＯＬ３のＹ方向における幅が拡大されることから、図５に示すように、１個のオーバーラップ領域ＯＬ２又はＯＬ３に少なくとも２つのビア導体を割り当てることができる。図５では、エリア２０のオーバーラップ領域ＯＬ３に２つのビア導体ＶＥ３ａ，ＶＥ３ｂを割り当て、電源の強化を図っている。
【００３９】
このように、本実施形態によれば、チップ面積を拡大することなく、製品の信頼性を高めることが可能となる。
【００４０】
図６は、本発明の好ましい第２の実施形態によるレイアウト図である。符号が付されない対象物は、図３の符号と同じであり、その説明を省略する。
【００４１】
図６に示すように、本実施形態においては、Ｘ方向に幅が拡大されたオーバーラップ領域ＯＬ１を一方向にオフセットさせている。より具体的には、オーバーラップ領域ＯＬ１のＸ方向における位置が、対応する信号線のＸ方向における中心軸に対してオフセットされており、これによりオーバーラップ領域ＯＬ１は中心軸に対してＸ方向への突出量が相対的に大きい部分と、中心軸に対してＸ方向への突出量が相対的に小さい部分とを含んでいる。これにより、突出量の大きい部分については隣接する電源線との干渉が生じるためＹ方向へ分断する必要がある一方で、突出量の小さい部分については隣接する電源線との干渉が生じないためＹ方向へ分断する必要がない。つまり、１個のオーバーラップ領域ＯＬ１に対して分断される領域２５が１個となる。これにより、電源線の分断数が半分に削減されるため、電源強度を高めること（メッシュ状の視点において電源線のインピーダンスが高くなることの抑制）が可能となる。
【００４２】
図７は、本発明の好ましい第３の実施形態によるレイアウト図である。符号が付されない対象物は、図３の符号と同じであり、その説明を省略する。
【００４３】
図７に示すように、本実施形態においては、下層配線層において高位側の電源線ＶＤＤ１と低位側の電源線ＶＳＳ１が信号線を介して２本ずつ交互に配置されている。そして、信号線を介して隣接する２本の電源線ＶＤＤ１又は２本の電源線ＶＳＳ１のうち、一方を優先的に切断される側として定義している。例えば、信号線Ｓ１，Ｓ３のオーバーラップ領域ＯＬ１については図面の左側にオフセットさせ、信号線Ｓ２，Ｓ４のオーバーラップ領域ＯＬ１については、図面の右側にオフセットさせることにより、２本の電源線ＶＤＤ１又は２本の電源線ＶＳＳ１のうち、図面の右側の電源線については切断される一方、図面の左側の電源線については切断されなくなる。尚、高位側の電源線ＶＤＤ１が信号線を介して３本ずつ交互に配置し、低位側の電源線ＶＳＳ１が信号線を介して１本ずつ交互に配置されていてもよい。つまり、それらの本数は互いに異なっても良い。また、高位側の電源線及び低位側の電源線と信号線の配置順の関係、並びにそれら高位側の電源線及び低位側の電源線本数は、第３の実施形態同様に上層配線層においても適用できる。
【００４４】
これにより、特定の電源線が多数箇所で分断されることによる電源線ＶＤＤ１と電源線ＶＳＳ１の電源強度の不均衡（メッシュ状の視点において電源線のインピーダンスが局所で高くなること）を防止することが可能となる。また、下層配線層において信号線が設けられていないエリアについては、電源線ＶＤＤ２又はＶＳＳ２のＸ方向における幅を拡大することによって、隣接する２本の電源線ＶＤＤ１又は２本の電源線ＶＳＳ１を短絡することができる。例えば、エリア３０においては電源線ＶＤＤ１のＸ方向における幅が拡大され、隣接する電源線ＶＤＤ１に短絡されている。本発明においては、エリア３０に設けられた導電パターンを「第４の領域」または「第５の領域」と呼ぶことがある。これにより、電源線で覆われるエリアが拡大されるため、シールド効果を高めることが可能となる。また、電源線の寄生容量が増大することから、論理回路ＬＣが動作したときの電源線の電位の安定が図られる。図７には２本の電源線ＶＤＤ１同士が短絡されている場合のみを示しているが、２本の電源線ＶＳＳ１同士もこのようなエリア３０を介して短絡される。そして、エリア３０に設けられた短絡部分にもビア導体ＶＥ２ｃが設けられ、これによって電源の強化が図られている。
【００４５】
尚、図５〜図７に示した例では、各オーバーラップ領域ＯＬ１に２個のビア導体ＶＥ１ａ，ＶＥ１ｂを配置しているが、図８に示すように、ビア導体ＶＥ１のＸ方向における径をビア導体ＶＥ２，ＶＥ３のＸ方向における径よりも大きく（長く）設計しても構わない。この場合には、径の拡大によってビア導体ＶＥ１の接続不良が生じにくくなる。図８に示すように、ビア導体ＶＥ１を長方形に設計した場合、実際に作成されるビア導体ＶＥ１の形状は楕円形となる。当然ながら、楕円の面積は、最小径に設計した場合に得られる円形のビア導体の面積よりも大きくなる。
【００４６】
次に、本発明の好ましい実施形態による半導体装置の設計方法について説明する。
【００４７】
図９は本発明の好ましい実施形態による半導体装置の設計方法を説明するためのフローチャートであり、図１０はこれを実行するための設計装置４０の構成を示すブロック図である。
【００４８】
図１０に示す設計装置４０は、配線データ及びレイアウトデータを記憶するデータエリア４１と、設計プログラムを記憶するプログラムエリア４２と、設計プログラムを実行する処理部４３と、配線データの入力及びレイアウトデータの出力を行う入出力部４４とを含んでいる。このような設計装置４０を用いて半導体装置の設計を行う場合、図９に示すように、まず入出力部４４を介して設計対象となる半導体装置の配線データを入力し、データエリア４１に格納する（ステップＳ１）。
【００４９】
次に、処理部４３は、プログラムエリア４２に格納された設計プログラムを用いて、配線データに基づきＹ方向に延在する複数の信号線の位置を下層配線層に定義し（ステップＳ２）、さらに、Ｘ方向に延在する複数の信号線の位置を上層配線層に定義する（ステップＳ３）。ステップＳ２においては、複数の信号線を下層配線層に定義可能な配線ピッチの２倍に設定される。これは、２本の信号線間に１本の電源線を配置できるようにするためである。より具体的には、下層配線層に配線可能な最小配線幅をＷＬとし、下層配線層における配線間隔をＷＳとした場合、Ｘ方向に隣接する信号線の間隔Ａは、
Ａ＝ＷＬ＋２ＷＳ
に設定される。また、ステップＳ３においては、複数の信号線を上層配線層に定義可能な配線ピッチの２倍以上に設定される。これも、２本の信号線間に１本の電源線を配置できるようにするためであるが、上層配線層に定義可能な配線ピッチの２倍を超えるピッチに設定しても構わない。
【００５０】
次に、処理部４３は、プログラムエリア４２に格納された設計プログラムを用いて、下層配線層の信号線と上層配線層の信号線のうち互いに接続すべき信号線が平面視で重なり合うオーバーラップ領域ＯＬ１を特定する（ステップＳ４）。次に、オーバーラップ領域ＯＬ１における下層配線層の信号線のＸ方向における幅を拡大し（ステップＳ５）、拡大されたオーバーラップ領域ＯＬ１に複数のビア導体ＶＥ１ａ，ＶＥ１ｂを定義する（ステップＳ６）。これらビア導体ＶＥ１ａ，ＶＥ１ｂは、それぞれ電源用のビア導体ＶＥ２，ＶＥ３の径と同じ径に設定される。図１１は、ステップＳ６が完了した状態におけるレイアウトデータを示す図である。ここで、２個のビア導体ＶＥ１ａ，ＶＥ１ｂのＸ方向における幅をＷＶとした場合、図１１に示すａは、
ａ＝ＷＶ／２＋ＷＬ／２
で定義される。また、図１１に示すｂは、
ｂ＝ＷＬ
である。当然ながらｂの値は、下層配線層における最小配線間隔よりも広くする必要がある。
【００５１】
ステップＳ５においては、図６及び図７を用いて説明したように、オーバーラップ領域ＯＬ１のＸ方向における位置を、対応する信号線のＸ方向における中心軸に対してオフセットさせることが好ましい。図１２は、オフセット処理を行った場合のレイアウトデータを示す図であり、図７を用いて説明した例に対応する。このため、オフセット方向が交互とされている。尚、オーバーラップ領域ＯＬ１に複数のビア導体ＶＥ１ａ，ＶＥ１ｂを定義する代わりに、図８を用いて説明したように、ビア導体ＶＥ２，ＶＥ３のＸ方向における径よりもビア導体ＶＥ１のＸ方向における径が大きくなるよう定義しても構わない。
【００５２】
次に、処理部４３は、オーバーラップ領域ＯＬ１における干渉が生じないよう、Ｙ方向に延在する複数の電源線ＶＤＤ１，ＶＳＳ１を下層配線層に定義し（ステップＳ７）、さらに、Ｘ方向に延在する複数の電源線ＶＤＤ２，ＶＳＳ２を前記上層配線層に定義する（ステップＳ８）。ステップＳ７においては、隣接する２本の信号線間にそれぞれ１本の電源線ＶＤＤ１又はＶＳＳ１を定義するとともに、オーバーラップ領域ＯＬ１において信号線との干渉が生じる場合、電源線ＶＤＤ１又はＶＳＳ１をＹ方向に分断することによって干渉を避ける。より具体的には、図１３に示すように、３本の信号線に挟まれた領域Ｄと領域Ｓを交互に設定し、領域Ｄに電源線ＶＤＤ１を定義し、領域Ｓに電源線ＶＳＳ１を定義する。そして、図１４に示すように、電源線ＶＤＤ１，ＶＳＳ１と信号線が干渉しないよう、つまり、下層配線層における最小配線間隔が守られるよう、電源線ＶＤＤ１，ＶＳＳ１を切り欠くことにより、電源線ＶＤＤ１，ＶＳＳ１のパターンデータを生成する。ステップＳ８においては、隣接する２本の信号線間にそれぞれ１本の電源線ＶＤＤ２又はＶＳＳ２を定義する。
【００５３】
そして、処理部４３は、下層配線層の電源線ＶＤＤ１，ＶＳＳ１と上層配線層の電源線ＶＤＤ２，ＶＳＳ２のうち、互いに接続すべき電源線とが平面視で重なり合うオーバーラップ領域ＯＬ２，ＯＬ３を特定し（ステップＳ９）、これらオーバーラップ領域ＯＬ２，ＯＬ３にそれぞれビア導体ＶＥ２，ＶＥ３を定義する（ステップＳ１０）。これらビア導体ＶＥ２，ＶＥ３は、オーバーラップ領域ＯＬ２，ＯＬ３に定義可能な最小径に設定される。
【００５４】
以上の処理により、配線データからレイアウトデータが生成され、データエリア４１に格納される。データエリア４１に格納されたレイアウトデータは、入出力部４４介して外部に出力され（ステップＳ１１）、実際の製造プロセスにおけるマスク設計などに用いられる。つまり、処理部４３は、半導体装置のレイアウト方法を実行するための要素である。
【００５５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５６】
例えば、前述の技術思想（コンセプト）に加えて、上層配線層においてもこの技術思想が組み合わせで適用できる。第１の場所における第１のオーバーラップ領域においては、Ｘ方向に展開された２つのビア導体及び関連する電源線をＹ方向に分断し、第２の場所における第１のオーバーラップ領域においては、Ｙ方向に展開された２つのビア導体及び関連する電源線をＸ方向に分断する。
【００５７】
例えば、図１において、ＶＤＤ１及びＶＤＤ２は、ＶＤＤ電位またはＶＤＤＩ電位若しくはＶＤＤＱ電位である。ＶＳＳ１及びＶＳＳ２は、ＶＳＳ電位またはＶＳＳＩ電位若しくはＶＳＳＱ電位である。
【００５８】
例えば、本発明の技術思想（コンセプト）に従って、ＶＤＤ電位に関する第１の複数の電源線とＶＤＤＩ電位に関する第２の複数の電源線とを組み合わせても良い。ＶＳＳ電位に関する第３の複数の電源線とＶＳＳＩ電位に関する第４の複数の電源線とを組み合わせても良い。この時、例えば、ＶＤＤ電位とＶＤＤＩ電位は当然異なる電位であるから、それらに関する複数の電源線同士にはビア導電体は配置されない、ことは言うまでも無い。更に、ＶＤＤＱ電位に関する第５の複数の電源線、ＶＳＳＱ電位に関する第６の複数の電源線を加えても良い。更に、複数の信号線がそれぞれ有する電位に関連する前記第１乃至第６の複数の電源線が隣接することが好ましい。ベストモードとしては、信号線の両側に、その信号線に関連する電位を有する２つの電源線が挟むように隣接することが望ましい。前記２つの電源線は、高電位同士または低電位同士の２つの電源線であっても良いし、高電位と低電位の２つの電源線であっても良い。
【００５９】
本願の技術思想は、様々な複数の信号線に関連する配線領域に適用できる。更に、図面で開示したレイアウト形式、信号を生成する回路は、実施例が開示する回路形式限られない。
【００６０】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００６１】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用い場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【００６２】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００６３】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００６４】
以下、本発明のその他の諸態様を付記としてまとめて記載する。
（付記１）
第１の方向にそれぞれ延在する複数の第１の信号線を第１の配線層に定義する第１のステップと、
前記第１の方向と交差する第２の方向にそれぞれ延在する複数の第２の信号線を第２の配線層に定義する第２のステップと、
前記複数の第１の信号線と前記複数の第２の信号線のうち、互いに接続すべき第１及び第２の信号線とが平面視で重なり合う第１の領域を特定する第３のステップと、
前記第１の領域において前記第１の信号線の前記第２の方向における幅を拡大する第４のステップと、
拡大された第１の領域に第１のビア導体を定義する第５のステップと、
前記第１の領域において前記第１の信号線と干渉しないよう、前記第１の方向にそれぞれ延在する複数の第１の電源線を前記第１の配線層に定義する第６のステップと、
前記第２の方向にそれぞれ延在する複数の第２の電源線を前記第２の配線層に定義する第７のステップと、を含むことを特徴とする半導体装置のレイアウト方法。
（付記２）
前記複数の第１の電源線と前記複数の第２の電源線のうち、互いに接続すべき第１及び第２の電源線とが平面視で重なり合う第２の領域を特定する第８のステップと、
前記第２の領域に第２のビア導体を定義する第９のステップと、を含むことを特徴とする付記１に記載の半導体装置のレイアウト方法。
（付記３）
前記第９のステップは、前記第２のビア導体を前記第２の領域に定義可能な最小径に設定する、ことを特徴とする付記２に記載の半導体装置のレイアウト方法。
（付記４）
前記第５のステップは、前記第１の領域にそれぞれ前記第２のビア導体と同じ径を持つ複数のビア導体からなる前記第１のビア導体を定義する、ことを特徴とする付記２又は３に記載の半導体装置のレイアウト方法。
（付記５）
前記第５のステップは、前記第２の方向における径が前記第２のビア導体の前記第２の方向における径よりも大きい前記第１のビア導体を定義するステップを含む、ことを特徴とする付記２又は３に記載の半導体装置のレイアウト方法。
（付記６）
前記第１のステップは、複数の第１の信号線を前記第１の配線層に定義可能な配線ピッチの２倍に設定するステップを含む、ことを特徴とする付記１乃至５のいずれか一項に記載の半導体装置のレイアウト方法。
（付記７）
前記第６のステップは、隣接する前記複数の第１の信号線間にそれぞれ前記第１の電源線を定義するステップを含む、ことを特徴とする付記６に記載の半導体装置のレイアウト方法。
（付記８）
前記第６のステップは、前記第１の領域において前記第１の信号線との干渉を避けるよう前記第１の電源線を前記第１の方向に分断するステップを含む、ことを特徴とする付記７に記載の半導体装置のレイアウト方法。
（付記９）
前記第２のステップは、複数の第２の信号線を前記第２の配線層に定義可能な配線ピッチの２倍以上に設定するステップを含む、ことを特徴とする付記１乃至８のいずれか一項に記載の半導体装置のレイアウト方法。
（付記１０）
前記第４のステップは、前記第１の領域の前記第２の方向における位置を、対応する前記第１の信号線の前記第２の方向における中心軸に対してオフセットさせるステップを含む、ことを特徴とする付記１乃至９のいずれか一項に記載の半導体装置のレイアウト方法。
（付記１１）
第１の方向にそれぞれ延在する複数の第１の信号線を第１の配線層に定義する第１の機能と、
前記第１の方向と交差する第２の方向にそれぞれ延在する複数の第２の信号線を第２の配線層に定義する第２の機能と、
前記複数の第１の信号線と前記複数の第２の信号線のうち、互いに接続すべき第１及び第２の信号線とが平面視で重なり合う第１の領域を特定する第３の機能と、
前記第１の領域において前記第１の信号線の前記第２の方向における幅を拡大する第４の機能と、
拡大された第１の領域に第１のビア導体を定義する第５の機能と、
前記第１の領域において前記第１の信号線と干渉しないよう、前記第１の方向にそれぞれ延在する複数の第１の電源線を前記第１の配線層に定義する第６の機能と、
前記第２の方向にそれぞれ延在する複数の第２の電源線を前記第２の配線層に定義する第７の機能と、をコンピュータに発揮させる、ことを特徴とする半導体装置の設計プログラム。
（付記１２）
前記複数の第１の電源線と前記複数の第２の電源線のうち、互いに接続すべき第１及び第２の電源線とが平面視で重なり合う第２の領域を特定する第８の機能と、
前記第２の領域に第２のビア導体を定義する第９の機能と、をコンピュータにさらに発揮させることを特徴とする付記１１に記載の半導体装置の設計プログラム。
（付記１３）
前記第９の機能は、前記第２のビア導体を前記第２の領域に定義可能な最小径に設定する機能を含む、ことを特徴とする付記１２に記載の半導体装置の設計プログラム。
（付記１４）
前記第５の機能は、前記第１の領域にそれぞれ前記第２のビア導体と同じ径を持つ複数のビア導体からなる前記第１のビア導体を定義する機能を含む、ことを特徴とする付記１２又は１３に記載の半導体装置の設計プログラム。
（付記１５）
前記第５の機能は、前記第２の方向における径が前記第２のビア導体の前記第２の方向における径よりも大きい前記第１のビア導体を定義する機能を含む、ことを特徴とする付記１２又は１３に記載の半導体装置の設計プログラム。
（付記１６）
前記第１の機能は、複数の第１の信号線を前記第１の配線層に定義可能な配線ピッチの２倍に設定する機能を含む、ことを特徴とする付記１１乃至１５のいずれか一項に記載の半導体装置の設計プログラム。
（付記１７）
前記第６の機能は、隣接する前記複数の第１の信号線間にそれぞれ前記第１の電源線を定義する機能を含む、ことを特徴とする付記１６に記載の半導体装置の設計プログラム。
（付記１８）
前記第６の機能は、前記第１の領域において前記第１の信号線との干渉を避けるよう前記第１の電源線を前記第１の方向に分断する機能を含む、ことを特徴とする付記１７に記載の半導体装置の設計プログラム。
（付記１９）
前記第２の機能は、複数の第２の信号線を前記第２の配線層に定義可能な配線ピッチの２倍以上に設定する機能を含む、ことを特徴とする付記１１乃至１８のいずれか一項に記載の半導体装置の設計プログラム。
（付記２０）
前記第４の機能は、前記第１の領域の前記第２の方向における位置を、対応する前記第１の信号線の前記第２の方向における中心軸に対してオフセットさせる機能を含む、ことを特徴とする付記１１乃至１９のいずれか一項に記載の半導体装置の設計プログラム。
【符号の説明】
【００６５】
１０ 半導体装置
１１ セルアレイ領域
１２ 周辺回路領域
２０ エリア
２５ 領域
３０ エリア
４０ 設計装置
４１ データエリア
４２ プログラムエリア
４３ 処理部
４４ 入出力部
Ｌ 論理回路
Ｌ１ 下層配線層
Ｌ２ 上層配線層
ＤＬ 絶縁層
ＯＬ０〜ＯＬ３ オーバーラップ領域
Ｓ１〜Ｓ１０ 信号線
ＶＤＤ１，ＶＤＤ２ 電源線（高位側）
ＶＳＳ１，ＶＳＳ２ 電源線（低位側）
ＶＥ０〜ＶＥ３ ビア導体
５０ ＶＤＤ端子
５１ ＶＤＤＱ端子
６０ ＶＳＳ端子
６１ ＶＳＳＱ端子
【技術分野】
【０００１】
本発明は半導体装置及びそのレイアウト方法並びに設計プログラムに関し、特に、異なる配線層に形成された信号線及び電源線がビア導体によって接続された半導体装置及びそのレイアウト方法並びに設計プログラムに関する。
【背景技術】
【０００２】
半導体装置の内部には複数の配線層が存在し、各配線層には多数の信号線や電源線が形成されている。そして、互いに異なる配線層に設けられた信号線及び電源線は、これら配線層を貫通して設けられたビア導体によって接続される（特許文献１〜４参照）。例えば特許文献１には、複数の配線がＸ方向に延在する配線層と、複数の配線がＹ方向に延在する配線層とが設けられ、各配線層においては信号線と電源線が交互に配置されたレイアウトが開示されている。かかるレイアウトにより電源線がメッシュ状となることから、メッシュ状の電源線が信号線に対するシールドとして機能する。特に、信号線及び電源線のそれぞれは、ビア導体を含む配線幅を有するので、それら配線のラインアンドスペースＬ／Ｓ（第１の配線ピッチ）は、ビア導体を含まない配線のラインアンドスペースＬ／Ｓ（第２の配線ピッチ）よりも大きな値となっている。ビア導体のエッジと配線のエッジ間には、ビア導体が配線から脱落しない様に、ある程度のマージンが必要だからである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００５−５３５１１８号公報
【特許文献２】特開２００５−３０２７５６号公報
【特許文献３】特開２００６−１０８４０６号公報
【特許文献４】特開２００１−１２７１６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された半導体装置では、信号線同士を接続するビア導体とシールド機能を含む電源線同士を接続するビア導体とが同一条件で形成されている。このため、仮に各ビア導体の径を形成可能な最小径に設計した場合、ビア導体に不良が発生する確率が高まることから、信号線が接続不良となる可能性が高くなる。一方、このような接続不良を防止すべくビア導体の径を大きめに設計すると、下層の配線層のピッチ及び上層の配線ピッチの両者の配線ピッチを更に拡大せざるを得ないことから、チップ面積が増大する。他方で、最小径のビア導体を２つずつ配置しても、前述と同様に配線ピッチを更に拡大せざるを得ないことから、チップ面積が増大する。つまり、シールド機能を発揮させつつ、ビア導体のコンタクト不良（高抵抗化）による信号線の電気的な断線（高抵抗化）を防止するには、複数の配線パターン領域の占有面積が増大してしまう。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、第１の層が、第１の方向に延在する複数の第１の配線を含み、前記第１の層に積層する第２の層が、前記第１の方向と異なる第２の方向に延在する複数の第２の配線を含み、前記第１と第２の層の間に挟まれる第３の層が、前記複数の第１の配線と、前記複数の第１の配線にそれぞれ対応して互いに関連する前記複数の第２の配線とを接続する複数のビア導体を含み、前記複数の第１の配線は、前記ビア導体を含む配線の幅及び前記配線の抜きである第１のラインアンドスペースの第１のピッチでレイアウトされ、前記複数の第２の配線は、少なくとも、前記ビア導体を含む配線の幅及び前記配線の抜きである第２のラインアンドスペース以上の第２のピッチでレイアウトされ、前記複数のビア導体の形状は、所定のビア径を有する第１の円、または前記第１の円の面積よりも大きな第２の楕円であり、前記複数の第１及び複数の第２の配線のそれぞれは、それぞれ対応する複数の回路が入力および／または出力する複数の信号線と、前記複数の回路へ電源を供給する複数の電源線を含み、前記複数の信号線と前記複数の電源線にそれぞれ関連する前記複数の第１の配線は、夫々が互いに隣接してレイアウトされ、前記複数の信号線と前記複数の電源線にそれぞれ関連する前記複数の第２の配線は、夫々が互いに隣接してレイアウトされ、前記複数の信号線が含む複数の第１の配線及び前記複数の信号線が含む前記複数の第２の配線がそれぞれ互いに関連する信号同士として交差する複数の第１の領域において、複数の前記第１の円のビア導体が前記第２の方向にレイアウトされるか、少なくとも一つの前記第２の楕円がその長い径の線分を前記第２の方向として前記第２の方向にレイアウトされ、前記複数の信号線にそれぞれ関連する複数の第１の配線の形状は、前記複数の第１の領域のそれぞれにレイアウトされた前記複数のビア導体を前記複数の第１の配線がそれぞれ包含するように前記第２の方向に延在する複数の第２の領域を含み、前記複数の電源線にそれぞれ関連する複数の第１の配線は、前記複数の信号線が含む複数の第１の配線がそれぞれ有する前記複数の第２の領域と電気的に接続しないように分断され、前記複数の信号線にそれぞれ関連する複数の第２の配線の形状は、前記複数の第１の領域のそれぞれにレイアウトされた前記複数のビア導体を前記複数の第２の配線がそれぞれ包含するように前記第２の方向に延在する複数の第３領域を含み、前記複数の電源線にそれぞれ関連する複数の第２の配線は、前記複数の電源線にそれぞれ関連する前記分断された複数の第１の配線と、前記複数のビア導体を介してそれぞれ接続する、ことを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、複数の第１の信号線及び複数の第１の電源線が第１の方向にそれぞれ延在する第１の配線層と、複数の第２の信号線及び複数の第２の電源線が前記第１の方向と交差する第２の方向にそれぞれ延在する第２の配線層と、前記第１の配線層と前記第２の配線層との間に設けられた絶縁層と、前記複数の第１の信号線と前記複数の第２の信号線とが、それぞれ互いに関連する信号同士として平面視で重なり合う交点に関連する第１の領域において、前記絶縁層を貫通して設けられた第１のビア導体と、前記複数の第１の電源線と前記複数の第２の電源線とが、それぞれ互いに関連する電源同士として平面視で重なり合う交点に関連する第２の領域において、前記絶縁層を貫通して設けられた第２のビア導体と、を備え、前記第１の領域の第２の方向における前記複数の第１の信号線の幅は、前記第２の領域の第２の方向における前記複数の第１の信号線の幅よりも広く、前記第１の電源線は、前記第１の領域において前記第１の信号線との干渉を避けるよう前記第１の方向に分断されている、ことを特徴とする。
【０００７】
また、本発明による半導体装置のレイアウト方法は、第１の方向にそれぞれ延在する複数の第１の信号線を第１の配線層に定義する第１のステップと、前記第１の方向と交差する第２の方向にそれぞれ延在する複数の第２の信号線を第２の配線層に定義する第２のステップと、前記複数の第１の信号線と前記複数の第２の信号線のうち、互いに接続すべき第１及び第２の信号線とが平面視で重なり合う第１の領域を特定する第３のステップと、前記第１の領域において前記第１の信号線の前記第２の方向における幅を拡大する第４のステップと、拡大された第１の領域に第１のビア導体を定義する第５のステップと、前記第１の領域において前記第１の信号線と干渉しないよう、前記第１の方向にそれぞれ延在する複数の第１の電源線を前記第１の配線層に定義する第６のステップと、前記第２の方向にそれぞれ延在する複数の第２の電源線を前記第２の配線層に定義する第７のステップと、を含む、ことを特徴とする。
【０００８】
また、本発明による半導体装置の設計プログラムは、第１の方向にそれぞれ延在する複数の第１の信号線を第１の配線層に定義する第１の機能と、前記第１の方向と交差する第２の方向にそれぞれ延在する複数の第２の信号線を第２の配線層に定義する第２の機能と、前記複数の第１の信号線と前記複数の第２の信号線のうち、互いに接続すべき第１及び第２の信号線とが平面視で重なり合う第１の領域を特定する第３の機能と、前記第１の領域において前記第１の信号線の前記第２の方向における幅を拡大する第４の機能と、拡大された第１の領域に第１のビア導体を定義する第５の機能と、前記第１の領域において前記第１の信号線と干渉しないよう、前記第１の方向にそれぞれ延在する複数の第１の電源線を前記第１の配線層に定義する第６の機能と、前記第２の方向にそれぞれ延在する複数の第２の電源線を前記第２の配線層に定義する第７の機能と、をコンピュータに発揮させる、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、シールド機能を発揮させつつ、ビア導体のコンタクト不良による信号線の電気的な断線を防止しつつ、一つのビア導体を有する配線のラインアンドスペースＬ／Ｓ（第１の配線ピッチ）を実現している。よって、第１の配線ピッチを拡大することなく、信号線用のビア導体の接続不良（高抵抗化）を防止することができることから、シールド効果を発揮しながらもチップ面積の増大を防止しつつ、更に信号線の信頼性を高めることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の原理を説明するためのブロック図である。
【図２】本発明の好ましい実施形態による半導体装置１０の全体を示す略平面図である。
【図３】第１の参考例によるレイアウト図である。
【図４】第２の参考例によるレイアウト図である。
【図５】本発明の好ましい第１の実施形態によるレイアウト図である。
【図６】本発明の好ましい第２の実施形態によるレイアウト図である。
【図７】本発明の好ましい第３の実施形態によるレイアウト図である。
【図８】変形例によるレイアウト図である。
【図９】本発明の好ましい実施形態による半導体装置の設計方法を説明するためのフローチャートである。
【図１０】本発明の好ましい実施形態による半導体装置の設計装置の構成を示すブロック図である。
【図１１】ステップＳ６が完了した状態におけるレイアウトデータを示す図である。
【図１２】オフセット処理を行った場合のレイアウトデータを示す図である。
【図１３】領域Ｄ，領域Ｓにそれぞれ電源線ＶＤＤ１，電源線ＶＳＳ１を定義した状態におけるレイアウトデータを示す図である。
【図１４】ステップＳ７が完了した状態におけるレイアウトデータを示す図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、交互に設けられた信号線と電源線がＹ方向に延在する下層配線層と、交互に設けられた信号線と電源線がＸ方向に延在する上層配線層とを備え、下層配線層の信号線と上層配線層の信号線とが平面視で重なり合う第１のオーバーラップ領域に信号線用の第１の面積を有するビア導体を設け、下層配線層の電源線と上層配線層の電源線とが平面視で重なり合う第２のオーバーラップ領域に電源線用の前記第１の面積よりも小さな第２の面積のビア導体を設け、第１のオーバーラップ領域において下層配線層の信号線の幅をＸ方向に拡大し、第１のオーバーラップ領域においては、第１のオーバーラップ領域に隣接する下層配線層の電源線をＹ方向に分断することを技術思想とする。これによって、下層配線層において、本願の信号線に関連する配線は、第２の面積を有するビア導体を含むも、第１の面積を有する一つのビア導体を含む配線のラインアンドスペースＬ／Ｓ（第１の配線ピッチ）を維持しつつ、信号線用のビア導体の信頼性を高める。これにより、下層配線層において信号線及び電源線を前記第１の配線ピッチでレイアウトすることができる。また、第１のオーバーラップ領域に関連する下層配線層の電源線を分断することにより、第１のオーバーラップ領域に配置されるビア導体を、第１の配線ピッチを基準として例えば２倍のラインアンドスペースＬ／Ｓに対応して拡大でき、信号線用のビア導体が電気的に断線する（高抵抗化する）可能性が低くなる。異なるビア導体の配置として、前記信号線に前記第２の面積を有するビア導体を２つ配置することもできる。他方、Ｙ方向に分断された電源線については、マクロ的な視点で第１のオーバーラップ領域以外において多数設けられる電源線用の前記第２の面積を有するビア導体を介して電位が供給されるため、分断によるシールド効果の低下は実質的にない。また、電源線用のビア導体については信号線用のビア導体よりも信頼性が低くなるが、電源線用のビア導体は一つの電源電位に対して多数設けられているため、仮にいくつかのビア導体が接続不良（高抵抗化）となったとしても、これによる影響はほとんどない。
【００１２】
図１（ａ）は、本発明の原理を説明するためのブロック図である。
【００１３】
本発明による半導体装置は、複数の信号線Ｓ１〜Ｓ３及びこれら信号線Ｓ１〜Ｓ３間に交互に配置された電源線ＶＤＤ１，ＶＳＳ１が第１の配線ピッチで形成された下層配線層と、複数の信号線Ｓ４〜Ｓ６及びその両側に配置された電源線ＶＤＤ２，ＶＳＳ２が形成された上層配線層とを備える。第１の配線ピッチとは、第２の面積を有するビア導体の形成を含む配線のラインアンドスペースＬ／Ｓを示すピッチである。上層配線層の配線ピッチは第１の配線ピッチであっても構わないし、第１の配線ピッチよりも大きなピッチであっても構わない。尚、本明細書において、「ピッチ」は配線のラインアンドスペースを示す。「ラインアンドスペース」は配線の幅と抜きを示す。尚、「ビア導体」を単に「ビア」または「コンタクト」若しくは「ビア導電体」と呼ぶことがある。「信号線」を「信号線幅」又は単に「配線」と呼ぶことがある。「電源線」を「電源線幅」又は単に「配線」と呼ぶことがある。「配線ピッチ」を単に「ピッチ」と呼ぶことがある。更に、ビアを含まない配線のピッチに対して、最小なサイズのビアを含めた配線のピッチを「第１のピッチ」、前記最小なサイズのビアよりも大きなサイズのビアを含めた配線のピッチを「第２のピッチ」と呼ぶことがある。「最小なサイズのビア」を「第２の面積を有するビア」と呼ぶことがある。「大きなサイズのビア」を「第１の面積を有するビア」と呼ぶことがある。複数の配線が展開される領域において、ビアを含まない配線のピッチ、第１のピッチ及び第２のピッチは、互いに相対的なピッチを示す。つまり、それらピッチは、半導体装置を製造する上での所謂最小露光寸法を示す訳ではない。
【００１４】
図１（ａ）において、下層配線層に設けられた複数の第１の配線において、信号線Ｓ１〜Ｓ３及び電源線ＶＤＤ１，ＶＳＳ１はＹ方向に延在し、上層配線層に設けられた複数の第２の配線において、信号線Ｓ４〜Ｓ６及び電源線ＶＤＤ２，ＶＳＳ２はＸ方向に延在している。電源線ＶＤＤ１，ＶＤＤ２は高位側の電源電位ＶＤＤを供給するための配線であり、電源線ＶＳＳ１，ＶＳＳ２は低位側の接地電位ＶＳＳを供給するための配線である。かかるレイアウトにより電源線がメッシュ状となることから、複数の電源線は信号線Ｓ１〜Ｓ６それぞれに対するシールドとして機能する。複数の第１の配線は、ビア導体を含む配線の幅及び前記配線の抜きである第１のラインアンドスペースの第１のピッチでレイアウトされる。複数の第２の配線も、第１のピッチでレイアウトされる。これは、例えば２つのビア導体をＸ方向に展開しても、その領域に関連する隣接した配線の分断によって吸収するので、よってピッチに影響を与えないからである。プロセスの都合（目合わせ精度）から、上層の方が下層の配線のピッチよりも緩いピッチであってもよい。つまり、複数の第２の配線は、少なくとも、前記ビア導体を含む配線の幅及び前記配線の抜きである第２のラインアンドスペース以上の第２のピッチでレイアウトされればよい、ことになる。
【００１５】
図１（ａ）に示す例では、信号線Ｓ２を流れる信号Ｓｉｇが論理回路ＬＣの入力ノードｉｎに供給される。論理回路ＬＣは、電源電位ＶＤＤ及び接地電位ＶＳＳ間の電圧によって動作するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含むＣＭＯＳインバータ等で構成された論理回路であり、その出力ノードｏｕｔは信号線Ｓ１に接続される。電源電位ＶＤＤは電源線ＶＤＤ１，ＶＤＤ２を介して論理回路ＬＣに供給され、接地電位ＶＳＳは電源線ＶＳＳ１，ＶＳＳ２を介して論理回路ＬＣに供給される。
【００１６】
信号Ｓｉｇは、信号線Ｓ５を介して信号線Ｓ２に供給される。Ｙ方向に延在する信号線Ｓ２とＸ方向に延在する信号線Ｓ５とが平面視で重なり合うオーバーラップ領域ＯＬ１にはビア導体ＶＥ１が設けられ、これによって信号線Ｓ２と信号線Ｓ５とが電気的に接続されている。本発明においては、下層配線層の信号線と上層配線層の信号線とが交差する領域を「第１の領域」と呼び、下層配線層の信号線のうちオーバーラップ領域ＯＬ１に相当する領域を「第２の領域」と呼び、上層配線層の信号線のうちオーバーラップ領域ＯＬ１に相当する領域を「第３の領域」と呼ぶことがある。
【００１７】
また、Ｙ方向に延在する電源線ＶＤＤ１とＸ方向に延在する電源線ＶＤＤ２とが平面視で重なり合うオーバーラップ領域ＯＬ２にはビア導体ＶＥ２が設けられ、これによって電源線ＶＤＤ１と電源線ＶＤＤ２とが電気的に接続されている。さらに、Ｙ方向に延在する電源線ＶＳＳ１とＸ方向に延在する電源線ＶＳＳ２とが平面視で重なり合うオーバーラップ領域ＯＬ３にはビア導体ＶＥ３が設けられ、これによって電源線ＶＳＳ１と電源線ＶＳＳ２とが電気的に接続されている。これらビア導体ＶＥ１〜ＶＥ３は、略断面図である図１（ｂ）に示すように、下層配線層Ｌ１と上層配線層Ｌ２との間に設けられた絶縁層ＤＬを貫通して設けられている。
【００１８】
図１（ａ）に示すように、オーバーラップ領域ＯＬ１においては、信号線Ｓ２のＸ方向における幅が拡大されている。つまり、他の領域における信号線Ｓ２のＸ方向における幅をＷ１とし、オーバーラップ領域における信号線Ｓ２のＸ方向における幅をＷ２とした場合、
Ｗ１＜Ｗ２
である。これにより、ビア導体ＶＥ１を形成可能な面積が拡大することから、図１（ａ）に示す例では１個のオーバーラップ領域ＯＬ１に２個のビア導体ＶＥ１ａ，ＶＥ１ｂをＸ方向に並べて配置し、ビア導体ＶＥ１の信頼性を高めている。これに対し、オーバーラップ領域ＯＬ２，ＯＬ３においては、電源線ＶＤＤ１及びＶＳＳ１のＸ方向における幅が実質的に拡大されておらず、したがって、１個のオーバーラップ領域ＯＬ２又はＯＬ３にそれぞれ１個のビア導体ＶＥ２又はＶＥ３しか配置できない。尚、オーバーラップ領域ＯＬ２，ＯＬ３におけるＸ方向の幅を拡大してはならない訳ではなく、設計上、下層配線層における配線ピッチに影響しない範囲で、僅かに拡大しても構わない。
【００１９】
このように、オーバーラップ領域ＯＬ１においては信号線Ｓ２のＸ方向における幅が拡大されているため、これに隣接する電源線ＶＤＤ１，ＶＳＳ１をそのままＹ方向に延在させることは第１の配線ピッチを維持する設計上できない。このため、オーバーラップ領域ＯＬ１に隣接する電源線ＶＤＤ１，ＶＳＳ１をＹ方向に分断し、これによって信号線Ｓ２と電源線ＶＤＤ１，ＶＳＳ１との干渉を防止している。
【００２０】
分断された電源線ＶＤＤ１，ＶＳＳ１は、上層配線層に設けられたＸ方向に延在する電源線と、下層配線層に設けられたＹ方向に延在する他の電源線を介し、迂回して接続される。例えば、分断された電源線ＶＤＤ１ａと電源線ＶＤＤ１ｂは、図１（ａ）に示す電源線ＶＤＤ２ａ、電源線ＶＤＤ１ｃ及びＶＤＤ２ｂを経由して電気的に接続される。同様に、分断された電源線ＶＳＳ１ａと電源線ＶＳＳ１ｂは、電源線ＶＳＳ２ａ、電源線ＶＳＳ１ｃ及びＶＳＳ２ｂを経由して電気的に接続される。
【００２１】
以上により、下層配線層のレイアウトを第１の配線ピッチに確保しつつ、ビア導体ＶＥ１の信頼性が高められ、且つ、電源線のメッシュ状態が確保される。
【００２２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２３】
図２は、本発明の好ましい実施形態による半導体装置１０の全体を示す略平面図である。
【００２４】
特に限定されるものではないが、本実施形態による半導体装置１０はＤＲＡＭ（Dynamic Random Access Memory）である。半導体装置１０は、電源に関連する端子として少なくとも高電位なＶＤＤ電位が供給されるＶＤＤ端子５０、低電位なＶＳＳ電位が供給されるＶＳＳ端子６０、高電位なＶＤＤＱ電位が供給されるＶＤＤＱ端子５１、低電位なＶＳＳＱ電位が供給されるＶＳＳＱ端子６１を有する。半導体装置１０は、少なくとも、多数のメモリセルが配置されたセルアレイ領域１１と、メモリセルの情報を半導体装置の外部と通信する外部データ端子に接続する出力トランジスタを含むインタフェース回路、デコーダやカウンタなどの各種制御回路が配置された周辺回路領域１２とを含んでいる。メモリセルアレイ領域、デコーダ、カウンタ及びインタフェースには、ＶＤＤ電位及びＶＳＳ電位が供給される。また、ＶＤＤ端子からＶＤＤ電位が供給され、半導体装置が含む内部電源生成回路が所定の内部電位を生成し、ＶＤＤＩ電位としてメモリセルアレイ領域、デコーダ、カウンタ及びインタフェースに供給している。ＶＤＤＩ電位で動作するインバータ等の第１の論理回路は、低電位としてＶＳＳＩ電位が供給される。ＶＳＳＩ電位は、ＶＳＳ端子に接続する。ＶＤＤ電位で動作するインバータ等の第２の論理回路は、低電位としてＶＳＳ電位が供給される。ＶＳＳ電位とＶＳＳＩ電位に夫々関連する複数の電源線は、半導体装置の中でＶＳＳ端子を基準として異なる複数のレイアウトパターンで形成されている。ＶＤＤＱ電位及びＶＳＳＱ電位は、出力トランジスタに供給される。セルアレイ領域１１においては複数のメモリセルが規則的に配列されていることから、セルアレイ領域１１上の配線も規則的なレイアウトを有している。このため、規則的にレイアウトされる信号線をメッシュ状の電源線によって容易にシールドすることができる。これに対し、周辺回路領域１２においては、セルアレイ領域１１のような回路パターンの繰り返しが少ないため、周辺回路領域１２上の配線はランダムとなる。
【００２５】
図３は、ランダムな信号線をメッシュ状の電源線によってシールドする例を示すレイアウト図であり、第１の参考例を示している。
【００２６】
図３に示す例では、複数の信号線Ｓ１〜Ｓ４及びこれら信号線Ｓ１〜Ｓ４間に交互に配置された電源線ＶＤＤ１，ＶＳＳ１が第１の配線ピッチで形成された下層配線層と、複数の信号線Ｓ５〜Ｓ１０及びその両側に配置された電源線ＶＤＤ２，ＶＳＳ２が形成された上層配線層とを備える。下層配線層に設けられた信号線Ｓ１〜Ｓ４及び電源線ＶＤＤ１，ＶＳＳ１はＹ方向に延在し、上層配線層に設けられた信号線Ｓ５〜Ｓ１０及び電源線ＶＤＤ２，ＶＳＳ２はＸ方向に延在している。下層配線層においては信号線を介して電源線ＶＤＤ１，ＶＳＳ１が交互に配置され、上層配線層においては信号線を介して電源線ＶＤＤ２，ＶＳＳ２が２本ずつ交互に配置される。
【００２７】
また、信号線Ｓ１の一部はＹ方向に分断され、互いに異なる信号を伝送するための信号線Ｓ１ａ，Ｓ１ｂとして用いられる。同様に、信号線Ｓ２の一部もＹ方向に分断され、互いに異なる信号を伝送するための信号線Ｓ２ａ，Ｓ２ｂとして用いられる。また、信号線Ｓ９の一部はＸ方向に分断され、互いに異なる信号を伝送するための信号線Ｓ９ａ，Ｓ９ｂとして用いられる。同様に、信号線Ｓ１０の一部もＸ方向に分断され、互いに異なる信号を伝送するための信号線Ｓ１０ａ，Ｓ１０ｂとして用いられる。
【００２８】
信号線Ｓ１ａ，Ｓ６は信号Ｓｉｇ１を伝送するための配線であり、信号線Ｓ１ｂ，Ｓ２ａ，Ｓ７，Ｓ９ａは信号Ｓｉｇ２を伝送するための配線であり、信号線Ｓ２ｂ，Ｓ９ｂは信号Ｓｉｇ３を伝送するための配線であり、信号線Ｓ３，Ｓ１０ａは信号Ｓｉｇ４を伝送するための配線であり、信号線Ｓ４，Ｓ１０ｂは信号Ｓｉｇ５を伝送するための配線である。
【００２９】
同じ信号を伝送するための信号線は、ビア導体ＶＥ０を介して電気的に接続されている。ビア導体ＶＥ０は、下層配線層に設けられた信号線と上層配線層に設けられた信号線が平面視で重なり合うオーバーラップ領域ＯＬ０に配置されている。下層配線層に設けられた各配線は第１の配線ピッチでレイアウトされているため、オーバーラップ領域ＯＬ０における信号線Ｓ１〜Ｓ４のＸ方向における幅は拡大されないか、或いは、拡大される場合であっても第１の配線ピッチを確保可能な幅に制限される。ビア導体ＶＥ０の径も、下層配線層と上層配線層との間に介在する絶縁層に形成可能な最小径となる。図３に示す領域には、配線用のビア導体ＶＥ０が７個設けられている。ビア導体を絶縁層ＤＬに形成可能な最小径に設計した場合、実際に作成されるビア導体の形状はほぼ円形となる。
【００３０】
また、電源電位ＶＤＤを供給するための電源線ＶＤＤ１とＶＤＤ２は、ビア導体ＶＥ２を介して電気的に接続される。同様に、接地電位ＶＳＳを供給するための電源線ＶＳＳ１とＶＳＳ２は、ビア導体ＶＥ３を介して電気的に接続される。ビア導体ＶＥ２，ＶＥ３は、下層配線層に設けられた電源線と上層配線層に設けられた電源線が平面視で重なり合うオーバーラップ領域ＯＬ２，ＯＬ３に配置されている。下層配線層に設けられた電源線ＶＤＤ１、ＶＳＳ１についても、オーバーラップ領域ＯＬ２，ＯＬ３においてＸ方向の幅は拡大されないか、或いは、拡大される場合であっても第１の配線ピッチを確保可能な幅に制限される。また、ビア導体ＶＥ２，ＶＥ３の径も、下層配線層と上層配線層との間に介在する絶縁層に形成可能な最小径となる。図３に示す領域には、電源用のビア導体ＶＥ２，ＶＥ３が１９個設けられている。
【００３１】
図３に示す参考例では、信号線及び電源線に対して最小径のビア導体ＶＥ０，ＶＥ２，ＶＥ３が割り当てられているため、個々のビア導体において接続不良が発生する可能性が高くなる。ビア導体の接続不良は、電源線においては実質的に問題とならない。これは、図３に示すように、電源線ＶＤＤ１とＶＤＤ２、或いは、電源線ＶＳＳ１とＶＳＳ２は複数箇所で接続されているからであり、一部のビア導体ＶＥ２，ＶＥ３に接続不良が生じていても、他のビア導体ＶＥ２，ＶＥ３を介して電位が供給されるからである。これに対し、信号線におけるビア導体ＶＥ０の接続不良が一つでも発生すると、当該信号パスが不良となるため、チップ全体が不良となってしまう。したがって、図３に示す参考例は、製品の信頼性という観点からはさらなる改良の余地がある。
【００３２】
図４は、信頼性を向上させた例を示すレイアウト図であり、第２の参考例を示している。符号が付されない対象物は、図３の符号と同じであり、その説明を省略する。
【００３３】
図４に示す例では、信頼性を向上させるべく、１つのオーバーラップ領域ＯＬ１に２つのビア導体ＶＥ１ａ，ＶＥ１ｂを割り当てている。これを可能とすべく、図４に示す例では下層配線層の配線ピッチが第１の配線ピッチよりも大きな第３の配線ピッチに拡大されている。具体的には、オーバーラップ領域ＯＬ１において各信号線Ｓ１〜Ｓ４のＸ方向における幅を拡大するとともに、オーバーラップ領域ＯＬ１と隣接する電源線ＶＤＤ１，ＶＳＳ１との干渉が生じないよう、あらかじめ下層配線層の配線ピッチが拡大している。その他の構成については、図３に示した参考例と基本的に同一である。
【００３４】
図４に示す参考例では、信号線のオーバーラップ領域ＯＬ１に対して２個のビア導体ＶＥ１ａ，ＶＥ１ｂを割り当てていることから、仮に一方のビアが接続不良となっても他方のビアによって導通状態が確保されるため、当該信号パスが不良となることはない。したがって、図４に示す参考例によれば、製品の信頼性を高めることが可能となる。しかしながら、第１の配線ピッチよりも大きな第３の配線ピッチへの拡大によりチップ面積が増大するという問題がある。
【００３５】
図５は、本発明の好ましい第１の実施形態によるレイアウト図である。符号が付されない対象物は、図３の符号と同じであり、その説明を省略する。
【００３６】
図５に示すように、本実施形態においては、オーバーラップ領域ＯＬ１において各信号線Ｓ１〜Ｓ４のＸ方向における幅を拡大することによって、１つのオーバーラップ領域ＯＬ１に２つのビア導体ＶＥ１ａ，ＶＥ１ｂを割り当てるとともに、これによって隣接する電源線ＶＤＤ１，ＶＳＳ１との干渉が生じないよう、オーバーラップ領域ＯＬ１に隣接する両側の電源線ＶＤＤ１，ＶＳＳ１をＹ方向に分断している。図５において破線で示す領域２５が分断された部分である。これにより、下層配線層の配線ピッチを拡大することなく、つまり、下層配線層が規定する第１の配線ピッチで信号線及び電源線をレイアウトしつつ、図４に示した参考例と同様、製品の信頼性を高めることが可能となる。
【００３７】
図１（ａ）を用いて説明したように、分断された電源線ＶＤＤ１，ＶＳＳ１は、上層配線層に設けられたＸ方向に延在する電源線と、下層配線層に設けられたＹ方向に延在する他の電源線を介し迂回して接続されるため、電源線として正しく機能する。分断箇所がＹ方向に近接している場合、いずれの電源線にも接続されないフローティング部が生じうるとしても、実用上の問題は生じない。このような電源線の分断が可能であるのは、信号線用のビア導体の数が電源線用のビア導体に比べて十分に少ないからである。例えば、図５に示す例では、信号線用のビア導体の数が７個であるのに対し、電源線用のビア導体の数が１９個あり、同じ電位が供給される電源線が多数箇所で接続されているからである。
【００３８】
また、上層配線層において信号線が設けられていないエリアについては、電源線ＶＤＤ２又はＶＳＳ２のＹ方向における幅が拡大されている。例えば、エリア２０においては電源線ＶＳＳ２のＹ方向における幅が拡大されており、これによって、電源線で覆われるエリアを拡大している。本発明においては、エリア２０に設けられた導電パターンを「第６の領域」と呼ぶことがある。その結果、シールド効果を高めることが可能となる。このようなエリアにおいては、電源線ＶＤＤ１と電源線ＶＤＤ２とが平面視で重なり合うオーバーラップ領域ＯＬ２や、電源線ＶＳＳ１と電源線ＶＳＳ２とが平面視で重なり合うオーバーラップ領域ＯＬ３のＹ方向における幅が拡大されることから、図５に示すように、１個のオーバーラップ領域ＯＬ２又はＯＬ３に少なくとも２つのビア導体を割り当てることができる。図５では、エリア２０のオーバーラップ領域ＯＬ３に２つのビア導体ＶＥ３ａ，ＶＥ３ｂを割り当て、電源の強化を図っている。
【００３９】
このように、本実施形態によれば、チップ面積を拡大することなく、製品の信頼性を高めることが可能となる。
【００４０】
図６は、本発明の好ましい第２の実施形態によるレイアウト図である。符号が付されない対象物は、図３の符号と同じであり、その説明を省略する。
【００４１】
図６に示すように、本実施形態においては、Ｘ方向に幅が拡大されたオーバーラップ領域ＯＬ１を一方向にオフセットさせている。より具体的には、オーバーラップ領域ＯＬ１のＸ方向における位置が、対応する信号線のＸ方向における中心軸に対してオフセットされており、これによりオーバーラップ領域ＯＬ１は中心軸に対してＸ方向への突出量が相対的に大きい部分と、中心軸に対してＸ方向への突出量が相対的に小さい部分とを含んでいる。これにより、突出量の大きい部分については隣接する電源線との干渉が生じるためＹ方向へ分断する必要がある一方で、突出量の小さい部分については隣接する電源線との干渉が生じないためＹ方向へ分断する必要がない。つまり、１個のオーバーラップ領域ＯＬ１に対して分断される領域２５が１個となる。これにより、電源線の分断数が半分に削減されるため、電源強度を高めること（メッシュ状の視点において電源線のインピーダンスが高くなることの抑制）が可能となる。
【００４２】
図７は、本発明の好ましい第３の実施形態によるレイアウト図である。符号が付されない対象物は、図３の符号と同じであり、その説明を省略する。
【００４３】
図７に示すように、本実施形態においては、下層配線層において高位側の電源線ＶＤＤ１と低位側の電源線ＶＳＳ１が信号線を介して２本ずつ交互に配置されている。そして、信号線を介して隣接する２本の電源線ＶＤＤ１又は２本の電源線ＶＳＳ１のうち、一方を優先的に切断される側として定義している。例えば、信号線Ｓ１，Ｓ３のオーバーラップ領域ＯＬ１については図面の左側にオフセットさせ、信号線Ｓ２，Ｓ４のオーバーラップ領域ＯＬ１については、図面の右側にオフセットさせることにより、２本の電源線ＶＤＤ１又は２本の電源線ＶＳＳ１のうち、図面の右側の電源線については切断される一方、図面の左側の電源線については切断されなくなる。尚、高位側の電源線ＶＤＤ１が信号線を介して３本ずつ交互に配置し、低位側の電源線ＶＳＳ１が信号線を介して１本ずつ交互に配置されていてもよい。つまり、それらの本数は互いに異なっても良い。また、高位側の電源線及び低位側の電源線と信号線の配置順の関係、並びにそれら高位側の電源線及び低位側の電源線本数は、第３の実施形態同様に上層配線層においても適用できる。
【００４４】
これにより、特定の電源線が多数箇所で分断されることによる電源線ＶＤＤ１と電源線ＶＳＳ１の電源強度の不均衡（メッシュ状の視点において電源線のインピーダンスが局所で高くなること）を防止することが可能となる。また、下層配線層において信号線が設けられていないエリアについては、電源線ＶＤＤ２又はＶＳＳ２のＸ方向における幅を拡大することによって、隣接する２本の電源線ＶＤＤ１又は２本の電源線ＶＳＳ１を短絡することができる。例えば、エリア３０においては電源線ＶＤＤ１のＸ方向における幅が拡大され、隣接する電源線ＶＤＤ１に短絡されている。本発明においては、エリア３０に設けられた導電パターンを「第４の領域」または「第５の領域」と呼ぶことがある。これにより、電源線で覆われるエリアが拡大されるため、シールド効果を高めることが可能となる。また、電源線の寄生容量が増大することから、論理回路ＬＣが動作したときの電源線の電位の安定が図られる。図７には２本の電源線ＶＤＤ１同士が短絡されている場合のみを示しているが、２本の電源線ＶＳＳ１同士もこのようなエリア３０を介して短絡される。そして、エリア３０に設けられた短絡部分にもビア導体ＶＥ２ｃが設けられ、これによって電源の強化が図られている。
【００４５】
尚、図５〜図７に示した例では、各オーバーラップ領域ＯＬ１に２個のビア導体ＶＥ１ａ，ＶＥ１ｂを配置しているが、図８に示すように、ビア導体ＶＥ１のＸ方向における径をビア導体ＶＥ２，ＶＥ３のＸ方向における径よりも大きく（長く）設計しても構わない。この場合には、径の拡大によってビア導体ＶＥ１の接続不良が生じにくくなる。図８に示すように、ビア導体ＶＥ１を長方形に設計した場合、実際に作成されるビア導体ＶＥ１の形状は楕円形となる。当然ながら、楕円の面積は、最小径に設計した場合に得られる円形のビア導体の面積よりも大きくなる。
【００４６】
次に、本発明の好ましい実施形態による半導体装置の設計方法について説明する。
【００４７】
図９は本発明の好ましい実施形態による半導体装置の設計方法を説明するためのフローチャートであり、図１０はこれを実行するための設計装置４０の構成を示すブロック図である。
【００４８】
図１０に示す設計装置４０は、配線データ及びレイアウトデータを記憶するデータエリア４１と、設計プログラムを記憶するプログラムエリア４２と、設計プログラムを実行する処理部４３と、配線データの入力及びレイアウトデータの出力を行う入出力部４４とを含んでいる。このような設計装置４０を用いて半導体装置の設計を行う場合、図９に示すように、まず入出力部４４を介して設計対象となる半導体装置の配線データを入力し、データエリア４１に格納する（ステップＳ１）。
【００４９】
次に、処理部４３は、プログラムエリア４２に格納された設計プログラムを用いて、配線データに基づきＹ方向に延在する複数の信号線の位置を下層配線層に定義し（ステップＳ２）、さらに、Ｘ方向に延在する複数の信号線の位置を上層配線層に定義する（ステップＳ３）。ステップＳ２においては、複数の信号線を下層配線層に定義可能な配線ピッチの２倍に設定される。これは、２本の信号線間に１本の電源線を配置できるようにするためである。より具体的には、下層配線層に配線可能な最小配線幅をＷＬとし、下層配線層における配線間隔をＷＳとした場合、Ｘ方向に隣接する信号線の間隔Ａは、
Ａ＝ＷＬ＋２ＷＳ
に設定される。また、ステップＳ３においては、複数の信号線を上層配線層に定義可能な配線ピッチの２倍以上に設定される。これも、２本の信号線間に１本の電源線を配置できるようにするためであるが、上層配線層に定義可能な配線ピッチの２倍を超えるピッチに設定しても構わない。
【００５０】
次に、処理部４３は、プログラムエリア４２に格納された設計プログラムを用いて、下層配線層の信号線と上層配線層の信号線のうち互いに接続すべき信号線が平面視で重なり合うオーバーラップ領域ＯＬ１を特定する（ステップＳ４）。次に、オーバーラップ領域ＯＬ１における下層配線層の信号線のＸ方向における幅を拡大し（ステップＳ５）、拡大されたオーバーラップ領域ＯＬ１に複数のビア導体ＶＥ１ａ，ＶＥ１ｂを定義する（ステップＳ６）。これらビア導体ＶＥ１ａ，ＶＥ１ｂは、それぞれ電源用のビア導体ＶＥ２，ＶＥ３の径と同じ径に設定される。図１１は、ステップＳ６が完了した状態におけるレイアウトデータを示す図である。ここで、２個のビア導体ＶＥ１ａ，ＶＥ１ｂのＸ方向における幅をＷＶとした場合、図１１に示すａは、
ａ＝ＷＶ／２＋ＷＬ／２
で定義される。また、図１１に示すｂは、
ｂ＝ＷＬ
である。当然ながらｂの値は、下層配線層における最小配線間隔よりも広くする必要がある。
【００５１】
ステップＳ５においては、図６及び図７を用いて説明したように、オーバーラップ領域ＯＬ１のＸ方向における位置を、対応する信号線のＸ方向における中心軸に対してオフセットさせることが好ましい。図１２は、オフセット処理を行った場合のレイアウトデータを示す図であり、図７を用いて説明した例に対応する。このため、オフセット方向が交互とされている。尚、オーバーラップ領域ＯＬ１に複数のビア導体ＶＥ１ａ，ＶＥ１ｂを定義する代わりに、図８を用いて説明したように、ビア導体ＶＥ２，ＶＥ３のＸ方向における径よりもビア導体ＶＥ１のＸ方向における径が大きくなるよう定義しても構わない。
【００５２】
次に、処理部４３は、オーバーラップ領域ＯＬ１における干渉が生じないよう、Ｙ方向に延在する複数の電源線ＶＤＤ１，ＶＳＳ１を下層配線層に定義し（ステップＳ７）、さらに、Ｘ方向に延在する複数の電源線ＶＤＤ２，ＶＳＳ２を前記上層配線層に定義する（ステップＳ８）。ステップＳ７においては、隣接する２本の信号線間にそれぞれ１本の電源線ＶＤＤ１又はＶＳＳ１を定義するとともに、オーバーラップ領域ＯＬ１において信号線との干渉が生じる場合、電源線ＶＤＤ１又はＶＳＳ１をＹ方向に分断することによって干渉を避ける。より具体的には、図１３に示すように、３本の信号線に挟まれた領域Ｄと領域Ｓを交互に設定し、領域Ｄに電源線ＶＤＤ１を定義し、領域Ｓに電源線ＶＳＳ１を定義する。そして、図１４に示すように、電源線ＶＤＤ１，ＶＳＳ１と信号線が干渉しないよう、つまり、下層配線層における最小配線間隔が守られるよう、電源線ＶＤＤ１，ＶＳＳ１を切り欠くことにより、電源線ＶＤＤ１，ＶＳＳ１のパターンデータを生成する。ステップＳ８においては、隣接する２本の信号線間にそれぞれ１本の電源線ＶＤＤ２又はＶＳＳ２を定義する。
【００５３】
そして、処理部４３は、下層配線層の電源線ＶＤＤ１，ＶＳＳ１と上層配線層の電源線ＶＤＤ２，ＶＳＳ２のうち、互いに接続すべき電源線とが平面視で重なり合うオーバーラップ領域ＯＬ２，ＯＬ３を特定し（ステップＳ９）、これらオーバーラップ領域ＯＬ２，ＯＬ３にそれぞれビア導体ＶＥ２，ＶＥ３を定義する（ステップＳ１０）。これらビア導体ＶＥ２，ＶＥ３は、オーバーラップ領域ＯＬ２，ＯＬ３に定義可能な最小径に設定される。
【００５４】
以上の処理により、配線データからレイアウトデータが生成され、データエリア４１に格納される。データエリア４１に格納されたレイアウトデータは、入出力部４４介して外部に出力され（ステップＳ１１）、実際の製造プロセスにおけるマスク設計などに用いられる。つまり、処理部４３は、半導体装置のレイアウト方法を実行するための要素である。
【００５５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５６】
例えば、前述の技術思想（コンセプト）に加えて、上層配線層においてもこの技術思想が組み合わせで適用できる。第１の場所における第１のオーバーラップ領域においては、Ｘ方向に展開された２つのビア導体及び関連する電源線をＹ方向に分断し、第２の場所における第１のオーバーラップ領域においては、Ｙ方向に展開された２つのビア導体及び関連する電源線をＸ方向に分断する。
【００５７】
例えば、図１において、ＶＤＤ１及びＶＤＤ２は、ＶＤＤ電位またはＶＤＤＩ電位若しくはＶＤＤＱ電位である。ＶＳＳ１及びＶＳＳ２は、ＶＳＳ電位またはＶＳＳＩ電位若しくはＶＳＳＱ電位である。
【００５８】
例えば、本発明の技術思想（コンセプト）に従って、ＶＤＤ電位に関する第１の複数の電源線とＶＤＤＩ電位に関する第２の複数の電源線とを組み合わせても良い。ＶＳＳ電位に関する第３の複数の電源線とＶＳＳＩ電位に関する第４の複数の電源線とを組み合わせても良い。この時、例えば、ＶＤＤ電位とＶＤＤＩ電位は当然異なる電位であるから、それらに関する複数の電源線同士にはビア導電体は配置されない、ことは言うまでも無い。更に、ＶＤＤＱ電位に関する第５の複数の電源線、ＶＳＳＱ電位に関する第６の複数の電源線を加えても良い。更に、複数の信号線がそれぞれ有する電位に関連する前記第１乃至第６の複数の電源線が隣接することが好ましい。ベストモードとしては、信号線の両側に、その信号線に関連する電位を有する２つの電源線が挟むように隣接することが望ましい。前記２つの電源線は、高電位同士または低電位同士の２つの電源線であっても良いし、高電位と低電位の２つの電源線であっても良い。
【００５９】
本願の技術思想は、様々な複数の信号線に関連する配線領域に適用できる。更に、図面で開示したレイアウト形式、信号を生成する回路は、実施例が開示する回路形式限られない。
【００６０】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００６１】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用い場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【００６２】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００６３】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００６４】
以下、本発明のその他の諸態様を付記としてまとめて記載する。
（付記１）
第１の方向にそれぞれ延在する複数の第１の信号線を第１の配線層に定義する第１のステップと、
前記第１の方向と交差する第２の方向にそれぞれ延在する複数の第２の信号線を第２の配線層に定義する第２のステップと、
前記複数の第１の信号線と前記複数の第２の信号線のうち、互いに接続すべき第１及び第２の信号線とが平面視で重なり合う第１の領域を特定する第３のステップと、
前記第１の領域において前記第１の信号線の前記第２の方向における幅を拡大する第４のステップと、
拡大された第１の領域に第１のビア導体を定義する第５のステップと、
前記第１の領域において前記第１の信号線と干渉しないよう、前記第１の方向にそれぞれ延在する複数の第１の電源線を前記第１の配線層に定義する第６のステップと、
前記第２の方向にそれぞれ延在する複数の第２の電源線を前記第２の配線層に定義する第７のステップと、を含むことを特徴とする半導体装置のレイアウト方法。
（付記２）
前記複数の第１の電源線と前記複数の第２の電源線のうち、互いに接続すべき第１及び第２の電源線とが平面視で重なり合う第２の領域を特定する第８のステップと、
前記第２の領域に第２のビア導体を定義する第９のステップと、を含むことを特徴とする付記１に記載の半導体装置のレイアウト方法。
（付記３）
前記第９のステップは、前記第２のビア導体を前記第２の領域に定義可能な最小径に設定する、ことを特徴とする付記２に記載の半導体装置のレイアウト方法。
（付記４）
前記第５のステップは、前記第１の領域にそれぞれ前記第２のビア導体と同じ径を持つ複数のビア導体からなる前記第１のビア導体を定義する、ことを特徴とする付記２又は３に記載の半導体装置のレイアウト方法。
（付記５）
前記第５のステップは、前記第２の方向における径が前記第２のビア導体の前記第２の方向における径よりも大きい前記第１のビア導体を定義するステップを含む、ことを特徴とする付記２又は３に記載の半導体装置のレイアウト方法。
（付記６）
前記第１のステップは、複数の第１の信号線を前記第１の配線層に定義可能な配線ピッチの２倍に設定するステップを含む、ことを特徴とする付記１乃至５のいずれか一項に記載の半導体装置のレイアウト方法。
（付記７）
前記第６のステップは、隣接する前記複数の第１の信号線間にそれぞれ前記第１の電源線を定義するステップを含む、ことを特徴とする付記６に記載の半導体装置のレイアウト方法。
（付記８）
前記第６のステップは、前記第１の領域において前記第１の信号線との干渉を避けるよう前記第１の電源線を前記第１の方向に分断するステップを含む、ことを特徴とする付記７に記載の半導体装置のレイアウト方法。
（付記９）
前記第２のステップは、複数の第２の信号線を前記第２の配線層に定義可能な配線ピッチの２倍以上に設定するステップを含む、ことを特徴とする付記１乃至８のいずれか一項に記載の半導体装置のレイアウト方法。
（付記１０）
前記第４のステップは、前記第１の領域の前記第２の方向における位置を、対応する前記第１の信号線の前記第２の方向における中心軸に対してオフセットさせるステップを含む、ことを特徴とする付記１乃至９のいずれか一項に記載の半導体装置のレイアウト方法。
（付記１１）
第１の方向にそれぞれ延在する複数の第１の信号線を第１の配線層に定義する第１の機能と、
前記第１の方向と交差する第２の方向にそれぞれ延在する複数の第２の信号線を第２の配線層に定義する第２の機能と、
前記複数の第１の信号線と前記複数の第２の信号線のうち、互いに接続すべき第１及び第２の信号線とが平面視で重なり合う第１の領域を特定する第３の機能と、
前記第１の領域において前記第１の信号線の前記第２の方向における幅を拡大する第４の機能と、
拡大された第１の領域に第１のビア導体を定義する第５の機能と、
前記第１の領域において前記第１の信号線と干渉しないよう、前記第１の方向にそれぞれ延在する複数の第１の電源線を前記第１の配線層に定義する第６の機能と、
前記第２の方向にそれぞれ延在する複数の第２の電源線を前記第２の配線層に定義する第７の機能と、をコンピュータに発揮させる、ことを特徴とする半導体装置の設計プログラム。
（付記１２）
前記複数の第１の電源線と前記複数の第２の電源線のうち、互いに接続すべき第１及び第２の電源線とが平面視で重なり合う第２の領域を特定する第８の機能と、
前記第２の領域に第２のビア導体を定義する第９の機能と、をコンピュータにさらに発揮させることを特徴とする付記１１に記載の半導体装置の設計プログラム。
（付記１３）
前記第９の機能は、前記第２のビア導体を前記第２の領域に定義可能な最小径に設定する機能を含む、ことを特徴とする付記１２に記載の半導体装置の設計プログラム。
（付記１４）
前記第５の機能は、前記第１の領域にそれぞれ前記第２のビア導体と同じ径を持つ複数のビア導体からなる前記第１のビア導体を定義する機能を含む、ことを特徴とする付記１２又は１３に記載の半導体装置の設計プログラム。
（付記１５）
前記第５の機能は、前記第２の方向における径が前記第２のビア導体の前記第２の方向における径よりも大きい前記第１のビア導体を定義する機能を含む、ことを特徴とする付記１２又は１３に記載の半導体装置の設計プログラム。
（付記１６）
前記第１の機能は、複数の第１の信号線を前記第１の配線層に定義可能な配線ピッチの２倍に設定する機能を含む、ことを特徴とする付記１１乃至１５のいずれか一項に記載の半導体装置の設計プログラム。
（付記１７）
前記第６の機能は、隣接する前記複数の第１の信号線間にそれぞれ前記第１の電源線を定義する機能を含む、ことを特徴とする付記１６に記載の半導体装置の設計プログラム。
（付記１８）
前記第６の機能は、前記第１の領域において前記第１の信号線との干渉を避けるよう前記第１の電源線を前記第１の方向に分断する機能を含む、ことを特徴とする付記１７に記載の半導体装置の設計プログラム。
（付記１９）
前記第２の機能は、複数の第２の信号線を前記第２の配線層に定義可能な配線ピッチの２倍以上に設定する機能を含む、ことを特徴とする付記１１乃至１８のいずれか一項に記載の半導体装置の設計プログラム。
（付記２０）
前記第４の機能は、前記第１の領域の前記第２の方向における位置を、対応する前記第１の信号線の前記第２の方向における中心軸に対してオフセットさせる機能を含む、ことを特徴とする付記１１乃至１９のいずれか一項に記載の半導体装置の設計プログラム。
【符号の説明】
【００６５】
１０ 半導体装置
１１ セルアレイ領域
１２ 周辺回路領域
２０ エリア
２５ 領域
３０ エリア
４０ 設計装置
４１ データエリア
４２ プログラムエリア
４３ 処理部
４４ 入出力部
Ｌ 論理回路
Ｌ１ 下層配線層
Ｌ２ 上層配線層
ＤＬ 絶縁層
ＯＬ０〜ＯＬ３ オーバーラップ領域
Ｓ１〜Ｓ１０ 信号線
ＶＤＤ１，ＶＤＤ２ 電源線（高位側）
ＶＳＳ１，ＶＳＳ２ 電源線（低位側）
ＶＥ０〜ＶＥ３ ビア導体
５０ ＶＤＤ端子
５１ ＶＤＤＱ端子
６０ ＶＳＳ端子
６１ ＶＳＳＱ端子
【特許請求の範囲】
【請求項１】
第１の層が、第１の方向に延在する複数の第１の配線を含み、
前記第１の層に積層する第２の層が、前記第１の方向と異なる第２の方向に延在する複数の第２の配線を含み、
前記第１と第２の層の間に挟まれる第３の層が、前記複数の第１の配線と、前記複数の第１の配線にそれぞれ対応して互いに関連する前記複数の第２の配線とを接続する複数のビア導体を含み、
前記複数の第１の配線は、前記ビア導体を含む配線の幅及び前記配線の抜きである第１のラインアンドスペースの第１のピッチでレイアウトされ、
前記複数の第２の配線は、少なくとも、前記ビア導体を含む配線の幅及び前記配線の抜きである第２のラインアンドスペース以上の第２のピッチでレイアウトされ、
前記複数のビア導体の形状は、所定のビア径を有する第１の円、または前記第１の円の面積よりも大きな第２の楕円であり、
前記複数の第１及び複数の第２の配線のそれぞれは、それぞれ対応する複数の回路が入力および／または出力する複数の信号線と、前記複数の回路へ電源を供給する複数の電源線を含み、
前記複数の信号線と前記複数の電源線にそれぞれ関連する前記複数の第１の配線は、夫々が互いに隣接してレイアウトされ、
前記複数の信号線と前記複数の電源線にそれぞれ関連する前記複数の第２の配線は、夫々が互いに隣接してレイアウトされ、
前記複数の信号線が含む複数の第１の配線及び前記複数の信号線が含む前記複数の第２の配線がそれぞれ互いに関連する信号同士として交差する複数の第１の領域において、複数の前記第１の円のビア導体が前記第２の方向にレイアウトされるか、少なくとも一つの前記第２の楕円がその長い径の線分を前記第２の方向として前記第２の方向にレイアウトされ、
前記複数の信号線にそれぞれ関連する複数の第１の配線の形状は、前記複数の第１の領域のそれぞれにレイアウトされた前記複数のビア導体を前記複数の第１の配線がそれぞれ包含するように前記第２の方向に延在する複数の第２の領域を含み、
前記複数の電源線にそれぞれ関連する複数の第１の配線は、前記複数の信号線が含む複数の第１の配線がそれぞれ有する前記複数の第２の領域と電気的に接続しないように分断され、
前記複数の信号線にそれぞれ関連する複数の第２の配線の形状は、前記複数の第１の領域のそれぞれにレイアウトされた前記複数のビア導体を前記複数の第２の配線がそれぞれ包含するように前記第２の方向に延在する複数の第３領域を含み、
前記複数の電源線にそれぞれ関連する複数の第２の配線は、前記複数の電源線にそれぞれ関連する前記分断された複数の第１の配線と、前記複数のビア導体を介してそれぞれ接続する、半導体装置。
【請求項２】
前記複数の第２の領域の前記第２の方向における中心軸と、それぞれ対応する前記複数の第１の配線の前記第２の方向における中心軸とは、互いにずれている、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の電源線は、第１の電位を有する複数の第１の電源線と、前記第１の電位とは異なる第２の電位を有する複数の第２の電源線とを含み、
少なくとも前記複数の第１の電源線と前記複数の第２の電源線のいずれか一方は、ｎ本（ｎは自然数）ずつ交互に配置されている、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ｎは２である、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の信号線の一つを介してその両側に隣接する前記複数の第１の電源線のうちの２本の第１の電源線は、一方が前記第１の領域に関連して分断され、他方が前記第１の領域に関連して分断されておらず、
前記複数の信号線の一つを介してその両側に隣接する前記複数の第２の電源線のうちの２本の第２の電源線は、一方が前記第１の領域に関連して分断され、他方が前記第１の領域に関連して分断されていない、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の信号線の一つを介してその両側に隣接する前記複数の第１の電源線のうちの２本の第１の電源線は、前記複数の信号線の一つが存在しない第４の領域において互いに接続され、
前記複数の信号線の一つを介してその両側に隣接する前記複数の第２の電源線のうちの２本の第２の電源線は、前記複数の信号線の一つが存在しない第５の領域において互いに接続される、ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記複数のビア導体は、前記第４又は第５の領域に配置されたビア導体を含む、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第２の配線に含まれる複数の電源線の少なくとも一つは、その電源線に隣接する前記複数の第２の配線に含まれる信号線が存在しない第６の領域において、前記第１の方向に突出する突出部を含む、ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記複数のビア導体は、前記第６の領域に配置されたビア導体を含む、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
複数の第１の信号線及び複数の第１の電源線が第１の方向にそれぞれ延在する第１の配線層と、
複数の第２の信号線及び複数の第２の電源線が前記第１の方向と交差する第２の方向にそれぞれ延在する第２の配線層と、
前記第１の配線層と前記第２の配線層との間に設けられた絶縁層と、
前記複数の第１の信号線と前記複数の第２の信号線とが、それぞれ互いに関連する信号同士として平面視で重なり合う交点に関連する第１の領域において、前記絶縁層を貫通して設けられた第１のビア導体と、
前記複数の第１の電源線と前記複数の第２の電源線とが、それぞれ互いに関連する電源同士として平面視で重なり合う交点に関連する第２の領域において、前記絶縁層を貫通して設けられた第２のビア導体と、を備え、
前記第１の領域の第２の方向における前記複数の第１の信号線の幅は、前記第２の領域の第２の方向における前記複数の第１の信号線の幅よりも広く、
前記第１の電源線は、前記第１の領域において前記第１の信号線との干渉を避けるよう前記第１の方向に分断されている、ことを特徴とする半導体装置。
【請求項１１】
前記第１の領域に複数の前記第１のビア導体が設けられ、
前記複数の１のビア導体のそれぞれは、前記第２のビア導体と同じ径である、ことを特徴とする請求項１０に記載の半導体装置
【請求項１２】
前記第１のビア導体の前記第２の方向における径は、前記第２のビア導体の前記第２の方向における径よりも大きい、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１の領域の前記第２の方向における位置は、対応する前記第１の信号線の前記第２の方向における中心軸に対してオフセットしており、これにより前記第１の領域における前記第１の信号線の幅は、前記中心軸に対して前記第２の方向への突出量が相対的に大きい第１の部分と、前記中心軸に対して前記第２の方向への突出量が相対的に小さい又は突出しない第２の部分とを含み、
前記複数の第１の電源線のうち前記第１の部分に隣接する第３の電源線は、前記第１の部分を避けるよう前記第１の方向に分断されており、
前記複数の第１の電源線のうち前記第２の部分に隣接する第４の電源線は、分断されることなく前記第１の方向に連続して延在する、ことを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記複数の第１の信号線及び複数の第１の電源線が前記第２の方向に展開される第１のピッチを示すラインアンドスペースは、一定である、ことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記複数の第２の信号線及び複数の第２の電源線が前記第１の方向に展開される第２のピッチを示すラインアンドスペースは、前記第１のピッチよりも多きい、ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の領域の第１の方向における幅は、前記第２の領域の第１の方向における幅よりも広い、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１の配線層においては、前記第１の信号線と前記第１の電源線が交互に配置されており、
前記第２の配線層においては、前記第２の信号線と前記第２の電源線が交互に配置されている、ことを特徴とする請求項１１乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記複数の第１の電源線は、複数の第１の高位側電源線と複数の第１の低位側電源線を含み、
前記複数の第２の電源線は、複数の第２の高位側電源線と複数の第２の低位側電源線を含み、
前記第２のビア導体は、前記第１の高位側電源線と前記第２の高位側電源線とを接続する高位側ビア導体と、前記第１の低位側電源線と前記第２の低位側電源線とを接続する低位側ビア導体とを含む、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記複数の第１の電源線は、複数の第１の高位側電源線と複数の第１の低位側電源線を含み、
前記複数の第２の電源線は、複数の第２の高位側電源線と複数の第２の低位側電源線を含み、
前記複数の第１の信号線のうちの第３の信号線は、前記複数の第１の高位側電源線に挟まれ、
前記複数の第１の信号線のうちの第４の信号線は、前記複数の第１の低位側電源線に挟まれて配置されている、ことを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
前記複数の第１の信号線のうちの第５の信号線を挟んで隣接する前記複数の第１の高位側電源線のうちの２本は、前記第１の配線層における前記第５の信号線が存在しない領域において前記第２の方向に互いに接続され、
前記複数の第１の信号線のうちの第６の信号線を挟んで隣接する前記複数の第１の低位側電源線のうちの２本は、前記第１の配線層において前記第６の信号線が存在しない領域において前記第２の方向に互いに接続されている、ことを特徴とする請求項１９に記載の半導体装置。
【請求項１】
第１の層が、第１の方向に延在する複数の第１の配線を含み、
前記第１の層に積層する第２の層が、前記第１の方向と異なる第２の方向に延在する複数の第２の配線を含み、
前記第１と第２の層の間に挟まれる第３の層が、前記複数の第１の配線と、前記複数の第１の配線にそれぞれ対応して互いに関連する前記複数の第２の配線とを接続する複数のビア導体を含み、
前記複数の第１の配線は、前記ビア導体を含む配線の幅及び前記配線の抜きである第１のラインアンドスペースの第１のピッチでレイアウトされ、
前記複数の第２の配線は、少なくとも、前記ビア導体を含む配線の幅及び前記配線の抜きである第２のラインアンドスペース以上の第２のピッチでレイアウトされ、
前記複数のビア導体の形状は、所定のビア径を有する第１の円、または前記第１の円の面積よりも大きな第２の楕円であり、
前記複数の第１及び複数の第２の配線のそれぞれは、それぞれ対応する複数の回路が入力および／または出力する複数の信号線と、前記複数の回路へ電源を供給する複数の電源線を含み、
前記複数の信号線と前記複数の電源線にそれぞれ関連する前記複数の第１の配線は、夫々が互いに隣接してレイアウトされ、
前記複数の信号線と前記複数の電源線にそれぞれ関連する前記複数の第２の配線は、夫々が互いに隣接してレイアウトされ、
前記複数の信号線が含む複数の第１の配線及び前記複数の信号線が含む前記複数の第２の配線がそれぞれ互いに関連する信号同士として交差する複数の第１の領域において、複数の前記第１の円のビア導体が前記第２の方向にレイアウトされるか、少なくとも一つの前記第２の楕円がその長い径の線分を前記第２の方向として前記第２の方向にレイアウトされ、
前記複数の信号線にそれぞれ関連する複数の第１の配線の形状は、前記複数の第１の領域のそれぞれにレイアウトされた前記複数のビア導体を前記複数の第１の配線がそれぞれ包含するように前記第２の方向に延在する複数の第２の領域を含み、
前記複数の電源線にそれぞれ関連する複数の第１の配線は、前記複数の信号線が含む複数の第１の配線がそれぞれ有する前記複数の第２の領域と電気的に接続しないように分断され、
前記複数の信号線にそれぞれ関連する複数の第２の配線の形状は、前記複数の第１の領域のそれぞれにレイアウトされた前記複数のビア導体を前記複数の第２の配線がそれぞれ包含するように前記第２の方向に延在する複数の第３領域を含み、
前記複数の電源線にそれぞれ関連する複数の第２の配線は、前記複数の電源線にそれぞれ関連する前記分断された複数の第１の配線と、前記複数のビア導体を介してそれぞれ接続する、半導体装置。
【請求項２】
前記複数の第２の領域の前記第２の方向における中心軸と、それぞれ対応する前記複数の第１の配線の前記第２の方向における中心軸とは、互いにずれている、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の電源線は、第１の電位を有する複数の第１の電源線と、前記第１の電位とは異なる第２の電位を有する複数の第２の電源線とを含み、
少なくとも前記複数の第１の電源線と前記複数の第２の電源線のいずれか一方は、ｎ本（ｎは自然数）ずつ交互に配置されている、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ｎは２である、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の信号線の一つを介してその両側に隣接する前記複数の第１の電源線のうちの２本の第１の電源線は、一方が前記第１の領域に関連して分断され、他方が前記第１の領域に関連して分断されておらず、
前記複数の信号線の一つを介してその両側に隣接する前記複数の第２の電源線のうちの２本の第２の電源線は、一方が前記第１の領域に関連して分断され、他方が前記第１の領域に関連して分断されていない、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の信号線の一つを介してその両側に隣接する前記複数の第１の電源線のうちの２本の第１の電源線は、前記複数の信号線の一つが存在しない第４の領域において互いに接続され、
前記複数の信号線の一つを介してその両側に隣接する前記複数の第２の電源線のうちの２本の第２の電源線は、前記複数の信号線の一つが存在しない第５の領域において互いに接続される、ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記複数のビア導体は、前記第４又は第５の領域に配置されたビア導体を含む、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第２の配線に含まれる複数の電源線の少なくとも一つは、その電源線に隣接する前記複数の第２の配線に含まれる信号線が存在しない第６の領域において、前記第１の方向に突出する突出部を含む、ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記複数のビア導体は、前記第６の領域に配置されたビア導体を含む、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
複数の第１の信号線及び複数の第１の電源線が第１の方向にそれぞれ延在する第１の配線層と、
複数の第２の信号線及び複数の第２の電源線が前記第１の方向と交差する第２の方向にそれぞれ延在する第２の配線層と、
前記第１の配線層と前記第２の配線層との間に設けられた絶縁層と、
前記複数の第１の信号線と前記複数の第２の信号線とが、それぞれ互いに関連する信号同士として平面視で重なり合う交点に関連する第１の領域において、前記絶縁層を貫通して設けられた第１のビア導体と、
前記複数の第１の電源線と前記複数の第２の電源線とが、それぞれ互いに関連する電源同士として平面視で重なり合う交点に関連する第２の領域において、前記絶縁層を貫通して設けられた第２のビア導体と、を備え、
前記第１の領域の第２の方向における前記複数の第１の信号線の幅は、前記第２の領域の第２の方向における前記複数の第１の信号線の幅よりも広く、
前記第１の電源線は、前記第１の領域において前記第１の信号線との干渉を避けるよう前記第１の方向に分断されている、ことを特徴とする半導体装置。
【請求項１１】
前記第１の領域に複数の前記第１のビア導体が設けられ、
前記複数の１のビア導体のそれぞれは、前記第２のビア導体と同じ径である、ことを特徴とする請求項１０に記載の半導体装置
【請求項１２】
前記第１のビア導体の前記第２の方向における径は、前記第２のビア導体の前記第２の方向における径よりも大きい、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１の領域の前記第２の方向における位置は、対応する前記第１の信号線の前記第２の方向における中心軸に対してオフセットしており、これにより前記第１の領域における前記第１の信号線の幅は、前記中心軸に対して前記第２の方向への突出量が相対的に大きい第１の部分と、前記中心軸に対して前記第２の方向への突出量が相対的に小さい又は突出しない第２の部分とを含み、
前記複数の第１の電源線のうち前記第１の部分に隣接する第３の電源線は、前記第１の部分を避けるよう前記第１の方向に分断されており、
前記複数の第１の電源線のうち前記第２の部分に隣接する第４の電源線は、分断されることなく前記第１の方向に連続して延在する、ことを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記複数の第１の信号線及び複数の第１の電源線が前記第２の方向に展開される第１のピッチを示すラインアンドスペースは、一定である、ことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記複数の第２の信号線及び複数の第２の電源線が前記第１の方向に展開される第２のピッチを示すラインアンドスペースは、前記第１のピッチよりも多きい、ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の領域の第１の方向における幅は、前記第２の領域の第１の方向における幅よりも広い、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１の配線層においては、前記第１の信号線と前記第１の電源線が交互に配置されており、
前記第２の配線層においては、前記第２の信号線と前記第２の電源線が交互に配置されている、ことを特徴とする請求項１１乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記複数の第１の電源線は、複数の第１の高位側電源線と複数の第１の低位側電源線を含み、
前記複数の第２の電源線は、複数の第２の高位側電源線と複数の第２の低位側電源線を含み、
前記第２のビア導体は、前記第１の高位側電源線と前記第２の高位側電源線とを接続する高位側ビア導体と、前記第１の低位側電源線と前記第２の低位側電源線とを接続する低位側ビア導体とを含む、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記複数の第１の電源線は、複数の第１の高位側電源線と複数の第１の低位側電源線を含み、
前記複数の第２の電源線は、複数の第２の高位側電源線と複数の第２の低位側電源線を含み、
前記複数の第１の信号線のうちの第３の信号線は、前記複数の第１の高位側電源線に挟まれ、
前記複数の第１の信号線のうちの第４の信号線は、前記複数の第１の低位側電源線に挟まれて配置されている、ことを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
前記複数の第１の信号線のうちの第５の信号線を挟んで隣接する前記複数の第１の高位側電源線のうちの２本は、前記第１の配線層における前記第５の信号線が存在しない領域において前記第２の方向に互いに接続され、
前記複数の第１の信号線のうちの第６の信号線を挟んで隣接する前記複数の第１の低位側電源線のうちの２本は、前記第１の配線層において前記第６の信号線が存在しない領域において前記第２の方向に互いに接続されている、ことを特徴とする請求項１９に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１０９４６０（Ｐ２０１２−１０９４６０Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５８１４４（Ｐ２０１０−２５８１４４）
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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