【課題】ＬＳＩの設計において、電源ノイズによる電源電圧変動を考慮した論理セルの配置を実現する。また、論理セルのタイミング保証のためのマージンを小さくしてチップサイズの縮小を図る。
【解決手段】互いに交差してグリッドを形成した複数の電源線と、電源線から電源供給を受ける複数の論理セルとを有するＬＳＩの設計方法において、電源線上の複数の点における電圧波形を取得し、電圧波形から最小電圧を求め、電源線の複数の点の中の２点間の距離に対する前記最小電圧の空間相関を表す相関係数を求め、その相関係数に基づいて複数の論理セルの配置を決定する。 （もっと読む）

【課題】半導体装置の設計方法で、信号配線チャネルを確保するとともに処理のやり直しを抑制すること。
【解決手段】設計装置は、ステップ４１において、半導体装置のコア領域に対してパワーユニットを設定し、パワーユニットに含まれるセルの消費電流値に基づいて当該パワーユニットにおける消費電流値を算出する。そして、消費電流値、及び第１電源線の抵抗モデルの抵抗値に基づいて、電源電圧の供給元から第１電源線のパワーユニットに対応する第１設定位置までの第１電圧降下量を算出する。そして、消費電流値、第１電圧降下量、及び第１配線層とは異なる第２配線層に含まれる第２電源線のパワーユニットに対応する第２設定位置に設定される許容電圧降下量に基づいて、第２設定位置に対応するコンタクト抵抗値を算出し、第１電源線と第２電源線とを接続するビアの抵抗値、及びコンタクト抵抗値の比較に基づいて、パワーユニットにおけるビア数を算出する。 （もっと読む）

【課題】半導体集積回路の電源配線レイアウトを容易かつ短期間で実現し、耐久性の高い半導体集積回路の設計を図ること。
【解決手段】設計支援装置は、スタンダードセルが未配置の電源配線レイアウト情報１００を取得部４０１により取得し、検出部４０２によりビア抜け箇所を検出する。つぎに、電源配線レイアウト情報１００の中から、抽出部４０３により最下層の電源配線上の交差ポイントを抽出する。電源パッドから最下層配線上の交差ポイントまでの、ビア抜け箇所を経由せずに抵抗値が最小となる電源配線経路を第１の探索部４０４により探索する。第１の探索部４０４で探索した電源配線経路の抵抗値をもとに、ビア抜け箇所を経由する電源配線経路を第２の探索部４０５により探索する。第１および第２の探索部によって探索された探索結果を出力部４０６により出力する。 （もっと読む）

【課題】レイアウトの作成がされた斜め配線を含む配線パターンの配線間容量を正確、且つ、高速に求める配線間容量の算出方法および配線パターンの設計支援装置を提供する。
【解決手段】配線間容量の算出方法は、斜め配線を含むように設計された配線パターンの配設領域を含む回路領域を、所定の格子によって複数の単位領域に分割する第１のステップと、各単位領域における配線パターンの占有率に応じて、各単位領域を配線存在領域または配線不存在領域のいずれかとみなすことにより、斜め配線部分を、単位領域の形状をもつ基本セルのみからなる擬似配線パターンへと変換する第２のステップと、得られた擬似配線パターンについて、基本配線パターンと容量とを対応付けて構成された容量テーブルとのパターンマッチングを行う第３のステップと、パターンマッチングの結果に基づき、擬似配線パターンについての配線間容量を算出する第４のステップとを行っている。 （もっと読む）

【課題】回路パターンの上に形成される薄膜の膜厚をより正確に予測し得る膜厚予測方法を提供する。
【解決手段】膜厚予測方法にあっては、第２の被処理層の断面形状に関する第１の実測データベース、回路パターンの周辺長と第２の被処理層の厚さとの関係に関する第２の実測データベース、第２の被処理層の平坦化レートに関する第３の実測データベース、第２の被処理層の基準膜厚Ｔ_blkを予め求めておき、基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α_ij、回路パターンの周辺長Ｌ_ij、第２の被処理層の初期厚さＴ_{2_INI_ij}、基準膜厚Ｔ_blk、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき、第２の被処理層の初期膜厚予測値Ｐｒ_ij及び第２の被処理層の平坦化量Ｈ_ijを求め、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する。 （もっと読む）

【課題】半導体集積回路全体の歩留まり曲線を算出する場合において、処理時間を短縮するとともに省メモリ化を達成することを目的とする。
【解決手段】遅延計算を行うとともに遅延計算結果を生成する遅延計算部２２と、複数の経路の遅延時間解析結果を生成する遅延時間解析部２３と、複数の経路の遅延時間解析結果を最大遅延時間順にソートして最大遅延時間ソート結果を生成する遅延時間解析結果ソート部２４と、最大遅延時間ソート結果から最大遅延時間順に、選択した一の経路のフリップフロップ間における確率密度関数を生成することを繰り返すことにより、所定の条件に基づいて、複数の経路におけるフリップフロップ間における確率密度関数を生成する確率密度パス計算部２５と、統計的最大値計算を行う統計的最大値計算部２６を有する。 （もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）

【課題】設計期間の短縮が実現可能な半導体装置の設計方法を提供する。
【解決手段】例えば、セルレイアウトライブラリＣＬＬＩＢ上に、それぞれ同一のレイアウト寸法、入力・出力端子配置を備えたバッファ用セルレイアウトＣＬ＿ＢＦ［１］〜ＣＬ＿ＢＦ［ｎ］や、それぞれ同一のレイアウト寸法、入力・出力端子配置を備えたフリップフロップ用セルレイアウトＣＬ＿ＦＦ［１］〜ＣＬ＿ＦＦ［ｍ］を準備する。コンピュータシステムは、このようなＣＬＬＩＢと回路図データ（ネットリスト）ＮＬＤＡＴを入力として、初期値となるセルレイアウト（例えばＣＬ＿ＢＦ［ｋ］）を用いて配置配線、実負荷抽出、タイミング検証を行う。タイミング違反が生じた場合には、初期値となるセルレイアウト（例えばＣＬ＿ＢＦ［ｋ］）を次のセルレイアウト（例えばＣＬ＿ＢＦ［ｋ＋１］）に差し替え、実負荷抽出に戻って同様の処理を繰り返す。 （もっと読む）

【課題】上地層における信号配線を妨げることなく電源配線パターンの強化を行うことができる、半導体集積回路及び半導体集積回路のレイアウト方法を提供する。
【解決手段】論理素子が設けられた下地層と、前記下地層上に設けられた上地層とを備える半導体集積回路のレイアウト方法において、前記上地層に複数本に延びる電源配線をレイアウトし、電源配線データを生成するステップと、前記下地層に前記論理素子をレイアウトし、論理素子データを生成するステップと、前記電源配線データ及び前記論理素子データに基づいて、前記下地層に、導電性である電源強化用パターンをレイアウトし、電源強化用パターンデータを生成するステップとを具備し、前記電源強化用パターンデータを生成するステップは、前記電源強化用パターンを、前記下地層における前記論理素子がレイアウトされていない領域に、前記複数本に延びる電源配線パターン同士が接続されるようにレイアウトするステップを備えている。 （もっと読む）

【課題】コーナー部を有する微細金属配線を備えた半導体装置の信頼性を向上させることを目的とする。
【解決手段】第１層間絶縁膜８２に埋め込まれ、屈曲したコーナー部を有する第１配線２１を一定のコーナー数毎に区切る。区切った第１配線２１同士は、第２層間絶縁膜８７に埋め込まれたプラグ２２及び第２配線２３によって連結する。第１配線はコーナー部により結晶粒径が減少するが、一定のコーナー部数で短く区切られるためエレクトロマイグレーション耐性が向上する。また、第２配線２３の配線幅を調整することにより、第１配線２１のコーナー部による抵抗上昇を、第２配線２３で補償することができる。 （もっと読む）

【課題】ダマシン構造を有し、屈曲部を有する配線パターンの抵抗値を低減する。
【解決手段】半導体装置は、活性素子を含む基板と、前記基板上方に形成され、配線層と層間絶縁膜を含む多層配線構造と、を備え、前記配線層は、前記層間絶縁膜中に形成されたダマシン構造の配線パターンを有し、前記配線パターンは、第１の配線幅でそれぞれの方向に延在する複数の延在部と、各々前記複数の延在部のうちの２つを接続する複数の屈曲部を含み、前記複数の屈曲部の少なくとも一つは、前記第１の配線幅の√２倍よりも大きい第２の配線幅を有する。 （もっと読む）

【課題】多入力論理セルの遅延時間の計算における楽観的もしくは悲観的な解析を排除する。
【解決手段】多入力論理セルの各入力端子の信号遷移タイミングを検出する。信号遷移タイミングに基づいて、時間軸において信号遷移が起こる可能性のある時間帯を表すタイミングウィンドウ（ＴＷ）を入力端子それぞれの入力信号毎に生成する。入力信号どうしにおけるタイミングウィンドウ（ＴＷ）の重なりを検出し、タイミングウィンドウ（ＴＷ）の重なりに応じて同時遷移時間と非同時遷移時間とを選択的に用いて回路の遅延時間を計算する。これらの処理を順次繰り返し実施する。 （もっと読む）

【課題】設計工数をほとんど増加させることなく、マクロセルの配置ミスを容易に発見することができる集積回路装置のレイアウト設計方法及び製造方法並びに電子機器を提供すること。
【解決手段】本発明の集積回路装置のレイアウト設計方法は、マクロセルに形成されたデザインルールを満たす第１のダミーパターンに対応させて、マクロセルの配置予定領域の一部にデザインルールを満たす第２のダミーパターンを作成し（Ｓ２０）、マクロセルを配置し（Ｓ３０）、マクロセル配置後のレイアウトパターンが所定のデザインルールを満たすか否かをチェックする（Ｓ４０）。マクロセルが配置予定領域に配置された場合には第１のダミーパターンと第２のダミーパターンによって形成されるダミーパターンは所定のデザインルールを満たし、マクロセルが配置予定領域に対して所定の範囲内でずれて配置された場合には当該ダミーパターンは所定のデザインルールを満たさない。 （もっと読む）

【課題】ライブラリ開発工数を低減することができる集積回路装置の設計方法及び製造方法並びに電子機器を提供すること。
【解決手段】本発明の集積回路装置の設計方法は、第１〜第Ｎの異なる論理をそれぞれ有する第１〜第Ｎの論理セルの特性情報と第１〜第Ｍの異なる電流供給能力をそれぞれ有する第１〜第Ｍの電流供給セルの特性情報とを含むライブラリを作成し（ステップＳ２０）、ライブラリを用いて論理回路の回路接続情報及びレイアウトパターンを作成し（ステップＳ３０）、論理回路の回路接続情報及びレイアウトパターンに基づいて論理回路を含む集積回路の回路接続情報及びレイアウトパターンを作成する（ステップＳ４０）。ステップＳ３０において、論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合には、第ｎの論理セルと第ｍの電流供給セルを用いて回路接続情報及びレイアウトパターンを作成する。 （もっと読む）

【課題】擬似エラーの発生を防止して、ＥＭ検証の作業効率を向上できる回路抵抗縮約方法を提供する。
【解決手段】配線層Ｍ１およびＭ２のそれぞれにおいて、複数のビアホールＶＨにより分割される複数の配線抵抗ＲＭ１およびＲＭ２は、それぞれ直列に接続された２つの等値の配線抵抗ＲＭ１１およびＲＭ２１に縮約され、各配線層の対応する中点どうしは、短絡されてノードｎ４５となる。 （もっと読む）

【課題】レイアウト修正時の処理速度を向上させる。
【解決手段】本発明に係るレイアウトシステム１は、回路要素及び配線のレイアウトを生成するレイアウト生成手段２と、前記レイアウト生成手段２により生成されたレイアウトに対してダミーパターンを生成するダミーパターン生成手段３と、前記レイアウト生成手段２により生成されたレイアウトを修正するレイアウト修正手段３と、前記レイアウト生成手段２により生成されたレイアウトに対して生成されたダミーパターンを再利用して、前記レイアウト修正手段３により修正されたレイアウトに対するダミーパターンを生成するダミーパターン再利用手段４とを有して構成される。 （もっと読む）

【課題】半導体集積回路の設計の早い段階で遅延改善を行うことができ、しかも、回路素子間の配線の自己発熱による温度上昇を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これにより配線に対するリピータ挿入による遅延削減を効果的に行う。
【解決手段】素子配置配線装置１００において、半導体集積回路の各配線の平均温度を考慮して該各配線での信号遅延時間を導出する信号遅延時間導出手段１０１と、該各配線での平均温度を考慮した信号遅延時間に基づいて、該配線に該配線での信号遅延時間が低減されるよう挿入されるリピータセルの最適サイズおよび最適個数を決定するリピータ最適値決定手段１００ａとを備え、半導体集積回路の基本レイアウトを、該リピータセルの挿入が必要な配線に、該決定されたサイズのリピータが該決定された個数だけ挿入されたレイアウトに変更する。 （もっと読む）

【課題】内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減するとともに、Ｉ／Ｏ領域の面積の増加を抑制できる半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路は、Ｉ／Ｏセル１６１と、Ｉ／Ｏセル１６１と接続されるＰＡＤ１６２及びＰＡＤ１４２と、ＰＡＤ１６２に接続され、当該半導体集積回路の外部と接続可能なパッケージワイヤー１６６と、ＰＡＤ１４２に接続され、当該半導体集積回路の外部と接続可能なパッケージワイヤー１４６とを備え、ＰＡＤ１６２とパッケージワイヤー１６６との接続点１６３は、Ｉ／Ｏセル１６１が配置される領域内に存在し、ＰＡＤ１４２とパッケージワイヤー１４６との接続点１４３は、Ｉ／Ｏセル１６１の外部の領域に存在する。 （もっと読む）

【課題】本発明の課題は、内部回路の待機時消費電力を抑制するための電源制御回路を用いて半導体集積回路内の電源接続・切断を行った際に半導体集積回路内に発生する電源ノイズを解析することを目的とする。
【解決手段】上記課題は、半導体集積回路のレイアウトの前段階で、電源制御回路を用いた該半導体集積回路の内部回路の電源の接続及び切断時に発生する電源ノイズを算出する電源ノイズ算出手段と、前記算出された電源ノイズが第一基準値以下であるか否かを判定する基準値判定手段とを有するノイズ解析装置により達成される。 （もっと読む）

【課題】消費電力及びクロックスキューが小さく、かつ、大規模な半導体集積回路においても、クロック信号を供給するクロック駆動セルの負荷容量が小さいクロック分配回路を提供する。
【解決手段】機能ブロック１００の領域１０，２０にそれぞれ、第１の方向に延びるクロック基幹配線１１，２１、第２の方向に延びるクロック支線配線群１２，２２、およびクロック駆動セル１３，２３が、それぞれ配置されている。領域１０のクロック同期セル群１４は、クロック基幹配線１１またはクロック支線配線群１２と接続されている一方、領域２０のクロック同期セル群２４は、クロック基幹配線２１またはクロック支線配線群２２と接続されている。クロック基幹配線１１，２１は、第１の方向においてクロック支線配線群１２，２２が存在する範囲に限って延びている。 （もっと読む）