【課題】消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証を大規模回路に対して高速に行うことができる回路動作検証装置を得る。
【解決手段】電源電圧降下量を検証する回路動作検証装置１００において、ＬＳＩの回路情報に基づいた各セルに対する電源電圧降下検証により、素子毎の電圧降下量と動作電圧とを求めて格納部１１６に格納する第１の電源電圧降下検証部１０１と、該格納部１１６に格納された電圧降下量に基づいて、Ｎ−１回目の電圧降下検証で得られた動作電圧におけるＭＯＳトランジスタでの消費電流Ｉｄｓｎ−１と、Ｎ回目の電圧降下検証で得られた動作電圧におけるＭＯＳトランジスタでの消費電流Ｉｄｓｎとの比Ｋｎを電源電圧降下係数として扱い、電圧降下検証を電圧降下係数Ｋｎが収束条件を満たすまで繰り返し行う第２の電圧降下検証部１０２とを備えた。 （もっと読む）

【課題】配線抵抗素子の抵抗を計算する際に配線の自己発熱によって生じる熱を考慮して、正確なクロストークノイズ検証を行うことができる回路動作検証装置を得る。
【解決手段】複数の回路素子を有する半導体集積回路が、該回路内の互いに隣接する信号配線間のクロストークノイズによって誤動作するか否かを検証する回路動作検証装置において、配置配線後のレイアウトに対して、信号配線の抵抗成分としての抵抗素子の情報を抽出する配線情報抽出部１０１と、該抵抗素子の温度依存した抵抗値を計算する抵抗値計算部１０２と、該抵抗素子の温度依存した抵抗値に基づいて温度依存クロストークノイズを計算するクロストークノイズ計算部１０３と、温度依存クロストークノイズに基づいて、該回路素子としてのゲートセルを繋ぐ配線毎にクロストークノイズ量の違反ネットを検出する違反ネット検出部１０４とを有している。 （もっと読む）

【課題】チップサイズが小さくなるように、半導体集積回路を設計できるレイアウト設計装置を提供する。
【解決手段】ネットリスト及び遅延情報に基づいて、タイミング解析を行うタイミング解析部１０３と、タイミング解析にタイミングエラーが生じる場合、タイミングエラーに関連している調整対象セルを抽出する調整対象抽出部１０４と、第１セル枠は調整対象セルの境界線であり、第２セル枠の外側に第１拡散領域を有する複数の補強フィルセルを格納する補強フィルセルライブラリ１０５と、第２セル枠は複数の補強フィルセルの各々の境界線であり、調整対象セルに隣接する通常フィルセルと同じ大きさの第１補強フィルセルを、複数の補強フィルセルから抽出し、第１セル枠と第２セル枠とが隣接配置するように通常フィルセルを第１補強フィルセルに置き換え、トランジスタと第１拡散領域とを接続するセル置換部１０６とを具備する。 （もっと読む）

【課題】新たなパラメータを用いた論理設計を行うことにより、回路設計の精度を向上させることの可能な回路設計方法、回路設計プログラムおよび回路設計装置を提供する。
【解決手段】命令セット２２に基づいて動作合成を行うことによりＲＴＬデータ２３が生成されたのち（Ｓ１）、ＲＴＬデータ２３とライブラリ２５とに基づいて論理合成を行うことによりネットリスト２４が生成される（Ｓ２）。ネットリスト２４に基づいて回路レイアウト２６が生成されたのち（Ｓ３）、回路レイアウト２６と各種テーブルとを対比して各種データが導出される（Ｓ４〜Ｓ７）。各種データとＲＴＬデータ２３とに基づいて新ネットリスト３４Ａが生成されたのち（Ｓ８）、新ネットリスト３４Ａに基づく論理回路シミュレータ上の動作が仕様を満たすか否かが検証される（Ｓ９）。その結果、仕様が満たされなかった場合には、検証結果に基づいてレイアウト設計がやり直される。 （もっと読む）

【課題】ビアの冗長化率を向上させる。
【解決手段】前記論理接続情報に基づいて半導体基板上に配線を行うとともに、前記配線が第１の配線層と第２の配線層間の配線である場合に、前記第１の配線層と前記第２の配線層の間に単一のビアである単一ビアを配置し、前記配線した前記半導体基板上の配線が有するビアについて、前記ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、前記第１の線幅に応じた複数のビアが必要である場合に、前記単一ビアのみが配置されているときは、前記単一ビアを孤立ビアエラーとして検出し、前記孤立ビアエラーとして検出した前記単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換し、前記孤立ビアエラー対策用ビアへの変換後に、前記配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、複数のビアを有する冗長ビアに変換するステップを実行させる。 （もっと読む）

【課題】セットアップタイミングの制約に違反しているデータパス内のセルを含むＲＯＷ領域の消費電力値が低くなるようにセルを再配置して電圧降下の抑制化を図ること。
【解決手段】設計支援装置５００は、セットアップタイミングの制約に違反しているデータパス内のセルを抽出部５０４により抽出し、データパス内のセルを含むＲＯＷ領域を第１の特定部５０５により第１のＲＯＷ領域に特定し、第１のＲＯＷ領域内のセルから、データパス内のセルを除くセルを第１の決定部５０６により第１のセルに決定し、データパス内のセルを含まない第２のＲＯＷ領域を第２の特定部５０９により特定し、第２のＲＯＷ領域内のセルを第２の決定部５０９により第２のセルに決定し、第２のセルの消費電力値が第１のセルの消費電力値未満の場合、第１のセルと第２のセルの配置位置を置換部５１１により置換する。 （もっと読む）

【課題】消費電力とクロックスキューを最小限に抑える。
【解決手段】クロック分配回路は、クロック分配領域に格子状に配置され、クロックメッシュを駆動する複数のクロックドライバと、各クロックドライバに対して格子状に割り当てた分割領域毎に、クロックドライバが駆動するクロックメッシュの配線容量及びクロックメッシュに接続した回路素子のクロック端子容量を抽出し、分割領域毎に抽出した総容量から必要なクロックドライバの駆動力を割り出して、ディジタルデータとして保持するクロックドライバ駆動力保持回路と、各分割領域内で必要なクロックドライバの駆動力保持データと、上下方向及び左右方向の分割領域内で必要なクロックドライバの駆動力保持データとをそれぞれ分割領域毎の抵抗比率により平均化して、クロックドライバの駆動力を調整するクロックドライバ駆動力制御回路とを有する。 （もっと読む）

【課題】低電力制御が行われるエリアバンプ構造の半導体集積回路装置に最適化した電源供給を提供する。
【解決手段】論理ブロック領域２において、電源スイッチ部１４は、論理ブロック領域２，３の両辺側にそれぞれレイアウトするのではなく、論理ブロック領域２の内側に分割して等間隔でレイアウトし、各々の基準電位ＶＳＳ用のパッド１１との距離が短くなるようにする。たとえば、論理ブロック領域２では、電源スイッチ部１４が３つに分散されて配置されており、各々のパッド１１と電源スイッチ部１４との距離が短くなるようにしている。これにより、エリアバンプ構造の半導体集積回路装置における電源供給の電圧低下を大幅に低減することができる。 （もっと読む）

【課題】タイミングマージンの厳しい信号のメタル配線における膜厚変動を抑制することのできる半導体集積回路設計装置および半導体集積回路設計方法を提供する。
【解決手段】半導体集積回路設計装置１は、指定信号メタルパターン抽出部１１が、指定された信号名のメタルパターンを記憶装置１０００に格納されたレイアウトデータから抽出し、メタルパターン周囲領域設定部１２が、指定信号メタルパターン抽出部１１により抽出されたメタルパターンの周囲に所定の領域を設定し、メタル被覆率評価部１３が、メタルパターン周囲領域設定部１２により設定された周囲領域のメタル被覆率を算出して、そのメタル被覆率が所定値以上あるかどうかを評価し、メタル被覆率が所定値未満と評価されたときは、ダミーメタル挿入部１４が、上述の周囲領域にダミーメタルを挿入する。 （もっと読む）

【課題】異なるクロック系統間の電源変動に起因した誤動作を抑制することができる半導体集積回路装置を実現する。
【解決手段】本発明の半導体集積回路装置は、第１のクロック信号に基づいて動作する回路ブロックが配置された回路領域１１と、回路領域１１の回路ブロックに電源を供給するために回路領域１１に配設された専用電源配線ＶＤＤ１/ＧＮＤ１と、第１のクロック信号と異なる第２のクロック信号に基づいて動作する回路ブロックが配置された回路領域１２と、回路領域１２の回路ブロックに電源を供給するために回路領域１２に配設された専用電源配線ＶＤＤ２/ＧＮＤ２を有する。 （もっと読む）

【課題】対象配線を複数本の細幅配線で配置する際、配線障害物が配置される領域を考慮すること。
【解決手段】複数のマクロとその接続とを表す回路図データを生成する（Ｓ１）。次に、回路図データに基づいて、複数のマクロの各々とそれに接続されるノード間の配線を表すネットリストを生成する（Ｓ２）。ネットリストに基づいて、複数の配線のうちの対象配線を表し、且つ、その幅が最も狭い細幅配線の本数を含む分割形状データを生成する（Ｓ３、Ｓ４）。次に、複数のマクロを座標領域に配置する（Ｓ５）。次に、座標領域の複数のマクロが配置される領域以外の領域に対象配線を配置するための配線経路を決定し、配線経路に基づいて、分割形状データに含まれる本数を１層あたりの本数と積層数とに変更する（Ｓ６）。 （もっと読む）

【課題】タイミング検証が必要なタイミング検証対象パスに対してもれなくタイミング検証を行うことができるタイミング検証方法およびその装置を提供する。
【解決手段】集積回路の接続情報を解析し、複数のタイミング検証対象パスを抽出するタイミング検証対象パス抽出工程と、複数のタイミング検証対象パスに対して、集積回路の製造条件および動作条件を含む代表タイミング検証条件に基づいて、信号の遅延関連情報を求め、当該遅延関連情報から複数のタイミング検証対象パスの信号遅延時間を求めて複数のタイミング検証対象パスを伝搬する信号のタイミング解析を行う第1のタイミング解析工程と、複数のタイミング検証対象パスから特定の判別条件を入力する工程と、特定の判別条件に合致する一部のパスを特定パスとして選択する特定パス選択工程と、特定パスを伝搬する信号のタイミング解析を行う第2のタイミング解析工程とを有するタイミング検証方法。 （もっと読む）

【課題】伝搬遅延時間の適正化を図ること。
【解決手段】ネットリスト１００の中から、パス（データパス、クロックパス）Ｐを抽出する。つぎに、抽出されたパスＰごとに、パス分割をおこなう。そして、分割パスｐごとに、分割パスばらつき値γおよびその補正値βを計算する。分割パスばらつき値γは、分割パス固有のばらつき値である。また、分割パスについての第１の分割パス伝搬遅延時間Ｔ１を計算する。そして、分割パスｐごとの分割パスばらつき値γ、補正値βおよび第１の伝搬遅延時間Ｔ１から第２の分割パス伝搬遅延時間Ｔ２を計算する。第２の分割パス伝搬遅延時間Ｔ２は、分割パスばらつき値γを考慮した伝搬遅延時間である。最後に、分割パスｐごとの第２の分割パス伝搬遅延時間Ｔ２をマージすることにより、分割元パスＰの分割元パス伝搬遅延時間Ｔ３を得る。 （もっと読む）

【課題】電気ヒューズの切断状態を良好に保つ。
【解決手段】電気ヒューズと他の素子を持つ半導体装置において、電気ヒューズと他の素子は、それぞれ、上層配線と下層配線と、それらを層間配線で接続するビアを有する。このとき、切断状態を正常にするために、電気ヒューズのビア径が、上層配線の断面積や、他の素子のビア径よりも小さい状態となるように、ビアや上層配線を設けるとともに、ビアや上層配線の寸法を換え、断面積比を最適化する。 （もっと読む）

【課題】半導体集積回路内の電源配線は同電位内でメッシュ状に等間隔、等幅で全面配線することが一般的である。しかし、製造容易性の観点から、配線をある一定長又は一定面積以下に制限する場合がある。このような場合、従来に比べて電圧降下の影響が増大する。電圧降下は回路設計時の遅延計算に対して反映されるため、電圧降下の増大により、回路の高性能化を妨げる要因となる。
【解決手段】配線に対する長さ及び配線が占める面積に制限を持つ配線層を有する半導体集積回路チップ７００において、優先配線方向に平行に存在する同電位の電源配線に対して、電源配線の長さ及び面積制限を満たす範囲内で電源配線線分７０１間に存在する空き領域７０２の位置を相対的にずらした構造を実現することで、局所的な抵抗増加を分散し、電圧降下の影響を抑制する。 （もっと読む）

【課題】電源配線に関し、配線間容量を増大させ、配線抵抗を低減させる。
【解決手段】第１〜第３の配線層において、マトリクス状に配置され、それぞれが矩形であるダミーパターンからなる第１〜第３のダミーパターン群を備える。それぞれのダミーパターン群に属するダミーパターンを、隣接する同士で異なる２つのグループに属するように二分する。第２のダミーパターン群の一のグループに属するダミーパターンは、第１および第３のダミーパターン群の一のグループに属するダミーパターンとそれぞれビアを介して接続され、第１の電源配線に接続される。第２のダミーパターン群の他のグループに属するダミーパターンは、第１および第３のダミーパターン群の他のグループに属するダミーパターンとそれぞれビアを介して接続され、第２の電源配線に接続される。 （もっと読む）

【課題】近年システムの低消費電力化、システムの大規模化、及び動作周波数の高速化のために、セルの電圧降下を低減するだけでなく、各セルの電圧降下のばらつきを低減することが求められている。そこで各セルの電圧降下のばらつきを低減するための半導体集積回路の設計装置を提供する。
【解決手段】設計仕様に定められた電圧であるターゲット電圧を含む半導体集積回路のパラメータ及び電圧降下のばらつきの許容範囲を入力する入力部１２と、パラメータに基づいて、半導体集積回路の電源供給点と電源供給点に接続されるセルとの間の電源配線レイアウトを作成するレイアウト作成部１４ａと、電源配線レイアウトの電源配線電圧を算出する電源配線電圧算出部１４ｃと、ターゲット電圧と電源配線電圧との差分電圧を算出する差分電圧算出部１４ｄと、差分電圧が許容範囲に含まれている場合に、電源配線レイアウトを出力する出力部１８と、を備えている。 （もっと読む）

【課題】基板上に搭載されるセルまたはマクロに対して、遅延時間の増大を避けることが可能な、そのセルまたはマクロの延長先の配線層（端子層）を設定できる端子層設定方法を提供することである。
【解決手段】本発明の端子層設定方法は、複数の配線層を有する半導体回路の端子層をコンピュータが設定する方法において、前記半導体回路を構成するとともに、基板上に搭載される複数のセルまたはマクロに関する配置情報などの各種情報を前記コンピュータの記憶手段から取得し、前記取得した情報に含まれる対象とするセルまたはマクロの駆動能力と、その対象とするセルまたはマクロと接続先のセルまたはマクロとを接続する配線の抵抗値とを比較し、前記比較の結果に基づいて該対象とするセルまたはマクロの配線端子の延長先の配線層である端子層を設定する、ことを特徴とする端子層設定方法である。 （もっと読む）

【課題】ユーザーが指定したポート間の配線抵抗値を簡単に確認することができる集積回路の設計支援システム、集積回路の設計方法及び集積回路の設計支援プログラムを提供すること。
【解決手段】本発明の集積回路の設計支援システム１は、ＤＣ解析用ネットリスト生成手段１０、ＤＣ解析実行手段２０、配線抵抗値計算手段３０を含む。ＤＣ解析用ネットリスト生成手段１０は、ＲＣネットリスト２に基づいて、パス指定情報４において指定されたパス（始点ポートとして指定された少なくとも１つのポートから終点ポートとして指定された少なくとも１つのポートに至るパス）の各々を対象とするＤＣ解析用ネットリスト１２を生成する。ＤＣ解析実行手段２０は、ＤＣ解析用ネットリスト１２に基づいて指定されたパスの各々を対象とするＤＣ解析を実行する。配線抵抗値計算手段３０は、ＤＣ解析結果情報２２に基づいて指定されたパスの各々の配線抵抗値を計算する。 （もっと読む）

【課題】半導体装置の設計おいて、コンタクト構造の製造ばらつきを考慮しつつ、設計ＴＡＴの増大を抑制すること。
【解決手段】半導体装置の設計方法は、（Ａ）コンタクト構造を含む配線構造を示す配線構造データを記憶装置から読み出すステップと、（Ｂ）複数のメインパラメータのそれぞれの変動幅は同時には最大にならず、且つ、サブパラメータの変動量は所定値に固定されるという条件の下で、配線構造の寄生容量の最大値及び最小値である最大容量値及び最小容量値、並びに、配線構造の配線抵抗の最大値及び最小値である最大抵抗値及び最小抵抗値を算出するステップと、（Ｃ）最大容量値、最小容量値、最大抵抗値、及び最小抵抗値を用いることによって、配線構造のネットに寄生容量及び配線抵抗が付与されたＣＲ付きネットリストを作成するステップと、（Ｄ）ＣＲ付きネットリストを用いることにより、半導体装置の動作検証を行うステップと、を含む。 （もっと読む）