【課題】配線として用いられる金属シリサイド層の断線の発生を抑えつつ、微細化を可能にする半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板のタップ領域４０、トランジスタ領域３６、及びシリサイド配線領域３８に形成された活性領域と、シリサイド配線領域３８上からトランジスタ領域３６上に亘って形成されたゲート電極２１と、活性領域上に設けられた金属シリサイド層４４ａとを備えている。シリサイド配線領域３８の少なくとも一部上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極と金属シリサイド層４４ａとの距離よりも小さい。 （もっと読む）

【課題】電気ヒューズに電流を流したときの被切断部の発熱を大きくして、電気ヒューズを切断しやすくする。
【解決手段】半導体装置１００は、基板１０１上に形成された層間絶縁膜１０８と、層間絶縁膜１０８中に形成された第１の配線１２０により構成され、被切断部１５２を有する電気ヒューズ１５０と、第１の配線１２０と同層において、被切断部１５２の両側方に、それぞれ、被切断部１５２に沿って延在して形成された第２の配線１２６および第３の配線１２８と、を含む。ここで、被切断部１５２と第２の配線１２６との間、および被切断部１５２と第３の配線１２８との間には、それぞれ、被切断部１５２に沿って延在して形成されたエアギャップ１１８が設けられている。 （もっと読む）

【課題】クロストークノイズによるディレイ変動量を正確に測定する。
【解決手段】複数のインバータを奇数段直列に接続したリングオシレータＲＯと、リングオシレータＲＯの一部の配線（被害側配線）ＶＩＣに沿って設けられる第１配線（加害側配線）ＡＧＧと、前記第１配線ＡＧＧに供給する第１パルスを発生するパルス発生回路ＰＧＥＮと、前記第１配線ＡＧＧと前記パルス発生回路ＰＧＥＮの間に接続された第１バッファ（加害ゲート）ＡＧと、前記パルス発生回路ＰＧＥＮと前記第１バッファＡＧとの間に接続される第２配線を具備し、前記第１配線ＡＧＧと前記リングオシレータＲＯの一部の配線ＶＩＣとの間の距離は、前記第２配線と前記リングオシレータＲＯの一部の配線ＶＩＣとの間の距離より短くする。 （もっと読む）

【課題】スタンダードセルを利用して機能回路ブロックをレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくする。
【解決手段】スタンダードセル１を、これを構成するセル構成トランジスタを有し、全スタンダードセルに共通接続される電源供給配線及び接地供給配線、および個々のスタンダードセルの機能を実現するための信号配線を含まず、かつ各スタンダードセルの機能を該セル構成トランジスタにより決定する最小限の配置配線、および該セル構成トランジスタの直近に配置され、該スタンダードセルの信号端子を含むよう構成した。 （もっと読む）

【課題】 セルサイズが小さく、かつ配線接続の自由度が向上できるスタンダードセルを用いた半導体装置を提供する。
【解決手段】 半導体装置はメモリ回路と周辺回路を備え、周辺回路を分割した回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、スタンダードセルへの入力信号配線が、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を用いて配線される。 （もっと読む）

【課題】トランジスタの距離に依存したばらつきに対して、電流源の出力電流誤差を均一にする事ができる、レイアウト構成の半導体装置の提供。
【解決手段】第１の電流源を構成するトランジスタＡと、第１の電流源の電流を基準とした第２の電流源を構成する複数のＭＯＳトランジスタＢを備えたカレントミラー回路のレイアウトとして、ＭＯＳトランジスタＡの周囲に、ＭＯＳトランジスタＢを均等に配置し、入力電流端子及び出力電流端子から、ＭＯＳトランジスタＡ、複数のトランジスタＢの同一の端子への配線に関して、それらの特性（寄生抵抗容量）を該配線間で均等化させるレイアウトを有する。 （もっと読む）

【課題】ビア抵抗の製造ばらつきによる半導体集積回路の動作不良を低減する。
【解決手段】自動配線ツールを用いて、半導体集積回路の詳細配線が行われる。（Ｓ１）
次に、詳細配線が行われた半導体集積回路に対して、セル間の信号パスの静的タイミング解析が行われる。（Ｓ２）次に、静的タイミング解析により、タイミング制約に対するタイミング余裕度が取得される。そして、タイミング余裕度が予め設定された基準値未満である信号パスが抽出される。（Ｓ３）そして、自動配線ツールを利用して、タイミング余裕度が基準値未満の信号パスのネットに優先的に冗長ビアを挿入する。（Ｓ４、Ｓ５）そして、タイミング余裕度に基づいて、単一のビアを冗長ビアに置換した後に、タイミング解析を再度行い、信号パスのタイミング違反があるか否かを判定する。（Ｓ６） （もっと読む）

【課題】セル内の信号伝播遅延時間の見積り誤差を小さくすることが可能なタイミング検証装置を提供すること。
【解決手段】入出力ピン分割部２２は、論理ゲートセル内の入力ピンおよび出力ピンを、寄生抵抗素子によって分割されたサブノードに分割する。セルキャラクタライズ部２３は、入出力ピン分割部２２によって分割された入力ピンと出力ピンとの組み合わせに対してセルキャラクタライゼーションを行ない、組み合わせのそれぞれに対してセル遅延テーブルを生成する。したがって、セル内の信号伝播遅延時間の見積り誤差を小さくすることが可能となる。 （もっと読む）

【課題】アナログ処理の特性の向上を図れる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置は、信号が入力されるパッドＰＡＮＴと、パッドＰＡＮＴを介して入力される信号についてのアナログ処理を行うアナログ回路と、アナログ回路の信号入力ノードとパッドＰＡＮＴとの間に設けられるキャパシターＣＡを含む。パッドＰＡＮＴとキャパシターＣＡの一端とが、最上層金属層ＡＬＥで形成されるパッド配線ＬＮＰにより接続される。 （もっと読む）

【課題】電源配線やグランド配線に流れる電流の周波数が上がってもインピーダンスが上がるのを抑えられる半導体装置を提供すること。
【解決手段】トランジスタ２０、２１の近傍に配線された電源配線１１ａ及びグランド配線１１ｃを備え、電源配線１１ａ及びグランド配線１１ｃは、それぞれ、分割した構造となっており、所定間隔をおいて一方向に配線された複数本の分割配線１１ａ、１１ｃよりなる。 （もっと読む）

【課題】ＩＲドロップによる動作不良を改善するための不要な電源配線やチップ面積の増大を抑え、かつ、タイミング制約が厳しい回路ブロックが適切に配置された半導体集積回路を提供する。
【解決手段】半導体集積回路を以下の方法で設計する。まず、（ａ）設計対象の半導体集積回路のレイアウト領域に回路セルを配置する。次に、（ｂ）回路セルが配置されたレイアウト領域で消費される消費電力を算出する。このとき、（ｃ）レイアウト領域のＩＲドロップ検証を実行して、ＩＲドロップが発生しているＩＲドロップ発生領域を特定する。そして、（ｄ）レイアウト領域のＳＴＡ解析を実行して、クリティカルパスを特定する。そして、（ｅ）クリティカルパスに含まれない回路セルを、移動候補回路セルとして特定する。そして、（ｆ）ＩＲドロップ発生領域に配置されている移動候補回路セルを、ＩＲドロップ発生領域の外に移動する。 （もっと読む）

【課題】チップレベルの設計に関する問題に対処し、クロストークカップリングが存在する場合でも正確な経路遅延を計算すること。
【解決手段】一実施例でのクロックツリーにてジッタを計算する方法は、クロックツリーを複数のステージに分割し、クロックツリーに関連する回路の少なくとも一部分のモデルに従って、１以上のステージのジッタを算出する。モデルは回路のジッタのソース各々の表現を含む。本方法は、クロックツリー中の経路又は経路対に関するジッタを計算するため、クロックツリー中の経路又は経路対の各ステージのジッタを互いに統計的に合成するステップを含む。一実施例では、ジッタを効率的に計算し且つクロックスキューゼロを達成するため、モデルは回路の対称的なクロックツリーを合成し、そのツリーでは区六浮くツリーのルートからクロックツリーのシンクに至る全てのパス中の関連するステージは、近似的に電気的に互いに等価な性質を示す。 （もっと読む）

【課題】レイアウト全体を設計することなく、各部分で設計したレイアウトデータから抽出した寄生容量及び寄生抵抗を用いた回路データを正しく作成する半導体装置の設計方法を提供する。
【解決手段】半導体装置を複数の領域に分割し、各領域のレイアウトから全体のレイアウト設計する設計方法において、領域毎のレイアウトに対して、各領域の境界部の配線領域に配線領域毎に形状が異なる微小抵抗領域を付加するステップＳ１３と、微小抵抗領域が付加されたレイアウトのデータから、抽出された寄生容量及び寄生抵抗と、微小抵抗領域に対応する微小抵抗とを含んだ回路データを作成するステップＳ１４と、回路データに含まれる微小抵抗を識別子として、複数の領域において同一の識別子の微小抵抗同士を接続することで、各領域の回路データを組み合わせるステップＳ１６とを含んでいる。 （もっと読む）

【課題】 第１インダクターおよび第２インダクターを有する３ポートのスパイラルコイルにおける特性の対称性を確保し、かつ、３つのポートを、スパイラルコイルの中心を通る直線を基準として同じ側に配置すること。
【解決手段】 第１ポートと第３ポートとの間に設けられる第１インダクターと、第２ポートと前記第３ポートとの間に設けられる第２インダクターとを含むスパイラルコイルの配線構造であって、スパイラルコイルの中心を通る直線を基準として、前記第１ポートおよび第２ポートは同じ側に配置され、第１ポートから引き出される第１配線と、第２ポートから引き出される第２配線とが、スパイラルコイルの中心を通る直線を基準として、第１ポートおよび第２ポートの側において交差することによって第１交差部が設けられる。 （もっと読む）

【課題】半導体抵抗素子の端子部寄生抵抗を正確に見積もることができる回路シミュレーション方法。
【解決手段】半導体抵抗素子１０２と、半導体抵抗素子１０２の端子部上に、半導体抵抗素子１０２の幅方向と長手方向とにそれぞれ等間隔に配置された複数のコンタクトＣＴと、複数のコンタクトＣＴ上に形成された配線１０１と、を備えた半導体回路のシミュレーション方法。１つのコンタクトＣＴの抵抗値と、長手方向において隣接するコンタクトＣＴ間の半導体抵抗素子１０２による寄生抵抗値との比を、定数ｋとして定義し、半導体抵抗素子１０２の端子部と、複数のコンタクトＣＴと、を含む寄生抵抗ネットを、定数ｋを用いることによりモデル化する。 （もっと読む）

【課題】配線性の低下を最小限に抑えながら、信号の特性インピーダンスの変化を抑制する。
【解決手段】ビアＶに近接する特定信号配線Ｗｈがある場合、該特定信号配線Ｗｈを含む配線の配線性を評価すべき領域ＥＲの一端ＬＰを、特定信号配線Ｗｈの輪郭線Ｅ１〜Ｅ４のうちビアＶに対向する側の輪郭線Ｅ４に一致させた上で、評価関数の値を求める。 （もっと読む）

【課題】ある程度の精度を保ちながらレイアウトデータから寄生素子の寄生値を抽出する時間を短縮することを可能とする。
【解決手段】寄生素子の抽出システムは、半導体装置のレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層とに分類する分類部と、上層と下層の配線層を接続するビアを示すマーカーを生成するマーカー生成部と、第１の基準に基づいて上層配線層の寄生素子を抽出することにより上層寄生素子リストを生成する上層寄生素子リスト生成部と、第１の基準と異なる第２の基準に基づいて下層配線層の寄生素子を抽出することにより下層寄生素子リストを生成する下層寄生素子リスト生成部と、マーカーを用いて上層寄生素子リストと下層寄生素子リストとを結合することによりレイアウトの寄生素子リストを生成する寄生素子リスト生成部とを備える。 （もっと読む）

【課題】半導体装置の面積を大きくすることなくデカップリング容量を確保する。
【解決手段】機能ブロック１２がＰＭＯＳ領域１４とＮＭＯＳ領域１６とに分割され、ＰＭＯＳ領域１４には複数のＰ型のＭＯＳ−ＦＥＴ１８、ＮＭＯＳ領域１６には複数のＮ型のＭＯＳ−ＦＥＴ２０が配置され、Ｐ型のＭＯＳ−ＦＥＴ１８とＮ型のＭＯＳ−ＦＥＴ２０とがそれぞれ対向して配置されており、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０が配置されていないＰＭＯＳ領域１４の空領域にデカップリング容量としてＰ型のＭＯＳ容量２２を、ＮＭＯＳ領域１６の空領域にＮ型のＭＯＳ容量２４を、空領域の形状に応じた形状で形成して配置する。 （もっと読む）

【課題】独立してクロック信号の供給と遮断が行われる領域を有する半導体集積回路において、クロックスキューを低減し、かつ、消費電力を低減すること
【解決手段】本発明にかかる半導体集積回路１は、クロック信号が供給される第１の配線と、第１の配線に供給されるクロック信号とは独立して供給と遮断とが切り替えられてクロック信号が供給される第２の配線と、第１の配線からクロック信号が供給される第１のメッシュ形状配線を有する第１の領域と、第２の配線からクロック信号が供給される第２のメッシュ形状配線を有する第２の領域と、第１のメッシュ形状配線と第２のメッシュ形状配線の間の信号の導通と遮断を切り替え可能な切り替え回路とを備える。 （もっと読む）

【課題】２列パッド配置の半導体記憶装置におけるレイアウトを最適化することにより、電源電圧を安定化する。
【解決手段】メモリセルアレイ領域２０１，２０２と、これらの間に配置された周辺回路領域３０１と、メモリセルアレイ領域２０１と周辺回路領域との間に配置されたパッド列１０１と、メモリセルアレイ領域２０２と周辺回路領域との間に配置されたパッド列１０２と、を備える。メモリセルアレイ領域２０１とパッド列１０１との間及びメモリセルアレイ領域２０２とパッド列１０２との間に、周辺回路が実質的に配置されていない。これにより、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続できるため、メモリセルアレイ領域に電源電位を安定的に供給することが可能となる。 （もっと読む）