半導体装置およびその製造方法
【課題】配線として用いられる金属シリサイド層の断線の発生を抑えつつ、微細化を可能にする半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板のタップ領域４０、トランジスタ領域３６、及びシリサイド配線領域３８に形成された活性領域と、シリサイド配線領域３８上からトランジスタ領域３６上に亘って形成されたゲート電極２１と、活性領域上に設けられた金属シリサイド層４４ａとを備えている。シリサイド配線領域３８の少なくとも一部上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極と金属シリサイド層４４ａとの距離よりも小さい。
【解決手段】半導体装置は、半導体基板と、半導体基板のタップ領域４０、トランジスタ領域３６、及びシリサイド配線領域３８に形成された活性領域と、シリサイド配線領域３８上からトランジスタ領域３６上に亘って形成されたゲート電極２１と、活性領域上に設けられた金属シリサイド層４４ａとを備えている。シリサイド配線領域３８の少なくとも一部上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極と金属シリサイド層４４ａとの距離よりも小さい。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の技術は、活性領域上のシリサイド配線と、ＭＩＳトランジスタとを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の小型化の要求に対し、スタンダードセルの活性領域上に設けられたシリサイド配線を使用し、スタンダードセル内の集積度を向上させる技術が提案されている。具体的には、スタンダードセルのトランジスタ領域とタップ領域のうち、同電位となる活性領域をシリサイド配線で結線する。このようなシリサイド配線を用いることにより、トランジスタ領域内のコンタクト数を減らすことができるため、スタンダードセルにおける配線数を削減し、チップ面積を縮小することができる。
【０００３】
半導体集積回路装置の微細化が進んでシリサイド配線幅が狭くなると、シリサイドの凝集によりシリサイドが断線する確率が増加する。また、トランジスタ領域内の拡散層がｎ型、タップ領域内の拡散層がｐ型であった場合、トランジスタ領域とタップ領域を結ぶ活性領域にはＰＮ接合が形成される。ＰＮ接合部にはシリサイド配線を通して電流が流れるため、シリサイド配線が断線すると、拡散層に電位が供給されず、チップの故障に至る。特許文献１には、ＰＮ接合部においてシリサイド配線の断線の影響を回避しつつ、スタンダードセルの集積度を向上させる技術が示されている。
【０００４】
図９は、シリサイド配線が形成された従来の半導体装置を示す平面図であり、図１０は、従来の半導体装置において、図９に示すX-X線に沿った断面を示す図である。
【０００５】
図９及び図１０に示すように、従来の半導体装置は、基板１００を有する半導体基板１１０と、第１導電型のウェル１４１と、素子分離領域１１２と、第１導電型の第１の拡散層１４２と、第２導電型の第２の拡散層１４３と、第１の拡散層１４２上及び第２の拡散層１４３上に形成された金属シリサイド層１４４と、ゲート電極１２１と、ゲート電極１２１の側面上に形成されたサイドウォール絶縁膜１２４とを備えている。第１の拡散層１４２と第２の拡散層１４３との界面はＰＮ接合となっている。
【０００６】
半導体基板１１０には、トランジスタ領域１３６、シリサイド配線領域１３８、及びタップ領域１４０が形成されている。
【０００７】
トランジスタ領域１３６上には、第１の拡散層１４２のうちゲート電極１２１の両側方に位置する部分に形成されたソース領域及びドレイン領域と、ゲート電極１２１とを有するＭＩＳトランジスタが形成されている。
【０００８】
金属シリサイド層１４４は、半導体基板１１０のタップ領域１４０上からシリサイド配線領域１３８上及びトランジスタ領域１３６上に亘って形成されている。なお、金属シリサイド層１４４のうちシリサイド配線領域１３８上に形成された部分をシリサイド配線１２５と呼ぶものとする。
【０００９】
トランジスタ領域１３６内の第１の拡散層１４２上には第１のコンタクト１５１が形成され、シリサイド配線１２５のうち第１の拡散層１４２と第２の拡散層１４３との接合部分から両拡散層上に跨る部分上には第２のコンタクト１５２が形成されている。タップ領域１４０内の金属シリサイド層１４４上には第３のコンタクト１５３が形成されている。第１のコンタクト１５１と第２のコンタクト１５２とは間にゲート電極１２１を挟む位置に設けられる。なお、ＰＮ接合部ではシリサイドの反応速度が遅いため、ＰＮ接合部上では金属シリサイド層１４４の膜厚が薄く、金属シリサイド層１４４の他の部分に比べて断線しやすくなっている。
【００１０】
従来の半導体装置では、金属シリサイド層１４４を介してＭＩＳトランジスタのソース領域の電位が固定される。また、第２のコンタクト１５２が設けられているため、シリサイド配線領域１３８内でシリサイド配線１２５がＰＮ接合部付近で断線した場合でも第２のコンタクト１５２を介してＭＩＳトランジスタのソース領域の電位を固定でき、ＭＩＳトランジスタの特性安定化を図ることができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−３２７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の半導体装置では、互いに隣接するゲート電極１２１間に第２のコンタクト１５２を設けているため、半導体集積回路の微細化が進んだ場合、スタンダードセルの面積を縮小することが難しい。
【００１３】
そこで、本発明は、配線として用いられる金属シリサイド層の断線の発生を抑えつつ、微細化を可能にする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明の一例に係る半導体装置は、タップ領域と、トランジスタ領域と、前記タップ領域と前記トランジスタ領域の間に形成されたシリサイド配線領域とを有する半導体基板と、前記半導体基板の前記タップ領域、前記トランジスタ領域、及び前記シリサイド配線領域に形成された活性領域と、前記シリサイド配線領域上から前記トランジスタ領域上に亘って形成されたゲート電極と、前記活性領域上に設けられ、前記タップ領域上から前記シリサイド配線領域上を介して前記トランジスタ領域上にまで設けられた金属シリサイド層とを備えている。これに加え、前記シリサイド配線領域の少なくとも一部上における前記ゲート電極と前記金属シリサイド層との距離は、前記トランジスタ領域上における前記ゲート電極と前記金属シリサイド層との距離よりも小さくなっている。
【００１５】
このように、シリサイド配線領域の少なくとも一部上でゲート電極と金属シリサイド層の距離を近づけることにより、この部分の金属シリサイド層の幅をトランジスタ領域上における金属シリサイド層の幅よりも広くすることができる。この結果、金属シリサイド層の断線の発生確率を大幅に下げるとともに、シリサイド配線領域上にコンタクトを設ける必要がなくなるため、微細化と金属シリサイド配線の断線発生の抑制とを両立することができる。
【００１６】
また、前記ゲート電極の側面上に形成されたサイドウォール絶縁膜をさらに備え、前記金属シリサイド層は前記サイドウォール絶縁膜を挟んで前記ゲート電極に隣接しており、前記サイドウォール絶縁膜のうち少なくとも前記シリサイド配線領域の一部上に設けられた第１の部分の膜厚は、前記サイドウォール絶縁膜のうち前記トランジスタ領域上に形成された第２の部分の膜厚よりも小さくなっていてもよい。
【００１７】
本発明の一例に係る半導体装置の製造方法は、タップ領域と、トランジスタ領域と、前記タップ領域と前記トランジスタ領域との間に位置するシリサイド配線領域とが形成された半導体基板に素子分離領域を形成し、前記タップ領域、前記シリサイド配線領域及び前記トランジスタ領域内において前記素子分離領域に囲まれた活性領域を形成する工程と、前記活性領域を形成後に、前記シリサイド配線領域上から前記トランジスタ領域上に延伸するゲート電極を形成する工程と、前記ゲート電極上及び前記半導体基板上に絶縁膜を形成する工程と、前記シリサイド配線領域の少なくとも一部上に開口が形成されたマスクを前記絶縁膜上に形成する工程と、前記マスクを用いた等方性エッチングによって前記絶縁膜のうち前記開口が設けられた部分を薄膜化する工程と、前記マスクを除去した後、前記絶縁膜を異方性エッチングすることにより、ゲート電極の側面上に、前記シリサイド配線領域の少なくとも一部上では前記トランジスタ領域上よりも膜厚が薄いサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜の形成後、前記活性領域上に金属シリサイド層を形成する工程とを備えている。さらに、前記シリサイド配線領域上及び前記トランジスタ領域上では、前記金属シリサイド層は前記サイドウォール絶縁膜を挟んで前記ゲート電極に隣接するように形成される。
【００１８】
この方法によれば、選択的な等方性エッチングと異方性エッチングとを組み合わせることで、シリサイド配線領域の少なくとも一部上の膜厚がトランジスタ領域上の膜厚よりも小さいサイドウォール絶縁膜を形成することができる。このため、サイドウォール絶縁膜が薄くなるシリサイド配線領域上では、ゲート電極に隣接する金属シリサイド層の幅をトランジスタ領域上での金属シリサイド層の幅よりも大きくすることができる。その結果、金属シリサイド層の断線の発生を抑えつつ、チップ面積の縮小を図ることが可能となる。
【発明の効果】
【００１９】
本発明の一例に係る半導体装置では、シリサイド配線領域上での金属シリサイド層とゲート電極との距離をトランジスタ領域上での金属シリサイド層とゲート電極との距離よりも小さくすることにより、シリサイド配線領域上で金属シリサイド層の幅を広くすることができる。これにより、金属シリサイド層の断線の発生を抑えつつ、チップ面積の縮小化を図ることが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の例示的実施形態に係る半導体装置を示す平面図である。
【図２】例示的実施形態に係る半導体装置において、図１に示すII-II線に沿った断面を示す図である。
【図３】例示的半導体装置において、図１に示すIII-III線に沿った断面を示す図である。
【図４】例示的実施形態に係る半導体装置において、図１に示すIV-IV線に沿った断面を示す図である。
【図５】（ａ）、（ｂ）は、例示的実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）、（ｂ）は、例示的実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】例示的実施形態に係る半導体装置において、各部材を示す平面図である。
【図８】従来の半導体装置において、各部材を示す平面図である。
【図９】シリサイド配線が形成された従来の半導体装置を示す平面図である。
【図１０】従来の半導体装置において、図９に示すX-X線に沿った断面を示す図である。
【発明を実施するための形態】
【００２１】
（実施形態）
図１は、本発明の例示的実施形態に係る半導体装置を示す平面図である。また、図２は、本実施形態に係る半導体装置において、図１に示すII-II線に沿った断面を示す図であり、図３は、当該半導体装置において、図１に示すIII-III線に沿った断面を示す図である。図４は、本実施形態に係る半導体装置において、図１に示すIV-IV線に沿った断面を示す図である。これらの図には、例示的な実施形態として、金属シリサイド層で構成されたシリサイド配線とＭＩＳトランジスタとを有するスタンダードセルの一部が示されている。
【００２２】
図１〜図４に示すように、本実施形態の半導体装置は、半導体層１を有する半導体基板１０と、半導体基板１０内であって半導体層１上に形成された第１導電型のウェル１１と、ウェル１１上に形成され、ＳＴＩ（Shallow Trench Isolation）構造等を有する素子分離領域１２と、半導体基板１０内であってウェル１１上に形成された第１導電型の第１の拡散層４２と、半導体基板１０内であってウェル１１上に形成された第２導電型の第２の拡散層３２と、第１の拡散層４２上及び第２の拡散層３２上に形成された金属シリサイド層４４ａと、半導体基板１０上にゲート絶縁膜５０を間に挟んで形成されたゲート電極２１と、ゲート電極２１上に形成された金属シリサイド層４４ｂと、ゲート電極２１の側面上に形成されたサイドウォール絶縁膜６５とを備えている。以下では、第１導電型をｎ型とし、第２導電型をｐ型とする例を挙げて説明を進める。
【００２３】
半導体基板１０には、トランジスタ領域３６、シリサイド配線領域３８、及びタップ領域４０が形成されている。
【００２４】
タップ領域４０は、スタンダードセル内の各ＭＩＳトランジスタに固定電圧を供給するための配線が形成された領域である。トランジスタ領域３６には、第１の拡散層４２のうちゲート電極２１の両側方に位置する部分に形成されたソース領域及びドレイン領域と、ゲート電極２１とを有し、スタンダードセルを構成するＭＩＳトランジスタが形成されている。シリサイド配線領域３８は、タップ領域４０とトランジスタ領域３６との間に位置している。
【００２５】
なお、図１に示す例では、２本のゲート電極２１が並列に配置されており、ゲート電極２１の各々は半導体基板１０のシリサイド配線領域３８上からトランジスタ領域３６上に向かって延びている。ゲート電極２１の幅（ゲート長）は例えば４０ｎｍであり、ゲート電極２１同士の間隔は例えば１２０ｎｍ程度である。
【００２６】
第１の拡散層４２はシリサイド配線領域３８からトランジスタ領域３６に亘って形成されており、第２の拡散層３２は、タップ領域４０からシリサイド配線領域３８に亘って形成されている。ｎ型の第１の拡散層４２とｐ型の第２の拡散層３２とは半導体基板１０のシリサイド配線領域３８内でＰＮ接合を形成する。なお、半導体基板１０のトランジスタ領域３６、シリサイド配線領域３８、及びタップ領域４０内に形成され、第１の拡散層４２及び第２の拡散層３２を含み、素子分離領域１２に囲まれた部分を活性領域６１と呼ぶものとする（図４参照）。
【００２７】
金属シリサイド層４４ａは、半導体基板１０のタップ領域４０上からシリサイド配線領域３８上及びトランジスタ領域３６上に亘って形成されている。すなわち、金属シリサイド層４４ａは、活性領域６１上に設けられている。なお、金属シリサイド層４４ａのうちシリサイド配線領域３８上に形成された部分をシリサイド配線２５と呼ぶものとする。
【００２８】
トランジスタ領域３６内の第１の拡散層４２上には第１のコンタクト５１が形成され、タップ領域４０内の第２の拡散層３２上には第２のコンタクト５３が形成されている。トランジスタ領域内のＭＩＳトランジスタがｎチャネル型である場合、第２のコンタクト５３及び金属シリサイド層４４ａを介して固定電圧（例えば接地電圧）が当該ＭＩＳトランジスタのソース領域に供給される。なお、このとき、第１の拡散層４２のうちゲート電極２１から見てソース領域側に位置する部分と、第２の拡散層３２とが金属シリサイド層４４ａを介して同電位となる。
【００２９】
本実施形態の半導体装置では、図１に示すように、サイドウォール絶縁膜６５のうち、シリサイド配線領域３８上に設けられた部分（第１のサイドウォール絶縁膜２３）の膜厚が、サイドウォール絶縁膜６５のうちトランジスタ領域３６上に設けられた部分（第２のサイドウォール絶縁膜２４）の膜厚よりも小さくなっている点が図９に示す従来の半導体装置と異なっている。このため、シリサイド配線領域３８（の少なくとも一部）上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極２１と金属シリサイド層４４ａとの距離よりも小さくなっている。これに伴って、金属シリサイド層４４ａ（シリサイド配線２５）のうち、２つのゲート電極２１の側面上に設けられた第１のサイドウォール絶縁膜２３同士に挟まれた部分の幅（ゲート長方向の幅）は、金属シリサイド層４４ａのうちトランジスタ領域３６上に形成された部分の幅よりも大きくなっている。第１のサイドウォール絶縁膜２３の幅は例えば２０ｎｍ程度であり、第２のサイドウォール絶縁膜２４の幅は例えば４０ｎｍ程度である。
【００３０】
この構成により、本実施形態の半導体装置では、ＭＩＳトランジスタのソース領域又はドレイン領域に接続されたシリサイド配線２５の幅を、従来の半導体装置よりも広げることができる。そのため、シリサイド配線２５における電気抵抗を小さくし、ＰＮ接合部上などでシリサイド配線２５が断線するのを防ぐことができる。また、所定電圧（例えば接地電圧）を供給するためのコンタクト（図９に示す第２のコンタクト１５２）を設けなくてもシリサイド配線２５を介してＭＩＳトランジスタのソース領域又はドレイン領域に確実に所定の電圧を供給することができる。そのため、シリサイド配線領域３８上に形成される複数のゲート電極２１同士の間隔を狭めても従来の半導体装置に比べてシリサイド配線２５の断線を効果的に抑えることができる。その上、ＭＩＳトランジスタの特性を安定化しつつ、スタンダードセルの面積を縮小することができる。さらに、後述するように、所定電圧を供給するための上層メタル配線を第２のコンタクト１５２に接続させる必要がないので、メタル配線の面積を小さくすることができる。この結果として、微細化され、動作不良の発生が抑えられた半導体集積回路を作製することが可能となる。
【００３１】
なお、シリサイド配線領域３８上に設けられたシリサイド配線２５（金属シリサイド層４４ａ）全体の幅をトランジスタ領域３６上の金属シリサイド層４４ａの幅より大きくしてもよいが、図１に示すように、必ずしもシリサイド配線２５全体を太くしなくてもよい。この場合、少なくとも第１の拡散層４２と第２の拡散層３２との接合部分（ＰＮ接合部）上に位置するシリサイド配線２５の幅が太くなっていれば好ましい。金属シリサイド層４４ａ（シリサイド配線２５）の幅は特に限定されないが、例えばシリサイド配線領域３８上の幅が広い部分で８０ｎｍ程度、トランジスタ領域３６上の部分では４０ｎｍ程度である。
【００３２】
なお、トランジスタ領域３６上においてはサイドウォール絶縁膜６５のゲート長方向の幅は大きくなっているので、これをマスクとして所望の位置にソース領域及びドレイン領域を設けることができる。従って、本実施形態の半導体装置によれば、ＭＩＳトランジスタの短チャネル特性の劣化を来すことなく上記の効果を発揮させることができる。
【００３３】
なお、シリサイド層を形成するために、半導体基板はシリコン基板であることが好ましいが、シリコン混晶で構成されていてもよい。
【００３４】
−半導体装置の製造方法−
以下、図面を用いて半導体装置の製造方法を説明する。図５（ａ）、（ｂ）及び図６（ａ）、（ｂ）は、例示的実施形態に係る半導体装置の製造方法を示す断面図である。各図では、左側にシリサイド配線領域３８（図１に示すII-II線）における断面を示し、右側にトランジスタ領域３６（図１に示すIII-III線）における断面を示している。
【００３５】
まず、図５（ａ）に示すように、タップ領域と、トランジスタ領域３６と、前記タップ領域と前記トランジスタ領域３６との間に位置するシリサイド配線領域３８とが形成され、シリコン等からなる半導体基板１０に、周知の方法を用いてシリコン酸化膜等からなる素子分離領域１２を形成した後、イオン注入法等によりｐ型のウェル１１を半導体基板１０内に形成する。ここで、半導体基板１０のうちウェル１１の下に位置する部分を便宜的に「半導体層１」と表記する。また、半導体基板１０のうち素子分離領域１２によって囲まれた領域は活性領域６１となる（図４参照）。
【００３６】
その後、例えば厚さ３ｎｍのシリコン酸化膜からなるゲート絶縁膜５０を間に挟んで半導体基板１０上にゲート電極２１を形成する。ゲート電極２１はシリサイド配線領域３８上からトランジスタ領域３６上に延伸している。なお、「半導体基板１０上」とは、半導体基板１０とゲート電極２１との間に素子分離領域１２が介在する場合も含むものとする。ここで形成されるゲート電極２１の幅は例えば４０ｎｍとし、ゲート電極２１の間隔は１２０ｎｍとする。続いて、例えば厚さ４０ｎｍの第１の絶縁膜２２を半導体基板１０上の全体に形成する。
【００３７】
次に、図５（ｂ）に示すように、フォトレジスト３１を半導体基板１０上の全面に塗布してから露光することにより、フォトレジスト３１のうちシリサイド配線領域３８上に形成された部分を除去する。これにより、シリサイド配線領域３８の少なくとも一部上に開口が形成されたフォトレジスト３１を形成する。その後、フォトレジスト３１をマスクとして用いた等方性エッチングにより、第１の絶縁膜２２を厚さにして例えば２０ｎｍ程度除去する。なお、フォトレジストに代えてハードマスクを用いてエッチングを行ってもよい。
【００３８】
次に、図６（ａ）に示すように、フォトレジスト３１を除去した後、第１の絶縁膜２２を異方性エッチングにより一部を残して除去することで、シリサイド配線領域３８上ではゲート電極２１の側面上に第１のサイドウォール絶縁膜２３を形成し、トランジスタ領域３６上ではゲート電極２１の側面上に第２のサイドウォール絶縁膜２４を形成する。ここで、第１のサイドウォール絶縁膜２３のゲート長方向の幅は例えば２０ｎｍとし、第２のサイドウォール絶縁膜２４のゲート長方向の幅は例えば４０ｎｍとする。本工程において、第２のサイドウォール絶縁膜２４の幅は、ＭＩＳトランジスタの短チャネル効果を抑える目的で、ゲート長と同程度に設定されることが多い。
【００３９】
次に、図６（ｂ）に示すように、イオン注入法など公知の方法を用いて半導体基板１０（活性領域）のシリサイド配線領域３８にｐ型不純物を導入し、第２の拡散層３２を形成する。また、半導体基板１０（活性領域）のトランジスタ領域３６にｎ型不純物を導入してｎ型の第１の拡散層４２を形成する。その後、金属シリサイド層４４ａを第１の拡散層４２上及び第２の拡散層３２上に自己整合的に形成するとともに、ゲート電極２１上に金属シリサイド層４４ｂを自己整合的に形成する。以上のようにして本実施形態の半導体装置は作製できる。
【００４０】
金属シリサイド層４４ａ、４４ｂの材質は例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）等である。このときゲート電極２１の間に形成される金属シリサイド層４４ａの幅は、シリサイド配線領域３８上で例えば８０ｎｍ程度であり、トランジスタ領域３６上で４０ｎｍ程度とする。
【００４１】
これに対し、図９に示す従来の半導体装置では、シリサイド配線領域１３８上での金属シリサイド層１４４の幅が、トランジスタ領域１３６上での金属シリサイド層１４４の幅と等しくなる。本実施形態の半導体装置と同じくゲート電極１２１間の間隔を１２０ｎｍおよびサイドウォール絶縁膜１２４の膜厚を４０ｎｍを仮定すると、シリサイド配線領域１３８上でのシリサイド配線１２５の幅は４０ｎｍとなる。
【００４２】
本願発明者は、シリサイド配線の幅が６０ｎｍ以下になると急激にシリサイドの断線確率が高くなることを確認している。従って、従来の半導体装置ではシリサイド配線領域１３８上のシリサイド配線１２５が断線する確率は高く、チップの故障が生じる可能性が高いと考えられる。
【００４３】
本実施形態の半導体装置では、断線が発生しやすいＰＮ接合部の上でシリサイド配線２５の幅を例えば６０ｎｍ以上に広げることができるので、断線の可能性を低減することができ、チップの故障の発生確率を大きく低減することができる。また、上述の方法によれば、図５（ｂ）に示す等方性エッチング工程で、除去する第１の絶縁膜２２の量を適切に設定することができるので、シリサイド配線２５の幅を十分に広くし、断線の発生を効果的に抑制することができる。
【００４４】
また、トランジスタ領域３６上では金属シリサイド層４４ａが断線してもシリサイドとシリコン間の界面抵抗分程度しか抵抗が上昇しない。そのため、断線による抵抗上昇のチップ動作への影響はＭＩＳトランジスタのランダムばらつき等の影響に比べて小さい。トランジスタ領域３６上では金属シリサイド層４４ａの幅が６０ｎｍ以下となっているが、半導体装置の動作への影響はほとんどない。
【００４５】
なお、以上の説明ではｐ型のウェル１１上にｎチャネル型ＭＩＳトランジスタを設ける例を挙げたが、ウェル１１をｎ型とし、第１の拡散層４２をｐ型とし、第２の拡散層３２をｎ型としてｐチャネル型のＭＩＳトランジスタを設ける場合にも上述のサイドウォール絶縁膜６５の構造、金属シリサイド層４４ａの構造を適用できる。
【００４６】
図７は、例示的実施形態に係る半導体装置において、半導体基板１０内に形成された活性領域６１、ゲート電極２１、コンタクト、及びメタル配線６０を示す平面図である。図８は、従来の半導体装置において、活性領域１６１、ゲート電極１２１、コンタクト、及びメタル配線１６０を示す平面図である。ここで、活性領域６１は、第１の拡散層４２及び第２の拡散層３２のうち素子分離領域１２（図２〜図４参照）に囲まれた部分を表す。
【００４７】
本実施形態の半導体装置では、ｎチャネル型ＭＩＳトランジスタのソース領域が第２のコンタクト５３を介してメタル配線６０に接続されている。従来の半導体装置では、ｎチャネル型ＭＩＳトランジスタのソース領域が第２のコンタクト１５２と第３のコンタクト１５３を介してメタル配線１６０に接続されている。
【００４８】
本実施形態の半導体装置では、従来の半導体装置と同様に、金属シリサイド層４４ａを介して第１の拡散層及び第２の拡散層に所定の電圧を安定に供給できるが、２つのゲート電極１２１間に位置する第２のコンタクト１５２を設ける必要がないため、コンタクトに接続されるメタル配線６０の面積をメタル配線１６０よりも小さくすることができる。スタンダードセルなどの素子が密集した半導体装置ではメタル配線の面積が小さいほど他の配線自由度が高くなり微細化に有利である。よって、本実施形態の半導体装置によれば、シリサイド配線の断線の抑制とチップの微細化とを両立することができる。なお、スタンダードセル以外に上述の構成を適用してもよい。
【００４９】
以上で説明した各部のサイズや形状、構成材料等は実施形態の一例であって、本発明の範囲を逸脱しない限り変更可能である。例えば、図１〜図４では第１のサイドウォール絶縁膜２３及び第２のサイドウォール絶縁膜２４をそれぞれ一層の絶縁膜としているが、ウェル１１内にＭＩＳトランジスタのエクステンション領域を設ける場合などでは、第１のサイドウォール絶縁膜２３及び第２のサイドウォール絶縁膜２４はそれぞれ複数の絶縁膜で構成されていてもよい。
【産業上の利用可能性】
【００５０】
以上で説明したように、本発明は、例えば活性領域上にシリサイド配線を備えた半導体装置の微細化に有用である。
【符号の説明】
【００５１】
１ 半導体層
１０ 半導体基板
１１ ウェル
１２ 素子分離領域
２１ ゲート電極
２２ 第１の絶縁膜
２３ 第１のサイドウォール絶縁膜
２４ 第２のサイドウォール絶縁膜
２５ シリサイド配線
３１ フォトレジスト
３２ 第２の拡散層
３６ トランジスタ領域
３８ シリサイド配線領域
４０ タップ領域
４２ 第１の拡散層
４４ａ、４４ｂ 金属シリサイド層
５０ ゲート絶縁膜
５１ 第１のコンタクト
５３ 第２のコンタクト
６０ メタル配線
６１ 活性領域
６５ サイドウォール絶縁膜
【技術分野】
【０００１】
本明細書に記載の技術は、活性領域上のシリサイド配線と、ＭＩＳトランジスタとを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の小型化の要求に対し、スタンダードセルの活性領域上に設けられたシリサイド配線を使用し、スタンダードセル内の集積度を向上させる技術が提案されている。具体的には、スタンダードセルのトランジスタ領域とタップ領域のうち、同電位となる活性領域をシリサイド配線で結線する。このようなシリサイド配線を用いることにより、トランジスタ領域内のコンタクト数を減らすことができるため、スタンダードセルにおける配線数を削減し、チップ面積を縮小することができる。
【０００３】
半導体集積回路装置の微細化が進んでシリサイド配線幅が狭くなると、シリサイドの凝集によりシリサイドが断線する確率が増加する。また、トランジスタ領域内の拡散層がｎ型、タップ領域内の拡散層がｐ型であった場合、トランジスタ領域とタップ領域を結ぶ活性領域にはＰＮ接合が形成される。ＰＮ接合部にはシリサイド配線を通して電流が流れるため、シリサイド配線が断線すると、拡散層に電位が供給されず、チップの故障に至る。特許文献１には、ＰＮ接合部においてシリサイド配線の断線の影響を回避しつつ、スタンダードセルの集積度を向上させる技術が示されている。
【０００４】
図９は、シリサイド配線が形成された従来の半導体装置を示す平面図であり、図１０は、従来の半導体装置において、図９に示すX-X線に沿った断面を示す図である。
【０００５】
図９及び図１０に示すように、従来の半導体装置は、基板１００を有する半導体基板１１０と、第１導電型のウェル１４１と、素子分離領域１１２と、第１導電型の第１の拡散層１４２と、第２導電型の第２の拡散層１４３と、第１の拡散層１４２上及び第２の拡散層１４３上に形成された金属シリサイド層１４４と、ゲート電極１２１と、ゲート電極１２１の側面上に形成されたサイドウォール絶縁膜１２４とを備えている。第１の拡散層１４２と第２の拡散層１４３との界面はＰＮ接合となっている。
【０００６】
半導体基板１１０には、トランジスタ領域１３６、シリサイド配線領域１３８、及びタップ領域１４０が形成されている。
【０００７】
トランジスタ領域１３６上には、第１の拡散層１４２のうちゲート電極１２１の両側方に位置する部分に形成されたソース領域及びドレイン領域と、ゲート電極１２１とを有するＭＩＳトランジスタが形成されている。
【０００８】
金属シリサイド層１４４は、半導体基板１１０のタップ領域１４０上からシリサイド配線領域１３８上及びトランジスタ領域１３６上に亘って形成されている。なお、金属シリサイド層１４４のうちシリサイド配線領域１３８上に形成された部分をシリサイド配線１２５と呼ぶものとする。
【０００９】
トランジスタ領域１３６内の第１の拡散層１４２上には第１のコンタクト１５１が形成され、シリサイド配線１２５のうち第１の拡散層１４２と第２の拡散層１４３との接合部分から両拡散層上に跨る部分上には第２のコンタクト１５２が形成されている。タップ領域１４０内の金属シリサイド層１４４上には第３のコンタクト１５３が形成されている。第１のコンタクト１５１と第２のコンタクト１５２とは間にゲート電極１２１を挟む位置に設けられる。なお、ＰＮ接合部ではシリサイドの反応速度が遅いため、ＰＮ接合部上では金属シリサイド層１４４の膜厚が薄く、金属シリサイド層１４４の他の部分に比べて断線しやすくなっている。
【００１０】
従来の半導体装置では、金属シリサイド層１４４を介してＭＩＳトランジスタのソース領域の電位が固定される。また、第２のコンタクト１５２が設けられているため、シリサイド配線領域１３８内でシリサイド配線１２５がＰＮ接合部付近で断線した場合でも第２のコンタクト１５２を介してＭＩＳトランジスタのソース領域の電位を固定でき、ＭＩＳトランジスタの特性安定化を図ることができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−３２７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の半導体装置では、互いに隣接するゲート電極１２１間に第２のコンタクト１５２を設けているため、半導体集積回路の微細化が進んだ場合、スタンダードセルの面積を縮小することが難しい。
【００１３】
そこで、本発明は、配線として用いられる金属シリサイド層の断線の発生を抑えつつ、微細化を可能にする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明の一例に係る半導体装置は、タップ領域と、トランジスタ領域と、前記タップ領域と前記トランジスタ領域の間に形成されたシリサイド配線領域とを有する半導体基板と、前記半導体基板の前記タップ領域、前記トランジスタ領域、及び前記シリサイド配線領域に形成された活性領域と、前記シリサイド配線領域上から前記トランジスタ領域上に亘って形成されたゲート電極と、前記活性領域上に設けられ、前記タップ領域上から前記シリサイド配線領域上を介して前記トランジスタ領域上にまで設けられた金属シリサイド層とを備えている。これに加え、前記シリサイド配線領域の少なくとも一部上における前記ゲート電極と前記金属シリサイド層との距離は、前記トランジスタ領域上における前記ゲート電極と前記金属シリサイド層との距離よりも小さくなっている。
【００１５】
このように、シリサイド配線領域の少なくとも一部上でゲート電極と金属シリサイド層の距離を近づけることにより、この部分の金属シリサイド層の幅をトランジスタ領域上における金属シリサイド層の幅よりも広くすることができる。この結果、金属シリサイド層の断線の発生確率を大幅に下げるとともに、シリサイド配線領域上にコンタクトを設ける必要がなくなるため、微細化と金属シリサイド配線の断線発生の抑制とを両立することができる。
【００１６】
また、前記ゲート電極の側面上に形成されたサイドウォール絶縁膜をさらに備え、前記金属シリサイド層は前記サイドウォール絶縁膜を挟んで前記ゲート電極に隣接しており、前記サイドウォール絶縁膜のうち少なくとも前記シリサイド配線領域の一部上に設けられた第１の部分の膜厚は、前記サイドウォール絶縁膜のうち前記トランジスタ領域上に形成された第２の部分の膜厚よりも小さくなっていてもよい。
【００１７】
本発明の一例に係る半導体装置の製造方法は、タップ領域と、トランジスタ領域と、前記タップ領域と前記トランジスタ領域との間に位置するシリサイド配線領域とが形成された半導体基板に素子分離領域を形成し、前記タップ領域、前記シリサイド配線領域及び前記トランジスタ領域内において前記素子分離領域に囲まれた活性領域を形成する工程と、前記活性領域を形成後に、前記シリサイド配線領域上から前記トランジスタ領域上に延伸するゲート電極を形成する工程と、前記ゲート電極上及び前記半導体基板上に絶縁膜を形成する工程と、前記シリサイド配線領域の少なくとも一部上に開口が形成されたマスクを前記絶縁膜上に形成する工程と、前記マスクを用いた等方性エッチングによって前記絶縁膜のうち前記開口が設けられた部分を薄膜化する工程と、前記マスクを除去した後、前記絶縁膜を異方性エッチングすることにより、ゲート電極の側面上に、前記シリサイド配線領域の少なくとも一部上では前記トランジスタ領域上よりも膜厚が薄いサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜の形成後、前記活性領域上に金属シリサイド層を形成する工程とを備えている。さらに、前記シリサイド配線領域上及び前記トランジスタ領域上では、前記金属シリサイド層は前記サイドウォール絶縁膜を挟んで前記ゲート電極に隣接するように形成される。
【００１８】
この方法によれば、選択的な等方性エッチングと異方性エッチングとを組み合わせることで、シリサイド配線領域の少なくとも一部上の膜厚がトランジスタ領域上の膜厚よりも小さいサイドウォール絶縁膜を形成することができる。このため、サイドウォール絶縁膜が薄くなるシリサイド配線領域上では、ゲート電極に隣接する金属シリサイド層の幅をトランジスタ領域上での金属シリサイド層の幅よりも大きくすることができる。その結果、金属シリサイド層の断線の発生を抑えつつ、チップ面積の縮小を図ることが可能となる。
【発明の効果】
【００１９】
本発明の一例に係る半導体装置では、シリサイド配線領域上での金属シリサイド層とゲート電極との距離をトランジスタ領域上での金属シリサイド層とゲート電極との距離よりも小さくすることにより、シリサイド配線領域上で金属シリサイド層の幅を広くすることができる。これにより、金属シリサイド層の断線の発生を抑えつつ、チップ面積の縮小化を図ることが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の例示的実施形態に係る半導体装置を示す平面図である。
【図２】例示的実施形態に係る半導体装置において、図１に示すII-II線に沿った断面を示す図である。
【図３】例示的半導体装置において、図１に示すIII-III線に沿った断面を示す図である。
【図４】例示的実施形態に係る半導体装置において、図１に示すIV-IV線に沿った断面を示す図である。
【図５】（ａ）、（ｂ）は、例示的実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）、（ｂ）は、例示的実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】例示的実施形態に係る半導体装置において、各部材を示す平面図である。
【図８】従来の半導体装置において、各部材を示す平面図である。
【図９】シリサイド配線が形成された従来の半導体装置を示す平面図である。
【図１０】従来の半導体装置において、図９に示すX-X線に沿った断面を示す図である。
【発明を実施するための形態】
【００２１】
（実施形態）
図１は、本発明の例示的実施形態に係る半導体装置を示す平面図である。また、図２は、本実施形態に係る半導体装置において、図１に示すII-II線に沿った断面を示す図であり、図３は、当該半導体装置において、図１に示すIII-III線に沿った断面を示す図である。図４は、本実施形態に係る半導体装置において、図１に示すIV-IV線に沿った断面を示す図である。これらの図には、例示的な実施形態として、金属シリサイド層で構成されたシリサイド配線とＭＩＳトランジスタとを有するスタンダードセルの一部が示されている。
【００２２】
図１〜図４に示すように、本実施形態の半導体装置は、半導体層１を有する半導体基板１０と、半導体基板１０内であって半導体層１上に形成された第１導電型のウェル１１と、ウェル１１上に形成され、ＳＴＩ（Shallow Trench Isolation）構造等を有する素子分離領域１２と、半導体基板１０内であってウェル１１上に形成された第１導電型の第１の拡散層４２と、半導体基板１０内であってウェル１１上に形成された第２導電型の第２の拡散層３２と、第１の拡散層４２上及び第２の拡散層３２上に形成された金属シリサイド層４４ａと、半導体基板１０上にゲート絶縁膜５０を間に挟んで形成されたゲート電極２１と、ゲート電極２１上に形成された金属シリサイド層４４ｂと、ゲート電極２１の側面上に形成されたサイドウォール絶縁膜６５とを備えている。以下では、第１導電型をｎ型とし、第２導電型をｐ型とする例を挙げて説明を進める。
【００２３】
半導体基板１０には、トランジスタ領域３６、シリサイド配線領域３８、及びタップ領域４０が形成されている。
【００２４】
タップ領域４０は、スタンダードセル内の各ＭＩＳトランジスタに固定電圧を供給するための配線が形成された領域である。トランジスタ領域３６には、第１の拡散層４２のうちゲート電極２１の両側方に位置する部分に形成されたソース領域及びドレイン領域と、ゲート電極２１とを有し、スタンダードセルを構成するＭＩＳトランジスタが形成されている。シリサイド配線領域３８は、タップ領域４０とトランジスタ領域３６との間に位置している。
【００２５】
なお、図１に示す例では、２本のゲート電極２１が並列に配置されており、ゲート電極２１の各々は半導体基板１０のシリサイド配線領域３８上からトランジスタ領域３６上に向かって延びている。ゲート電極２１の幅（ゲート長）は例えば４０ｎｍであり、ゲート電極２１同士の間隔は例えば１２０ｎｍ程度である。
【００２６】
第１の拡散層４２はシリサイド配線領域３８からトランジスタ領域３６に亘って形成されており、第２の拡散層３２は、タップ領域４０からシリサイド配線領域３８に亘って形成されている。ｎ型の第１の拡散層４２とｐ型の第２の拡散層３２とは半導体基板１０のシリサイド配線領域３８内でＰＮ接合を形成する。なお、半導体基板１０のトランジスタ領域３６、シリサイド配線領域３８、及びタップ領域４０内に形成され、第１の拡散層４２及び第２の拡散層３２を含み、素子分離領域１２に囲まれた部分を活性領域６１と呼ぶものとする（図４参照）。
【００２７】
金属シリサイド層４４ａは、半導体基板１０のタップ領域４０上からシリサイド配線領域３８上及びトランジスタ領域３６上に亘って形成されている。すなわち、金属シリサイド層４４ａは、活性領域６１上に設けられている。なお、金属シリサイド層４４ａのうちシリサイド配線領域３８上に形成された部分をシリサイド配線２５と呼ぶものとする。
【００２８】
トランジスタ領域３６内の第１の拡散層４２上には第１のコンタクト５１が形成され、タップ領域４０内の第２の拡散層３２上には第２のコンタクト５３が形成されている。トランジスタ領域内のＭＩＳトランジスタがｎチャネル型である場合、第２のコンタクト５３及び金属シリサイド層４４ａを介して固定電圧（例えば接地電圧）が当該ＭＩＳトランジスタのソース領域に供給される。なお、このとき、第１の拡散層４２のうちゲート電極２１から見てソース領域側に位置する部分と、第２の拡散層３２とが金属シリサイド層４４ａを介して同電位となる。
【００２９】
本実施形態の半導体装置では、図１に示すように、サイドウォール絶縁膜６５のうち、シリサイド配線領域３８上に設けられた部分（第１のサイドウォール絶縁膜２３）の膜厚が、サイドウォール絶縁膜６５のうちトランジスタ領域３６上に設けられた部分（第２のサイドウォール絶縁膜２４）の膜厚よりも小さくなっている点が図９に示す従来の半導体装置と異なっている。このため、シリサイド配線領域３８（の少なくとも一部）上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極２１と金属シリサイド層４４ａとの距離よりも小さくなっている。これに伴って、金属シリサイド層４４ａ（シリサイド配線２５）のうち、２つのゲート電極２１の側面上に設けられた第１のサイドウォール絶縁膜２３同士に挟まれた部分の幅（ゲート長方向の幅）は、金属シリサイド層４４ａのうちトランジスタ領域３６上に形成された部分の幅よりも大きくなっている。第１のサイドウォール絶縁膜２３の幅は例えば２０ｎｍ程度であり、第２のサイドウォール絶縁膜２４の幅は例えば４０ｎｍ程度である。
【００３０】
この構成により、本実施形態の半導体装置では、ＭＩＳトランジスタのソース領域又はドレイン領域に接続されたシリサイド配線２５の幅を、従来の半導体装置よりも広げることができる。そのため、シリサイド配線２５における電気抵抗を小さくし、ＰＮ接合部上などでシリサイド配線２５が断線するのを防ぐことができる。また、所定電圧（例えば接地電圧）を供給するためのコンタクト（図９に示す第２のコンタクト１５２）を設けなくてもシリサイド配線２５を介してＭＩＳトランジスタのソース領域又はドレイン領域に確実に所定の電圧を供給することができる。そのため、シリサイド配線領域３８上に形成される複数のゲート電極２１同士の間隔を狭めても従来の半導体装置に比べてシリサイド配線２５の断線を効果的に抑えることができる。その上、ＭＩＳトランジスタの特性を安定化しつつ、スタンダードセルの面積を縮小することができる。さらに、後述するように、所定電圧を供給するための上層メタル配線を第２のコンタクト１５２に接続させる必要がないので、メタル配線の面積を小さくすることができる。この結果として、微細化され、動作不良の発生が抑えられた半導体集積回路を作製することが可能となる。
【００３１】
なお、シリサイド配線領域３８上に設けられたシリサイド配線２５（金属シリサイド層４４ａ）全体の幅をトランジスタ領域３６上の金属シリサイド層４４ａの幅より大きくしてもよいが、図１に示すように、必ずしもシリサイド配線２５全体を太くしなくてもよい。この場合、少なくとも第１の拡散層４２と第２の拡散層３２との接合部分（ＰＮ接合部）上に位置するシリサイド配線２５の幅が太くなっていれば好ましい。金属シリサイド層４４ａ（シリサイド配線２５）の幅は特に限定されないが、例えばシリサイド配線領域３８上の幅が広い部分で８０ｎｍ程度、トランジスタ領域３６上の部分では４０ｎｍ程度である。
【００３２】
なお、トランジスタ領域３６上においてはサイドウォール絶縁膜６５のゲート長方向の幅は大きくなっているので、これをマスクとして所望の位置にソース領域及びドレイン領域を設けることができる。従って、本実施形態の半導体装置によれば、ＭＩＳトランジスタの短チャネル特性の劣化を来すことなく上記の効果を発揮させることができる。
【００３３】
なお、シリサイド層を形成するために、半導体基板はシリコン基板であることが好ましいが、シリコン混晶で構成されていてもよい。
【００３４】
−半導体装置の製造方法−
以下、図面を用いて半導体装置の製造方法を説明する。図５（ａ）、（ｂ）及び図６（ａ）、（ｂ）は、例示的実施形態に係る半導体装置の製造方法を示す断面図である。各図では、左側にシリサイド配線領域３８（図１に示すII-II線）における断面を示し、右側にトランジスタ領域３６（図１に示すIII-III線）における断面を示している。
【００３５】
まず、図５（ａ）に示すように、タップ領域と、トランジスタ領域３６と、前記タップ領域と前記トランジスタ領域３６との間に位置するシリサイド配線領域３８とが形成され、シリコン等からなる半導体基板１０に、周知の方法を用いてシリコン酸化膜等からなる素子分離領域１２を形成した後、イオン注入法等によりｐ型のウェル１１を半導体基板１０内に形成する。ここで、半導体基板１０のうちウェル１１の下に位置する部分を便宜的に「半導体層１」と表記する。また、半導体基板１０のうち素子分離領域１２によって囲まれた領域は活性領域６１となる（図４参照）。
【００３６】
その後、例えば厚さ３ｎｍのシリコン酸化膜からなるゲート絶縁膜５０を間に挟んで半導体基板１０上にゲート電極２１を形成する。ゲート電極２１はシリサイド配線領域３８上からトランジスタ領域３６上に延伸している。なお、「半導体基板１０上」とは、半導体基板１０とゲート電極２１との間に素子分離領域１２が介在する場合も含むものとする。ここで形成されるゲート電極２１の幅は例えば４０ｎｍとし、ゲート電極２１の間隔は１２０ｎｍとする。続いて、例えば厚さ４０ｎｍの第１の絶縁膜２２を半導体基板１０上の全体に形成する。
【００３７】
次に、図５（ｂ）に示すように、フォトレジスト３１を半導体基板１０上の全面に塗布してから露光することにより、フォトレジスト３１のうちシリサイド配線領域３８上に形成された部分を除去する。これにより、シリサイド配線領域３８の少なくとも一部上に開口が形成されたフォトレジスト３１を形成する。その後、フォトレジスト３１をマスクとして用いた等方性エッチングにより、第１の絶縁膜２２を厚さにして例えば２０ｎｍ程度除去する。なお、フォトレジストに代えてハードマスクを用いてエッチングを行ってもよい。
【００３８】
次に、図６（ａ）に示すように、フォトレジスト３１を除去した後、第１の絶縁膜２２を異方性エッチングにより一部を残して除去することで、シリサイド配線領域３８上ではゲート電極２１の側面上に第１のサイドウォール絶縁膜２３を形成し、トランジスタ領域３６上ではゲート電極２１の側面上に第２のサイドウォール絶縁膜２４を形成する。ここで、第１のサイドウォール絶縁膜２３のゲート長方向の幅は例えば２０ｎｍとし、第２のサイドウォール絶縁膜２４のゲート長方向の幅は例えば４０ｎｍとする。本工程において、第２のサイドウォール絶縁膜２４の幅は、ＭＩＳトランジスタの短チャネル効果を抑える目的で、ゲート長と同程度に設定されることが多い。
【００３９】
次に、図６（ｂ）に示すように、イオン注入法など公知の方法を用いて半導体基板１０（活性領域）のシリサイド配線領域３８にｐ型不純物を導入し、第２の拡散層３２を形成する。また、半導体基板１０（活性領域）のトランジスタ領域３６にｎ型不純物を導入してｎ型の第１の拡散層４２を形成する。その後、金属シリサイド層４４ａを第１の拡散層４２上及び第２の拡散層３２上に自己整合的に形成するとともに、ゲート電極２１上に金属シリサイド層４４ｂを自己整合的に形成する。以上のようにして本実施形態の半導体装置は作製できる。
【００４０】
金属シリサイド層４４ａ、４４ｂの材質は例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）等である。このときゲート電極２１の間に形成される金属シリサイド層４４ａの幅は、シリサイド配線領域３８上で例えば８０ｎｍ程度であり、トランジスタ領域３６上で４０ｎｍ程度とする。
【００４１】
これに対し、図９に示す従来の半導体装置では、シリサイド配線領域１３８上での金属シリサイド層１４４の幅が、トランジスタ領域１３６上での金属シリサイド層１４４の幅と等しくなる。本実施形態の半導体装置と同じくゲート電極１２１間の間隔を１２０ｎｍおよびサイドウォール絶縁膜１２４の膜厚を４０ｎｍを仮定すると、シリサイド配線領域１３８上でのシリサイド配線１２５の幅は４０ｎｍとなる。
【００４２】
本願発明者は、シリサイド配線の幅が６０ｎｍ以下になると急激にシリサイドの断線確率が高くなることを確認している。従って、従来の半導体装置ではシリサイド配線領域１３８上のシリサイド配線１２５が断線する確率は高く、チップの故障が生じる可能性が高いと考えられる。
【００４３】
本実施形態の半導体装置では、断線が発生しやすいＰＮ接合部の上でシリサイド配線２５の幅を例えば６０ｎｍ以上に広げることができるので、断線の可能性を低減することができ、チップの故障の発生確率を大きく低減することができる。また、上述の方法によれば、図５（ｂ）に示す等方性エッチング工程で、除去する第１の絶縁膜２２の量を適切に設定することができるので、シリサイド配線２５の幅を十分に広くし、断線の発生を効果的に抑制することができる。
【００４４】
また、トランジスタ領域３６上では金属シリサイド層４４ａが断線してもシリサイドとシリコン間の界面抵抗分程度しか抵抗が上昇しない。そのため、断線による抵抗上昇のチップ動作への影響はＭＩＳトランジスタのランダムばらつき等の影響に比べて小さい。トランジスタ領域３６上では金属シリサイド層４４ａの幅が６０ｎｍ以下となっているが、半導体装置の動作への影響はほとんどない。
【００４５】
なお、以上の説明ではｐ型のウェル１１上にｎチャネル型ＭＩＳトランジスタを設ける例を挙げたが、ウェル１１をｎ型とし、第１の拡散層４２をｐ型とし、第２の拡散層３２をｎ型としてｐチャネル型のＭＩＳトランジスタを設ける場合にも上述のサイドウォール絶縁膜６５の構造、金属シリサイド層４４ａの構造を適用できる。
【００４６】
図７は、例示的実施形態に係る半導体装置において、半導体基板１０内に形成された活性領域６１、ゲート電極２１、コンタクト、及びメタル配線６０を示す平面図である。図８は、従来の半導体装置において、活性領域１６１、ゲート電極１２１、コンタクト、及びメタル配線１６０を示す平面図である。ここで、活性領域６１は、第１の拡散層４２及び第２の拡散層３２のうち素子分離領域１２（図２〜図４参照）に囲まれた部分を表す。
【００４７】
本実施形態の半導体装置では、ｎチャネル型ＭＩＳトランジスタのソース領域が第２のコンタクト５３を介してメタル配線６０に接続されている。従来の半導体装置では、ｎチャネル型ＭＩＳトランジスタのソース領域が第２のコンタクト１５２と第３のコンタクト１５３を介してメタル配線１６０に接続されている。
【００４８】
本実施形態の半導体装置では、従来の半導体装置と同様に、金属シリサイド層４４ａを介して第１の拡散層及び第２の拡散層に所定の電圧を安定に供給できるが、２つのゲート電極１２１間に位置する第２のコンタクト１５２を設ける必要がないため、コンタクトに接続されるメタル配線６０の面積をメタル配線１６０よりも小さくすることができる。スタンダードセルなどの素子が密集した半導体装置ではメタル配線の面積が小さいほど他の配線自由度が高くなり微細化に有利である。よって、本実施形態の半導体装置によれば、シリサイド配線の断線の抑制とチップの微細化とを両立することができる。なお、スタンダードセル以外に上述の構成を適用してもよい。
【００４９】
以上で説明した各部のサイズや形状、構成材料等は実施形態の一例であって、本発明の範囲を逸脱しない限り変更可能である。例えば、図１〜図４では第１のサイドウォール絶縁膜２３及び第２のサイドウォール絶縁膜２４をそれぞれ一層の絶縁膜としているが、ウェル１１内にＭＩＳトランジスタのエクステンション領域を設ける場合などでは、第１のサイドウォール絶縁膜２３及び第２のサイドウォール絶縁膜２４はそれぞれ複数の絶縁膜で構成されていてもよい。
【産業上の利用可能性】
【００５０】
以上で説明したように、本発明は、例えば活性領域上にシリサイド配線を備えた半導体装置の微細化に有用である。
【符号の説明】
【００５１】
１ 半導体層
１０ 半導体基板
１１ ウェル
１２ 素子分離領域
２１ ゲート電極
２２ 第１の絶縁膜
２３ 第１のサイドウォール絶縁膜
２４ 第２のサイドウォール絶縁膜
２５ シリサイド配線
３１ フォトレジスト
３２ 第２の拡散層
３６ トランジスタ領域
３８ シリサイド配線領域
４０ タップ領域
４２ 第１の拡散層
４４ａ、４４ｂ 金属シリサイド層
５０ ゲート絶縁膜
５１ 第１のコンタクト
５３ 第２のコンタクト
６０ メタル配線
６１ 活性領域
６５ サイドウォール絶縁膜
【特許請求の範囲】
【請求項１】
タップ領域と、トランジスタ領域と、前記タップ領域と前記トランジスタ領域の間に形成されたシリサイド配線領域とを有する半導体基板と、
前記半導体基板の前記タップ領域、前記トランジスタ領域、及び前記シリサイド配線領域に形成された活性領域と、
前記シリサイド配線領域上から前記トランジスタ領域上に亘って形成されたゲート電極と、
前記活性領域上に設けられ、前記タップ領域上から前記シリサイド配線領域上を介して前記トランジスタ領域上にまで設けられた金属シリサイド層とを備え、
前記シリサイド配線領域の少なくとも一部上における前記ゲート電極と前記金属シリサイド層との距離は、前記トランジスタ領域上における前記ゲート電極と前記金属シリサイド層との距離よりも小さい半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート電極の側面上に形成されたサイドウォール絶縁膜をさらに備え、
前記金属シリサイド層は前記サイドウォール絶縁膜を挟んで前記ゲート電極に隣接しており、
前記サイドウォール絶縁膜のうち少なくとも前記シリサイド配線領域の一部上に設けられた第１の部分の膜厚は、前記サイドウォール絶縁膜のうち前記トランジスタ領域上に形成された第２の部分の膜厚よりも小さくなっている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記金属シリサイド層のうち、前記サイドウォールの前記第１の部分を挟んで前記ゲート電極に隣接する部分の幅は、前記サイドウォールの前記第２の部分を挟んで前記ゲート電極に隣接する部分の幅よりも大きい半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記半導体基板内には第１導電型のウェルが形成されており、
前記活性領域内の前記ウェル上には、前記シリサイド配線領域及び前記トランジスタ領域に形成された第２導電型の第１の拡散層が形成されており、
前記活性領域内の前記ウェル上には、前記シリサイド配線領域及び前記タップ領域に形成された第１導電型の第２の拡散層が形成されており、
前記第１の拡散層と前記第２の拡散層とは前記シリサイド配線領域内で接している半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記トランジスタ領域上には、前記ゲート電極の一部と、前記第１の拡散層の一部であって前記ゲート電極を間に挟むように設けられたソース領域及びドレイン領域とで構成されたＭＩＳトランジスタが設けられており、
前記ソース領域またはドレイン領域は前記金属シリサイド層に電気的に接続されている半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ソース領域を含む前記第１の拡散層の電位と、前記第２の拡散層の電位とは、前記金属シリサイド層を介して同電位となっている半導体装置。
【請求項７】
タップ領域と、トランジスタ領域と、前記タップ領域と前記トランジスタ領域との間に位置するシリサイド配線領域とが形成された半導体基板に素子分離領域を形成し、前記タップ領域、前記シリサイド配線領域及び前記トランジスタ領域内において前記素子分離領域に囲まれた活性領域を形成する工程と、
前記活性領域を形成後に、前記シリサイド配線領域上から前記トランジスタ領域上に延伸するゲート電極を形成する工程と、
前記ゲート電極上及び前記半導体基板上に絶縁膜を形成する工程と、
前記シリサイド配線領域の少なくとも一部上に開口が形成されたマスクを前記絶縁膜上に形成する工程と、
前記マスクを用いた等方性エッチングによって前記絶縁膜のうち前記開口が形成された部分を薄膜化する工程と、
前記マスクを除去した後、前記絶縁膜を異方性エッチングすることにより、ゲート電極の側面上に、前記シリサイド配線領域の少なくとも一部上では前記トランジスタ領域上よりも膜厚が小さいサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜の形成後、前記活性領域上に金属シリサイド層を形成する工程とを備え、
前記シリサイド配線領域上及び前記トランジスタ領域上では、前記金属シリサイド層は前記サイドウォール絶縁膜を挟んで前記ゲート電極に隣接するように形成される半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記素子分離領域を形成後、前記ゲート電極の形成前に前記半導体基板の前記活性領域を含む領域に第１導電型のウェルを形成する工程と、
前記サイドウォール絶縁膜の形成後、前記金属シリサイド層の形成前に、前記活性領域のうち前記トランジスタ領域及び前記シリサイド配線領域に位置する部分に第２導電型の第１の拡散層を形成するとともに、前記活性領域のうち前記シリサイド配線領域及び前記タップ領域に位置する部分に第１導電型の第２の拡散層を形成する工程とをさらに備え、
前記第１の拡散層と前記第２の拡散層とは前記シリサイド配線領域において接しており、
前記第１の拡散層と前記第２の拡散層との接合部上での前記金属シリサイド層の幅は、前記トランジスタ領域上での前記金属シリサイド層の幅よりも大きい半導体装置の製造方法。
【請求項１】
タップ領域と、トランジスタ領域と、前記タップ領域と前記トランジスタ領域の間に形成されたシリサイド配線領域とを有する半導体基板と、
前記半導体基板の前記タップ領域、前記トランジスタ領域、及び前記シリサイド配線領域に形成された活性領域と、
前記シリサイド配線領域上から前記トランジスタ領域上に亘って形成されたゲート電極と、
前記活性領域上に設けられ、前記タップ領域上から前記シリサイド配線領域上を介して前記トランジスタ領域上にまで設けられた金属シリサイド層とを備え、
前記シリサイド配線領域の少なくとも一部上における前記ゲート電極と前記金属シリサイド層との距離は、前記トランジスタ領域上における前記ゲート電極と前記金属シリサイド層との距離よりも小さい半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート電極の側面上に形成されたサイドウォール絶縁膜をさらに備え、
前記金属シリサイド層は前記サイドウォール絶縁膜を挟んで前記ゲート電極に隣接しており、
前記サイドウォール絶縁膜のうち少なくとも前記シリサイド配線領域の一部上に設けられた第１の部分の膜厚は、前記サイドウォール絶縁膜のうち前記トランジスタ領域上に形成された第２の部分の膜厚よりも小さくなっている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記金属シリサイド層のうち、前記サイドウォールの前記第１の部分を挟んで前記ゲート電極に隣接する部分の幅は、前記サイドウォールの前記第２の部分を挟んで前記ゲート電極に隣接する部分の幅よりも大きい半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記半導体基板内には第１導電型のウェルが形成されており、
前記活性領域内の前記ウェル上には、前記シリサイド配線領域及び前記トランジスタ領域に形成された第２導電型の第１の拡散層が形成されており、
前記活性領域内の前記ウェル上には、前記シリサイド配線領域及び前記タップ領域に形成された第１導電型の第２の拡散層が形成されており、
前記第１の拡散層と前記第２の拡散層とは前記シリサイド配線領域内で接している半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記トランジスタ領域上には、前記ゲート電極の一部と、前記第１の拡散層の一部であって前記ゲート電極を間に挟むように設けられたソース領域及びドレイン領域とで構成されたＭＩＳトランジスタが設けられており、
前記ソース領域またはドレイン領域は前記金属シリサイド層に電気的に接続されている半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ソース領域を含む前記第１の拡散層の電位と、前記第２の拡散層の電位とは、前記金属シリサイド層を介して同電位となっている半導体装置。
【請求項７】
タップ領域と、トランジスタ領域と、前記タップ領域と前記トランジスタ領域との間に位置するシリサイド配線領域とが形成された半導体基板に素子分離領域を形成し、前記タップ領域、前記シリサイド配線領域及び前記トランジスタ領域内において前記素子分離領域に囲まれた活性領域を形成する工程と、
前記活性領域を形成後に、前記シリサイド配線領域上から前記トランジスタ領域上に延伸するゲート電極を形成する工程と、
前記ゲート電極上及び前記半導体基板上に絶縁膜を形成する工程と、
前記シリサイド配線領域の少なくとも一部上に開口が形成されたマスクを前記絶縁膜上に形成する工程と、
前記マスクを用いた等方性エッチングによって前記絶縁膜のうち前記開口が形成された部分を薄膜化する工程と、
前記マスクを除去した後、前記絶縁膜を異方性エッチングすることにより、ゲート電極の側面上に、前記シリサイド配線領域の少なくとも一部上では前記トランジスタ領域上よりも膜厚が小さいサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜の形成後、前記活性領域上に金属シリサイド層を形成する工程とを備え、
前記シリサイド配線領域上及び前記トランジスタ領域上では、前記金属シリサイド層は前記サイドウォール絶縁膜を挟んで前記ゲート電極に隣接するように形成される半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記素子分離領域を形成後、前記ゲート電極の形成前に前記半導体基板の前記活性領域を含む領域に第１導電型のウェルを形成する工程と、
前記サイドウォール絶縁膜の形成後、前記金属シリサイド層の形成前に、前記活性領域のうち前記トランジスタ領域及び前記シリサイド配線領域に位置する部分に第２導電型の第１の拡散層を形成するとともに、前記活性領域のうち前記シリサイド配線領域及び前記タップ領域に位置する部分に第１導電型の第２の拡散層を形成する工程とをさらに備え、
前記第１の拡散層と前記第２の拡散層とは前記シリサイド配線領域において接しており、
前記第１の拡散層と前記第２の拡散層との接合部上での前記金属シリサイド層の幅は、前記トランジスタ領域上での前記金属シリサイド層の幅よりも大きい半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１２４３５５（Ｐ２０１１−１２４３５５Ａ）
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願番号】特願２００９−２８０１１８（Ｐ２００９−２８０１１８）
【出願日】平成２１年１２月１０日（２００９．１２．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願日】平成２１年１２月１０日（２００９．１２．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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