【課題】製造コストを増大させずに、半導体集積回路の電源配線、接地配線の電圧降下を減少させる。
【解決手段】半導体チップ１上の第１の方向に延びる電源配線１２Ａが配置され、半導体チップ１上の第２の方向に延びると共に、第２の方向から第１の方向に屈曲し、電源配線１２Ａの一部と重畳する屈曲部２４Ａを有する電源引き出し配線２２Ａが配置されている。また、第１の方向に延びる接地配線１２Ｂが配置され、第２の方向に延びると共に、第２の方向から、第１の方向とは逆方向の第３の方向に屈曲し、接地配線１２Ｂの一部と重畳する屈曲部２４Ｂを有する接地引き出し配線２２Ｂが配置されている。電源引き出し配線２２Ａと接地引き出し配線２２Ｂを覆う第１の層間絶縁膜１３の中には、電源配線１２Ａと屈曲部２４Ａを接続する電源配線ビアコンタクト１４Ａと、接地配線１２Ｂと屈曲部２４Ｂを接続する接地配線ビアコンタクト１４Ｂが配置されている。 （もっと読む）

【課題】遅延計算に要する処理時間を短縮して、タイミング解析全体に要する処理時間を短縮可能とする。
【解決手段】タイミング解析方法は、半導体チップ上にレイアウトされた回路に対して電圧降下解析を行い、電圧降下解析結果に基づいて、チップ上の電圧降下を所定の電圧範囲ごとの領域として電圧降下領域ファイルを作成し、遅延のばらつきを表現する第１ＯＣＶ係数が電圧降下を考慮して所定の電圧ごとに対応付けられたＯＣＶ係数ファイルを用いて、電圧降下領域ファイルの所定の電圧範囲に対応する第２ＯＣＶ係数を領域ごとに算出し、算出した第２ＯＣＶ係数と領域とを対応付けてＯＣＶ領域ファイルを作成し、遅延ライブラリを用いてレイアウトされた回路に対して遅延計算を行い、遅延計算結果とＯＣＶ領域ファイルの領域ごとの第２ＯＣＶ係数を用いてタイミング解析を行う。 （もっと読む）

【課題】電源遮断がされる領域同士の場合であっても生じる、電源遮断移行時および復帰時の貫通電流の問題を解決しつつアイソレーション回路を不要とする半導体装置を提供する。
【解決手段】半導体装置は、第１の電源線６０１と、第１のスイッチ６０５を介して第１の電源線に接続される第２の電源線１０１、および第２の電源線に接続されるマクロセルコア５０８を有するマクロセルと、第２のスイッチ６０３を介して第１の電源線に接続される第３の電源線６０２と、第３の電源線に接続され、マクロセルコアの入力または出力の少なくともいずれかに接続される回路ブロック５０１とを備え、第２の電源線と第３の電源線とが接続される。 （もっと読む）

【課題】ホールドエラーの修正において冗長なセルの挿入を軽減するとともに設計の後戻りを軽減する半導体集積回路装置の設計支援システム及び設計支援プログラムを提供すること。
【解決手段】ネットリスト１２４のレイアウト情報を用いて作成された遅延情報１６２に基づいて、ネットリスト１２４に含まれるバッファの種類毎に遅延時間を算出し、バッファの種類と遅延時間との対応関係を表すバッファテーブル２０２を生成する。ネットリスト１２４に対して遅延情報１６２とタイミング制約情報１７０−１〜ｎを用いて行われた静的タイミング解析により得られるタイミング解析情報１９２−１〜ｎに基づいて、ホールドエラーの発生位置とエラー量との対応関係を含むホールドエラー解析情報２２２を生成する。バッファテーブル２０２とホールドエラー解析情報２２２とに基づいて、ホールドエラーの各発生位置に挿入するバッファの種類及び数を決定する。 （もっと読む）

【課題】容易な設計により、小規模な構成でクロックスキューを抑制させる半導体集積回路を提供する。
【解決手段】ラッチ回路３_１〜３_１６のデータ入力端子とデータビットの供給元ＰＤとの間に、クロック信号ＣＬＬの供給元ＰＣＤ及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第１遅延部５１，５２と、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第２遅延部５３と、を備える。 （もっと読む）

【課題】チップ上の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、チップを誤動作させないテストパターンを作成できる半導体集積回路テスト設計支援装置を提供する。
【解決手段】本発明の半導体集積回路テスト設計支援装置は、機能ブロックを単独で動作させて、ＩＲドロップ解析を行うＩＲドロップ解析部と、チップ上の小領域を示す番地（Ｘ，Ｙ）単位に量子化したＩＲドロップ量Ｚを算出して、マッピング値（Ｘ，Ｙ，Ｚ）を作成するマッピング値作成部と、前記機能ブロックを、複数動作させた場合の前記マッピング値（Ｘ，Ｙ，Ｚ）を、同一の前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを加算することによって算出し、同時動作させた場合の各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするグルーピング部とを備える。 （もっと読む）

【課題】電源ノイズを一層効果的に解消する技術を提供する。
【解決手段】半導体装置１は、所定動作を実行するための内部回路６と、内部回路６に対して高電位電圧を供給するための電源ライン７と、内部回路６に対して低電位電圧を供給するためのグラウンドライン８と、ウェハテスト用電極パッド９と、ウェハテスト用電極パッド９を内部回路６に接続するための電気線１０と、電気線１０を内部回路６に対して非導通状態にすると共に、電気線１０を電源ライン７とグラウンドライン８のうち何れか一方に対して選択的に導通状態とする接続切替部１１と、を備える。 （もっと読む）

【課題】チップ面積の増大を抑えつつ半導体集積回路装置の金属配線パターンＰＴの寄生抵抗に起因する動作不良を抑制可能なダミーパターンの設計方法を提供する。
【解決手段】ビアＰＴがマトリクス状に配置されたデータ、第１配線ＰＴを含む第１配線層データ、第１配線ＰＴに対して重なり領域を有する第２配線ＰＴを含む第２配線層データ、第２配線ＰＴに対して第１値だけオーバーサイズしたデータ、第１配線ＰＴからオーバーサイズＰＴとの重なり領域を消去した図形データ、図形を第２値だけアンダーサイズし、第２値以下の図形が消去されたデータ、アンダーサイズＰＴを第２値だけオーバーサイズして元のサイズに戻した第１ダミーＰＴデータ、複数のビアＰＴから第１ダミーＰＴに対応する領域内のビアＰＴを抽出したデータ、第２配線ＰＴと第１ダミーＰＴとを合成した第２配線層データ、上記第２配線層の隙間を埋める第２ダミーＰＴデータを各々作成する。 （もっと読む）

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。 （もっと読む）

【課題】パターン配置の手順を複雑化することなく、電源配線パターンの配線抵抗による電圧降下を抑制可能で、信号配線パターンの信号伝搬遅延を低減可能とする。
【解決手段】半導体集積回路の配線方法は、主に信号配線パターンが形成される第１の層とは別個の第２の層に、空き領域をそれぞれの間に挟んで複数列の電源配線パターンを規則的に配置し、前記空き領域の幅を前記複数列の電源配線パターン中の最小幅の電源配線パターンの幅よりも狭くする。次に、前記第２の層における２列分以上の前記空き領域のそれぞれに、隣接する両側の前記電源配線パターンに接触しないように、前記第１の層と電気的に導通した前記信号配線パターンを配置する。次に、前記空き領域に残存するパターン配置可能領域の少なくとも一部に、前記電源配線パターンを再配置する。 （もっと読む）

【課題】信号の遅延調整を柔軟に行なうことができる半導体集積回路レイアウト設計装置を提供する。
【解決手段】図１に示す半導体集積回路レイアウト設計装置は、配線部と遅延調整部を備える。配線部では、第１の配線層の配線上に、第２の配線層では接続先となる配線がないビア（未接続ビア）を形成する。その後、遅延調整部において、遅延時間の調整が必要であれば、未接続ビアから、遅延調整に適したビアを選択し、第１の配線上のビア間の配線を削除する。その後、第２の配線層において第１のビアと第２のビアを配線する。その結果、信号配線の抵抗は、ビアの持つ抵抗値の分上昇し、遅延時間の調整を行なうことができる。 （もっと読む）

【課題】回路の周波数特性に応じたキャパシタが適切に配置されず、電源ノイズ耐性の高い半導体装置を設計することが困難であり、また必要な容量を満たすためにより多くのキャパシタセルを挿入する必要があった。
【解決手段】半導体装置の設計支援装置１は、ＬＳＩの配置配線情報２０１、及びＬＳＩの遅延要素から成る遅延ライブラリ情報２０２に基づき、ＬＳＩ内に配置されている各論理セルの負荷容量値をそれぞれ算出する負荷容量値算出部１０３と、負荷容量値算出部１０３で算出された負荷容量値に基づいて、各論理セルの周波数帯域をそれぞれ判定し、キャパシタを配置する対象となる論理セルの周辺部の空き領域に、当該判定結果に対応した周波数特性を有するキャパシタを配置するデカップリングキャパシタ配置部１０４とを備える。 （もっと読む）

【課題】半導体集積回路の遅延時間の変動を抑制すること。
【解決手段】回路設計支援装置１は、選択部１ｂと配置部１ｃとを有している。選択部１ｂは、設計対象の半導体集積回路モデルが備えるレジスタモデル２ｂにクロック信号を供給するクロック信号線の分岐点Ｐ１からレジスタモデル２ｂのクロック信号入力端子に至る第１の経路と、分岐点Ｐ１からレジスタモデル２ｂのデータ信号入力端子に至る第２の経路の、配線に関する物理パラメータの差分値に基づいて、物理パラメータが異なる配線負荷を有する複数の遅延回路モデルから遅延回路モデルＢを選択する。配置部１ｃは、選択された遅延回路モデルＢをデータ信号入力端子に接続されるデータ信号線に配置する。 （もっと読む）

【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、配線層Ｍ１、Ｍ２と、複数のデータ入出力端子と、Ｎ本のデータ線（ＤＵ、ＤＬ）を含むデータバスとを備え、Ｎ本のデータ線は所定の配線長の長短に応じた２種類のデータ線群を含む。配線層Ｍ１、Ｍ２にはデータ線（ＤＬ、ＤＵ）の各々に隣接する複数のシールド線（Ｓａ、Ｓｂ、Ｓｃ）が配置され、各データ線（ＤＬ、ＤＵ）は、配線層Ｍ１、Ｍ２の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線（ＤＬ、ＤＵ）の間のカップリング容量を抑え、データバスのクロストークを防止することができる。 （もっと読む）

【課題】高速に、且つ設計上の制約を増大させることなく配線のエレクトロマイグレーション耐性を検証することが可能な配線検証方法を提供することである。
【解決手段】本発明にかかる配線検証方法は、検証対象回路のネットリストと配線容量/抵抗情報とを用いて配線のIavg/Irms値を算出し、算出された配線のIavg/Irms値が予め定められたIavg/Irms規定値を超えている場合にIrms規定値を緩和し、緩和されたIrms規定値に応じてIavg規定値を制限し、予め定められたIrms規定値および緩和されたIrms規定値を用いて算出された配線寿命が予め定められた配線寿命の規定値を満たすか否かを検証し、算出された配線のIavg/Irms値のそれぞれが制限されたIavg規定値と緩和されたIrms規定値を超えているか再度検証する。 （もっと読む）

【課題】並列駆動構成のＩ／Ｏバッファから出力される信号を安定化し、信頼性を向上する。
【解決手段】Ｉ／Ｏセル２は、１つの出力信号を正転信号と反転信号からなる相補信号として出力する相補型Ｉ／Ｏセルからなり、２つのＩ／Ｏセル２が並列接続された構成からなる。２つのＩ／Ｏセル２の出力部となるインバータ６の出力部は、配線１７によってそれぞれ接続されており、２つのＩ／Ｏセル２の出力部となるインバータ７の出力部は、配線１８によってそれぞれ接続されている。配線１７は、Ｉ／Ｏセル２の下辺側に２つのＩ／Ｏセル２を横断するように形成され。配線１８は、該配線１７の上方に形成されており、２つのＩ／Ｏセル２を横断するように形成されている。また、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされている。 （もっと読む）

【課題】信号配線リソースを確保しながら、チップ中心部のＩＲドロップを少なくすることのできる半導体集積回路および電源配線方法を提供する。
【解決手段】実施形態の半導体集積回路は、チップ内に等間隔で配線される下層電源配線１と直交する方向に所定の間隔で配線される上層電源配線が、下層電源配線との接続用のビア３が配線中央部にのみ配置された上層電源配線２Ａと、配線中央部を除く領域に上層電源配線２Ａへの配置個数よりも多数のビア３が配置された上層電源配線２Ｂとの対により構成され、上層電源配線２Ａの上層電源配線２Ｂに対する配線幅の比が、配線中央部を除く領域では、上層電源配線２Ａの上層電源配線２Ｂに対する供給電流比の逆数であり、配線中央部では、供給電流比の逆数よりも大きい。 （もっと読む）

【課題】周辺部を損傷させずに、電流を供給することによって切断され得る電気ヒューズ構造を有する半導体装置を提供する。
【解決手段】電気ヒューズ１０は、電子回路とその電子回路のスペアとしての冗長回路との間に電気的に接続され、それらの回路が樹脂封止された後に、外部から電流が供給されることによって切断され得るものである。電気ヒューズ１０は、ファイン層中に設けられており、主配線１およびバリア膜３からなる。主配線１およびバリア膜３のそれぞれの線膨張係数は、その周辺に設けられている絶縁層２，４，および５のそれぞれの線膨張係数よりも大きい。また、主配線１およびバリア膜３のそれぞれの融点は、絶縁層２，４，および５のそれぞれの融点よりも低い。 （もっと読む）

【課題】大規模な半導体集積回路であってもノイズ耐性評価が短時間で可能なノイズ耐性評価方法を提供する。
【解決手段】回路ネットリストを作成する第１のステップＳ１１と、能動素子を受動素子回路に置き換えて置換回路ネットリストを作成する第２のステップＳ１２と、トランジスタの制御端子に該当する制御ノードを抽出する第３のステップＳ１３と、ノイズ注入ノードを設定する第４のステップＳ１４と、所定周波数のノイズを設定し、互いに異なる制御ノードとノイズ注入ノード間の経路のインピーダンスを計算する第５のステップＳ１５と、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおけるインピーダンスのリストを作成する第６のステップＳ１６と、インピーダンスの最小値から半導体集積回路のノイズ耐性を判定する第７のステップＳ１７とを有してなるノイズ耐性評価方法１００とする。 （もっと読む）

【課題】シミュレーションを実行することなく、最適な配線幅の取得を行えるようにすることにより、シミュレーションの複数回実行による処理時間増大を防ぐ。
【解決手段】レイアウト設計装置は、フリップチップ構造の半導体集積回路のＲＤＬ（パッド−Ｉ／Ｏ端子間）配線処理において、Ｉ／Ｏセルの所要電流量と配線長に適した配線幅を取得するためのテーブルをライブラリ化して保持する手段と、パッドとＩ／Ｏセルの位置関係から配線に必要な距離を算出する手段と、パッドとＩ／Ｏセル端子間の配線に必要な距離とＩ／Ｏセルの所要電流量と前記テーブルから適切な配線幅を取得する手段とを有することを特徴とする。 （もっと読む）