【課題】コンタクト構造を有する配線構造に関して、コンタクト構造の製造ばらつきの寄生容量への影響を解析すること。
【解決手段】感度解析システムは、記憶装置、パラメータ設定部、容量算出部、及び感度解析部を備える。記憶装置には、半導体装置に含まれる配線構造を示す配線構造データが格納される。配線構造は、ある配線層に形成されるメイン配線と、そのメイン配線と電気的に接続され、メイン配線から半導体基板の方向に延びるコンタクト構造と、を含む。配線構造の寄生容量には、複数のパラメータが寄与する。製造ばらつきに起因する各パラメータの設計値からの変動量は、所定の範囲で規定される。パラメータ設定部は、各パラメータの変動量を所定の範囲内で複数の条件に設定する。容量算出部は、それら複数の条件のそれぞれにおける配線構造の寄生容量を算出する。感度解析部は、算出された寄生容量に基づいて、各パラメータの変動に対する寄生容量の応答を解析する。 （もっと読む）

集積回路（ＩＣ）の電力回路網内の電圧降下の最小化を提供する一方でスタック・バイアを自動的に削減する方法。この方法では、電力回路網のあらゆる処理可能スタック・バイア（すなわち、接続必須スタック・バイアと非密集スタック・バイア以外）の除去が可能である。電力回路網の電圧降下目標値が越えられた場合には、少なくとも、ＩＣ上の最大電圧降下の重大度の大きさがアップデートされる。このアップデートの後、電圧降下改善スタック・バイアのグループが、電力回路網に復帰させられる。電圧降下目標値が越えられたかどうかを決定するステップと、１以上の問題部位の電圧降下の重大度をアップデートするステップと、追加的なスタック・バイアのグループを復帰させるステップは、電圧降下目標値が越えられなくなるまで繰り返される。 （もっと読む）

【課題】スキャンチェイン上の隣接するＦＦの異なる論理値を持つ頻度が大きくなることでテスト時のＩＲドロップを回避する技術を提供する。
【解決手段】期待値導出処理モジュールＭ１が各ＦＦの論理値を確率伝播の計算または論理シミュレーションの実施によって導出する。グルーピングモジュールＭ２は求めた論理値を参照して検査対象のＦＦをいくつかのグループにグルーピングする。スキャンチェイン構成モジュールＭ３は論理値「１」を取り込む頻度が背反する２つのグループをペアにして、一方を論理反転させて１つのスキャンチェインを構成する。 （もっと読む）

【課題】アナログ／ミックスド・シグナル電子回路をソース技術からターゲット技術に移行する有用な方法を提供する。
【解決手段】まず、ソース技術電子回路内の電流モード動作デバイス及びそれらの電圧調整ノードが識別される。電流モード動作デバイスはそれ自体の電圧調整ノードに印加される電圧に対する感度が低いため、回路内の他のデバイスのバイアス条件に干渉することなく、電圧調整ノードの電圧を変更して電流モード・デバイスの性能を高めることが可能となる。これにより、回路設計者は、電流モードで動作する電子デバイスをソース技術からターゲット技術に移行する際に使用可能な２つの自由度（典型的には幅及び長さ）を余すところなく利用することが可能となる。 （もっと読む）

【課題】半導体集積回路におけるパッドの配置の自由度を増加させること。
【解決手段】本発明の一態様に係る半導体集積回路は、半導体チップ１００に形成されたＩ／Ｏバッファ１０２と、単層パッド１０３と、多層パッド１０４とを備える。単層パッド１０３は、Ｉ／Ｏバッファ１０２上に形成されている。多層パッド１０４は、Ｉ／Ｏバッファ１０２上に形成され、単層パッド１０３と分離して設けられている。単層パッド１０３はボンディング専用のパッドであり、多層パッド１０４はプロービングとボンディングが行われるパッドである。 （もっと読む）

【課題】終端抵抗若しくはダンピング抵抗として機能する抵抗を備えた出力バッファ回路の出力特性と面積効率を向上させる。
【解決手段】出力トランジスタＴ１１，Ｔ１２の出力ノードを配線Ｌ１〜Ｌ５及び抵抗Ｒ１１，Ｒ１２を介してパッド１１に接続した出力回路において、抵抗Ｒ１１，Ｒ１２の両側に出力トランジスタを形成する複数の領域１２，１３を相対向するようにレイアウトし、領域１２，１３の外側にパッド１１をレイアウトした。 （もっと読む）

【課題】ＩＯセルの面積効率を改善し、かつ、従来と同数の電源ＩＯセルを配置した場合であっても、電源トラックの配線抵抗を低減することができる半導体装置を提供する。
【解決手段】半導体装置は、ＩＯセルを複数個配置して構成されたＩＯセルグループを有する。ＩＯセルは、二等辺三角形の形成領域内に形成され、電源トラックが、二等辺三角形の形成領域の底辺に沿って、かつ、底辺に接する一方の辺から他方の辺まで延びるように配置されている。ＩＯセルグループは、これを構成する複数個のＩＯセルの各々が、二等辺三角形の形成領域の底辺に対向する頂点を接し、かつ、底辺に接する一方の辺および他方の辺を、それぞれ、両側に接する２つのＩＯセルの底辺に接する一方の辺および他方の辺と接して配置され、電源ＩＯセルの電源トラックと信号ＩＯセルの電源トラックとが接続されるように配置されている。 （もっと読む）

【課題】内部回路をトリミングするために用いられるヒューズを内蔵する半導体装置において、トリミングされる内部回路とヒューズとを接続するための信号配線を含めたレイアウト面積を削減する。
【解決手段】この半導体装置は、半導体基板と、半導体基板上に形成された少なくとも１層の層間絶縁膜と、少なくとも１層の層間絶縁膜上の配線層に形成された複数のヒューズ及び複数の戻り配線を含むヒューズブロックであって、第１の間隔で隣接して設けられた２つのヒューズと、第１の間隔よりも小さい第２の間隔で隣接して設けられた２つの戻り配線とが、交互に配置されているヒューズブロックとを具備する。 （もっと読む）

【課題】製造ばらつきに関わらず、切断箇所を制御できる構成の電気ヒューズを得る。
【解決手段】半導体装置は、基板（不図示）に形成された電気ヒューズ１００を含む。電気ヒューズ１００は、一端側に設けられた第１の配線１１２と、第１の配線１１２とは異なる層に形成された第２の配線１２２と、第１の配線１１２と第２の配線１２２と接触してこれらを接続する第１のビア１３０と、他端側に設けられ、第１の配線１１２と同層に第１の配線１１２から離間して形成された第３の配線１４２と、第３の配線１４２と第２の配線１２２と接触してこれらを接続し、第１のビア１３０よりも抵抗が低くなるよう構成された第２のビア１３２と、を含み、切断時に電気ヒューズ１００を構成する導電体が外方に流出してなる流出部が形成されて切断される。 （もっと読む）

【課題】集積回路の製造後に実施されるテストでＲＡＭが動作しなくなるのを防ぎ、設計への戻りをなくすこと。製造後のテストの回数を減らし、テスト費用の削減を図ること。
【解決手段】集積回路の設計時に、ＲＡＭの消費電流値、ＲＡＭの配置位置に基づいて消費電流値に重み付けをした重み付け消費電流値、または重み付け消費電流値に素子間の距離を考慮した値に基づいて複数のＲＡＭを複数のグループに振り分ける。各グループについてコアノイズを解析し、得られた電源ドロップ量が所定の条件を満たすか否かを判定する。電源ドロップ量が所定の条件を満たすグループについては、そのグループに含まれるＲＡＭを同時に動作させるＲＡＭとする。一方、電源ドロップ量が所定の条件を満たさないグループについては、ＲＡＭの振り分け条件を変更してＲＡＭの振り分けからやり直す。 （もっと読む）

【課題】回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】複数の半導体基板を積層して含む半導体装置であって、半導体基板のうち所与の半導体基板を貫通し、半導体装置の外部端子と電気的に接続する貫通電極５３と、所与の半導体基板に設けられた回路素子１３と、静電放電保護回路４２とを含み、静電放電保護回路４２と貫通電極５３との配線抵抗が、回路素子１３と貫通電極５３との配線抵抗よりも小さく構成する。静電放電保護回路４２が、所与の半導体基板において、貫通電極５３から最も小さい配線抵抗で接続されていてもよい。 （もっと読む）

集積回路（ＩＣ）内で実現される回路設計を、静電放電（ＥＳＤ）から保護するための方法は、共通の重心（１３０）を共有するように、第１の装置アレイ（２４５）および第２の装置アレイ（２５０）を備える装置アレイ対（１０４および１０８）をＩＣ上に配置することを含み、第１および第２の装置アレイは一致している。第１のＥＳＤダイオードアレイ（２２０）および第２のＥＳＤダイオードアレイ（２２５）を備えるＥＳＤダイオードアレイ対（１１０）は、ＩＣ上に、第１および第２の装置アレイを含む第１の周辺部（１１５）に隣接して配置され得、第１および第２のＥＳＤダイオードアレイは共通の重心を共有するとともに、一致している。第１のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２０）のカソード端子は、第１の装置アレイ（２４５）の入力に結合され、第２のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２５）のカソード端子は、第２の装置アレイ（２５０）の入力端子に結合され得る。
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【課題】電源配線の近傍にビアが配置されたセルの使用が可能な半導体集積回路装置およびレイアウト方法を提供する。
【解決手段】ＶＤＤ電源ストラップ３１１、３１２に接続される中間層配線２１とセル列ＶＤＤ電源配線１１を接続する複数の電源ビア１３、およびＶＳＳ電源ストラップ３２１、３２２に接続される中間層配線２２とセル列ＶＳＳ電源配線１２を接続する複数の電源ビア１３が、高密度領域、低密度領域および無配置領域に分けて配置される。その無配置領域に、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルが配置される。 （もっと読む）

【課題】半導体素子に形成する出力パッドと内部回路の出力端子とを接続する配線の配線抵抗を抑える。
【解決手段】出力端子１８の各々が基板の外周の一辺（第１の辺３１）の側に沿って配列されるように基板の中央部に第１の辺３１に沿って複数の内部回路１６が形成される。第１の辺３１に沿った領域には、複数の第１出力パッド１４Ａが形成され、第１の辺３１に対向する第２の辺３２に沿った領域には、複数の第２出力パッド１４Ｂが形成される。複数の内部回路１６の出力端子のいずれかと複数の第２出力パッド１４Ｂのいずれかとを各々接続する複数の第２配線４２の単位配線長当たりの抵抗値が、複数の内部回路１６の出力端子１８のいずれかと複数の第１出力パッド１４Ａのいずれかとを各々接続する複数の第１配線４１の単位配線長当たりの抵抗値より低くなるように第２配線４２の各々を形成する。 （もっと読む）

【課題】上層配線の幅によらずにコンタクトプラグの底面がアンカー構造となり、下層配線との接続抵抗を低減できる半導体装置とその製造方法を提供する。
【解決手段】基板に下層配線Ｗ１となる第１導電層を形成し、絶縁膜を形成し、上層配線用溝とこれに連通するようにコンタクトホールＣＨを形成する。次に、コンタクトホール及び上層配線用溝の内壁面を被覆してバリアメタル層を形成し、その上層にコンタクトホール及び上層配線用溝に埋め込んで第２導電層を形成する。ここで、上層配線用溝及びコンタクトホールを形成する工程において、上層配線Ｗ２と下層配線Ｗ１の交差する領域に、上層配線にスリットＳＬ１，ＳＬ２または切り欠きを設けて幅が狭くなった部分ＮＰが設けられるように上層配線用溝を形成し、この幅が狭くなった部分ＮＰにおいてコンタクトホールＣＨを形成する。 （もっと読む）

【課題】従来、電源ラインにある一のノードに電源ノイズが発生せず固定の電源電圧が印加されている場合に係るノードに接続された素子に向かって流れる電流を求め、この電流が係るノードから係る素子に向かって流れる場合に係るノードに発生する電圧を求め、これをもって電源ノイズの解析結果とした。しかし、係るノードに発生する電圧が変化すれば、係るノードから係る素子に向かって流れる電流も変化し、係る電流の変化に応じて係るノードに発生する電圧も変化する。従来ではこの現象が考慮されず解析の精度がよくなかった。
【解決手段】係るノードに発生する電圧の電源電圧に対する変動に対応して、係るノードから係る素子に向かって流れる電流の変動の量である電流変動分を求め、係る電流変動分が係る電流に発生した場合に係るノードに発生する電圧の変動の量である電圧変動分を求め、この電圧変動分を使用して電源ノイズを求める。 （もっと読む）

【課題】公知文献の方法には、集積回路の消費電力を過大に見積もっているという課題があった。
【解決手段】集積回路の電源配線をレイアウトする工程と、信号配線をレイアウトする工程と、比較する工程と、分類する工程と、求める工程と、修正する工程とを具備する配線のレイアウト方法によって解決できる。比較する工程においては、信号配線の信号周波数を、所定の基準周波数と比較する。分類する工程においては、信号配線を、基準周波数以上の信号周波数の信号配線で構成される第一のグループと、基準周波数よりも低い信号周波数の信号配線で構成される第二のグループとに分類する。求める工程においては、第一のグループに分類された信号配線で消費される電力に基づく温度上昇を除外して、集積回路における温度上昇の評価値を求める。修正する工程においては、評価値が所定の許容値を超えていた場合に、集積回路のレイアウトを修正する。 （もっと読む）

【課題】効率的にバックアノテーションを実行する。
【解決手段】Pre-layoutシミュレーションを実行し、シミュレーション実行時に電位の変化したノード（アクティブノード）を抽出する（Ｓ１）。レイアウトパターンデータに対してレイアウトパターン検証を行なう（Ｓ２）。Ｓ１のPre-layoutシミュレーション時に抽出されたアクティブノード情報に基づいて、レイアウトパターンデータより寄生素子が抽出され、レイアウトパターンデータのすべてのデバイスと抽出された寄生素子情報を含んだ寄生素子付ネットリストが生成される（Ｓ３）。生成されたネットリストに基づいてPost-layoutシミュレーションが実行される（Ｓ４）。 （もっと読む）

【課題】半導体集積回路の電源ノイズを所定の許容範囲内に抑制するに必要なデカップリング容量を効率的に配置する。
【解決手段】設計装置は、初期見積部と概略電源ノイズ解析部とレイアウト設計部と詳細見積部と詳細電源ノイズ解析部とレイアウト調整部とを備える。初期見積部は、全体の消費電流およびオンチップ容量の概略値を見積る。概略電源ノイズ解析部は、見積られた概略値に基づいて、集中定数回路モデルによりモデル化して電源ノイズ解析を行い、電流容量比を算出する。レイアウト設計部は、電流容量比に基づいて、配置領域が分割された所定の領域毎にセルの配置を行う。詳細見積部は、所定の領域毎に集中定数回路モデルによりモデル化して所定の領域毎の消費電流およびオンチップ容量の詳細値を見積る。詳細電源ノイズ解析部は、詳細値に基づいて、詳細な電源ノイズ解析を行う。レイアウト調整部は、詳細電源ノイズ解析の結果に基づいて、セルの配置の調整を行う。 （もっと読む）

【課題】本発明は、寄生素子同士あるいは寄生素子網とＥＳＤ保護回路網との接続である電源配線に係る図形情報を抽出して、ＥＳＤ検証できる半導体検証装置を提供することを目的とする。
【解決手段】本発明の１つの実施形態は、チップレベル設計においてセルベース方式を採用する半導体装置を検証する半導体検証装置である。そして、マスクレイアウトデータの第１形式データ、及び自動配置配線のセル情報の第２形式データから、電源配線に係る図形情報を有する第３形式データを生成する第１データ生成部と、第２形式データの電源ピン図形に基づき、電源ピン情報を有する第４形式データを生成する第２データ生成部と、第２、第３、第４、第５形式データに基づき、電源配線の寄生素子を抽出し、電源配線の寄生素子に関連する検証を行う検証部とを備える。 （もっと読む）