半導体検証装置
【課題】本発明は、寄生素子同士あるいは寄生素子網とＥＳＤ保護回路網との接続である電源配線に係る図形情報を抽出して、ＥＳＤ検証できる半導体検証装置を提供することを目的とする。
【解決手段】本発明の１つの実施形態は、チップレベル設計においてセルベース方式を採用する半導体装置を検証する半導体検証装置である。そして、マスクレイアウトデータの第１形式データ、及び自動配置配線のセル情報の第２形式データから、電源配線に係る図形情報を有する第３形式データを生成する第１データ生成部と、第２形式データの電源ピン図形に基づき、電源ピン情報を有する第４形式データを生成する第２データ生成部と、第２、第３、第４、第５形式データに基づき、電源配線の寄生素子を抽出し、電源配線の寄生素子に関連する検証を行う検証部とを備える。
【解決手段】本発明の１つの実施形態は、チップレベル設計においてセルベース方式を採用する半導体装置を検証する半導体検証装置である。そして、マスクレイアウトデータの第１形式データ、及び自動配置配線のセル情報の第２形式データから、電源配線に係る図形情報を有する第３形式データを生成する第１データ生成部と、第２形式データの電源ピン図形に基づき、電源ピン情報を有する第４形式データを生成する第２データ生成部と、第２、第３、第４、第５形式データに基づき、電源配線の寄生素子を抽出し、電源配線の寄生素子に関連する検証を行う検証部とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体検証装置に係る発明であって、特に、電源配線の寄生素子に関連する検証を行う半導体検証装置に関するものである。
【背景技術】
【０００２】
プロセス技術の進歩に伴い、ＬＳＩのＥＳＤ（Electrical Static Discharge）問題が深刻化している。そのため、非特許文献１ではＥＳＤ問題を回避するために、ＬＳＩのフルチップでの解析を行うことが重要となってきていることが記載されている。ＥＳＤ検証に必要となる電源配線の寄生素子（配線抵抗など）の抽出（ＬＰＥ:Layout Parasitic Extraction）をＬＳＩのフルチップで行う場合は、大規模な対象について行うことになりハードウエアリソース上困難である。
【０００３】
【非特許文献１】林左千夫、他、「ＥＳＤ保護回路網のフルチップ解析手法」, 第１７回 回路とシステム 軽井沢ワークショップ予稿集Ｐ３６３−３６８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＥＳＤ検証では、ＬＳＩ（半導体装置）のＭＯＳトランジスタ、ＥＳＤ保護素子、配線寄生素子等を同時に抽出して検証に供する必要がある。特に、フルチップでの解析を行う場合、ＥＳＤ検証に必要となる電源配線を含むフルチップ配線のＬＰＥをトランジスタレベルで実施することは、ハードウエアリソース的に困難であった。
【０００５】
一方、チップレベル設計においては、一般的に設計済みの機能ブロック（セル）を配置しそれらの間を接続するセルベース方式が主である。当該セルベース方式でＥＳＤ検証を行う場合、当該セル間を接続する配線の寄生素子のみを抽出するゲートレベルＬＰＥが有効となるが、電源配線に関しては配線の情報が必ずしも定義されておらず、寄生素子同士あるいは寄生素子網とＥＳＤ保護回路網との接続である電源配線に係る図形情報が完全に抽出できない場合が生じる。
【０００６】
そこで、本発明は、寄生素子同士あるいは寄生素子網とＥＳＤ保護回路網との接続である電源配線に係る図形情報を抽出して、ＥＳＤ検証できる半導体検証装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１つの実施形態は、チップレベル設計においてセルベース方式を採用する半導体装置を検証する半導体検証装置である。そして、本発明の１つの実施形態では、半導体装置のマスクレイアウトデータが記述された第１形式データ、及び半導体装置の自動配置配線に必要なセル情報が記述された第２形式データから、電源配線に係る図形情報を有する第３形式データを生成する第１データ生成部と、第２形式データの電源ピン図形に基づき、電源ピン情報を有する第４形式データを生成する第２データ生成部と、第２形式データと、第１データ生成部で生成された第３形式データと、第２データ生成部で生成された第４形式データと、半導体装置のチップレベルにおける各ネット毎の配線データやセル配置情報が記述された第５形式データとに基づき、電源配線の寄生素子を抽出し、電源配線の寄生素子に関連する検証を行う検証部とを備える。
【発明の効果】
【０００８】
本発明に記載の半導体検証装置は、第２形式データと、第１データ生成部で生成された第３形式データと、第２データ生成部で生成された第４形式データと、半導体装置のチップレベルにおける各ネット毎の配線データやセル配置情報が記述された第５形式データとに基づき、電源配線の寄生素子を抽出し、ＥＳＤ検証等の電源配線の寄生素子に関連する検証を行うので、半導体装置のフルチップでの検証が可能となる。
【発明を実施するための最良の形態】
【０００９】
（実施の形態１）
抽出するのが難しい電源配線に係る図形情報としてチップ周回の電源Ｉ／Ｏセル（以降、単に電源セルともいう）がある。図１（ａ）に、チップ周回の概略図を示す。図１に示すチップはチップレベルの設計データであり、チップ外枠１近傍に２本の周回電源配線２が図示されている。さらに、図１（ａ）では、２本の周回電源配線２を拡大した図も図示されており、複数の電源セル３が横方向に接続している様子が図示されている。本実施の形態に係る半導体検証装置は、図１（ａ）に示すチップに対してゲートレベルＬＰＥを行った場合に、電源セル３から寄生素子（例えば抵抗）３１を抽出する。そのため、本実施の形態に係る半導体検証装置では、図１（ｂ）に示すように、複数の電源セル３が横方向に接続していることから複数の寄生素子３１を接続した寄生素子網３２の図形情報を抽出する。さらに、本実施の形態に係る半導体検証装置では、図１（ｃ）に示すように、寄生素子網３２とＥＳＤ保護回路網３３とを接続した図形情報を抽出する。なお、本実施の形態に係る半導体検証装置は、チップレベル設計においてセルベース方式（ゲートアレイを含む）を用いる全ての半導体装置が対象となる。
【００１０】
図２に、本実施の形態に係る半導体検証装置のブロック図を示す。図２に示す半導体検証装置には、まず、ゲートレベルＬＰＥで用いるデータであるマクロＬＥＦ（以下、単にＬＥＦともいう）と、マスクレイアウトデータを記述する業界標準フォーマットであるＧＤＳIIとから、検証対象である半導体装置の電源配線に係る図形情報を有する第２ＤＥＦを生成する第１データ生成部４が図示されている。
【００１１】
次に、図２に示す半導体検証装置には、ゲートレベルＬＰＥで用いるデータであるＬＥＦに基づき選択された、当該第２ＤＥＦに対応する電源ピン情報を有する第２ＬＥＦを生成する第２データ生成部５が図示されている。さらに、図２に示す半導体検証装置には、ＤＥＦ，ＬＥＦ，第２ＤＥＦ及び第２ＬＥＦに基づき、ゲートレベルＬＰＥを行い電源配線の寄生素子を抽出し、抽出した電源配線の寄生素子に関連する検証（例えばＥＳＤ検証）を行う検証部６が図示されている。
【００１２】
ここで、ＤＥＦにはチップレベルの各ネット毎の配線データとセルの配置情報とが含まれている。一方、ＬＥＦには、設計済みの機能ブロック（セル）を抽象化したものであり、自動配置配線に必要なセル情報のみが含まれている。また、ＬＥＦには、具体的な配線の接続先となるピンの図形情報と配線禁止領域を示す情報（ＯＢＳ）が含まれている。図１（ａ）に示す周回電源配線２の電源セル３に対応するＬＥＦを図３に示す。図３では、２本の周回電源配線２に対応してＶＳＳピン７の図形情報が２つ図示されている。そして、図３に示す電源セル３をバッティング配置した図を図４に示す。なお、ＤＥＦ及びＬＥＦの構成等については、cadence社 ＬＥＦ／ＤＥＦ Language Reference Product Version 5.5 February 2003に詳しく述べられている。
【００１３】
ＧＤＳII（マスクレイアウトデータを記述する業界標準フォーマット）は、セル内の図形データが全て存在するが、ＧＤＳIIに含まれるのは図形情報のみでネットの情報が含まれておらずゲートレベルＬＰＥの入力データとしては利用できない。
【００１４】
ゲートレベルＬＰＥで寄生素子の抽出を行い検証する対象はＤＥＦに含まれる配線データであり、抽出された寄生素子網と電源セルとは電源ピンを介して接続されている。
【００１５】
本実施の形態に係る半導体検証装置では、準備段階として図５のように電源セルのＬＥＦと対応するＧＤＳIIを入力として、ＶＳＳ配線８の図形情報を備える第２ＤＥＦを第１データ生成部４で生成する。また、ＬＥＦを用いて、電源ピンの図形情報を有する第２ＬＥＦを第２データ生成部５で生成する。
【００１６】
具体的に第２ＤＥＦを生成する方法は、まず、ＬＥＦの各電源ピン図形について、それぞれレイヤ（積層構造で構成されている配線の層番号）及び座標を認識する。次に、上記電源ピン図形と同一レイヤで重なりを持つ図形をＧＤＳIIより抽出し、電源配線に係る図形情報（配線データ（ＶＳＳ配線８））としてＤＥＦに追加して第２ＤＥＦとして出力する。なお、第２ＤＥＦのある座標（例えば原点座標（０，０））において、第２ＬＥＦのデータと関連付けを行う。
【００１７】
さらに、具体的に第２ＬＥＦを生成する方法は、ＬＥＦのＶＳＳピン７に係る図形情報から代表図形を１つ選び、その代表図形（矩形）の中心を電源ピン７１とする電源ピン情報を図５に示す第２ＬＥＦとして第２データ生成部５で生成する。なお、電源ピン７１は、電源配線のレイヤと同じレイヤに生成する。また、所定の位置にある代表図形の選出方法としては、例えばＬＥＦのＶＳＳピン７に係る図形情報のうちＹ座標が最大となるのＶＳＳピン７に係る図形情報とする。つまり、図５では、図中の上側のＶＳＳピン７の矩形がＹ座標の最大の図形であり代表図形となる。
【００１８】
図６は、ＬＥＦの電源ピン図形が図５の場合と異なり、電源セル３の左右端のみ形成されている。当該ＬＥＦを利用しても、本実施の形態に係る半導体検証装置は、ＥＳＤ検証を行うことができる。つまり、図６に示すＬＥＦの電源ピン図形と同一レイヤで重なりを持つ図形をＧＤＳIIより抽出すると、図５に示す第２ＤＥＦと同じ第２ＤＥＦを形成することができる（図６右下）。
【００１９】
図３に示す電源セル３が、図４のように電源配線としてバッティング配置で形成されている場合、ゲートレベルＬＰＥによる寄生素子抽出では以下の問題があった。まず、ゲートレベルＬＰＥは、電源セル３内の電源ピン図形が抽出の対象外であるため、ＤＥＦのままでは電源配線の寄生素子が抽出できない。ＬＥＦには、電源配線の図形情報がピン情報として必ずしも含まれていない（図６右上のような場合）。同名の電源ピンは電気的にショートするものとして扱われるため、実際には２本の並行配線があってもネットリスト的にショートされた抽出結果となる。
【００２０】
また、図７に示すように２本の電源配線が長い距離並走し一部分で接続している（ショート部分）ような電源セル３の図形情報に対して、従来のようにＬＥＦやＤＥＦのみで検証を行っても、当該ショート部分を正しく検証できなかった。しかし、本実施の形態に係る半導体検証装置では、第１及び第２データ生成部４，５において、あらかじめショート部分の情報を持った第２ＤＥＦ及び第２ＬＥＦを用意して検証している。そのため、本実施の形態に係る検証部５では、第２ＤＥＦ及び第２ＬＥＦをゲートレベルＬＰＥツールに入力し、さらに電源セル３を階層展開することで、ショート部分を含む電源配線の寄生素子の抽出が可能となる。
【００２１】
具体的に電源セル３の階層展開について説明すると、まず、図８（ａ）に示すようにＶＳＳピン７が電源セル３の両側に４箇所あるＬＥＦに対して、当該ＶＳＳピン７の位置に対応するＶＳＳ配線８を配置する図形情報を有する第２ＤＥＦが第１データ生成部４により生成される。さらに、図８（ａ）では、第２ＤＥＦの原点（０，０）に電源ピン７１の情報を有する第２ＬＥＦが関連付けている。そのため、本実施の形態に係る検出部５において階層展開の実行モードを行うと、図８（ｂ）のように隣接するＶＳＳピン７同士が接続された複数のＬＥＦの電源セル３が、図８（ｃ）のようにＶＳＳ配線８を有する複数の第２ＤＥＦの電源セル３として展開され、さらに、各第２ＤＥＦの原点に合わせて第２ＬＥＦの電源ピン７１の情報が図８（ｄ）のように展開される。
【００２２】
以上のように、本実施の形態では、階層展開を実行することで、図８（ａ）に示すＬＥＦのように電源配線をセル内の電源ピン図形（ＶＳＳピン７）のみとして扱うのではなく、電源配線に係る図形情報（配線データ（ＶＳＳ配線８））として扱うことができるので電源配線の寄生素子の抽出が可能となる。但し、階層展開によって電源ピン情報（ＶＳＳピン７）が消えることになるが、本実施の形態では、第２ＤＥＦの原点に第２ＬＥＦを配置（関連付ける）するので電源セル３に電源ピン７１の情報を残すことができる。そのため、抽出された電源配線の寄生素子網と電源セルとの接続は、当該電源ピン７１を介して成立させることができる。なお、本実施の形態では、電源ピンの生成を１箇所にすることで、物理的に離れている配線をネットリスト上で電気的ショートしてしまう問題を回避している。
【００２３】
（実施の形態２）
本実施の形態では、複数のレイヤに設けられた配線がＶＩＡ（ビア）で接続された半導体装置を検証する場合について述べる。図９に示すように、ＧＤＳIIではＶＳＳピン７がメタル層の６，５，４レイヤに形成され、それぞれがＶＩＡ７２で接続されているデータとして保持されている。しかし、図９に示すように、対応するＬＥＦでは、ＶＳＳピン７がメタル層の６レイヤにのみ形成され、５，４レイヤのＶＳＳピン７はＯＢＳとして記述される。
【００２４】
そのため、複数のレイヤに設けられた配線がＶＩＡ（ビア）で接続された半導体装置を検証する場合、従来のＬＥＦやＤＥＦのみを用いて検証しても、電源配線の寄生素子網を正しく検証できない。そこで、本実施の形態に係る半導体検証装置では、第１データ生成部４において、複数のレイヤに設けられた配線を考慮して第２ＤＥＦを生成する。
【００２５】
具体的に第２ＤＥＦを生成する方法は、まず、ＬＥＦの各電源ピン図形について、それぞれレイヤ（積層構造で構成されている配線の層番号）及び座標を認識する。次に、上記電源ピン図形と同一レイヤで重なりを持つ図形をＧＤＳIIより抽出する。抽出した図形を起点としてＧＤＳII上で等電位となる電源配線を追跡して得られたデータを、電源配線に係る図形情報（配線データ（ＶＳＳ配線８））としてＤＥＦに追加して、図１０に示すような第２ＤＥＦとして出力する。なお、第２ＤＥＦの原点座標（０，０）において、第２ＬＥＦのデータと関連付けを行う。また、第２データ生成部５で生成される図１０に示すような第２ＬＥＦについては、実施の形態１と同じであるため詳細な説明は省略する。
【００２６】
図９では、ＬＥＦにおいて電源ピン７がメタル層のレイヤ６のみに存在しており、レイヤ５，４はＯＢＳ（配線禁止領域）情報が存在するだけである。しかし、ＧＤＳIIでは、メタル層のレイヤ６，５，４をＶＩＡ７２で束ねた配線であるという例を示している。
【００２７】
図９に示すＬＥＦを入力として、検証部６でゲートレベルＬＰＥツールによる寄生素子の抽出を行うと次のような問題が考えられる。まず、ＯＢＳは配線データとして扱われないため寄生素子の抽出の対象外となる。ＬＥＦには電源配線のＶＩＡ７２の図形情報が必ずしも含まれていない。実際の配線はメタル層のレイヤ６，５，４をＶＩＡ７２で束ねた電源配線網であるが、ＬＥＦからは当該電源配線網の寄生素子を正しく抽出できない。
【００２８】
そこで、本実施の形態に係る半導体検証装置では、あらかじめ第２ＤＥＦ及び第２ＬＥＦを用意し、検証部６でこれらデータをゲートレベルＬＰＥツールの入力とし、さらに電源セルを階層展開する実行モードを用いることで複数のレイヤの電源配線を認識できる。つまり、第２ＤＥＦは、メタル層のレイヤ６，５，４における配線データ８及びＶＩＡデータ８１の図形情報を有しているので、実際のデータであるＧＤＳIIと同等の情報量となり、電源配線の寄生素子を正しく抽出することが可能となる。
【００２９】
以上の説明では、検証部６が抽出した電源配線の寄生素子等に基づきＥＳＤ検証を行う例について説明したが、本発明はこれに限られず、電源配線の寄生素子に関連する検証であれば他の検証であっても良い。例えば、同時スイッチングノイズ（ＳＳＮ:Simultaneous Switching Noise）の検証であっても良い。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態１に係る半導体装置の概略図である。
【図２】本発明の実施の形態１に係る半導体検証装置のブロック図である。
【図３】本発明の実施の形態１に係るＬＥＦの概略図である。
【図４】本発明の実施の形態１に係るバッティング配置されたＬＥＦの概略図である。
【図５】本発明の実施の形態１に係る半導体検証装置に用いるデータを説明するための図である。
【図６】本発明の実施の形態１に係る半導体検証装置に用いる別のデータを説明するための図である。
【図７】本発明の実施の形態１に係る電源セルを説明するための図である。
【図８】本発明の実施の形態１に係る電源セルの階層展開を説明するための図である。
【図９】本発明の実施の形態２に係る半導体検証装置に用いるデータを説明するための図である。
【図１０】本発明の実施の形態２に係る半導体検証装置に用いるデータを説明するための図である。
【符号の説明】
【００３１】
１ チップ外枠、２ 周回電源配線、３ 電源セル、４ 第１データ生成部、５ 第２データ生成部、６ 検証部、７ ＶＳＳピン、８ ＶＳＳ配線。
【技術分野】
【０００１】
本発明は、半導体検証装置に係る発明であって、特に、電源配線の寄生素子に関連する検証を行う半導体検証装置に関するものである。
【背景技術】
【０００２】
プロセス技術の進歩に伴い、ＬＳＩのＥＳＤ（Electrical Static Discharge）問題が深刻化している。そのため、非特許文献１ではＥＳＤ問題を回避するために、ＬＳＩのフルチップでの解析を行うことが重要となってきていることが記載されている。ＥＳＤ検証に必要となる電源配線の寄生素子（配線抵抗など）の抽出（ＬＰＥ:Layout Parasitic Extraction）をＬＳＩのフルチップで行う場合は、大規模な対象について行うことになりハードウエアリソース上困難である。
【０００３】
【非特許文献１】林左千夫、他、「ＥＳＤ保護回路網のフルチップ解析手法」, 第１７回 回路とシステム 軽井沢ワークショップ予稿集Ｐ３６３−３６８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＥＳＤ検証では、ＬＳＩ（半導体装置）のＭＯＳトランジスタ、ＥＳＤ保護素子、配線寄生素子等を同時に抽出して検証に供する必要がある。特に、フルチップでの解析を行う場合、ＥＳＤ検証に必要となる電源配線を含むフルチップ配線のＬＰＥをトランジスタレベルで実施することは、ハードウエアリソース的に困難であった。
【０００５】
一方、チップレベル設計においては、一般的に設計済みの機能ブロック（セル）を配置しそれらの間を接続するセルベース方式が主である。当該セルベース方式でＥＳＤ検証を行う場合、当該セル間を接続する配線の寄生素子のみを抽出するゲートレベルＬＰＥが有効となるが、電源配線に関しては配線の情報が必ずしも定義されておらず、寄生素子同士あるいは寄生素子網とＥＳＤ保護回路網との接続である電源配線に係る図形情報が完全に抽出できない場合が生じる。
【０００６】
そこで、本発明は、寄生素子同士あるいは寄生素子網とＥＳＤ保護回路網との接続である電源配線に係る図形情報を抽出して、ＥＳＤ検証できる半導体検証装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１つの実施形態は、チップレベル設計においてセルベース方式を採用する半導体装置を検証する半導体検証装置である。そして、本発明の１つの実施形態では、半導体装置のマスクレイアウトデータが記述された第１形式データ、及び半導体装置の自動配置配線に必要なセル情報が記述された第２形式データから、電源配線に係る図形情報を有する第３形式データを生成する第１データ生成部と、第２形式データの電源ピン図形に基づき、電源ピン情報を有する第４形式データを生成する第２データ生成部と、第２形式データと、第１データ生成部で生成された第３形式データと、第２データ生成部で生成された第４形式データと、半導体装置のチップレベルにおける各ネット毎の配線データやセル配置情報が記述された第５形式データとに基づき、電源配線の寄生素子を抽出し、電源配線の寄生素子に関連する検証を行う検証部とを備える。
【発明の効果】
【０００８】
本発明に記載の半導体検証装置は、第２形式データと、第１データ生成部で生成された第３形式データと、第２データ生成部で生成された第４形式データと、半導体装置のチップレベルにおける各ネット毎の配線データやセル配置情報が記述された第５形式データとに基づき、電源配線の寄生素子を抽出し、ＥＳＤ検証等の電源配線の寄生素子に関連する検証を行うので、半導体装置のフルチップでの検証が可能となる。
【発明を実施するための最良の形態】
【０００９】
（実施の形態１）
抽出するのが難しい電源配線に係る図形情報としてチップ周回の電源Ｉ／Ｏセル（以降、単に電源セルともいう）がある。図１（ａ）に、チップ周回の概略図を示す。図１に示すチップはチップレベルの設計データであり、チップ外枠１近傍に２本の周回電源配線２が図示されている。さらに、図１（ａ）では、２本の周回電源配線２を拡大した図も図示されており、複数の電源セル３が横方向に接続している様子が図示されている。本実施の形態に係る半導体検証装置は、図１（ａ）に示すチップに対してゲートレベルＬＰＥを行った場合に、電源セル３から寄生素子（例えば抵抗）３１を抽出する。そのため、本実施の形態に係る半導体検証装置では、図１（ｂ）に示すように、複数の電源セル３が横方向に接続していることから複数の寄生素子３１を接続した寄生素子網３２の図形情報を抽出する。さらに、本実施の形態に係る半導体検証装置では、図１（ｃ）に示すように、寄生素子網３２とＥＳＤ保護回路網３３とを接続した図形情報を抽出する。なお、本実施の形態に係る半導体検証装置は、チップレベル設計においてセルベース方式（ゲートアレイを含む）を用いる全ての半導体装置が対象となる。
【００１０】
図２に、本実施の形態に係る半導体検証装置のブロック図を示す。図２に示す半導体検証装置には、まず、ゲートレベルＬＰＥで用いるデータであるマクロＬＥＦ（以下、単にＬＥＦともいう）と、マスクレイアウトデータを記述する業界標準フォーマットであるＧＤＳIIとから、検証対象である半導体装置の電源配線に係る図形情報を有する第２ＤＥＦを生成する第１データ生成部４が図示されている。
【００１１】
次に、図２に示す半導体検証装置には、ゲートレベルＬＰＥで用いるデータであるＬＥＦに基づき選択された、当該第２ＤＥＦに対応する電源ピン情報を有する第２ＬＥＦを生成する第２データ生成部５が図示されている。さらに、図２に示す半導体検証装置には、ＤＥＦ，ＬＥＦ，第２ＤＥＦ及び第２ＬＥＦに基づき、ゲートレベルＬＰＥを行い電源配線の寄生素子を抽出し、抽出した電源配線の寄生素子に関連する検証（例えばＥＳＤ検証）を行う検証部６が図示されている。
【００１２】
ここで、ＤＥＦにはチップレベルの各ネット毎の配線データとセルの配置情報とが含まれている。一方、ＬＥＦには、設計済みの機能ブロック（セル）を抽象化したものであり、自動配置配線に必要なセル情報のみが含まれている。また、ＬＥＦには、具体的な配線の接続先となるピンの図形情報と配線禁止領域を示す情報（ＯＢＳ）が含まれている。図１（ａ）に示す周回電源配線２の電源セル３に対応するＬＥＦを図３に示す。図３では、２本の周回電源配線２に対応してＶＳＳピン７の図形情報が２つ図示されている。そして、図３に示す電源セル３をバッティング配置した図を図４に示す。なお、ＤＥＦ及びＬＥＦの構成等については、cadence社 ＬＥＦ／ＤＥＦ Language Reference Product Version 5.5 February 2003に詳しく述べられている。
【００１３】
ＧＤＳII（マスクレイアウトデータを記述する業界標準フォーマット）は、セル内の図形データが全て存在するが、ＧＤＳIIに含まれるのは図形情報のみでネットの情報が含まれておらずゲートレベルＬＰＥの入力データとしては利用できない。
【００１４】
ゲートレベルＬＰＥで寄生素子の抽出を行い検証する対象はＤＥＦに含まれる配線データであり、抽出された寄生素子網と電源セルとは電源ピンを介して接続されている。
【００１５】
本実施の形態に係る半導体検証装置では、準備段階として図５のように電源セルのＬＥＦと対応するＧＤＳIIを入力として、ＶＳＳ配線８の図形情報を備える第２ＤＥＦを第１データ生成部４で生成する。また、ＬＥＦを用いて、電源ピンの図形情報を有する第２ＬＥＦを第２データ生成部５で生成する。
【００１６】
具体的に第２ＤＥＦを生成する方法は、まず、ＬＥＦの各電源ピン図形について、それぞれレイヤ（積層構造で構成されている配線の層番号）及び座標を認識する。次に、上記電源ピン図形と同一レイヤで重なりを持つ図形をＧＤＳIIより抽出し、電源配線に係る図形情報（配線データ（ＶＳＳ配線８））としてＤＥＦに追加して第２ＤＥＦとして出力する。なお、第２ＤＥＦのある座標（例えば原点座標（０，０））において、第２ＬＥＦのデータと関連付けを行う。
【００１７】
さらに、具体的に第２ＬＥＦを生成する方法は、ＬＥＦのＶＳＳピン７に係る図形情報から代表図形を１つ選び、その代表図形（矩形）の中心を電源ピン７１とする電源ピン情報を図５に示す第２ＬＥＦとして第２データ生成部５で生成する。なお、電源ピン７１は、電源配線のレイヤと同じレイヤに生成する。また、所定の位置にある代表図形の選出方法としては、例えばＬＥＦのＶＳＳピン７に係る図形情報のうちＹ座標が最大となるのＶＳＳピン７に係る図形情報とする。つまり、図５では、図中の上側のＶＳＳピン７の矩形がＹ座標の最大の図形であり代表図形となる。
【００１８】
図６は、ＬＥＦの電源ピン図形が図５の場合と異なり、電源セル３の左右端のみ形成されている。当該ＬＥＦを利用しても、本実施の形態に係る半導体検証装置は、ＥＳＤ検証を行うことができる。つまり、図６に示すＬＥＦの電源ピン図形と同一レイヤで重なりを持つ図形をＧＤＳIIより抽出すると、図５に示す第２ＤＥＦと同じ第２ＤＥＦを形成することができる（図６右下）。
【００１９】
図３に示す電源セル３が、図４のように電源配線としてバッティング配置で形成されている場合、ゲートレベルＬＰＥによる寄生素子抽出では以下の問題があった。まず、ゲートレベルＬＰＥは、電源セル３内の電源ピン図形が抽出の対象外であるため、ＤＥＦのままでは電源配線の寄生素子が抽出できない。ＬＥＦには、電源配線の図形情報がピン情報として必ずしも含まれていない（図６右上のような場合）。同名の電源ピンは電気的にショートするものとして扱われるため、実際には２本の並行配線があってもネットリスト的にショートされた抽出結果となる。
【００２０】
また、図７に示すように２本の電源配線が長い距離並走し一部分で接続している（ショート部分）ような電源セル３の図形情報に対して、従来のようにＬＥＦやＤＥＦのみで検証を行っても、当該ショート部分を正しく検証できなかった。しかし、本実施の形態に係る半導体検証装置では、第１及び第２データ生成部４，５において、あらかじめショート部分の情報を持った第２ＤＥＦ及び第２ＬＥＦを用意して検証している。そのため、本実施の形態に係る検証部５では、第２ＤＥＦ及び第２ＬＥＦをゲートレベルＬＰＥツールに入力し、さらに電源セル３を階層展開することで、ショート部分を含む電源配線の寄生素子の抽出が可能となる。
【００２１】
具体的に電源セル３の階層展開について説明すると、まず、図８（ａ）に示すようにＶＳＳピン７が電源セル３の両側に４箇所あるＬＥＦに対して、当該ＶＳＳピン７の位置に対応するＶＳＳ配線８を配置する図形情報を有する第２ＤＥＦが第１データ生成部４により生成される。さらに、図８（ａ）では、第２ＤＥＦの原点（０，０）に電源ピン７１の情報を有する第２ＬＥＦが関連付けている。そのため、本実施の形態に係る検出部５において階層展開の実行モードを行うと、図８（ｂ）のように隣接するＶＳＳピン７同士が接続された複数のＬＥＦの電源セル３が、図８（ｃ）のようにＶＳＳ配線８を有する複数の第２ＤＥＦの電源セル３として展開され、さらに、各第２ＤＥＦの原点に合わせて第２ＬＥＦの電源ピン７１の情報が図８（ｄ）のように展開される。
【００２２】
以上のように、本実施の形態では、階層展開を実行することで、図８（ａ）に示すＬＥＦのように電源配線をセル内の電源ピン図形（ＶＳＳピン７）のみとして扱うのではなく、電源配線に係る図形情報（配線データ（ＶＳＳ配線８））として扱うことができるので電源配線の寄生素子の抽出が可能となる。但し、階層展開によって電源ピン情報（ＶＳＳピン７）が消えることになるが、本実施の形態では、第２ＤＥＦの原点に第２ＬＥＦを配置（関連付ける）するので電源セル３に電源ピン７１の情報を残すことができる。そのため、抽出された電源配線の寄生素子網と電源セルとの接続は、当該電源ピン７１を介して成立させることができる。なお、本実施の形態では、電源ピンの生成を１箇所にすることで、物理的に離れている配線をネットリスト上で電気的ショートしてしまう問題を回避している。
【００２３】
（実施の形態２）
本実施の形態では、複数のレイヤに設けられた配線がＶＩＡ（ビア）で接続された半導体装置を検証する場合について述べる。図９に示すように、ＧＤＳIIではＶＳＳピン７がメタル層の６，５，４レイヤに形成され、それぞれがＶＩＡ７２で接続されているデータとして保持されている。しかし、図９に示すように、対応するＬＥＦでは、ＶＳＳピン７がメタル層の６レイヤにのみ形成され、５，４レイヤのＶＳＳピン７はＯＢＳとして記述される。
【００２４】
そのため、複数のレイヤに設けられた配線がＶＩＡ（ビア）で接続された半導体装置を検証する場合、従来のＬＥＦやＤＥＦのみを用いて検証しても、電源配線の寄生素子網を正しく検証できない。そこで、本実施の形態に係る半導体検証装置では、第１データ生成部４において、複数のレイヤに設けられた配線を考慮して第２ＤＥＦを生成する。
【００２５】
具体的に第２ＤＥＦを生成する方法は、まず、ＬＥＦの各電源ピン図形について、それぞれレイヤ（積層構造で構成されている配線の層番号）及び座標を認識する。次に、上記電源ピン図形と同一レイヤで重なりを持つ図形をＧＤＳIIより抽出する。抽出した図形を起点としてＧＤＳII上で等電位となる電源配線を追跡して得られたデータを、電源配線に係る図形情報（配線データ（ＶＳＳ配線８））としてＤＥＦに追加して、図１０に示すような第２ＤＥＦとして出力する。なお、第２ＤＥＦの原点座標（０，０）において、第２ＬＥＦのデータと関連付けを行う。また、第２データ生成部５で生成される図１０に示すような第２ＬＥＦについては、実施の形態１と同じであるため詳細な説明は省略する。
【００２６】
図９では、ＬＥＦにおいて電源ピン７がメタル層のレイヤ６のみに存在しており、レイヤ５，４はＯＢＳ（配線禁止領域）情報が存在するだけである。しかし、ＧＤＳIIでは、メタル層のレイヤ６，５，４をＶＩＡ７２で束ねた配線であるという例を示している。
【００２７】
図９に示すＬＥＦを入力として、検証部６でゲートレベルＬＰＥツールによる寄生素子の抽出を行うと次のような問題が考えられる。まず、ＯＢＳは配線データとして扱われないため寄生素子の抽出の対象外となる。ＬＥＦには電源配線のＶＩＡ７２の図形情報が必ずしも含まれていない。実際の配線はメタル層のレイヤ６，５，４をＶＩＡ７２で束ねた電源配線網であるが、ＬＥＦからは当該電源配線網の寄生素子を正しく抽出できない。
【００２８】
そこで、本実施の形態に係る半導体検証装置では、あらかじめ第２ＤＥＦ及び第２ＬＥＦを用意し、検証部６でこれらデータをゲートレベルＬＰＥツールの入力とし、さらに電源セルを階層展開する実行モードを用いることで複数のレイヤの電源配線を認識できる。つまり、第２ＤＥＦは、メタル層のレイヤ６，５，４における配線データ８及びＶＩＡデータ８１の図形情報を有しているので、実際のデータであるＧＤＳIIと同等の情報量となり、電源配線の寄生素子を正しく抽出することが可能となる。
【００２９】
以上の説明では、検証部６が抽出した電源配線の寄生素子等に基づきＥＳＤ検証を行う例について説明したが、本発明はこれに限られず、電源配線の寄生素子に関連する検証であれば他の検証であっても良い。例えば、同時スイッチングノイズ（ＳＳＮ:Simultaneous Switching Noise）の検証であっても良い。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態１に係る半導体装置の概略図である。
【図２】本発明の実施の形態１に係る半導体検証装置のブロック図である。
【図３】本発明の実施の形態１に係るＬＥＦの概略図である。
【図４】本発明の実施の形態１に係るバッティング配置されたＬＥＦの概略図である。
【図５】本発明の実施の形態１に係る半導体検証装置に用いるデータを説明するための図である。
【図６】本発明の実施の形態１に係る半導体検証装置に用いる別のデータを説明するための図である。
【図７】本発明の実施の形態１に係る電源セルを説明するための図である。
【図８】本発明の実施の形態１に係る電源セルの階層展開を説明するための図である。
【図９】本発明の実施の形態２に係る半導体検証装置に用いるデータを説明するための図である。
【図１０】本発明の実施の形態２に係る半導体検証装置に用いるデータを説明するための図である。
【符号の説明】
【００３１】
１ チップ外枠、２ 周回電源配線、３ 電源セル、４ 第１データ生成部、５ 第２データ生成部、６ 検証部、７ ＶＳＳピン、８ ＶＳＳ配線。
【特許請求の範囲】
【請求項１】
チップレベル設計においてセルベース方式を採用する半導体装置を検証する半導体検証装置であって、
前記半導体装置のマスクレイアウトデータが記述された第１形式データ、及び前記半導体装置の自動配置配線に必要なセル情報が記述された第２形式データから、電源配線に係る図形情報を有する第３形式データを生成する第１データ生成部と、
前記第２形式データの電源ピン図形に基づき、電源ピン情報を有する第４形式データを生成する第２データ生成部と、
前記第２形式データと、前記第１データ生成部で生成された前記第３形式データと、前記第２データ生成部で生成された前記第４形式データと、前記半導体装置のチップレベルにおける各ネット毎の配線データやセル配置情報が記述された第５形式データとに基づき、前記電源配線の寄生素子を抽出し、前記電源配線の寄生素子に関連する検証を行う検証部とを備えることを特徴とする半導体検証装置。
【請求項２】
請求項１に記載の半導体検証装置であって、
前記第１データ生成部は、前記第２形式データの前記電源ピン図形毎のレイヤ及び座標を認識し、前記電源ピン図形と同一レイヤで重なりを持つ前記電源配線に係る前記図形情報を前記第１形式データから抽出し、抽出された前記電源配線に係る前記図形情報を前記第３形式データとして生成することを特徴とする半導体検証装置。
【請求項３】
請求項２に記載の半導体検証装置であって、
前記第１データ生成部は、抽出された前記電源配線に係る前記図形情報を起点にして、前記第１形式データ上で等電位となる配線を追跡し、当該追跡した配線のデータを前記図形情報として前記第３形式データに付加することを特徴とする半導体検証装置。
【請求項４】
請求項１乃至請求項３のいずれか１つに記載の半導体検証装置であって、
前記第２データ生成部は、前記第２形式データの前記所定の位置にある前記電源ピン図形から、前記第４形式データの前記電源ピン情報を生成することを特徴とする半導体検証装置。
【請求項５】
請求項４に記載の半導体検証装置であって、
前記所定の位置は、前記第２形式データの前記電源ピン図形のうち最大のＹ座標を有する位置であることを特徴とする半導体検証装置。
【請求項１】
チップレベル設計においてセルベース方式を採用する半導体装置を検証する半導体検証装置であって、
前記半導体装置のマスクレイアウトデータが記述された第１形式データ、及び前記半導体装置の自動配置配線に必要なセル情報が記述された第２形式データから、電源配線に係る図形情報を有する第３形式データを生成する第１データ生成部と、
前記第２形式データの電源ピン図形に基づき、電源ピン情報を有する第４形式データを生成する第２データ生成部と、
前記第２形式データと、前記第１データ生成部で生成された前記第３形式データと、前記第２データ生成部で生成された前記第４形式データと、前記半導体装置のチップレベルにおける各ネット毎の配線データやセル配置情報が記述された第５形式データとに基づき、前記電源配線の寄生素子を抽出し、前記電源配線の寄生素子に関連する検証を行う検証部とを備えることを特徴とする半導体検証装置。
【請求項２】
請求項１に記載の半導体検証装置であって、
前記第１データ生成部は、前記第２形式データの前記電源ピン図形毎のレイヤ及び座標を認識し、前記電源ピン図形と同一レイヤで重なりを持つ前記電源配線に係る前記図形情報を前記第１形式データから抽出し、抽出された前記電源配線に係る前記図形情報を前記第３形式データとして生成することを特徴とする半導体検証装置。
【請求項３】
請求項２に記載の半導体検証装置であって、
前記第１データ生成部は、抽出された前記電源配線に係る前記図形情報を起点にして、前記第１形式データ上で等電位となる配線を追跡し、当該追跡した配線のデータを前記図形情報として前記第３形式データに付加することを特徴とする半導体検証装置。
【請求項４】
請求項１乃至請求項３のいずれか１つに記載の半導体検証装置であって、
前記第２データ生成部は、前記第２形式データの前記所定の位置にある前記電源ピン図形から、前記第４形式データの前記電源ピン情報を生成することを特徴とする半導体検証装置。
【請求項５】
請求項４に記載の半導体検証装置であって、
前記所定の位置は、前記第２形式データの前記電源ピン図形のうち最大のＹ座標を有する位置であることを特徴とする半導体検証装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−１０２４９８（Ｐ２０１０−１０２４９８Ａ）
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願番号】特願２００８−２７３１６０（Ｐ２００８−２７３１６０）
【出願日】平成２０年１０月２３日（２００８．１０．２３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願日】平成２０年１０月２３日（２００８．１０．２３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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