バックアノテーション装置
【課題】効率的にバックアノテーションを実行する。
【解決手段】Pre-layoutシミュレーションを実行し、シミュレーション実行時に電位の変化したノード（アクティブノード）を抽出する（Ｓ１）。レイアウトパターンデータに対してレイアウトパターン検証を行なう（Ｓ２）。Ｓ１のPre-layoutシミュレーション時に抽出されたアクティブノード情報に基づいて、レイアウトパターンデータより寄生素子が抽出され、レイアウトパターンデータのすべてのデバイスと抽出された寄生素子情報を含んだ寄生素子付ネットリストが生成される（Ｓ３）。生成されたネットリストに基づいてPost-layoutシミュレーションが実行される（Ｓ４）。
【解決手段】Pre-layoutシミュレーションを実行し、シミュレーション実行時に電位の変化したノード（アクティブノード）を抽出する（Ｓ１）。レイアウトパターンデータに対してレイアウトパターン検証を行なう（Ｓ２）。Ｓ１のPre-layoutシミュレーション時に抽出されたアクティブノード情報に基づいて、レイアウトパターンデータより寄生素子が抽出され、レイアウトパターンデータのすべてのデバイスと抽出された寄生素子情報を含んだ寄生素子付ネットリストが生成される（Ｓ３）。生成されたネットリストに基づいてPost-layoutシミュレーションが実行される（Ｓ４）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バックアノテーション装置に関し、特に、抽出された寄生素子の結果に基づいてシミュレーションを行なうバックアノテーション装置に関する。
【背景技術】
【０００２】
プロセス技術の進歩および素子の高速化に伴なって、配線遅延を削減することが重要となってきた。そのために、いったんレイアウトを行ない、レイアウト終了後にそのレイアウトから配線遅延の原因となる寄生素子を抽出し、そのレイアウトの回路構成と上記寄生素子の情報を用いて回路シミュレーションを行なう。これをバックアノテーションと呼ぶ。
【０００３】
従来のバックアノテーションフローでは、対象となるレイアウトパターンデータ内に存在する全デバイスと指定したノードとの寄生素子情報を含む寄生素子付ネットリストを用いて、ポストレイアウトシミュレーションを実施していた。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、近年、半導体集積回路が大規模化するにともない、半導体集積回路の全デバイスを対象としてポストレイアウトシミュレーションを行なうには、寄生素子抽出および、ポストレイアウトシミュレーションに費やす実行時間が多大となり、現実的な時間での実行が困難な場合が多い。また、対象となるレイアウトパターンデータ内の寄生素子抽出の対象ノードを選定する作業も人手で行なわなければならず困難な上、抽出対象ノードの数が多くなればなるほどポストレイアウトシミュレーションが困難になるという問題がある。
【０００５】
本発明は上述の課題を解決するためになされたものでその目的は、効率的にバックアノテーションを実行することが可能なバックアノテーション装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明のある局面に従うバックアノテーション装置は、論理回路に所定の信号を印加する際に、電位の変化するノードを検出するプレレイアウトシミュレーション実行部と、プレレイアウトシミュレーション実行部に接続され、電位の変化するノードより寄生素子を抽出する寄生素子抽出部と、寄生素子抽出部に接続され、論理回路のレイアウトパターンデータに含まれるすべてのデバイスおよび寄生素子抽出部で抽出された寄生素子を含むネットリストを生成するネットリスト生成部と、ネットリスト生成部に接続され、ネットリストを用いてポストレイアウトシミュレーションを実行するポストレイアウトシミュレーション実行部とを含む。
【０００７】
好ましくは、プレレイアウトシミュレーション実行部は、論理回路に所定の信号を印加する際に、電位の変化するノードを検出するアクティブノード検出部と、論理回路に所定の信号を印加する際に、電位の変化しないノードを検出するノンアクティブノード検出部とを含む。ネットリスト生成部は、寄生素子抽出部およびレイアウトパターン検証実行部に接続され、レイアウトパターンデータ内のアクティブノードに対する寄生素子と、アクティブノードに接続されたデバイスとを含むネットリストを生成する寄生素子付ネットリスト生成部を含む。ポストレイアウトシミュレーション実行部は、ネットリスト生成部およびノンアクティブノード検出部に接続され、電位の変化しないノードの電位を所定の電位に固定し、ネットリストを用いてポストレイアウトシミュレーションを実行するための手段を含む。
【０００８】
さらに好ましくは、バックアノテーション装置は、さらに、レイアウトパターン検証実行部に接続され、レイアウトパターン検証時に独自の基準で縮退された直列接続デバイスが並列に接続された、レイアウトパターンデータまたは論理回路図上のノードを抽出する第１の内部ノード抽出部と、レイアウトパターン検証実行部に接続され、レイアウトパターン検証時に独自の基準で縮退された直列接続素子が単一素子化された、レイアウトパターンデータまたは論理回路図上のノードを抽出する第２の内部ノード抽出部と、第１の内部ノード抽出部、第２の内部ノード抽出部、アクティブノード検出部およびノンアクティブノード検出部に接続され、第１および第２の内部ノード抽出部での抽出結果に基づいて、アクティブノード検出部およびノンアクティブノード検出部の検出結果を更新するノード情報更新部と、寄生素子付ネットリストに接続され、ネットリストに含まれる寄生素子情報のみを縮退する寄生素子情報縮退部とを含む。
【発明の効果】
【０００９】
プレレイアウトシミュレーション結果を用いて、対象となるレイアウトパターンデータ内の寄生素子抽出対象ノードの選定を容易化する。それに伴い、寄生素子の抽出処理時間が短縮する。また、寄生素子の抽出結果を用いてポストレイアウトシミュレーションを実行するため、ポストレイアウトシミュレーションの処理時間を短縮し、効率的なバックアノテーションの実施が可能となる。
【００１０】
また、プレレイアウトシミュレーション結果を用いたレイアウトパターンデータ内の寄生素子抽出対象ノード選定を容易化する。それとともに、ポストレイアウトシミュレーション対象回路の絞込みとレイアウトパターンデータに忠実な寄生素子抽出と抽出精度を維持したままの寄生素子情報の縮退化を実現できる。また、寄生素子抽出処理時間および上記寄生素子抽出結果を用いたポストレイアウトシミュレーション処理時間を短縮し、効率的なバックアノテーションの実施が可能になる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１および２によるバックアノテーション装置の外観図である。
【図２】本発明の実施の形態１および２によるバックアノテーション装置のハードウェア構成を示すブロック図である。
【図３】実施の形態１によるバックアノテーション処理のフローチャートである。
【図４】論理回路図にプレレイアウトシミュレーションを施した際のアクティブノード抽出方法を説明するための図である。
【図５】レイアウトパターンデータより寄生素子を抽出した例を説明するための図である。
【図６】実施の形態２によるバックアノテーション処理のフローチャートである。
【図７】論理回路図にプレレイアウトシミュレーションを施した際のアクティブノード／ノンアクティブノード抽出方法を説明するための図である。
【図８】図６のＳ１２の処理をより詳細に説明するための図である。
【図９】図６のＳ１２の処理をより詳細に説明するための図である。
【図１０】図６のＳ１３の処理をより詳細に説明するための図である。
【図１１】図６のＳ１３の処理をより詳細に説明するための図である。
【図１２】パス選択型寄生素子抽出例と寄生素子情報の縮退例とを説明するための図である。
【発明を実施するための形態】
【００１２】
［実施の形態１］
図１を参照して、バックアノテーション装置は、コンピュータ１と、コンピュータ１に指示を与えるためのキーボード５およびマウス６と、コンピュータ１により演算された結果等を表示するためのディスプレイ２と、コンピュータ１が実行するプログラムをそれぞれ読取るための磁気テープ装置３、ＣＤ−ＲＯＭ（Compact Disc-Read Only Memory）装置７および通信モデム９とを含む。
【００１３】
バックアノテーションフローのプログラムは、コンピュータ１で読取可能な記録媒体である磁気テープ４またはＣＤ−ＲＯＭ８に記録され、磁気テープ装置３およびＣＤ−ＲＯＭ装置７でそれぞれ読取られる。または、通信回線を介して通信モデム９で読取られる。
【００１４】
図２を参照して、コンピュータ１は、磁気テープ装置３、ＣＤ−ＲＯＭ装置７または通信モデム９を介して読取られたプログラムを実行するためのＣＰＵ（Central Processing Unit）１０と、コンピュータ１の動作に必要なその他のプログラムおよびデータを記憶するためのＲＯＭ（Read Only Memory）１１と、プログラム、プログラム実行時のパラメータ、演算結果などを記憶するためのＲＡＭ（Random Access Memory）１２と、プログラムおよびデータなどを記憶するための磁気ディスク１３とを含む。
【００１５】
磁気テープ装置３、ＣＤ−ＲＯＭ装置７または通信モデム９により読取られたプログラムは、ＣＰＵ１０で実行され、バックアノテーションフローが実行される。
【００１６】
図３を参照して、本実施の形態にかかるバックアノテーションフローについて説明する。
【００１７】
図４（Ａ）に示す論理回路図ａ１は、入力ノードＢに接続された反転器４２と、入力ノードＡおよび反転器４２の出力ノードＣに接続されたＮＡＮＤゲート４４と、ＮＡＮＤゲート４４の出力ノードＤに接続された反転器４６とを含む。
【００１８】
論理回路図ａ１にプレレイアウトシミュレーションを実行し、シミュレーション実行時に電位の変化するノード（以下「アクティブノード」という）を抽出する（Ｓ１）。図４（Ｂ）は、図４（Ａ）の論理回路図ａ１にプレレイアウトシミュレーションを実行した図である。
【００１９】
図４（Ｂ）を参照して、入力ノードＡに入力信号ａａ１、入力ノードＢに入力信号ａａ２（０Ｖ）が入力された場合、プレレイアウトシミュレーション時に入出力ノードＣは信号ａａ３（３．０Ｖ），入出力ノードＤには出力信号ａａ４、出力ノードＥには出力信号ａａ５がそれぞれ出力される。同時にプレレイアウトシミュレーション時に電位が変化するアクティブノードとしてノードＡ，Ｄ，ＥおよびＦが抽出され、図４（Ｃ）に示すアクティブノード情報ａａ６が出力される。
【００２０】
次に、図５（Ａ）に示すレイアウトパターンデータａ３に対して、従来と同様の方法に従いレイアウトパターン検証が実行される（Ｓ２）。
【００２１】
Ｓ１のプレレイアウトシミュレーション時に抽出されたアクティブノード情報ａａ６に基づいて、レイアウトパターンデータａ３より寄生素子が抽出され、レイアウトパターンデータａ３のすべてのデバイスと抽出された寄生素子情報を含んだ寄生素子付ネットリスト（図５（Ｂ））が生成される（Ｓ３）。
【００２２】
その後、Ｓ３で生成された寄生素子付ネットリストを用いてポストレイアウトシミュレーションが実施される（Ｓ４）。
【００２３】
以上説明したように、実施の形態１によれば、プレレイアウトシミュレーション結果を用いて、レイアウトパターンデータ内の寄生素子抽出対象ノードの選定を容易化する。それに伴い、寄生素子の抽出処理時間が短縮する。また、寄生素子の抽出結果を用いてポストレイアウトシミュレーションを実行するため、ポストレイアウトシミュレーションの処理時間を短縮し、効率的なバックアノテーションの実施が可能となる。
【００２４】
［実施の形態２］
本実施の形態によるバックアノテーション装置は、実施の形態１と同様のハードウェア構成を有する。このため、その説明はここでは繰返さない。
【００２５】
図６を参照して、本実施の形態にかかるバックアノテーションフローについて説明する。
【００２６】
図７（Ａ）に示す論理回路図ｅ１は、入力ノードＢに接続された反転器５２と、入力ノードＡおよび反転器５２の出力ノードＣに接続されたＮＡＮＤゲート５４と、ＮＡＮＤゲート５４の出力ノードＤに接続された抵抗器５６と、抵抗器５６の出力ノードＤの反対側に位置する入出力ノードＧに接続された反転器５８とを含む。
【００２７】
図４（Ａ）に示した論理回路図ｅ１にプレレイアウトシミュレーションを実行し、アクティブノードおよびシミュレーション実行時に電位の変化しないノード（以下「ノンアクティブノード」という）を抽出する（Ｓ１１）。
【００２８】
図７（Ｂ）を参照して、入力ノードＡに入力信号ｅａ１、入力ノードＢに入力信号ｅａ２（０Ｖ）が入力された場合、プレレイアウトシミュレーション時に入出力ノードＣは信号ｅａ３（３．０Ｖ）、入出力ノードＤには出力信号ｅａ４、入出力ノードＧには出力信号ｅａ５、出力ノードＥには出力信号ｅａ６がそれぞれ出力される。同時にプレレイアウトシミュレーション実行時に電位が変化するアクティブノードとして、ノードＡ，Ｄ，Ｅ，ＦおよびＧが抽出され、図７（Ｃ）に示すアクティブノード情報ｅａ７が出力される。また、電位が変化しなかったノンアクティブノードとして、ノードＣとその固定電位（３．０Ｖ）とが抽出され、図７（Ｄ）に示すノンアクティブノード情報ｅａ８として出力される（Ｓ１１）。
【００２９】
次に、図７（Ｂ）に示すレイアウトパターンに対して、従来と同様の方法に従いレイアウトパターン検証が実行される（Ｓ２）。
【００３０】
プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応するレイアウトパターンデータ上のノードが、レイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスが並列に接続されたもの（並列接続素子が単一の直列接続素子化されたもの等）の内部ノードの場合、その縮退されたレイアウトパターンデータ上の内部ノ−ド全て（縮退前の内部ノード）を抽出する（Ｓ１２）。
【００３１】
また、Ｓ１２では同時に、上記アクティブノード／ノンアクティブノードに対応する論理回路図データ上のノードが、レイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスが並列に接続されたものの内部ノードの場合、論理回路図上の内部ノードに対応するレイアウトパターンデータ上の内部ノードを抽出する。
【００３２】
Ｓ１２の処理をより詳細に説明すると、図８（Ａ）を参照して、プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応するレイアウトパターンデータｃ１上のノードが、レイアウトパターン検証時に独自の基準で縮退された直列接続デバイスが並列接続されたものｃａ２の内部ノードの場合、上記縮退されたレイアウトパターンデータｃ１上の内部ノードの全て（縮退前の内部ノードＦおよび？１）を抽出する（図８（Ｂ））。
【００３３】
また、図９（Ａ）を参照して、プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応する論理回路図データ上のノードがレイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスが並列接続されたものｃａ１６の内部ノードの場合、上記縮退された論理回路図データ上の内部ノードに対応するレイアウトパターンデータ上の内部ノード？１を抽出する（図９（Ｂ））。
【００３４】
Ｓ１２の処理の後、プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応するレイアウトパターンデータ上のノードが、レイアウトパターン検証時に、独自の基準で縮退された直列接続デバイス（直列接続素子が単一素子化されたもの等）の内部ノードの場合、その縮退されたレイアウトパターンデータ上の内部ノード全て（縮退前の内部ノード）を抽出する（Ｓ１３）。
【００３５】
また、Ｓ１３では同時に、上記アクティブノード／ノンアクティブノードに対応する論理回路図データ上のノードがレイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスの内部ノードの場合、論理回路図上の内部ノードに対応するレイアウトパターンデータ上の内部ノードを抽出する。
【００３６】
Ｓ１３の処理をより詳細に説明すると、プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応する、レイアウトパターンデータが図１０（Ａ）に示されているものとする。図１０（Ａ）に示すレイアウトパターンデータｄ３上のノードが、レイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスｄａ９の内部ノードの場合、図１０（Ｂ）を参照して、上記縮退されたレイアウトパターンデータ上の内部ノ−ド（縮退前の内部ノード）Ｄ，？２およびＧが抽出される。
【００３７】
また、プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応する論理回路図データが図１１に示されているものとする。図１１に示す論理回路図データｄ７上のノードがレイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスｄａ２１の内部ノードの場合、上記縮退された論理回路図データｄ７上の内部ノードＤおよびＧに対応するレイアウトパターンデータ上の内部ノードＤが抽出される。
【００３８】
Ｓ１２およびＳ１３の処理を総合すると、図１２（Ａ）に示すように内部ノードＤ，？２，Ｇ，Ｆおよび？１が抽出される。
【００３９】
Ｓ１２およびＳ１３の処理により抽出された内部ノードに対する寄生素子付ネットリストを、寄生素子の抽出精度を維持したまま寄生素子情報のみを縮退した寄生素子付ネットリストに変換する（Ｓ１４）。すなわち、図１２（Ｂ）のアクティブノード情報ｅａ７に内部ノード？１および？２が追加され、アクティブノード情報ｅａ１１が作成される。
【００４０】
Ｓ２におけるレイアウトパターン検証の結果とＳ１１のプレレイアウトシミュレーションで抽出されたアクティブノード情報を用いて、レイアウトパターンデータ内のアクティブノードに対するパス選択型寄生素子抽出と、上記アクティブノードに接続するデバイス部分（プレレイアウトシミュレーション時に回路動作した部分回路）のみの寄生素子付部分回路のネットリスト（図１２（Ｃ））を生成する（Ｓ１５）。
【００４１】
図１２（Ｄ）を参照して、Ｓ１５の処理で作成された寄生素子付部分回路のネットリストに含まれる寄生素子情報のみを縮退したネットリストｅ６を作成する（Ｓ１６）。
【００４２】
その後、Ｓ１６で生成された寄生素子付ネットリストｅ６を用いてポストレイアウトシミュレーションが実施される（Ｓ１７）。ポストレイアウトシミュレーション実行時には、図７（Ｄ）に示すノンアクティブノード情報ｅａ８を用いて、ノードＣの電位を３．０Ｖに固定する。
【００４３】
以上説明したように、本実施の形態によれば、プレレイアウトシミュレーション結果を用いたレイアウトパターンデータ内の寄生素子抽出対象ノード選定を容易化する。それとともに、ポストレイアウトシミュレーション対象回路の絞込みとレイアウトパターンデータに忠実な寄生素子抽出と抽出精度を維持したままの寄生素子情報の縮退化を実現できる。また、寄生素子抽出処理時間および上記寄生素子抽出結果を用いたポストレイアウトシミュレーション処理時間を短縮し、効率的なバックアノテーションの実施が可能になる。
【００４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４５】
１ コンピュータ、２ ディスプレイ、３ 磁気テープ装置、４ 磁気テープ、５ キーボード、６ マウス、７ ＣＤ−ＲＯＭ装置、８ ＣＤ−ＲＯＭ、９ 通信モデム、１０ ＣＰＵ、１１ ＲＯＭ、１２ ＲＡＭ、１３ 磁気ディスク、４２，４６，５２，５８ 反転器、４４，５４ ＮＡＮＤゲート、５６ 抵抗器、ａ１，ｅ１ 論理回路図、ａ３，ｃ１，ｄ３ レイアウトパターンデータ、ａａ１，ａａ２，ｅａ１，ｅａ２ 入力信号、ａａ３，ｅａ３ 信号、ａａ４，ａａ５，ｅａ５，ｅａ６ 出力信号、ａａ６，ｅａ１１，ｅａ７ アクティブノード情報、ｄ７ 論理回路図データ、ｄａ２１，ｄａ９ 直列接続デバイス、ｅ６ ネットリスト、ｅａ８ ノンアクティブノード情報。
【技術分野】
【０００１】
本発明は、バックアノテーション装置に関し、特に、抽出された寄生素子の結果に基づいてシミュレーションを行なうバックアノテーション装置に関する。
【背景技術】
【０００２】
プロセス技術の進歩および素子の高速化に伴なって、配線遅延を削減することが重要となってきた。そのために、いったんレイアウトを行ない、レイアウト終了後にそのレイアウトから配線遅延の原因となる寄生素子を抽出し、そのレイアウトの回路構成と上記寄生素子の情報を用いて回路シミュレーションを行なう。これをバックアノテーションと呼ぶ。
【０００３】
従来のバックアノテーションフローでは、対象となるレイアウトパターンデータ内に存在する全デバイスと指定したノードとの寄生素子情報を含む寄生素子付ネットリストを用いて、ポストレイアウトシミュレーションを実施していた。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、近年、半導体集積回路が大規模化するにともない、半導体集積回路の全デバイスを対象としてポストレイアウトシミュレーションを行なうには、寄生素子抽出および、ポストレイアウトシミュレーションに費やす実行時間が多大となり、現実的な時間での実行が困難な場合が多い。また、対象となるレイアウトパターンデータ内の寄生素子抽出の対象ノードを選定する作業も人手で行なわなければならず困難な上、抽出対象ノードの数が多くなればなるほどポストレイアウトシミュレーションが困難になるという問題がある。
【０００５】
本発明は上述の課題を解決するためになされたものでその目的は、効率的にバックアノテーションを実行することが可能なバックアノテーション装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明のある局面に従うバックアノテーション装置は、論理回路に所定の信号を印加する際に、電位の変化するノードを検出するプレレイアウトシミュレーション実行部と、プレレイアウトシミュレーション実行部に接続され、電位の変化するノードより寄生素子を抽出する寄生素子抽出部と、寄生素子抽出部に接続され、論理回路のレイアウトパターンデータに含まれるすべてのデバイスおよび寄生素子抽出部で抽出された寄生素子を含むネットリストを生成するネットリスト生成部と、ネットリスト生成部に接続され、ネットリストを用いてポストレイアウトシミュレーションを実行するポストレイアウトシミュレーション実行部とを含む。
【０００７】
好ましくは、プレレイアウトシミュレーション実行部は、論理回路に所定の信号を印加する際に、電位の変化するノードを検出するアクティブノード検出部と、論理回路に所定の信号を印加する際に、電位の変化しないノードを検出するノンアクティブノード検出部とを含む。ネットリスト生成部は、寄生素子抽出部およびレイアウトパターン検証実行部に接続され、レイアウトパターンデータ内のアクティブノードに対する寄生素子と、アクティブノードに接続されたデバイスとを含むネットリストを生成する寄生素子付ネットリスト生成部を含む。ポストレイアウトシミュレーション実行部は、ネットリスト生成部およびノンアクティブノード検出部に接続され、電位の変化しないノードの電位を所定の電位に固定し、ネットリストを用いてポストレイアウトシミュレーションを実行するための手段を含む。
【０００８】
さらに好ましくは、バックアノテーション装置は、さらに、レイアウトパターン検証実行部に接続され、レイアウトパターン検証時に独自の基準で縮退された直列接続デバイスが並列に接続された、レイアウトパターンデータまたは論理回路図上のノードを抽出する第１の内部ノード抽出部と、レイアウトパターン検証実行部に接続され、レイアウトパターン検証時に独自の基準で縮退された直列接続素子が単一素子化された、レイアウトパターンデータまたは論理回路図上のノードを抽出する第２の内部ノード抽出部と、第１の内部ノード抽出部、第２の内部ノード抽出部、アクティブノード検出部およびノンアクティブノード検出部に接続され、第１および第２の内部ノード抽出部での抽出結果に基づいて、アクティブノード検出部およびノンアクティブノード検出部の検出結果を更新するノード情報更新部と、寄生素子付ネットリストに接続され、ネットリストに含まれる寄生素子情報のみを縮退する寄生素子情報縮退部とを含む。
【発明の効果】
【０００９】
プレレイアウトシミュレーション結果を用いて、対象となるレイアウトパターンデータ内の寄生素子抽出対象ノードの選定を容易化する。それに伴い、寄生素子の抽出処理時間が短縮する。また、寄生素子の抽出結果を用いてポストレイアウトシミュレーションを実行するため、ポストレイアウトシミュレーションの処理時間を短縮し、効率的なバックアノテーションの実施が可能となる。
【００１０】
また、プレレイアウトシミュレーション結果を用いたレイアウトパターンデータ内の寄生素子抽出対象ノード選定を容易化する。それとともに、ポストレイアウトシミュレーション対象回路の絞込みとレイアウトパターンデータに忠実な寄生素子抽出と抽出精度を維持したままの寄生素子情報の縮退化を実現できる。また、寄生素子抽出処理時間および上記寄生素子抽出結果を用いたポストレイアウトシミュレーション処理時間を短縮し、効率的なバックアノテーションの実施が可能になる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１および２によるバックアノテーション装置の外観図である。
【図２】本発明の実施の形態１および２によるバックアノテーション装置のハードウェア構成を示すブロック図である。
【図３】実施の形態１によるバックアノテーション処理のフローチャートである。
【図４】論理回路図にプレレイアウトシミュレーションを施した際のアクティブノード抽出方法を説明するための図である。
【図５】レイアウトパターンデータより寄生素子を抽出した例を説明するための図である。
【図６】実施の形態２によるバックアノテーション処理のフローチャートである。
【図７】論理回路図にプレレイアウトシミュレーションを施した際のアクティブノード／ノンアクティブノード抽出方法を説明するための図である。
【図８】図６のＳ１２の処理をより詳細に説明するための図である。
【図９】図６のＳ１２の処理をより詳細に説明するための図である。
【図１０】図６のＳ１３の処理をより詳細に説明するための図である。
【図１１】図６のＳ１３の処理をより詳細に説明するための図である。
【図１２】パス選択型寄生素子抽出例と寄生素子情報の縮退例とを説明するための図である。
【発明を実施するための形態】
【００１２】
［実施の形態１］
図１を参照して、バックアノテーション装置は、コンピュータ１と、コンピュータ１に指示を与えるためのキーボード５およびマウス６と、コンピュータ１により演算された結果等を表示するためのディスプレイ２と、コンピュータ１が実行するプログラムをそれぞれ読取るための磁気テープ装置３、ＣＤ−ＲＯＭ（Compact Disc-Read Only Memory）装置７および通信モデム９とを含む。
【００１３】
バックアノテーションフローのプログラムは、コンピュータ１で読取可能な記録媒体である磁気テープ４またはＣＤ−ＲＯＭ８に記録され、磁気テープ装置３およびＣＤ−ＲＯＭ装置７でそれぞれ読取られる。または、通信回線を介して通信モデム９で読取られる。
【００１４】
図２を参照して、コンピュータ１は、磁気テープ装置３、ＣＤ−ＲＯＭ装置７または通信モデム９を介して読取られたプログラムを実行するためのＣＰＵ（Central Processing Unit）１０と、コンピュータ１の動作に必要なその他のプログラムおよびデータを記憶するためのＲＯＭ（Read Only Memory）１１と、プログラム、プログラム実行時のパラメータ、演算結果などを記憶するためのＲＡＭ（Random Access Memory）１２と、プログラムおよびデータなどを記憶するための磁気ディスク１３とを含む。
【００１５】
磁気テープ装置３、ＣＤ−ＲＯＭ装置７または通信モデム９により読取られたプログラムは、ＣＰＵ１０で実行され、バックアノテーションフローが実行される。
【００１６】
図３を参照して、本実施の形態にかかるバックアノテーションフローについて説明する。
【００１７】
図４（Ａ）に示す論理回路図ａ１は、入力ノードＢに接続された反転器４２と、入力ノードＡおよび反転器４２の出力ノードＣに接続されたＮＡＮＤゲート４４と、ＮＡＮＤゲート４４の出力ノードＤに接続された反転器４６とを含む。
【００１８】
論理回路図ａ１にプレレイアウトシミュレーションを実行し、シミュレーション実行時に電位の変化するノード（以下「アクティブノード」という）を抽出する（Ｓ１）。図４（Ｂ）は、図４（Ａ）の論理回路図ａ１にプレレイアウトシミュレーションを実行した図である。
【００１９】
図４（Ｂ）を参照して、入力ノードＡに入力信号ａａ１、入力ノードＢに入力信号ａａ２（０Ｖ）が入力された場合、プレレイアウトシミュレーション時に入出力ノードＣは信号ａａ３（３．０Ｖ），入出力ノードＤには出力信号ａａ４、出力ノードＥには出力信号ａａ５がそれぞれ出力される。同時にプレレイアウトシミュレーション時に電位が変化するアクティブノードとしてノードＡ，Ｄ，ＥおよびＦが抽出され、図４（Ｃ）に示すアクティブノード情報ａａ６が出力される。
【００２０】
次に、図５（Ａ）に示すレイアウトパターンデータａ３に対して、従来と同様の方法に従いレイアウトパターン検証が実行される（Ｓ２）。
【００２１】
Ｓ１のプレレイアウトシミュレーション時に抽出されたアクティブノード情報ａａ６に基づいて、レイアウトパターンデータａ３より寄生素子が抽出され、レイアウトパターンデータａ３のすべてのデバイスと抽出された寄生素子情報を含んだ寄生素子付ネットリスト（図５（Ｂ））が生成される（Ｓ３）。
【００２２】
その後、Ｓ３で生成された寄生素子付ネットリストを用いてポストレイアウトシミュレーションが実施される（Ｓ４）。
【００２３】
以上説明したように、実施の形態１によれば、プレレイアウトシミュレーション結果を用いて、レイアウトパターンデータ内の寄生素子抽出対象ノードの選定を容易化する。それに伴い、寄生素子の抽出処理時間が短縮する。また、寄生素子の抽出結果を用いてポストレイアウトシミュレーションを実行するため、ポストレイアウトシミュレーションの処理時間を短縮し、効率的なバックアノテーションの実施が可能となる。
【００２４】
［実施の形態２］
本実施の形態によるバックアノテーション装置は、実施の形態１と同様のハードウェア構成を有する。このため、その説明はここでは繰返さない。
【００２５】
図６を参照して、本実施の形態にかかるバックアノテーションフローについて説明する。
【００２６】
図７（Ａ）に示す論理回路図ｅ１は、入力ノードＢに接続された反転器５２と、入力ノードＡおよび反転器５２の出力ノードＣに接続されたＮＡＮＤゲート５４と、ＮＡＮＤゲート５４の出力ノードＤに接続された抵抗器５６と、抵抗器５６の出力ノードＤの反対側に位置する入出力ノードＧに接続された反転器５８とを含む。
【００２７】
図４（Ａ）に示した論理回路図ｅ１にプレレイアウトシミュレーションを実行し、アクティブノードおよびシミュレーション実行時に電位の変化しないノード（以下「ノンアクティブノード」という）を抽出する（Ｓ１１）。
【００２８】
図７（Ｂ）を参照して、入力ノードＡに入力信号ｅａ１、入力ノードＢに入力信号ｅａ２（０Ｖ）が入力された場合、プレレイアウトシミュレーション時に入出力ノードＣは信号ｅａ３（３．０Ｖ）、入出力ノードＤには出力信号ｅａ４、入出力ノードＧには出力信号ｅａ５、出力ノードＥには出力信号ｅａ６がそれぞれ出力される。同時にプレレイアウトシミュレーション実行時に電位が変化するアクティブノードとして、ノードＡ，Ｄ，Ｅ，ＦおよびＧが抽出され、図７（Ｃ）に示すアクティブノード情報ｅａ７が出力される。また、電位が変化しなかったノンアクティブノードとして、ノードＣとその固定電位（３．０Ｖ）とが抽出され、図７（Ｄ）に示すノンアクティブノード情報ｅａ８として出力される（Ｓ１１）。
【００２９】
次に、図７（Ｂ）に示すレイアウトパターンに対して、従来と同様の方法に従いレイアウトパターン検証が実行される（Ｓ２）。
【００３０】
プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応するレイアウトパターンデータ上のノードが、レイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスが並列に接続されたもの（並列接続素子が単一の直列接続素子化されたもの等）の内部ノードの場合、その縮退されたレイアウトパターンデータ上の内部ノ−ド全て（縮退前の内部ノード）を抽出する（Ｓ１２）。
【００３１】
また、Ｓ１２では同時に、上記アクティブノード／ノンアクティブノードに対応する論理回路図データ上のノードが、レイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスが並列に接続されたものの内部ノードの場合、論理回路図上の内部ノードに対応するレイアウトパターンデータ上の内部ノードを抽出する。
【００３２】
Ｓ１２の処理をより詳細に説明すると、図８（Ａ）を参照して、プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応するレイアウトパターンデータｃ１上のノードが、レイアウトパターン検証時に独自の基準で縮退された直列接続デバイスが並列接続されたものｃａ２の内部ノードの場合、上記縮退されたレイアウトパターンデータｃ１上の内部ノードの全て（縮退前の内部ノードＦおよび？１）を抽出する（図８（Ｂ））。
【００３３】
また、図９（Ａ）を参照して、プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応する論理回路図データ上のノードがレイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスが並列接続されたものｃａ１６の内部ノードの場合、上記縮退された論理回路図データ上の内部ノードに対応するレイアウトパターンデータ上の内部ノード？１を抽出する（図９（Ｂ））。
【００３４】
Ｓ１２の処理の後、プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応するレイアウトパターンデータ上のノードが、レイアウトパターン検証時に、独自の基準で縮退された直列接続デバイス（直列接続素子が単一素子化されたもの等）の内部ノードの場合、その縮退されたレイアウトパターンデータ上の内部ノード全て（縮退前の内部ノード）を抽出する（Ｓ１３）。
【００３５】
また、Ｓ１３では同時に、上記アクティブノード／ノンアクティブノードに対応する論理回路図データ上のノードがレイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスの内部ノードの場合、論理回路図上の内部ノードに対応するレイアウトパターンデータ上の内部ノードを抽出する。
【００３６】
Ｓ１３の処理をより詳細に説明すると、プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応する、レイアウトパターンデータが図１０（Ａ）に示されているものとする。図１０（Ａ）に示すレイアウトパターンデータｄ３上のノードが、レイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスｄａ９の内部ノードの場合、図１０（Ｂ）を参照して、上記縮退されたレイアウトパターンデータ上の内部ノ−ド（縮退前の内部ノード）Ｄ，？２およびＧが抽出される。
【００３７】
また、プレレイアウトシミュレーション時に抽出されたアクティブノード／ノンアクティブノードに対応する論理回路図データが図１１に示されているものとする。図１１に示す論理回路図データｄ７上のノードがレイアウトパターン検証時に、独自の基準で縮退された直列接続デバイスｄａ２１の内部ノードの場合、上記縮退された論理回路図データｄ７上の内部ノードＤおよびＧに対応するレイアウトパターンデータ上の内部ノードＤが抽出される。
【００３８】
Ｓ１２およびＳ１３の処理を総合すると、図１２（Ａ）に示すように内部ノードＤ，？２，Ｇ，Ｆおよび？１が抽出される。
【００３９】
Ｓ１２およびＳ１３の処理により抽出された内部ノードに対する寄生素子付ネットリストを、寄生素子の抽出精度を維持したまま寄生素子情報のみを縮退した寄生素子付ネットリストに変換する（Ｓ１４）。すなわち、図１２（Ｂ）のアクティブノード情報ｅａ７に内部ノード？１および？２が追加され、アクティブノード情報ｅａ１１が作成される。
【００４０】
Ｓ２におけるレイアウトパターン検証の結果とＳ１１のプレレイアウトシミュレーションで抽出されたアクティブノード情報を用いて、レイアウトパターンデータ内のアクティブノードに対するパス選択型寄生素子抽出と、上記アクティブノードに接続するデバイス部分（プレレイアウトシミュレーション時に回路動作した部分回路）のみの寄生素子付部分回路のネットリスト（図１２（Ｃ））を生成する（Ｓ１５）。
【００４１】
図１２（Ｄ）を参照して、Ｓ１５の処理で作成された寄生素子付部分回路のネットリストに含まれる寄生素子情報のみを縮退したネットリストｅ６を作成する（Ｓ１６）。
【００４２】
その後、Ｓ１６で生成された寄生素子付ネットリストｅ６を用いてポストレイアウトシミュレーションが実施される（Ｓ１７）。ポストレイアウトシミュレーション実行時には、図７（Ｄ）に示すノンアクティブノード情報ｅａ８を用いて、ノードＣの電位を３．０Ｖに固定する。
【００４３】
以上説明したように、本実施の形態によれば、プレレイアウトシミュレーション結果を用いたレイアウトパターンデータ内の寄生素子抽出対象ノード選定を容易化する。それとともに、ポストレイアウトシミュレーション対象回路の絞込みとレイアウトパターンデータに忠実な寄生素子抽出と抽出精度を維持したままの寄生素子情報の縮退化を実現できる。また、寄生素子抽出処理時間および上記寄生素子抽出結果を用いたポストレイアウトシミュレーション処理時間を短縮し、効率的なバックアノテーションの実施が可能になる。
【００４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４５】
１ コンピュータ、２ ディスプレイ、３ 磁気テープ装置、４ 磁気テープ、５ キーボード、６ マウス、７ ＣＤ−ＲＯＭ装置、８ ＣＤ−ＲＯＭ、９ 通信モデム、１０ ＣＰＵ、１１ ＲＯＭ、１２ ＲＡＭ、１３ 磁気ディスク、４２，４６，５２，５８ 反転器、４４，５４ ＮＡＮＤゲート、５６ 抵抗器、ａ１，ｅ１ 論理回路図、ａ３，ｃ１，ｄ３ レイアウトパターンデータ、ａａ１，ａａ２，ｅａ１，ｅａ２ 入力信号、ａａ３，ｅａ３ 信号、ａａ４，ａａ５，ｅａ５，ｅａ６ 出力信号、ａａ６，ｅａ１１，ｅａ７ アクティブノード情報、ｄ７ 論理回路図データ、ｄａ２１，ｄａ９ 直列接続デバイス、ｅ６ ネットリスト、ｅａ８ ノンアクティブノード情報。
【特許請求の範囲】
【請求項１】
論理回路に所定の信号を印加する際に、電位の変化するノードを検出するプレレイアウトシミュレーション実行部と、
前記プレレイアウトシミュレーション実行部に接続され、前記電位の変化するノードより寄生素子を抽出する寄生素子抽出部と、
前記寄生素子抽出部に接続され、前記論理回路のレイアウトパターンデータに含まれるすべてのデバイスおよび前記寄生素子抽出部で抽出された寄生素子を含むネットリストを生成するネットリスト生成部と、
前記ネットリスト生成部に接続され、前記ネットリストを用いてポストレイアウトシミュレーションを実行するポストレイアウトシミュレーション実行部とを含む、バックアノテーション装置。
【請求項１】
論理回路に所定の信号を印加する際に、電位の変化するノードを検出するプレレイアウトシミュレーション実行部と、
前記プレレイアウトシミュレーション実行部に接続され、前記電位の変化するノードより寄生素子を抽出する寄生素子抽出部と、
前記寄生素子抽出部に接続され、前記論理回路のレイアウトパターンデータに含まれるすべてのデバイスおよび前記寄生素子抽出部で抽出された寄生素子を含むネットリストを生成するネットリスト生成部と、
前記ネットリスト生成部に接続され、前記ネットリストを用いてポストレイアウトシミュレーションを実行するポストレイアウトシミュレーション実行部とを含む、バックアノテーション装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−１１３７２３（Ｐ２０１０−１１３７２３Ａ）
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願番号】特願２００９−２７６４５９（Ｐ２００９−２７６４５９）
【出願日】平成２１年１２月４日（２００９．１２．４）
【分割の表示】特願２０００−２２６７５６（Ｐ２０００−２２６７５６）の分割
【原出願日】平成１２年７月２７日（２０００．７．２７）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願日】平成２１年１２月４日（２００９．１２．４）
【分割の表示】特願２０００−２２６７５６（Ｐ２０００−２２６７５６）の分割
【原出願日】平成１２年７月２７日（２０００．７．２７）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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