【課題】低誘電率層間膜材料を用いた多層配線におけるスタックビアの熱応力歪みによる信頼性低下を予め防ぐことを可能とするスタックビアレイアウト設計方法および半導体装置を提供する。
【解決手段】スタックビア設計レイアウト結果から温度変化による歪みによって故障発生可能性の高い危険スタックビア部を特定のスタックビア構造をもとに抽出し、その危険スタックビア部の温度変化歪み量を算出して所定の臨界歪み量を超える臨界スタックビアを抽出し、そのビアを含む領域に回路機能に変化を与えないように新規ビア構造を追加配置することで臨界スタックビアの歪み量を低減させて、信頼性の高いスタックビアのレイアウト結果を得る。また前記の特定のスタックビア構造を有しない半導体装置を構成する。 （もっと読む）

特定の実施形態においては、集積回路構成要素を形成する方法が提供されている。第１のタイプの集積回路構成要素に対応する第１のジオメトリを有する第１のマスク構成要素を含む第１のフォトマスクが形成される。第１のリソグラフィ・プロセスを実施して、半導体ウェーハ上の第１のダイ上の第１の位置に第１のフォトマスクの第１のマスク構成要素の第１のジオメトリを転写して、第１のダイ上に第１のタイプの集積回路構成要素の第１の集積回路構成要素を形成する。第２のリソグラフィ・プロセスを実施して、半導体ウェーハ上の第１のダイ上の第２の位置に第１のフォトマスクの第１のマスク構成要素の第１のジオメトリを転写して、第１のダイ上に第１のタイプの集積回路構成要素の第２の集積回路構成要素を形成する。
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【課題】 プラズマチャージによる平坦化補助パターンへのダメージを抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 仮想領域２４は、本半導体装置の最大金属パターンであるパッドの配置面積と同一の面積を有しており、平坦化補助パターン配置領域２２は、パッドの複数個分の面積を有している。各仮想領域２４の略中央には、平坦化補助パターン２３に囲まれるように、１つ放電パターン２５が形成されている。放電パターン２５は、コンタクト１５ｄを介してｐ型シリコン基板である半導体基板に形成されたｎ＋不純物拡散層に接続されている。即ち、ｎ＋不純物拡散層と半導体基板とは、ｐｎ接合ダイオードを構成し、放電パターン２５にチャージされた電子を半導体基板に放電することが可能になっている。 （もっと読む）

【課題】 ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置を安価に提供すること。
【解決手段】 ブリーダ抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成し、それぞれのブリーダ抵抗の上面には、高速ＭＯＳトランジスタのゲート絶縁膜及びゲート電極により抵抗値固定用電極を形成し、下部に位置するブリーダ抵抗と同電位になるようにした。
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【課題】 １枚の半導体ウェハより異なる形状を有する複数の種類の半導体素子を製造することができ、多品種少量生産に柔軟に対応可能とする。
【解決手段】 素子形成有効領域を区分して複数の区分領域を形成し、第１の区分領域内に複数の第１の上記単位素子形成領域を配置するとともに、第２の区分領域内に上記第１の単位素子形成領域とは異なる形状を有する複数の第２の上記単位素子形成領域を配置して、上記第１の区分領域内において他の上記区分領域とは独立して上記第１の単位素子形成領域の配置数が最大となる配置と、上記第２の区分領域内において他の上記区分領域とは独立して上記第２の単位素子形成領域の配置数が最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する。 （もっと読む）

【課題】 半導体装置製造の光露光工程におけるプロセス余裕度が基準値を満たすマスクパターンを短時間に作製する。
【解決手段】 マスクパターン作製方法は、設計補正ルール設定処理Ｓ２によって作製された設計補正ルールＤ２に基づいて、設計データＤ１によって表される設計パターンを補正し、補正設計パターンを得る設計補正処理Ｓ１と、補正設計パターンに対して近接効果補正を行なってマスクデータＤ３によって表されるマスクパターンを得る近接効果補正処理Ｓ３を備えている。 （もっと読む）

【課題】 高歩留まりで製造できる構造の半導体装置を提供する。
【解決手段】 半導体装置１は、半導体基板１０上に設けられたローカル配線層１４（第１の配線層）、およびローカル配線層１４上に設けられたグローバル配線層１８（第２の配線層）を備えている。ローカル配線層１４およびグローバル配線層１８には、それぞれローカル配線２４（第１の配線）およびグローバル配線２８（第２の配線）が形成されており、グローバル配線２８の厚みはローカル配線２４の厚みよりも大きい。また、ローカル配線層１４およびグローバル配線層１８には、それぞれダミー配線３４（第１のダミー配線）およびダミー配線３８（第２のダミー配線）が形成されている。ここで、ダミー配線３４の幅は、ダミー配線３８の幅よりも小さい。 （もっと読む）

【課題】 位相シフトマスクを用いて転写する転写パターンの寸法をより高精度に制御する。
【解決手段】 位相シフトマスクのマスクパターンを、遮光パターンと、露光光を透過する第１、第２の透過パターンとから構成する。ここで、第１の透過パターンは、周期的に繰り返して配置される。また、第２の透過パターンは、第１の透過パターンと交互に、周期的に繰り返して配置され、マスク基板に形成された凹部である位相シフタ部を含み、かつ、位相シフタ部により、第１の透過パターンを透過する露光光に対して位相差を導入して露光光を透過する。また、遮光パターンは、第１の透過パターンと第２の透過パターンとの間に配置される。そして、第１の透過パターンは、周期的な配置方向の寸法が、設計上の完成パターン寸法よりも、小さく補正されている。 （もっと読む）

【課題】 簡易な方法でヒューズを溶断することにより製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】 本発明に係る半導体装置は、層間絶縁膜２０上に形成されたヒューズ素子２２と、前記ヒューズ素子２２の一端に繋げられた第１のパッド２３ａと、前記ヒューズ素子２２の他端に繋げられた第２のパッド２３ｂと、ヒューズ素子２２、第１、第２のパッド２３ａ，２３ｂ及び層間絶縁膜２０の上に形成されたパッド保護膜２４と、パッド保護膜２４に形成され、第１のパッド２３ａ上に位置する第１のパッド開口部２４ａと、パッド保護膜に形成され、第２のパッド２３ｂ上に位置する第２のパッド開口部２４ｂとを具備し、ヒューズ素子２２は、第１のパッドと第２のパッドとの間に電流を流して溶断されるものである。 （もっと読む）

【課題】 冗長救済機能を備えた半導体記憶装置を有するロジック半導体装置において、半導体装置の高集積化に伴って生じる半導体装置の面積を増大させることなく、冗長救済を行なった後も、内部回路素子の金属配線における腐食の発生を防止する。
【解決手段】 半導体基板１０上に形成された冗長救済されるべき回路素子を含む内部回路素子２６と、半導体基板１０上に内部回路素子２６を覆うように形成された第１、第２及び第３の層間絶縁膜１５、１８及び２１と、第３の層間絶縁膜２１の上に形成された冗長救済されるべき回路素子２６の冗長救済に用いられるヒューズ２５とを備えている。第３の層間絶縁膜２１とヒューズ２５との間には、耐透水性を有する絶縁膜２２が介在している。 （もっと読む）

セルをアレイ中に配置する方法が開示されている。方法は、第１のアレイ中にセルを複数回（６００、６０２、６０４）配置する工程を含む。セルは、また第２のアレイ中にも複数回（６０６、６０８、６１０）配置される。第２のアレイは、第１のアレイからオフセット距離（Ｏ_２）だけ離して隣接して配置される。
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【課題】電気的に切断されやすいヒューズ素子を有する半導体装置およびその製造方法を提供する。
【解決手段】本発明のヒューズ素子４は、回路を遮断する部分である第１の領域４ａと、第１の領域４ａの両端に接し、第１の領域４ａよりもパターン幅の広い第２の領域４ｂおよび第３の領域４ｃとからなる。ヒューズ素子４のうち第２の領域４ｂ、第１の領域４ａおよび第３の領域４ｃのうちの一部は厚膜絶縁膜２の上に設けられているのに対し、第３の領域４ｃのうちの他部は薄膜絶縁膜３の上に設けられている。ヒューズ素子４で発生した熱は、厚膜絶縁膜２を介して半導体基板１へ放熱しにくいのに対し薄膜絶縁膜３を介して放熱しやすいため、ヒューズ素子４内の温度変化および温度勾配が大きくなるため、第１の領域４ａが電気的に切断されやすくなる。 （もっと読む）

【課題】 ゲート電極に繋がる配線に関し、アンテナ効果によるチャージングの影響を極力抑え、プラズマ処理を伴うウェハプロセスにおいても高信頼性が得られる半導体集積回路装置及び回路配線方法を提供する。
【解決手段】 配線部ＷＲ１はゲート電極１３引き出し用の縦方向優先配線部として、最終的な配線前の配線層１５３まで配線面積を最小限とする。これにより、アンテナ効果対策として最良の配線構造が得られる。一方、配線部ＷＲ２は、アンテナ効果対象外の配線パターンとして、配線部ＷＲ１との接続以外の実質的な回路配線を構成する広域配線部である。また、必須パターンとして配線部ＷＲ１近傍にパターン端部１５３Ｅを配する。配線部ＷＲ３は最終接続配線部である。すなわち、配線部ＷＲ１は、配線部ＷＲ３によってはじめて他の必要な素子回路（配線部ＷＲ２）と接続関係を持つことになる。 （もっと読む）

【課題】 発熱した半導体素子を効率良く冷却したり、その半導体素子から伝わる熱を速やかに外部に放熱できる半導体装置を提供する。
【解決手段】 半導体装置は、主表面１ａを有する半導体基板１と、主表面１ａ上に形成され、主表面１ａに設けられた半導体素子を覆う層間絶縁膜２と、層間絶縁膜２に形成され、冷却用流体が流れる冷却路３とを備える。冷却路３は、層間絶縁膜２の内部を循環するように形成されている。冷却路３は、冷却用流体が供給される一方端４と、冷却用流体が排出される他方端５とを含む。 （もっと読む）

【課題】 集積回路（ＩＣ）ダイ素子が積層されたハイブリッド型の再構成可能なプロセッサモジュールを提供する。
【解決手段】 本明細書に開示する一実施形態に係る再構成可能なプロセッサモジュールは、薄いマイクロプロセッサダイ素子、メモリダイ素子および／またはＦＰＧＡダイ素子が積層され、ダイの厚み方向に貫通しているコンタクトによりこれらのダイ素子が相互接続される構造を持つとしてもよい。このようなプロセッサモジュールは、マイクロプロセッサとＦＰＧＡ間でのデータ共有化速度を大幅に上げることができ、完成アセンブリの歩留まりを改善すると同時に完成アセンブリの製造コストを削減するという効果を奏する。 （もっと読む）

金属−金属間のアンチヒューズが集積回路内の２つの金属相互接続層の間に配置される。下側のバリア層はＴｉから形成される。下側の付着力促進層は下側のＴｉバリア層の上に配置される。アモルファス炭素、および、水素およびフッ素の少なくとも１つによりドープされたアモルファス炭素のうち少なくとも１つを有するグループから選択されたアンチヒューズ材料層が、下側の付着力促進層上に配置される。上側の付着力促進層がアンチヒューズ材料層の上に配置される。上側のＴｉバリア層が上側の付着力促進層の上に配置される。
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本発明は、ボンディングパッドで発生する応力に対する強度を向上させることが可能な半導体装置を提供することを目的とする。本発明に係る半導体装置においては、半導体チップ上にボンディングパッド（１）が複数個設けられる。それぞれのボンディングパッド（１）においては、最上層の配線層を用いて形成された第１メタル（１１）の下に、ライン状の第２メタル（１２）が複数個設けられる。そして、上記目的を達成するために、ボンディングパッド（１）は、第２メタル（１２）の長手方向に並べて配設される。つまり、第２メタル（１２）の長手方向（Ｌ１）と、ボンディングパッド（１）の配列方向（Ｌ２）とが同じ方向になるように、ボンディングパッド（１）を並べて配設する。 （もっと読む）

レーザヒューズを製作する方法及び構造体と、レーザヒューズをプログラミングする方法とを提供する。レーザヒューズは、第１自己不活性化導電性材料で充填された２つのビア（８２０ａ及び８２０ｂ）を有する第１誘電体層（８０７）を含む。ヒューズリンク（８１０’）は第１誘電体層（８０７）の上部に位置する。ヒューズリンク（８１０’）は２つのビア（８２０ａ及び８２０ｂ）を電気的に接続し、レーザビームに当てられた後に電気抵抗を変える特性を持つ第２材料を含む。２つのメサ（８２５ａ，８３０ａ及び８２５ｂ，８３０ｂ）は、ヒューズリンク（８１０’）上、並びに２つのビア（８２０ａ及び８２０ｂ）の真上に位置する。２つのメサ（８２５ａ，８３０ａ及び８２５ｂ，８３０ｂ）は各々、第３自己不活性化導電性材料を含む。レーザヒューズは、レーザビームをヒューズリンク（８１０’）に向けることによりプログラミングされる。ヒューズリンク（８１０’）上のレーザビームの衝撃に応えて、ヒューズリンク（８１０’）を吹き飛ばすことなく、ヒューズリンク（８１０’）の電気抵抗が変わるようにレーザビームが制御される。このような電気抵抗の変化は感知され、デジタル信号へ変換される。

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並列接続されているトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲート電極１−１、２−１、３−１のゲート幅、及び、隣接し合うゲート電極間の距離が異なり、また、ソース領域やドレイン領域の対応するゲート電極のゲート幅に沿う方向の長さや面積がトランジスタＴｒ１、Ｔｒ２、Ｔｒ３で種々異なる値を持っている。したがって、同一のトランジスタ群内のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３間でゲート長などの特性の相関が低下し、それによって、複数のトランジスタ群間における特性のばらつきが小さくなる。
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