【課題】微細ピッチで配列するに好ましい垂直配線構造を持つ半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、回路が形成された半導体基板と、前記半導体基板上に複数層積層された機能素子アレイと、前記機能素子アレイの信号線を前記半導体基板上の回路に接続するための垂直配線とを備え、前記垂直配線は、ストライプ状溝が形成されたあとの絶縁層の前記ストライプ状溝の長手方向に分散的に配置されたメタル層の積み重ね構造として構成されている。 （もっと読む）

【課題】切断された電気ヒューズの切断状態を良好に保つ。
【解決手段】半導体装置２００は、基板上に形成された下層配線１２０と、下層配線１２０上に下層配線１２０に接続して設けられたビア１３０と、ビア１３０上にビア１３０に接続して設けられた上層配線１１０とを含み、切断状態において、上層配線１１０を構成する導電体が上層配線１１０の外方に流出してなる流出部が形成されることにより切断される電気ヒューズ１００と、少なくとも上層配線１１０と同層に形成され、上層配線１１０に生じる熱を吸収するガード上層配線１５２（導電吸熱部材）とを含む。 （もっと読む）

【課題】ボンディング時に発生するクラックへの対応を、より高めた半導体集積回路及び半導体集積回路の製造方法を提供する。
【解決手段】電極パッド９ａの形成位置において、最上層メタル配線層９よりも１層だけ下層のメタル配線層である１層下メタル配線層からなり、電極パッド９ａの下に配置された保護用メタル層３と、電極パッド９ａの形成位置で保護用メタル層３と最上層メタル配線層９の間に配置された、最上層層間膜５よりも軟らかい材料からなる保護層１１と、を備えている。 （もっと読む）

【課題】アンテナエラーを低減すること等が可能なセルライブラリ等を提供する。
【解決手段】セルライブラリに含まれるセル３０は、セル３０の内部に信号を入力するための入力ピン３２と、セル３０の左辺と入力ピン３２との間に配置され、最上層以外の配線層の配線の配置を防止するための仮想的な第１の障害物３４と、第１の障害物３４を挟んでセル３０の左辺に沿って配置され、全ての配線層の配線の配置を防止するための仮想的な一対の第２の障害物３５、３６と、を含む。 （もっと読む）

【課題】 高周波信号の伝達も含めた配線抵抗を低減することができると共に、良好な遮蔽導体として機能する配線構造及びその配線構造を有する半導体装置を提供する。
【解決手段】 複数の配線層にそれぞれ設けられた配線１，３が互いに重複し、互いに電気的に複数層に亘り並列接続された配線構造であって、複数の配線層の少なくとも下層の一つの配線層が、少なくとも２本以上の並列配線に分離されて延伸しているスリット配線部を有し、上層の配線３からスリット配線部の並列配線の間隙に浸入して両側の並列配線と接続しているスリット接続部２ａを有する配線構造とする。 （もっと読む）

【課題】高速化を維持しつつ、レイアウトサイズを増大させることなしに配線間スキューを大幅に低減できる半導体集積回路装置の配線方法及び半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置において、第１コンポーネントと第２コンポーネントとを接続する信号線は、電気的に直列に接続された第１、第２、第３及び第４の部分を有する複数の第１の配線と、電気的に接続された第５及び第６の部分を有する複数の第２の配線とが交互に配置されて形成され、第２の部分の抵抗率は第１の抵抗率であり、第１、第３、第４、第５及び第６の部分の抵抗率は第１の抵抗率より低い第２または第３の抵抗率であって、且つ、第２の部分の抵抗値は複数の第１の配線ごとに異なり、複数の第１の配線は、配線長の和が小さい順に所定の位置から奇数番目に配置され、複数の第２の配線は、配線長の和が大きい順に前記所定の位置から偶数番目に配置される。 （もっと読む）

【課題】信頼性の高い半導体装置を提供すること。
【解決手段】半導体装置１は、半導体基板（図示略）と、半導体基板上に設けられた第一の電気ヒューズ１２と、第二の電気ヒューズ１３とを備える。第一の電気ヒューズ１２は、異なる配線層に形成された第一の上層配線１２１および第一の下層配線１２２と、第一の上層配線１２１および第一の下層配線１２２を接続するビア１２３とを有する。第二の電気ヒューズ１３は、異なる配線層に形成された第二の上層配線１３１および第二の下層配線１３２と、第二の上層配線１３１および第二の下層配線１３２を接続するビア１３３とを有する。半導体装置１は、第一の電気ヒューズ１２の前記第一の上層配線１２１と、第二の電気ヒューズ１３の第二の下層配線１３２とを接続する接続部１４を有する。この接続部１４は、第一の電気ヒューズ１２および第二の電気ヒューズ１３を直列に接続する。 （もっと読む）

【課題】集積回路チップ面積を広げることなくタイミング精度の高い集積回路をレイアウトすることができる半導体装置の設計方法及び半導体装置を提供する。
【解決手段】半導体装置の設計方法は、自動配置配線手法により、複数の機能ブロック間を接続する配線である信号線２０１のレイアウト配置を実行するステップ（ａ）と、ステップ（ａ）の後に、信号線のうち最小ピッチ内に他の配線が設けられていない孤立信号線部分が予め設定した所定の信号伝播遅延時間を有するように、孤立信号線部分の周囲に信号伝播遅延時間制御パターン２０３を配置するステップ（ｂ）と、工程（ｂ）の後、孤立信号線部分が所定の信号伝播遅延時間を有するかどうかを確認するステップ（ｃ）とを備えることを特徴とする （もっと読む）

【課題】所望の回路特性に合致する半導体回路のレイアウトを効率的に取得する。
【解決手段】トランジスタの構成部品の設計図形パターンの寸法または部品パラメータをシミュレーション部に入力される模擬パラメータに変換する変換工程と、複数トランジスタを複数グループにグループ分けするグループ構成工程と、複数グループからいずれかの選択グループを選択する工程と、複数グループで選択グループ以外の非選択グループの部品パラメータとして固定のパラメータ値を設定する固定パラメータ設定工程と、選択グループにおいて部品パラメータの組み合わせを設定し、変換工程を通じてシミュレーションを実行し、それぞれの部品パラメータの組み合わせに対する回路特性を得るシミュレーション工程と、すでに選択グループに選択済みのグループとは別のグループを選択し、固定パラメータ設定工程からシミュレーション工程までを繰り返し実行する制御工程とを実行する。 （もっと読む）

【課題】シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、ＭＯＳトランジスタ形成領域１１Ｂにゲート電極２２及びソースドレイン領域２５を形成する工程と、ＭＯＳトランジスタ形成領域１１Ｂを除いて、半導体基板１１の上にシリコン及びシリコン以外のIV族元素を含む混晶膜と、シリコン膜とが順次積層された積層膜３１Ａ、３１Ｂを形成する工程と、シリコン膜３０Ｂの露出部分、ゲート電極２２の上部及びソースドレイン領域２５の上部をシリサイド化する工程とを備えている。 （もっと読む）

【課題】
ＯＰＣ処理を行うセルを効率よく選択し、そのセルと等価であるとみなされるセルを特定するフォトマスクパターンデータの作成方法を提供することにある。
【解決手段】
フォトマスクのパターンに対するパターンデータを作成する方法は、階層構造に基づいて、第１セル毎に、その上位となる第１セルの情報を追加する工程と、一の階層に属する第１セルの内、一の階層より上位階層に属する第１セルと同一となる第１セル及び一の階層の直上の上位階層において２以上存在する第１セルに配置されている第１セル、からセル群を構成する工程と、上記のセル群に属する第１セルに対し、光学的近接効果を考慮したパターンデータを作成し、そのパターンデータを含む第２セルより第４セル群を構成する第４セル群構成工程と、入力データにおいて、第１セルを、対応する第２セルに置き換える工程と、を有することを特徴とする。
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【課題】製造の歩留りを低下させることなく、容易且つ確実に素子特性値が可及的に所望値に近い値に調節されてなる半導体素子を備えた信頼性の高い半導体装置を実現する。
【解決手段】半導体基板の上方に、素子特性の設定値がそれぞれ異なる（FF,Typ,SS）半導体素子を形成し、これらのうちでTypの半導体素子を対象素子として、対象素子の素子特性の実測値を測定し、これらのうちで特定の半導体素子のみについて配線を形成する。ここで、特定の半導体素子は、設定値が、対象素子の実測値と設定値との差異を、各半導体素子（FF,Typ,SS）のうちで最も補償する値とされたものとする。 （もっと読む）

【課題】配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を提供すること
【解決手段】本発明にかかる配線構造は、クロック配線１１と、クロック配線１１と同層において、クロック配線１１に沿ってその両側に設けられた一対の第１シールド配線１２と、クロック配線１１と絶縁層を介した異なる層において、クロック配線１１及び一対の第１シールド配線１２の対向する領域を覆うように設けられた第２シールド配線１３と、一対の電極（上部電極１７、下部電極１８）が絶縁層を介して対向配置されたＭＩＭ容量３０と、を備え、ＭＩＭ容量３０の一対の電極のうち少なくとも一方が、第２シールド配線１３と同層に設けられているものである。 （もっと読む）

第１のＰチャンネルトランジスタ及び第１のＮチャンネルトランジスタは、それぞれ第１及び第２のゲート電極によって形成される。第２のゲート電極は、第１のゲート電極に電気的に接続される。第２のＰチャンネルトランジスタ及び第２のＮチャンネルトランジスタは、それぞれ第３及び第４のゲート電極によって形成される。第４のゲート電極は、第３のゲート電極に電気的に接続される。第１のＰチャンネルトランジスタ、第１のＮチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタの各々は、共通ノードに電気的に接続されたそれぞれの拡散端子を有する。第１、第２、第３、及び第４のゲート電極の各々は、平行に配向されたいくつかのゲート電極トラックのうちのいずれかに沿って、そのゲート電極トラックに隣接するゲート電極トラックに関連付けられたいずれのゲートレベル特徴部レイアウトチャンネル内に形成されたゲートレベル特徴部とも物理的に接触することなく延びるように形成される。 （もっと読む）

【課題】無線通信可能な半導体装置において、信頼性を向上させることを課題とする。
【解決手段】冗長回路として複数の機能回路１０１を有し、機能回路１０１は、アンテナ１０２と、半導体集積回路１０３と、を有し、複数の機能回路１０１は、繊維体に樹脂が含浸された同一の封止層に覆われる。さらに半導体集積回路１０３は、アンテナ１０２に電気的に接続された送受信回路１０４と、送受信回路１０４に電気的に接続された電源回路１０５と、送受信回路１０４及び電源回路１０５に電気的に接続されたロジック回路１０６が設けられた構成とする。 （もっと読む）

【課題】信頼性を高め、かつ消費電力の増加を低減することのできる半導体装置を提供する。
【解決手段】通信装置と無線信号の送受信を行うためのアンテナと、アンテナに電気的に接続された複数の機能回路と、を有し、複数の機能回路のうち、いずれか一の機能回路は、いずれか他の機能回路の電源回路より出力される電源電圧を制御するための電源制御回路を有し、いずれか他の機能回路における電源制御回路は、第１端子が電源回路の出力端子に電気的に接続され、第２端子がグラウンド線に電気的に接続されたトランジスタを有し、トランジスタのゲート端子がいずれか一の機能回路が有する電源制御回路に電気的に接続されている。 （もっと読む）

【課題】本発明は、異なる種類の複数のヒューズを積層した構成や、当該構成に対する具体的な救済及び半導体装置の識別付与の製造方法を提供することを目的とする。
【解決手段】
本発明の１つの実施形態では、所定の電圧値を印加、又は所定の電流値以上を流すことで切断される第１ヒューズと、レーザ光を照射することで切断される第２ヒューズと、レーザ光を反射するリフレクタ層とを備える半導体装置である、さらに、本発明の１つの実施形態に係る半導体装置では、第１ヒューズ上に絶縁層を介してリフレクタ層を積層し、リフレクタ層上に絶縁層を介して第２ヒューズを積層する。 （もっと読む）

【課題】ワイヤボンディングで実装されるチップとバンプ電極で実装されるチップとで、製造工程を共通化できる技術を提供する。
【解決手段】バンプ電極によりチップ１が外部との電気的接続を行う場合においても、ボンディングワイヤによりチップ１が外部との電気的接続を行う場合においても、１本の最上層の配線７にバンプ接続部１５およびボンディングパッド１６の両方を設ける。バンプ電極を用いる場合にはバンプ接続部１５上の絶縁膜に開口部を設け、ボンディングパッド１６上は絶縁膜で覆う。一方、ボンディングワイヤを用いる場合にはボンディングパッド１６上の絶縁膜に開口部を設け、バンプ接続部１５上は絶縁膜で覆う。 （もっと読む）

【課題】本発明は、上記問題点を解決するためになされたものであって、その目的は、より低電圧および小電流で確実に溶断することができるとともに、設計の自由度を向上することができるポリシリコンヒューズを提供することである。
【解決手段】２つの端子部５と、２つの前記端子部５間をつなぐポリシリコンからなる抵抗部４とで構成される抵抗体２、３を２対備え、２対の前記抵抗体２，３は、前記抵抗部４が互いに直角に交差するように配置される交差部７を有し、前記交差部７は、電流が印加された際に溶断される溶断部８が設けられて、前記溶断部８の不純物濃度は、前記抵抗部４の不純物濃度よりも低くなるように構成されており、一方の前記抵抗体３の前記端子部５に電流を印加することにより、前記溶断部８を溶断することを特徴とする。 （もっと読む）

【課題】適切な密度のダミーパターンを生成することができる半導体装置の設計方法、設計装置及びプログラムを提供することを課題とする。
【解決手段】半導体装置内において実パターンの隙間を埋めるように形成するダミーパターンの設計方法であって、半導体装置の全領域を一定の大きさに分割した領域から、全ての実パターンを一定量だけ拡大した領域を除去して得られる残存領域を求め、その残存領域において前記分割領域の各々を一定量だけ縮小してダミーパターンを生成するダミーパターン生成ステップと、前記ダミーパターンにおいて、密度条件を満たしていないダミーパターンがある場合は、前記ダミーパターン生成ステップにおける前記分割領域のすべて若しくは一部の縮小量、及び／又は前記実パターンの拡大量を変更して前記ダミーパターン生成ステップを繰り返す密度検証ステップとを有する半導体装置の設計方法が提供される。 （もっと読む）