【課題】印加電界の履歴によって抵抗値が変化する抵抗変化層を有するスイッチ素子を多層配線中に形成し、かつ配線又は抵抗変化層の表面がダメージを受けることを抑制できるようにする。
【解決手段】この半導体装置は、第１配線層１２、第２配線層１６、及びスイッチビア３５を備える。第１配線層１２は第１配線３２を有しており、第２配線層１６は第２配線３９を有している。スイッチビア３５は、第１配線３２と第２配線３９を接続する。またスイッチビア３５は、少なくとも底部に、抵抗変化層３３を有しているスイッチ素子を有している。抵抗変化層３３は、電界印加履歴に応じて抵抗値が変化する。 （もっと読む）

【課題】チップ面積を縮小することができ、かつコンタクト間の短絡を防止することができる半導体装置を提供する。
【解決手段】電源配線Ｐａは第１方向に延びている。第１および第２ゲートＧ１、Ｇ２のそれぞれは、第１方向と交差する第２方向に延びる第１および第２端部領域ＲＡ１、ＲＡ２を含む。第１および第２端部領域ＲＡ１、ＲＡ２は、第１方向において互いに第１間隔Ｓ１を空けて配列されている。絶縁膜は、第１および第２端部領域ＲＡ１、ＲＡ２の間の少なくとも一部を埋め、平面視において第２の方向に沿って第１および第２端部領域ＲＡ１、ＲＡ２の間を通る空隙部ＶＤを有する。電源コンタクトＣＰａは第１および第２端部領域ＲＡ１、ＲＡ２の間の領域の第２方向に沿った延長領域から離れて配置されている。 （もっと読む）

【課題】製造プロセスが簡便な多層配線構造を有する半導体装置を提供する。
【解決手段】第１配線層と、第１配線層上の第１層間絶縁膜と、第１配線層と交差し、第１層間絶縁膜上に設けられた第２配線層と、第２配線層上の第２層間絶縁膜と、第１配線層と第２配線層とを電気的に接続するビア導体とを有し、第２配線層は、第１配線層との交差位置に当該第２配線層を分離するスペースを有し、前記ビア導体は、分離された第２配線層間を電気的に接続するように前記分離スペースを経由し、第２層間絶縁膜および第１層間絶縁膜を貫通して第１配線層に達する、半導体装置。 （もっと読む）

【課題】層間絶縁膜における寄生容量の影響を低減させ、レーザトリミングにおいて残膜管理を不要とし、かつヒューズの再結合の低減を可能とする半導体装置、及びその製造方法を提供すること。
【解決手段】半導体基板１と、間隔を設けて配置されたパッド開口１１を備え、半導体基板１上に形成された層間絶縁膜２と、パッド開口１１に対応する位置に設けられた下層金属層５と、下層金属層５上、及び層間絶縁膜２に対向する位置に形成された上層金属層６と、を有し、上層金属層６は、下層金属層５を柱とする空中配線を構成する。 （もっと読む）

【課題】メタル配線のレイヤ数を増やすことなく配線の自由度を高くでき、かつ、トランジスタ特性がばらつき難いパターンの回路セルを有するスタンダードセル集積回路を提供する。
【解決手段】ゲート電極を有しメタル配線層が未接続の複数のＥＣＯセルがスタンダードセルＳＣ周囲に配置される。ＥＣＯセルのゲート電極２０Ａ,２０Ｂは、ゲートパッド部２１Ａ,２１Ｂと、当該ゲートパッド部から共通セル長方向（縦方向）の相反する側に延びる２つのゲートフィンガー部２２Ａと２３Ａ、または、２２Ｂと２３Ｂと、を有する。ＥＣＯセルのゲートパッド部の任意セル長方向（横方向）の長さＬは、第１配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である。 （もっと読む）

【課題】コンタクト領域の欠損を抑制する技術を提供する。
【解決手段】半導体装置の製造方法は、基板上方に導電膜を形成し、導電膜上に補助パターンを形成し、導電膜及び補助パターンを覆うように金属膜を形成し、金属膜をエッチバックし、補助パターンの側面にサイドウォール膜を形成し、補助パターンを除去し、導電膜及びサイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成し、レジストパターンをマスクとしてエッチングによりサイドウォール膜の露出している部分を除去し、サイドウォール膜をマスクとして導電膜をエッチングして、ゲート電極及びゲート電極と導通するコンタクト領域を形成し、露出している部分が除去されることにより導電膜上に残存するサイドウォール膜の形状は、ゲート電極及びコンタクト領域の形状に対応し、補助パターンの形状は、コンタクト領域の形状に対応するサイドウォール膜の少なくとも三辺と接する。 （もっと読む）

【課題】シリコン・チップ中のプログラム可能ヒューズ式スルーシリコン・ビア（ＴＳＶ）を、同一のチップ中の非プログラム型ＴＳＶと併せ提供する。
【解決手段】該プログラム可能ヒューズ式ＴＳＶには、該ＴＳＶ構造内に、チップ表面コンタクト・パッドに隣接するＴＳＶの導電路の断面を限定する側壁スペーサを有する部域を用いることができる。プログラミング回路による十分な電流の印加により、金属のエレクトロマイグレーションが生じ、コンタクト・パッド中にボイド、しかしてオープン回路、が生成される。プログラミングは、多階層チップ・スタック中の２つの隣接するチップ上の相補的回路によって実行することができる。 （もっと読む）

【課題】 半導体素子領域のサイズを小さくし、半導体素子領域のレイアウトに必要な時間を短縮する。
【解決手段】 第１領域と第２領域との間に生成される第１半導体素子領域内に第１および第２ゲート電極を生成する。第１配線と、第１配線より外側に位置する第２配線とを、第１半導体素子領域上を延在して配線する。そして、第１ゲート電極と第２配線とを第１領域上または第２領域上で接続し、第２ゲート電極と第１配線とを接続して半導体装置を生成する。これにより、第２配線と第１ゲート電極との接続部分のレイアウトルールを考慮することなく、第１半導体素子領域における第２配線側の境界を設定できる。この結果、第１半導体素子領域のサイズを小さくできる。また、第１半導体素子領域の境界を一度のレイアウトで設定できるため、第１半導体素子領域のレイアウトに必要な時間を短縮できる。 （もっと読む）

【課題】外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置、を提供する。
【解決手段】半導体装置は、主表面１ａを含む半導体基板１と、主表面１ａ上に規定された容量形成領域２２に形成され、所定の方向に延在する複数の配線１１と、容量形成領域２２の周縁に配置された配線１１ｐに隣り合い、所定の方向に延在し、電位固定された複数の配線１２と、主表面１ａ上に形成され、複数の配線１１の各々の間と、隣り合う配線１１および配線１２の間とを充填する絶縁体層５とを備える。複数の配線１１および１２は、主表面１ａに平行な平面２１内においてほぼ等しい間隔を隔てて配置され、かつ所定の方向に対してほぼ直角方向に並んで配置されている。 （もっと読む）

【課題】パッシベーション層のクラックの発生を防止する。
【解決手段】エッチング及びダマシン法を用いて製造される集積回路においては、金属配線層から周囲の誘電体材料に応力が伝達されることによって、デバイスに組み込まれる配線層（４００）の周囲の誘電体材料にクラックが発生することが一般的である。本発明は、周囲の誘電体層に伝達される応力を低減することができると考えられる丸められたコーナを有する配線層を形成することにより、この問題を解決する。 （もっと読む）

【課題】高精度なトランジスタ間相対比を求められるアナログ回路を実現できる半導体集積回路装置を小型・低コストで提供する。
【解決手段】１つのウェル領域内にＭＯＳトランジスタを１つのみ配し、複数のそのようなＭＯＳトランジスタを組み合わせてアナログ回路ブロックを構成することで、ウェル領域とチャネル領域間距離を同一にすることができ、高精度な半導体集積回路装置とすることができる。 （もっと読む）

【課題】ショートする箇所を特定することができ、ショート化電圧を高精度に制御することができ、製造コストを低減することができる、アンチヒューズ素子及びその製造方法を提供する。
【解決手段】（ａ）対向する少なくとも一対の電極膜１５，１７と、（ｂ）一対の電極膜１５，１７の間に配置された絶縁体膜１６と、（ｃ）一対の電極膜１５，１７及び絶縁体膜１６を支持する基板１２とを備える。膜厚方向から透視したときに、少なくとも一方の電極膜１７には先端が尖った角部１７ａが形成され、角部１７ａは他方の電極膜１５に重なっている。電極膜１５，１７間に電圧が印加されたときに一方の電極膜１７の角部１７ａの先端付近で電界が集中し、ショートに至る箇所を角部１７ａの先端付近に限定することができる。 （もっと読む）

【課題】ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現する。
【解決手段】第１アンテナダイオードＡＤ１とｎＭＩＳのゲート電極１６とを第１層目の配線Ｍ１を介して電気的に接続し、第２アンテナダイオードＡＤ２と他の半導体素子とを第１層目の配線Ｍ１から第４層目の配線（アナログブロック内の最上層配線から１層下の配線）Ｍ４を介して電気的に接続する。さらに第１アンテナダイオードＡＤ１と電気的に繋がる第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２と電気的に繋がる第４層目の配線Ｍ４とをアナログブロック内の最上層配線である第５層目の配線２５によって結線する。 （もっと読む）

【課題】電子デバイスの更なる微細化及び高集積化が進んでも、リソグラフィー及びエッチングにより被加工対象の極めて高い寸法精度を達成し、信頼性の高い電子デバイスを実現する。
【解決手段】被加工対象上に形成されたレジスト膜を加工してレジストパターンを形成する工程と、レジストパターンをマスクとして、所定のエッチング条件で被加工対象をエッチングする工程とを実行する際に、形成されたレジストパターンの寸法及び形状（膜厚及びテーパ角度）を測定し、測定されたレジストパターンの寸法及び形状に基づいて前記エッチング条件を調整する。 （もっと読む）

【課題】半導体のレイアウトパターンのシミュレーションモデルの精度を適切に検証する技術を提供する。
【解決手段】半導体装置のパターンの設計データに基づいて、複数のリソグラフィシミュレーションモデルを用いたシミュレーションを実行することにより複数のシミュレーションパターンを生成する。半導体装置のパターンに対して、２以上の指定領域と、それらの指定領域の各々に対して互いに異なる重みとを指定する。複数のシミュレーションパターンの各々について半導体装置の実パターンとのずれの重み付け平均値を算出する。 （もっと読む）

集積回路（「ＩＣ」）のキャパシタ（１００）は、ＩＣの層に形成され、キャパシタの第１のノードに電気的に接続され、かつ第１のノードの一部分を形成する第１の複数の導電性交差部（１０２，１０４）と、ＩＣの金属層に形成された第２の複数の導電性交差部（１０８，１１０）とを有する。第２の複数の導電性交差部の導電性交差部は、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部分を形成し、第１のノードに容量結合する。
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【課題】製造安定性に優れ、接触抵抗の低減を図ることができる半導体装置およびこの半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、上層配線１２と、下層配線１１と、上層配線１２および下層配線１１間に配置された絶縁層２２〜２４と、絶縁層２２〜２４中に形成されて上層配線１２および下層配線１１を接続する接続部１３と、絶縁層２４中に配置されて、接続部１３に接続される導電層を有する素子１４とを有する。接続部１３は、下層配線１１上および素子１４の前記導電層の端部上にわたって配置され、接続部１３は、下層配線１１上面、素子１４の導電層の端部の上面および側面に接触している。 （もっと読む）

【課題】上層配線の幅によらずにコンタクトプラグの底面がアンカー構造となり、下層配線との接続抵抗を低減できる半導体装置とその製造方法を提供する。
【解決手段】基板に下層配線Ｗ１となる第１導電層を形成し、絶縁膜を形成し、上層配線用溝とこれに連通するようにコンタクトホールＣＨを形成する。次に、コンタクトホール及び上層配線用溝の内壁面を被覆してバリアメタル層を形成し、その上層にコンタクトホール及び上層配線用溝に埋め込んで第２導電層を形成する。ここで、上層配線用溝及びコンタクトホールを形成する工程において、上層配線Ｗ２と下層配線Ｗ１の交差する領域に、上層配線にスリットＳＬ１，ＳＬ２または切り欠きを設けて幅が狭くなった部分ＮＰが設けられるように上層配線用溝を形成し、この幅が狭くなった部分ＮＰにおいてコンタクトホールＣＨを形成する。 （もっと読む）

【課題】回路レイアウト毎の平坦性評価を高速に実行し、ダミーフィルを支援すること。
【解決手段】レイアウトパターンにＣＭＰを行なった際の高さばらつきが指定された上限となる配線密度、配線周囲長、密度差最大値の範囲をクリティカル領域として求める。そして、入力されたレイアウトパターンをメッシュ分割して各メッシュの配線密度、配線周囲長、密度差最大値をメッシュデータとして算出し、各メッシュのメッシュデータがクリティカル領域にあるか否かを示すクリティカリティマップと、パターン全体の高さばらつきの予測値とを算出する。 （もっと読む）

【課題】製造バラツキに関わらず、切断箇所を制御できる構成の電気ヒューズを得る。
【解決手段】半導体装置２００は、基板（不図示）上に形成された上層ヒューズ配線１１２、下層ヒューズ配線１２２、および上層ヒューズ配線１１２の一端と接続され、上層ヒューズ配線１１２と下層ヒューズ配線１２２とを接続するビア１３０から構成される電気ヒューズ１００を含む。上層ヒューズ配線１１２には、一端側で配線幅が狭くなった幅変動領域１１８が設けられている。 （もっと読む）