【課題】ユーザは、回路スケマティック中のデバイスに対するレイアウトスタイルであって、デバイス配置およびデバイス相関の特徴を捉えるレイアウトスタイルを特定する。
【解決手段】結果として得られるレイアウトは、コンピュータを用いることでシミュレーションされ得て、１つ以上のパフォーマンス指標がその回路に対して評価され得る。場合によっては、テストチップが、異なるレイアウトスタイルに対応する配置に対するデバイス相関を画定するために用いられても良い。 （もっと読む）

【課題】シミュレーション精度が悪い部分についての検証精度の低下を抑制する。
【解決手段】検証装置は、シミュレーションにより第１及び第２のパターンを算出して、第１及び第２のパターンのシミュレーションデータを作成する手段と、製造プロセスにより製造された半導体装置が有する第１のパターンの寸法と、シミュレーションデータにおける第１のパターンの寸法との差分値を記憶する記憶手段と、差分値からシミュレーションデータにおける第２のパターンの移動量を算出する手段と、シミュレーションデータにおける第２のパターンの位置を、所定方向に移動量の値に応じて移動させて、第１のパターンと第２のパターンとの重なり面積が所定基準を満たすか否かを判定する手段と、所定基準を満たしていないと判定された場合、エラー情報を出力する手段と、を備える。 （もっと読む）

【課題】ヒューズ用開口部からガードリング外への水分等の伝達をより強固に防止する。
【解決手段】下地絶縁膜３上にシリコンヒューズ５、シリコン配線パターン７、シリコンガードリング９が形成されている。シリコンガードリング９は、シリコンヒューズ５の周囲を取り囲み、シリコン配線パターン７と接触しないようにシリコン切欠き部９ａをもつ。シリコンガードリング９上の層間絶縁膜１１に、シリコン切欠き部９ａ上にビア切欠き部１５ａをもつビアガードリング１５が形成されている。層間絶縁膜１１上及びビアガードリング１５上に環状の金属配線ガードリング１７が形成されている。金属配線ガードリング１７を覆って層間絶縁膜１１上に窒化シリコン膜１９が形成されている。ビア切欠き部１５ａにおける層間絶縁膜１１と金属配線ガードリング１７の界面は窒化シリコン膜１９で覆われている。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】ダミービアが配置された半導体集積回路装置において、ダミービアに接続されたダミー配線の存在に起因する、設計容易性の低下や製造コストの増大といった問題を抑える。
【解決手段】半導体集積回路装置は、基板１と、基板１上に形成された３層以上の配線層２ａ〜２ｃとを有する。配線層２ａ，２ｂの間にダミービア１１が形成されており、配線層２ｂにダミービア１１と接続されたダミー配線１２が形成されている。ダミー配線１２は、スタックビア構造２０の配線層２ｂに形成された中間配線２４よりも、面積が小さい。 （もっと読む）

【課題】レーザートリミング加工を行うヒューズ素子を有する半導体集積回路装置の信頼性を向上させる。
【解決手段】隣り合うヒューズ素子に接続する第１層目のアルミニウム配線間のスペース幅を第１層目の金属間絶縁膜の側壁厚さの２倍未満とすることで、吸湿性のＳＯＧの露出を防止する。また、第１層目のアルミニウム配線側面にサイドスペーサーを設けることでより一層の信頼性向上を図る。 （もっと読む）

【課題】ヒューズのカットばらつきを防ぐとともに腐食（酸化等も含む）を良好に防ぐ。
【解決手段】半導体装置１００は、基板１０２と、基板１０２上に形成されたヒューズ配線１１６と、少なくともヒューズ配線１１６の側壁を保護するように形成された耐湿性絶縁膜１２０と、を含む。耐湿性絶縁膜１２０は、ヒューズ配線１１６の上面には形成されていないか、またはヒューズ配線１１６の上面における積層方向の膜厚ｄ１がヒューズ配線１１６の側壁における積層方向に垂直な方向の膜厚ｄ２よりも薄くなるように形成されている。 （もっと読む）

【課題】ＴＡＴを短縮すること。
【解決手段】本発明では、チップレイアウトデータ（２２）に含まれる複数のゲートのうちの、アンテナ違反であるアンテナ違反ゲート群を表すアンテナ違反情報（２０）をエラー残箇所ライブラリ（１６）に格納する。チップレイアウトデータ（２２）に対してリソグラフィシミュレーションを実施し、フォトレジスト露光後の予想レイアウトデータ（２３）を生成する。エラー残箇所ライブラリ（１６）を参照して、予想レイアウトデータ（２３）に含まれる複数のゲートのうちの、アンテナ違反情報（２０）が表すアンテナ違反ゲート群を選択する。アンテナ違反ゲート群の各々の面積に対して、そのアンテナ違反ゲート群に接続される配線の面積との比を示す算出値を算出する。その算出値が第１設定値から第２設定値の範囲である場合、アンテナ違反ゲート群の大きさを調整する。 （もっと読む）

【課題】動作速度を高速化できる ＳｉＣ ＭＩＳＦＥＴで構成された論理ゲート回路デバイスを得る。
【解決手段】ｎチャネルエンハンスメント型ＳｉＣ ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。 （もっと読む）

【課題】溝内に配線を埋め込む際に層間絶縁膜の表面に深い凹部が生じるのを防止し得る半導体装置の設計方法等を提供する。
【解決手段】単位面積当たりの配線パターンの周囲長の総和を各々の単位領域毎に算出するステップＳ６と、単位領域内における配線パターンの周囲長の総和が第１の値以上である第１の領域と第２の値以下である第２の領域とを抽出するステップＳ７，Ｓ８と、第１の領域に隣接する第３の領域内に単位面積当たりの周囲長の総和が第３の値である第１のダミーパターンを配置し、第２の領域に隣接する第４の領域内に単位面積当たりの周囲長の総和が第４の値である第２のダミーパターンを配置するステップＳ９，Ｓ１０と、第３の領域と第４の領域との間の第５の領域内に単位面積当たりの周囲長の総和が第３の値より小さく、第４の値より大きい第５の値である第３のダミーパターンを配置するステップＳ１１とを有している。 （もっと読む）

半導体装置が半導体基板上のゲートを含む。ゲートの１つの側壁が少なくとも１つの突出部を含んでいてもよく、ゲートの反対側壁が少なくとも１つの凹部を含んでいてもよい。接触部が、ゲート上に配置された絶縁層を通して形成されている。接触部は、ゲートの少なくとも１つの突出部に少なくとも部分的に重なっている。金属層が絶縁層上に配置されている。金属層は、ゲートの第１の側に移動した第１の構造を含む。接触部が絶縁層を通して第１の構造をゲートに電気的に連結するように、第１の構造は接触部に少なくとも部分的に重なっている。 （もっと読む）

【課題】開口不良や形状の精度に優れたコンタクトホールを有する半導体素子の提供。
【解決手段】基板４と、基板４上に第１配線パターン２と、基板４の第１配線パターン２を有する側の面に層間絶縁膜６，８と、層間絶縁膜６，８上に第２配線パターンと、を有し、且つ層間絶縁膜６，８に第１配線パターン２および第２配線パターンを連結するためのコンタクトホールＣＨを備え、基板４の単位面積あたりにおいて第１配線パターン２が存在する比率（密度）が、より高い領域と、より低い領域とを有し、前記比率がより低い領域におけるコンタクトホールＣＨの開口面積が、より高い領域におけるコンタクトホールＣＨの開口面積よりも小さい半導体素子。 （もっと読む）

【課題】本発明によれば、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにする。
【解決手段】半導体装置１００は、下部電極１０６と上部電極１１０と、その間に形成された容量膜１０８とを含む容量１１２と、下部電極１０６に電気的に接続する一以上の第１のビア(１２８)を含む第１のビア群と、上部電極１１０に電気的に接続するとともに第１のビア群と同時に形成される一以上の第２のビア(１３０)を含む第２のビア群と、を含む。半導体装置１００は、容量１１２の容量値を第１のビア群および第２のビア群に含まれる第１のビア(１２８)および第２のビア(１３０)の総数で除した値が所定値以下となるように第１のビアおよび第２のビアの数を設定する工程を含む方法で設計される。 （もっと読む）

【課題】チップサイズを増加させずに、チップ位置情報等の識別情報を記録した集積回路装置を提供すること。
【解決手段】集積回路を有する集積回路基板と、前記集積回路に接続された導電性パッドと、前記導電性パッドを露出する開口部を持つ絶縁膜を備えた外部電極構造体とを有し、前記外部電極構造体が、前記集積回路基板の識別情報に対応する形状を有すること。 （もっと読む）

【課題】 アンチヒューズ構造体および形成方法を提供する。
【解決手段】 アンチヒューズ構造体は基板上に配置された複数の並行導電フィンを含み、フィンのそれぞれは第１の端部と第２の端部とを有する。第２の電気導体はフィンの第２の端部に電気的に接続される。絶縁体はフィンの第１の端部を覆い、第１の電気導体は絶縁体上に配置される。第１の電気導体は絶縁体によってフィンの第１の端部から電気的に絶縁される。絶縁体は、第２の電気導体と第１の電気導体との間に所定の電圧を印加したときに絶縁破壊し、それによりフィンを介して第２の電気導体と第１の電気導体との間に途切れない電気接続を形成するのに十分な厚さまで形成される。 （もっと読む）

【課題】ＣＭＰ法により研磨される絶縁膜の平坦性を向上する。
【解決手段】半導体基板１の主面上に形成されたＭＩＳＦＥＴＱ１を覆う層間絶縁膜９の上層に配線１０を形成するとともに、その配線１０間の間隔が広い領域にダミー配線１１を配置する。また、ダミー配線１１はスクライブ領域にも配置される。さらに、ダミー配線１１は、ボンディングパッドの周辺領域およびマーカの周辺領域には、配置されない。また、ＭＩＳＦＥＴのゲート電極と同層にダミーゲート配線を設ける。また、浅溝素子分離領域にダミー領域を向ける。これらダミー部材を設けた後に、ＣＭＰ法で絶縁膜を平坦化する。 （もっと読む）

【課題】配線領域を無駄なく使用することが可能な配線レイアウト方法及び配線レイアウト装置を提供することを目的とする。
【解決手段】配線層上に設けられたグリッド線に沿って配線レイアウトを行う配線レイアウト装置であって、信号線端部の突き出し部分の長さに基づいて決定されるグリッド幅となるように、前記配線層毎にグリッド線をグループ分けして複数のグループを設定するグループ設定手段と、前記配線層毎に、選択順に従って前記グループを選択して、信号線の配線をレイアウトする配線手段と、を有する。 （もっと読む）

【課題】より多数のリソグラフィ用合わせマークおよびＰＣＭを設けることができ、かつＰＣＭによる情報の漏えいを防止することができる半導体装置の製造方法を提供する。
【解決手段】複数の第１半導体チップ領域ＣＲａに挟まれる第１スクライブ領域ＳＣａの一部には、第１領域ＲＡおよび第２領域ＲＢが平行に配置されている。第１領域ＲＡには、能動素子（トランジスタなど）および受動素子（抵抗、容量など）の少なくともいずれかの電気的評価を行うための第１モニター、寸法管理を行うための第２モニター、および、膜厚測定を行うための第３モニターから選択された少なくとも１つのモニターが配置されている。第２領域ＲＢにはリソグラフィ用合わせマークが配置されている。切断する工程において第１領域ＲＡが切り落とされる。 （もっと読む）

【課題】アンチヒューズ素子が導通状態の際に形成される導電パスの電気抵抗を低くし、また、抵抗値のばらつきを抑制することができる半導体装置を提供する。
【解決手段】アンチヒューズ素子４を備えた半導体装置１であって、前記アンチヒューズ素子４は、半導体基板５に設けられたウェル４１と、前記ウェル４１上に設けられた絶縁膜４２と、前記絶縁膜４２上に設けられ、前記ウェル４１と同じ導電型のポリシリコン膜４３と、前記ウェル４１内の一面４１ａ側に設けられた、前記ウェル４１と同じ導電型の不純物導入領域４６とを備え、前記不純物導入領域４６の不純物濃度が、前記ウェルの不純物濃度よりも高く、前記不純物導入領域４６は、前記ポリシリコン膜４３の前記ウェル４１上に位置する端部と前記絶縁膜４２を介して対向する部分を備えていることを特徴とする。 （もっと読む）

【課題】製造マージンの評価や製造マージンの管理を容易にする半導体装置を提供する。
【解決手段】セルアレイを含む半導体装置において、セルアレイの周囲に設けられたダミー領域にセルアレイのセルと略同一形状のレイアウトパターンを有するプロセス不良検出回路を設ける。特に、プロセス不良検出回路がセルアレイの周辺部に設けられたダミーパターンとしての機能を備えることによって、プロセス不良検出回路によるチップ面積を抑制できる。 （もっと読む）