【課題】回路シミュレーションの精度を向上する。
【解決手段】回路シミュレーション装置３０は、集積回路のレイアウトデータから、対象ＭＯＳトランジスタ１１のゲート１２と対象ＭＯＳトランジスタ１１に隣接するＭＯＳトランジスタ１５、１６のゲート１７、１８との間のゲート間隔Ｓｓ、Ｓｄを抽出し、抽出されたゲート間隔Ｓｓ、Ｓｄから対象ＭＯＳトランジスタ１１のトランジスタモデルパラメータｖｔｈ０’を算出するパラメータ算出手段と、算出されたトランジスタモデルパラメータｖｔｈ０’を用いて前記集積回路の回路シミュレーションを行う回路シミュレーション手段とを備える。 （もっと読む）

【課題】段差パターンに起因するパターン形成不良領域を、段差パターンレイアウト面内で正確かつ短時間に算出する露光不良領域算出方法を得ること。
【解決手段】基板上の段差パターンとしてゲートＧ１を形成した後、ゲートＧ１よりも後にピラーパターンＰを形成するとピラーパターンＰがパターン形成不良となる領域を不良発生危険度マップ２１として算出するために、基板面内でのゲートＧ１のパターンからの距離と露光不良領域となる可能性に関する情報との対応関係と、ゲートＧ１のパターン形成に用いたレイアウトと、を用いる。 （もっと読む）

【課題】高集積化が容易で製造コストが増加しないヒューズ回路を有する半導体装置の構造及びその製造方法、並びに、このようなヒューズの切断に適したレーザ装置を提供する。
【解決手段】下地基板１０上に形成されたブロック層１２と、ブロック層１２上に形成された絶縁膜１４と、絶縁膜１４上に形成されたヒューズ２２とにより半導体装置を構成する。ヒューズ２２の下層部にブロック層１２を設けることにより、レーザアブレーションによりヒューズを切断し、且つ、ブロック層１２によってレーザアブレーションを制御性よく停止することができる。 （もっと読む）

【課題】 加工処理を行なうための加工位置を精度よく特定することができる半導体チップを提供する。
【解決手段】 複数の半導体回路素子が形成され、それら半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップ１０において、この半導体チップ１０を構成する最上層の配線層であるダミーメタル１３に、半導体チップ１０上のＸ座標の位置を表わすＸ座標用コードパターン１３＿１およびＹ座標の位置を表わすＹ座標用コードパターン１３＿２を付加した。 （もっと読む）

【課題】追加工程なくフューズ下に配線等を配置可能な半導体装置及びその製造方法を提供する。
【解決手段】この半導体装置は、絶縁層に設けられた複数の第１キャパシタ孔５２と、第１キャパシタ孔５２に形成された容量素子Ｃと、容量素子Ｃと結合するトランジスタＴｒとからなるＤＲＡＭセルと、絶縁層に設けられた複数の第２キャパシタ孔４０と、第２キャパシタ孔４０の間に形成されるフューズ素子（３１、５１）と、を備えている。 （もっと読む）

【課題】回路パターンの上に形成される薄膜の膜厚をより正確に予測し得る膜厚予測方法を提供する。
【解決手段】膜厚予測方法にあっては、第２の被処理層の断面形状に関する第１の実測データベース、回路パターンの周辺長と第２の被処理層の厚さとの関係に関する第２の実測データベース、第２の被処理層の平坦化レートに関する第３の実測データベース、第２の被処理層の基準膜厚Ｔ_blkを予め求めておき、基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α_ij、回路パターンの周辺長Ｌ_ij、第２の被処理層の初期厚さＴ_{2_INI_ij}、基準膜厚Ｔ_blk、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき、第２の被処理層の初期膜厚予測値Ｐｒ_ij及び第２の被処理層の平坦化量Ｈ_ijを求め、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する。 （もっと読む）

【課題】欠陥同定ツールが開示される。
【解決手段】欠陥同定ツールは、微小デバイス内の欠陥が生じ易い位置を予測する。前記ツールは、欠陥の種類及び欠陥が生じ易い個々のネットリストの両方を同定し得る。試験回路生成ツールは、次に続いて、この欠陥情報を用い、微小回路の同定された部分内の欠陥を試験する試験回路を生成する。同様に、自動試験パターン生成ツールは、欠陥位置情報を用い、微小回路の指定部分内の同定された欠陥に対応する故障を検査するために特別に作成された試験データを生成し得る。ツールの種々の実施は、製造過程の欠損又は不具合のような器材誤差により生じる欠陥が生じ易い位置及び無秩序に作られる欠陥が生じ易い位置の両方を同定するために利用されて良い。 （もっと読む）

【課題】レーザ照射により切断されるヒューズを備えた半導体装置において、レーザの反射率の増加を抑えてヒューズへ加わるエネルギーの低下を抑制することにより、ヒューズの飛散を防止できるようにする。
【解決手段】絶縁膜１上に、密着層２ａ、メタル層３ａ及びＴｉＮ反射防止膜４ａから構成されるヒューズ１１が形成されている。ヒューズ１１を覆うように絶縁膜１上にシリコン酸化膜５が形成されている。シリコン酸化膜５上にシリコン窒化膜８が形成されている。ヒューズ１１上に位置するシリコン酸化膜５ａにおけるヒューズ１１の短辺方向の断面は三角形状を有している。 （もっと読む）

【課題】相対的な精度が要求される複数個の回路素子のそれぞれの特性が高い整合性を持つようにすることが可能な半導体装置を提供する。
【解決手段】この半導体装置１０は、所定数のＭＯＳトランジスタ素子２を含む入力側回路素子１０ａと、入力側回路素子１０ａに含まれるＭＯＳトランジスタ素子２の数とは異なる数のＭＯＳトランジスタ素子２を含む出力側回路素子１０ｂとを備えている。入力側回路素子１０ａおよび出力側回路素子１０ｂは相対的な精度が要求されるものであり、入力側回路素子１０ａおよび出力側回路素子１０ｂからなる回路素子は、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域３のうちの少なくとも１個の活性領域に２個以上のＭＯＳトランジスタ素子２が形成され、複数個の活性領域３のうちの他の活性領域３のそれぞれに残りのＭＯＳトランジスタ素子２が形成された構造となっている。 （もっと読む）

【課題】コーナー部を有する微細金属配線を備えた半導体装置の信頼性を向上させることを目的とする。
【解決手段】第１層間絶縁膜８２に埋め込まれ、屈曲したコーナー部を有する第１配線２１を一定のコーナー数毎に区切る。区切った第１配線２１同士は、第２層間絶縁膜８７に埋め込まれたプラグ２２及び第２配線２３によって連結する。第１配線はコーナー部により結晶粒径が減少するが、一定のコーナー部数で短く区切られるためエレクトロマイグレーション耐性が向上する。また、第２配線２３の配線幅を調整することにより、第１配線２１のコーナー部による抵抗上昇を、第２配線２３で補償することができる。 （もっと読む）

【課題】ダマシン構造を有し、屈曲部を有する配線パターンの抵抗値を低減する。
【解決手段】半導体装置は、活性素子を含む基板と、前記基板上方に形成され、配線層と層間絶縁膜を含む多層配線構造と、を備え、前記配線層は、前記層間絶縁膜中に形成されたダマシン構造の配線パターンを有し、前記配線パターンは、第１の配線幅でそれぞれの方向に延在する複数の延在部と、各々前記複数の延在部のうちの２つを接続する複数の屈曲部を含み、前記複数の屈曲部の少なくとも一つは、前記第１の配線幅の√２倍よりも大きい第２の配線幅を有する。 （もっと読む）

【課題】 ダミー・フィル形状を有する構造を提供する。
【解決手段】 本発明は、スペーサ・フィル構造（１００及び３００）のための設計構造（図１）を提供する。更に具体的にいうならば、本発明は、スペーサ・フィル構造（１００及び３００）、並びにデバイス変動を減少するための設計構造及び製造方法を提供する。構造は、デバイスの異なる領域に設けられた複数のダミー・フィル形状（１００）を含み、このダミー・フィル形状は、ゲート周囲長及びゲート面積の比がチップに亘って一様な総周辺密度を生じるように構成されている。 （もっと読む）

【課題】加工変換差のばらつきを抑えたフォトマスクのレイアウトデータを短時間で作成することができるレイアウトデータ作成方法を得ること。
【解決手段】半導体装置に形成するパターンの設計レイアウトデータを作成する設計レイアウトデータ作成方法において、設計レイアウトデータに対応するパターンをウェハ上に形成した場合にウェハ上に形成されるパターンがウェハ面内で所定範囲内のパターン被覆率となり、かつ設計レイアウトデータに対応するパターンをウェハ上に形成した場合にウェハ上に形成されるパターンの合計周囲長がウェハ面内で所定範囲内のパターン周囲長となるよう、半導体装置の製品パターン以外のダミーパターン領域Ｄ２にダミーパターンｄｙを配置して設計レイアウトデータを作成する。 （もっと読む）

【課題】レイアウト修正による遅延変動を抑制しつつ半導体集積回路のプラズマダメージを軽減する製造方法を提供する。
【解決手段】半導体集積回路の製造方法は、コンピュータによって実行され、第１ゲート電極２１に接続する金属配線と、第１ゲート電極２１とのアンテナ比を検証するステップと、アンテナ比の検証結果に基づいて半導体集積回路のレイアウトを変更するステップとを具備する。レイアウトを変更するステップは、複数の論理セルから、アンテナ比の検証結果に応じたゲート面積の論理セルを選択するステップと、論理セルを、論理動作しないフィルセル４０として空き領域に配置するステップと、フィルセル内の第２ゲート電極４１を金属配線に接続するステップとを備える。 （もっと読む）

【課題】磁気素子本体に電流を流すことなく、磁性体電極の磁化反転が可能な磁気素子及び集積回路並びに磁気ランダムアクセスメモリを提供する。
【解決手段】磁気素子１は、基板６上に第１の強磁性体電極３及び第２の強磁性体電極４を隔置し磁気素子本体２と、第１の強磁性体電極３に接触して高スピンホール効果を有する電極５を配設し、高スピンホール効果を有する電極５に電流を流して第１の強磁性体電極３へスピン注入して磁化反転する。磁気素子本体２へ電流を流すのではなく、高スピンホール効果を有する電極５に電流を流すことでスピンホール効果によるスピン分極を発生させ、第１の強磁性体電極３への移行により磁化反転できる。高インピーダンスの微小磁気メモリ素子及び磁気論理素子やスピン電界効果トランジスタを多段に接続した再構成可能微小磁気論理素子の磁化反転が可能となる。 （もっと読む）

【課題】抵抗素子を備えた半導体集積回路の製造において、抵抗素子の抵抗値バラツキを抑えた製造方法を提供する。
【解決手段】抵抗素子形成工程に等倍露光機を用い一定周期毎に抵抗値の面内バラツキを測定し、そのバラツキを前述の等倍露光機のマスク(レチクル)に寸法補正として反映させることによって、抵抗値のバラツキを抑えた抵抗素子の製造を可能とする。 （もっと読む）

【課題】フォトマスクパターンがＯＰＣによって従来技術よりも更に容易に補正できるラインとピックアップパッドとを含む回路構造およびそのフォトマスクを提供する。
【解決手段】回路構造とそれを定義するフォトマスクを提供する。回路構造が複数のピックアップパッド３２０と平行な複数のライン３１０とを含み、連続的に配列されたラインの一部にそれぞれ１つのピックアップパッドが配置される。１つのピックアップパッドを配置された任意のラインのピックアップパッドが、ラインの一側において隣接するラインの不連続点３３０を通過して、次のラインに接続される。フォトマスクが上記ラインを定義する複数のラインパターンと前記ピックアップパッドを定義する複数のピックアップパッド定義パターンとを有する。 （もっと読む）

【課題】トリプル・ウェル構造を有する半導体装置において、製造歩留まり及び製品信頼性を向上させることのできる技術を提供する。
【解決手段】ｐ型の基板Ｓｕｂ内に形成された深いｎ型ウェルＤＮＷ０、浅いｐ型ウェルＰＷ及び浅いｎ型ウェルＮＷが形成された領域と異なる領域に浅いｐ型ウェルＰＷ１００を形成し、この浅いｐ型ウェルＰＷ１００内に形成されたｐ型拡散タップＰＤ１００と、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｐ型拡散タップＰＤ０とを第２層目の配線を用いて結線し、深いｎ型ウェルＤＮＷ０内に形成されたｎＭＩＳ２００ｎのゲート電極及びｐＭＩＳ２００ｐのゲート電極と、基板Ｓｕｂ内に形成されたｎＭＩＳ１００ｎのドレイン電極及びｐＭＩＳ１００ｐのドレイン電極とを第２層目以上の配線を用いて結線する。 （もっと読む）

【課題】イオン伝導層を用いたイオン伝導素子をより高速に動作させる。
【解決手段】第１電極１０１と、第２電極１０２と、第１電極１０１および第２電極１０２の間に配置されたイオン伝導層１０３とを備えるイオン伝導素子と、このイオン伝導素子に、正電圧の印加および負電圧の印加を行うことでイオン伝導素子の動作を制御する両極動作制御部１０４と、第１電極１０１に、異なる電圧の負電圧を印加することでイオン伝導素子の動作を制御する単極動作制御部１０５とを備える。 （もっと読む）

【目的】ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化し、過電流となった主電流を確実に遮断できて、電気経路を確実に開放できるヒューズ素子を半導体基板内に形成した半導体装置およびその製造方法を提供する。
【解決手段】ｐ半導体基板１に形成したトレンチ１８の内壁にシリコン酸化膜２１を介してヒューズ素子２２を形成し、トレンチ１８の開口部を塞ぐようにポリイミド膜２３を被覆することで、溶断したヒューズ素子２２が再度固化したときに、固化したヒューズ材で第１表面端子ａと第２表面端子ｂの間を短絡しないようにする。半導体装置内にヒューズ素子２２を有することで、ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化できる。 （もっと読む）