半導体装置およびその製造方法
【目的】ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化し、過電流となった主電流を確実に遮断できて、電気経路を確実に開放できるヒューズ素子を半導体基板内に形成した半導体装置およびその製造方法を提供する。
【解決手段】ｐ半導体基板１に形成したトレンチ１８の内壁にシリコン酸化膜２１を介してヒューズ素子２２を形成し、トレンチ１８の開口部を塞ぐようにポリイミド膜２３を被覆することで、溶断したヒューズ素子２２が再度固化したときに、固化したヒューズ材で第１表面端子ａと第２表面端子ｂの間を短絡しないようにする。半導体装置内にヒューズ素子２２を有することで、ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化できる。
【解決手段】ｐ半導体基板１に形成したトレンチ１８の内壁にシリコン酸化膜２１を介してヒューズ素子２２を形成し、トレンチ１８の開口部を塞ぐようにポリイミド膜２３を被覆することで、溶断したヒューズ素子２２が再度固化したときに、固化したヒューズ材で第１表面端子ａと第２表面端子ｂの間を短絡しないようにする。半導体装置内にヒューズ素子２２を有することで、ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化できる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板内に過電流で溶断するヒューズ素子を形成した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、自動車において、エンジンやトランスミッションおよび各種計測表示用途等を構成する部品として半導体装置が多く使用されている。この半導体装置は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やインターフェイス素子などの制御用集積回路(制御回路)と、ランプ、コイルおよびモーターなどを駆動するためのスイッチング用パワー半導体素子で構成される。このスイッチング用パワー半導体素子は、例えば、横型ＭＯＳＦＥＴや縦型ＭＯＳＦＥＴなどであり、負荷に近い場所、たとえばエンジンルーム内などに設置されるため、使用環境が厳しく、過電圧、過電流および振動等により素子が破壊して回路が短絡故障を起こすことがある。
【０００３】
スイッチング用パワー半導体素子が短絡故障を起こすと、過電流が流れて回路や配線に部分加熱を引き起こし、系統全体が重故障に陥いる。また、最悪の場合には発火事故につながる。これを防止するため、過電流を遮断するリレーやヒューズをスイッチング用パワー半導体素子の近傍に設けるのが一般的である。例えば、ヒューズについては、ヒューズを多数収納したジャンクションブロックと呼ばれるヒューズ交換用接続箱を自動車内に設置し、ワイヤーハーネスを用いて電源であるバッテリーや制御回路およびスイッチング用パワー半導体素子への配線を行っている。
【０００４】
スイッチング用パワー半導体素子が破壊して短絡故障を起こした場合には、ヒューズを溶断して、系全体に影響が及ぶのを防止する。また、破壊した素子と溶断したヒューズを交換して故障前の状態に復帰させる。
特許文献１、２には、半導体基板上の絶縁層に穴を設け、その穴にヒューズを形成することが記載されている。
【０００５】
また、特許文献３には、半導体基板上に段差の凹部を形成し、その段差上にヒューズを形成することが記載されている。
また、特許文献４には、パワーＭＯＳＦＥＴを出力段とするパワーＩＣにおいて、基板上にヒューズを有することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−６９６０７号公報
【特許文献２】特開２００５−１０９１１６号公報
【特許文献３】特開２００５−３２８７０号公報
【特許文献４】特許第３２２６０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図３５は、従来のスイッチング用パワー半導体素子、バッテリー、制御回路、ジャンクションブロックおよびワイヤーハーネスの配置図の一例である。
ジャンクションブロック７１に収納されている図示しないヒューズはワイヤーハーネス７６を経由して、それぞれのスイッチング用パワー半導体素子７２に接続し、スイッチング用パワー半導体素子７２はワイヤーハーネス７７を経由してそれぞれライト、コイルおよびモーターなどの負荷７３に接続する。また、ジャンクションブロック７１はワイヤーハーネス７８を経由してバッテリー７４や制御回路７５に接続する。
【０００８】
ジャンクションブロック７１の数は車種によって異なり、高級車では数個以上になり、その占有スペースが大きくなる。また、ジャンクションブロック７１がワイヤーハーネス７６、７８を経由して電源であるバッテリー７４や制御回路７５およびスイッチング用パワー半導体素子７２に配線されるため、ワイヤーハーネス７６、７８についても長い張り回しが必要である。つまり、従来の構成では、ジャンクションブロック７１の占有スペースとジャンクションブロック７１と接続するワイヤーハーネス７６、７８の占有スペースが大きくなる。
【０００９】
また、特許文献１〜３では、いずれも半導体素子のスクリーニングやメモリにおける冗長置換による欠陥救済にヒューズを利用しており、負荷に接続する半導体装置の半導体基板にトレンチや貫通孔を形成してその中にヒューズ素子を形成し、このヒューズ素子を主電流の遮断に利用することは記載されていない。
また、特許文献１〜３で開示されている構造では、過電流でヒューズ素子が溶融し固化したときに固化したヒューズ材料で電流経路を短絡することが想定される。
【００１０】
また、特許文献４では、パワーＭＯＳのゲート・ソース間の電気的特性で不良をウェハ段階で検出するためにヒューズを設けており、やはり主電流の遮断にヒューズを利用することは記載されていない。
この発明の目的は、前記の課題を解決して、ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化し、過電流となった主電流を確実に遮断できて、電気経路を確実に開放できるヒューズ素子を半導体基板内に形成した半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、半導体基板の表面から内部に向かって配置されるトレンチと、該トレンチの内壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置されるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記半導体基板の表面に前記トレンチの開口部を塞ぐように配置される第２絶縁膜と、を具備する構成とする。
【００１２】
また、特許請求の範囲の請求項２記載の発明によれば、半導体基板を貫通する貫通孔と、該貫通孔の側壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置されるヒューズ素子と、前記半導体基板の裏面に配置されるスイッチング素子の主電極と、前記半導体基板の裏面側の前記貫通孔の開口部を塞ぎ前記主電極と接続し前記ヒューズ素子の一端と接続する電極板と、を具備する構成とする。
【００１３】
また、特許請求の範囲の請求項３記載の発明によれば、半導体基板が高不純物濃度の第１半導体層と該第１半導体層上に該第１半導体層より低不純物濃度の第２半導体層とが積層体からなり、前記第１半導体層を貫通し第２半導体層に達して配置されるトレンチと、該トレンチの側壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置され前記トレンチの底部の前記第１半導体層と一端が接続するヒューズ素子と、前記第１半導体層を一構成層とし前記半導体基板に配置される縦型スイッチング素子と、を具備する構成とする。
【００１４】
また、特許請求の範囲の請求項４の発明によれば、請求項２または３記載の発明において、前記半導体基板の表面に前記貫通孔の開口部を塞ぐように配置される第２絶縁膜を有するとよい。
また、特許請求の範囲の請求項５記載の発明によれば、半導体基板の表面から内部に向かって配置されるトレンチと、該トレンチの内壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置されるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記半導体基板の表面に配置され前記トレンチを充填する第２絶縁膜と、前記トレンチ内の前記第２絶縁膜に前記ヒューズ素子に達する用に配置される貫通孔と、該貫通孔に配置されるヒューズ吸収体と、を具備する構成とする。
【００１５】
また、特許請求の範囲の請求項６記載の発明によれば、請求項１〜５記載の発明にいて、前記第１絶縁膜がシリコン酸化膜であるとよい。
また、特許請求の範囲の請求項７記載の発明によれば、請求項１〜５記載の発明にいて、前記第２絶縁膜がポリイミド膜であるとよい。
また、特許請求の範囲の請求項８記載の発明によれば、請求項２記載の発明にいて、前記電極板が、溶融した前記ヒューズ素子に対して濡れ性の良好な金属板であるとよい。
【００１６】
また、特許請求の範囲の請求項９記載の発明によれば、請求項５記載の発明にいて、前記ヒューズ吸収体が、溶融したヒューズ素子を毛細管現象で吸い取るとよい。
また、特許請求の範囲の請求項１０記載の発明によれば、請求項５または９記載の発明にいて、前記ヒューズ吸収体が、多数の金メッキした微小な銅ボールの集合体もしくは微細な銅線を束ねた集合体であるとよい。
【００１７】
また、特許請求の範囲の請求項１１記載の発明によれば、半導体基板にトレンチを形成する工程と、前記トレンチ内壁にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にヒューズ素子を選択的に形成する工程と、前記トレンチの開口部を塞ぐようにポリイミド膜を形成する工程と、を含む半導体装置の製造方法とする。
また、特許請求の範囲の請求項１２記載の発明によれば、前記半導体基板に該基板を貫通する貫通孔を形成する工程と、前記貫通孔の側壁にシリコン酸化膜を形成する工程と、
前記半導体基板の裏面の貫通孔の開口部を塞ぐように電極板を形成する工程と、前記シリコン酸化膜上に前記電極板と接続するようにヒューズ素子を選択的に形成する工程と、を含む半導体装置の製造方法とする。
【００１８】
また、特許請求の範囲の請求項１３記載の発明によれば、高不純物濃度の第１半導体層と該第１半導体層上に該第１半導体層より低不純物濃度の第２半導体層とが積層体からなる半導体基板の前記第１半導体層を貫通し第２半導体層に達するトレンチを形成する工程と、該トレンチの側壁に第１絶縁膜を形成する工程と、該第１絶縁膜上に選択的に配置され前記トレンチの底部の前記第１半導体層と一端が接続するヒューズ素子を形成する工程と、を含む半導体装置の製造方法とする。
【００１９】
また、特許請求の範囲の請求項８記載の発明によれば、請求項１２または１３記載の発明にいて、前記半導体基板の表側の前記貫通孔もしくは前記トレンチの開口部を塞ぐようにポリイミド膜を形成するとよい。
また、特許請求の範囲の請求項１５記載の発明によれば、半導体基板にトレンチを形成する工程と、前記トレンチ内壁にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にヒューズ素子を選択的に形成する工程と、前記トレンチを埋め込むようにポリイミド膜を形成する工程と、
前記トレンチに埋め込まれたポリイミド膜に前記ヒューズ素子に達する貫通孔を形成する工程と、前記貫通孔に前記ヒューズ素子と接してヒューズ吸収体を充填する工程と、
を含む半導体装置の製造方法とする。
【００２０】
また、特許請求の範囲の請求項１６記載の発明によれば、半導体基板の表面から内部に向かって配置される複数のトレンチと、該トレンチのそれぞれの内壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置されるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記半導体基板の表面に前記トレンチの開口部を塞ぐように配置される第２絶縁膜と、を具備する構成とする。
【００２１】
また、特許請求の範囲の請求項１７記載の発明によれば、請求項１６記載の発明にいて、前記ヒューズ素子直下の半導体基板を除去するとよい。
また、特許請求の範囲の請求項１８記載の発明によれば、半導体基板に複数のトレンチを形成する工程と、それぞれの前記トレンチ内壁にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にヒューズ素子を選択的に形成する工程と、前記トレンチの開口部を塞ぐようにポリイミド膜を形成する工程と、を含む半導体装置の製造方法とする。
【００２２】
また、特許請求の範囲の請求項８記載の発明によれば、請求項１８記載の発明にいて、
前記ポリイミド膜を形成する工程の後に、前記ヒューズ素子直下の半導体基板を除去する工程を追加するとよい。
また、特許請求の範囲の請求項２０記載の発明によれば、ヒューズ素子とスイッチング素子を有する半導体装置において、半導体基板の開口部に形成され空中薄膜構造で凹凸に折れ曲がった第１絶縁膜と、該第１絶縁膜上に形成されるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記ヒューズ素子の凸部に接して前記半導体基板の開口部を塞ぐ第２絶縁膜と、を具備する構成とする。
【００２３】
また、特許請求の範囲の請求項２１記載の発明によれば、ヒューズ素子とスイッチング素子を有する半導体装置において、半導体基板の開口部に形成され空中薄膜構造で凹凸に折れ曲がった第１絶縁膜と、該第１絶縁膜の凸部上に形成される第３絶縁膜と、該第３絶縁膜上と前記第１絶縁膜上に形成される前記ヒューズ素子と該第１絶縁膜上に形成されるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記ヒューズ素子の凸部に接して前記半導体基板の開口部を塞ぐ第２絶縁膜と、を具備する構成とする。
【００２４】
また、特許請求の範囲の請求項２２記載の発明によれば、請求項２０または２１記載の発明にいて、前記第２絶縁膜がポリイミド膜であるとよい。
また、特許請求の範囲の請求項２３記載の発明によれば、半導体基板に複数のトレンチを形成する工程と、前記トレンチ内壁と該トレンチに挟まれたシリコン柱上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に凹凸に折れ曲がったヒューズ素子となる金属層を選択的に形成する工程と、前記トレンチの開口部を塞ぎ前記金属層の凸部に接するようにポリイミド膜を形成する工程と、前記トレンチが形成された箇所の半導体基板と前記シリコン柱を除去して、凹凸に折れ曲がった中空薄膜構造のヒューズ素子を形成する工程と、を含む半導体装置の製造方法とする。
【００２５】
また、特許請求の範囲の請求項２４記載の発明によれば、請求項２３記載の発明にいて、前記金属層が、Ｃｕ膜とＳｎ膜の積層膜であるとよい。
また、特許請求の範囲の請求項２５記載の発明によれば、請求項２３記載の発明にいて、前記金属層の材料が、少なくとも、Ａｕ−Ｚｎ系材料、Ｐｂ−Ｓｎ系材料およびＩｎ系材料のいずれかであるとよい。
【００２６】
また、特許請求の範囲の請求項２６記載の発明によれば、半導体基板に複数のトレンチを形成する工程と、前記トレンチに挟まれたシリコン柱の頂点に酸化膜を形成する工程と、前記トレンチ内壁と該トレンチに挟まれた前記シリコン柱上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上と前記酸化膜上に凹凸に折れ曲がったヒューズ素子となるポリシリコンを選択的に形成する工程と、
前記トレンチの開口部を塞ぎ前記ポリシリコンの凸部に接するようにポリイミド膜を形成する工程と、前記トレンチが形成された箇所下の半導体基板と前記シリコン柱を除去して、凹凸に折れ曲がった中空薄膜構造のヒューズ素子を形成する工程と、を含む半導体装置の製造方法とする。
【発明の効果】
【００２７】
この発明によれば、半導体基板に形成したトレンチや貫通孔にヒューズ素子を形成することで、半導体素子が短絡破壊しても、半導体基板内に形成したヒューズ素子が確実に電流経路を遮断できて、素子破壊による系統全体への波及を防止できる。
また、ヒューズ素子を蛇腹形状（凹凸に折れ曲がった形状）とすることで、占有面積を縮小化することができて、チップサイズの小型化による低コスト化を図ることができる。
【００２８】
また、ヒューズ素子を中空薄膜構造とすることで、ヒューズ素子の熱容量を小さくできて、遮断特性を向上させることができる。
また、半導体装置内にヒューズ素子を形成することで、ジャンクションブロックを不要にできて、ワイヤーハーネスの占有面積を小さくできる。従って、自動車などの構成部品の低コスト化と小面積化を図ることができる。
【発明を実施するための形態】
【００２９】
この発明は、同一の半導体基板内にスイッチング素子と導電層からなるヒューズ素子とを集積したものに関する。
実施の形態を以下の実施例で図面を示しながら説明する。以下の実施例において、ヒューズ素子を構成する導電層として金属層または不純物を導入したポリシリコン層を用いることができる。金属層としては、例えば、Ａｕ−Ｚｎ系、Ｐｂ−Ｓｎ系、Ｉｎ系材料を用いることができる。また、以下の説明でスイッチング用パワー半導体素子としてＭＯＳＦＥＴを例として挙げたが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などであっても構わない。以下の図の説明で不純物の導電型であるｐ型、ｎ型を逆にしても構わない。
【実施例１】
【００３０】
図１は、この発明の第１実施例の半導体装置の要部断面図である。この実施例は、ヒューズ素子２２の一端と接続する一方の表面端子ａとヒューズ素子２２の他端と接続する他方の表面端子ｂの間に、溶融したヒューズ素子２２に対して濡れ性の悪い材料（例えば、ポリイミド膜２３）を配置することで、ヒューズ素子２２が溶融し固化した時に両表面端子ａ、ｂが固化物（ここでは、固化したヒューズ材料のことをいう）で短絡するのを防止するものである。
【００３１】
この半導体装置は、ｐ半導体基板１（ｎ半導体基板であっても構わない）の表面層に形成されるｐウェル領域３と、このｐウェル領域３の表面層に形成されるｎソース領域４およびｎドレイン領域５と、ｎソース領域４とｎドレイン領域５に挟まれたｐウェル領域３上にゲート絶縁膜６を介して形成されるゲート電極７と、ゲート電極７上を被覆する層間絶縁膜８とを備えている。ｎソース領域４とｎドレイン領域５の配置が逆の場合もある。
【００３２】
また、ｎソース領域４と接続して形成されるソース電極９と、これに接続し初期酸化膜２（例えば、ＬＯＣＯＳ酸化膜）上に形成される金属配線１０と、ｎドレイン領域５と接続して形成されるドレイン電極１１と、これに接続し初期酸化膜２上に形成される金属配線１２と、金属配線１０の露出部分１９である第１表面端子ａと、トレンチ１８で分断された金属配線１０の他方側の露出部分２０である第２表面端子ｂと、ｐウェル領域３と離して形成される制御回路１４（例えば、ＣＭＯＳ回路などで構成される集積回路など）と、これらを被覆する酸化膜１６を備えている。ここで形成される半導体素子は横型ＭＯＳＦＥＴ１３および制御回路１４（集積回路）である。
【００３３】
また、初期酸化膜２、金属配線１０および酸化膜１６を貫通しｐ半導体基板１に達して形成されるトレンチ１８と、トレンチ１８内壁に形成されるシリコン酸化膜２１と、このシリコン酸化膜２１上に形成され第１表面端子ａと第２表面端子ｂに両端が接続するヒューズ素子２２と、トレンチ１８の開口部も含め表面を被覆するポリイミド膜２３とを備えている。
【００３４】
このポリイミド膜２３はヒューズ素子２２の溶融塊との濡れ性が悪いので、ポリイミド膜２３に付着した溶融塊は固化して玉状となり、玉状の固化物は繋がることはない。また溶融塊は固化してトレンチ１８底部で玉状になり、トレンチ１８側壁のシリコン酸化膜２２上に固化物が繋がって残留することがない。そのため、ヒューズ素子２２の溶断により確実に電流経路は開放状態になり、第１表面端子ａと第２表面端子ｂの間が再度短絡することはない。。
【００３５】
この実施例では、ｐ半導体基板１内にトレンチ１８を形成し、その表面に絶縁性薄膜であるシリコン酸化膜２１と、ヒューズ素子２２を形成することで、ｐ半導体基板１に形成された横型ＭＯＳＦＥＴ１３が短絡破壊した場合でも半導体装置としてはオープン故障モードとすることができる。
また、ヒューズ素子２２が半導体装置内に形成されるため、前記したジャンクションブロックは不要となり、半導体装置とジャンクションブロックを接続するワイヤハーネスも不要となる。
【００３６】
また、ヒューズ素子２２が過電流により溶断して電流経路を遮断（開放）するため、半導体装置と負荷を接続するワイヤーハーネスの焼損を防止することができる。
また、半導体装置は高い信頼性を有するため、素子破壊に至る確率は極めて低いが、万一の故障に備える保護として、半導体装置自体にヒューズ素子２２を設ける他に、半導体装置が短絡故障モードとなった場合でも系全体にその影響が及ばないように、これらの半導体装置を一括化しブロック化した回路毎に図示しない個別のヒューズをさらに設けて保護を行うことで信頼性を一層向上させることができる。
【００３７】
尚、図中の符号２４はポリイミド膜２３に形成した開口部、２５はその開口部２４に配置し金属配線１０と接続する接続端子である。この接続端子２５は図示しない回路などと接続する。
図２〜図８は、図１の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。半導体装置を構成する半導体素子は横型ＭＯＳＦＥＴと制御回路である。
【００３８】
図２において、ｐ半導体基板１（シリコン基板）上に初期酸化膜２を形成し、続けて、一般的な半導体集積回路の形成手法を用いて、ｐ半導体基板１の表面層にｐウェル領域３を形成し、ｐウェル領域３の表面層にｎソース領域４とｎドレイン領域５を形成する。ｎソース領域４とｎドレイン領域５に挟まれたｐウェル領域３上にゲート絶縁膜６を介してゲート電極７を形成しその上に層間絶縁膜８を形成する。ｎソース領域４と接してソース電極９を形成し、それと接続しする金属配線１０を初期酸化膜２上に形成し、ｎドレイン領域５と接してドレイン電極１１を形成し、それと接続する金属配線１２を初期酸化膜２上に形成する。このようにして出力段としての横型ＭＯＳＦＥＴ１３が形成される。
【００３９】
また、ｐ半導体基板１の表面層に横型ＭＯＳＦＥＴ１３と離して制御回路１４を形成する。制御回路１４と横型ＭＯＳＦＥＴ１３は金属配線１２で接続し、また図示しない他の素子もしくは回路と金属配線１５で接続する。尚、ソース電極９、ドレイン電極１１および金属配線１０、１２、１５は厚さ１μｍの金属薄膜で同時に形成される。
その後、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ），ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ），ＢＰＳＧ（Ｂｏｌｏ−ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を逐次堆積し合計厚さ２μｍの酸化膜１６を形成する。
【００４０】
つぎに、図３において、レジスト１７をマスクとして酸化膜１６、金属配線１０および初期酸化膜２をエッチングで除去し、ｐ半導体基板１の表面を露出する。
つぎに、図４において、レジスト１７を除去した後、形状制御性に優れた臭素系のドライエッチング法を用いて幅２μｍ深さ４μｍのトレンチ１８をｐ半導体基板１内に形成する。
【００４１】
つぎに、図５において、ウェットエッチング法を用いて酸化膜１６を２μｍ横方向にエッチング除去して金属配線１０の露出部分１９、２０を形成する。
つぎに、図６において、ドライ酸化法を用いて厚さ５０ｎｍのシリコン酸化膜２１を成長させる。この工程で露出部分１９、２０に形成された図示しない酸化膜を除去する。
つぎに、図７において、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シート抵抗率１０Ω／□となるように不純物濃度を調整したポリシリコンを厚さ３０ｎｍ堆積し、図示しないマスクを用いてトレンチ１８以外のポリシリコンとトレンチ１８内の奥行き方向以外のポリシリコンを除去し、トレンチ１８の奥行き方向の内壁（紙面に対して垂直方向の側壁と底部のこと）にヒューズ素子２２を形成する。
【００４２】
つぎに、図８において、粘度が数１０ポアズ程度の感光性ポリイミド樹脂を１０μｍの厚さで塗布し、図示しないマスクを用いてパターン化し、３００℃で１０時間キュアし、ポリイミド膜２３を形成する。このポリイミド膜２３に開口部２４を形成し酸化膜１６を除去し、金属配線１０と接続する接続端子２５を形成する。接続端子２５は図示しない回路などと接続する。
【００４３】
トレンチ１８の奥行き方向の寸法を５０μｍとした時に、金属配線１０の露出部分１９、２０間（第１表面端子ａと第２表面端子ｂの間）のヒューズ素子２２の抵抗値は１０オームとなる。電流値０．５Ａで３０秒以内に溶断するヒューズ素子２２が得られた。本実施例では、溶融したヒューズ素子２２に対して濡れ性の悪いポリイミド膜２３がトレンチ１０の上部の開口部を覆っているため、溶融したヒューズ素子２２が第１、第２表面端子ａ、ｂ近傍で固化して繋がるのを防止する。そのため、表面端子ａと表面端子ｂの間の電流経路を確実に遮断（開放）することができる。
【００４４】
ヒューズ素子２２として、ＣＶＤ法を用いて形成したポリシリコンを本実施例では用いたが、これは他の薄膜形成手段、たとえば、蒸着法やメッキ法を用いて形成しても良い。ヒューズ素子２２の材料は、ポリシリコンの他に、例えば、Ａｕ−Ｚｎ系、Ｐｂ−Ｓｎ系、Ｉｎ系材料を用いてもよい。本実施例では、ヒューズ素子２２をスイッチング用パワー半導体素子である横型ＭＯＳＦＥＴ１３に接続した例を示したが、スイッチング用パワー半導体素子と接続すると同時に、制御回路など他の集積回路とも接続する場合がある。
【００４５】
本発明によれば、トレンチ１８の開口幅は２μｍ程度であるので、素子面積の増加は半導体チップの面積に比べれば微小である。
図９は、ヒューズ素子が溶断した状態を示す図である。第１、第２表面端子ａ，ｂを電気的に接続するヒューズ素子２２が溶断してトレンチ１８底部で固化する。側壁のシリコン酸化膜２１にヒューズ素子２２の固化物２６が繋がって付着せず、殆どの固化物２６はトレンチ１８の底部に集まる。そのため第１表面端子ａと第２表面端子ｂの間の電流経路は遮断(開放)される。ヒューズ素子２２が溶断するときに、トレンチ１８上部がポリイミド膜２３で塞がれ、ヒューズ素子２２がポリイミド膜２３で被覆されているので第１表面端子ａと第２表面端子ｂの間に固化物２６が繋がることはない。そのため、第１表面端子ａと第２表面端子ｂの間での短絡は確実に防止される。
【００４６】
図１０は、ポリイミド膜が下方に位置した場合のヒューズ素子が溶断した状態を示す図である。これは半導体装置の取り付けで上下が逆になった場合を想定している。
ポリイミド膜２３は濡れ性が悪いので、溶断したヒューズ素子２２の固化物２６はポリイミド膜２３に玉状になって付着し各玉状の固化物２６が離れているので、第１表面端子ａと第２表面端子ｂの間を短絡することはない
図１１は、ポリイミド膜で塞がれていない場合のヒューズ素子が溶断した状態を示す図である。これはポリイミド膜２３でトレンチ１８の開口部を塞がない場合の実験例である。トレンチ１８上部にポリイミド膜２３が無いために、固化物２６がトレンチ１８上部を塞ぎ第１表面端子ａと第２表面端子ｂを電気的に短絡する場合が生じる。この実験から分かるように、トレンチ１８の開口部をポリイミド膜２３などの濡れ性の悪い材料で塞ぐことが重要である。
【実施例２】
【００４７】
図１２は、この発明の第２実施例の半導体装置の要部断面図である。この実施例は、溶融時のヒューズ素子５２と濡れ性の良い電極板５０を貫通孔４５の底部に配置し、この電極板５０とヒューズ素子５２の一端と接続し、ヒューズ素子５２の他端で露出部分である表面端子５４との間に過電流が流れてヒューズ素子５２が溶融し固化した時に、表面端子５４と電極板５０の間が固化物で短絡するのを防止するものである。
【００４８】
この半導体装置は、高濃度のｎ半導体層である第１半導体層１の上に低濃度のｎ半導体層である第２半導体層３２を配置したＤＷ（Ｄｉｆｆｕｓｅｄ Ｗａｆｅｒ）基板３０の第２半導体層３２の表面層に形成されるｐウェル領域３４と、このｐウェル領域３２の表面層に形成されるｎソース領域３５と、ｎソース領域３５と第２半導体層３２に挟まれたｐウェル領域３４上にゲート絶縁膜３６を介して形成されるゲート電極３７を備えている。
【００４９】
また、ゲート電極３７上に形成される層間絶縁膜３８と、この層間絶縁膜３８上に形成されるソース電極と、第１半導体層（ｎドレイン領域となる）の裏面４８に形成されるドレイン電極４９を備えている。これらの構成により縦型ＭＯＳＦＥＴ４１が形成され、この縦型ＭＯＳＦＥＴ４１と離して制御回路４２（集積回路）を備えている。
また、酸化膜４３、金属配線４０（図示しない）、初期酸化膜３３およびＤＷ基板３０を貫通して形成された貫通孔４５と、ＤＷ基板３０の貫通孔４５の側壁に形成されるシリコン酸化膜４６と、このシリコン酸化膜４６上と初期酸化膜３３の側壁および酸化膜４３の側面に形成されるＨＴＯ４７である酸化物薄膜と、縦型ＭＯＳＦＥＴ４１が形成されない側の貫通孔４５内の側壁上のＨＴＯ４７表面と酸化膜４３表面に形成されるヒューズ素子５２とを備えている。
【００５０】
また、ヒューズ素子５２の一方の端部と接続しドレイン電極４９と接続して形成される電極板５０（第１端子）と、貫通孔４５の開口部の上部も含め表面を被覆するポリイミド膜５３と、ポリイミド膜５３を開口しヒューズ素子５２の露出部分である表面端子５４（第２端子）とを備えている。
図１３〜図２２は、図１２の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００５１】
図１３において、高濃度のｎ型半導体層である第１半導体層３１上に第１半導体層３１より低濃度のｎ型半導体層である第２半導体層３２を積層した厚さ６２５μｍのＤＷ基板３０の第２半導体層３２に初期酸化膜３３を形成し、一般的な半導体集積回路の形成手法を用いて、出力段となる縦型ＭＯＳＦＥＴ４１と制御回路４２を形成した後，ＨＴＯ，ＴＥＯＳ，ＢＰＳＧの酸化物薄膜を逐次堆積し合計厚さ２μｍの酸化膜４３を形成する。
【００５２】
つぎに、縦型ＭＯＳＦＥＴ４１の形成方法を説明する。低濃度のｎ型半導体層である第２半導体層３２の表面層にｐウェル領域３４を形成し、ｐウェル領域３４の表面層にｎソース領域３５を形成する。ｎソース領域３５と第２半導体層３２に挟まれたｐウェル領域３４上にゲート絶縁膜３６を介してゲート電極３７を形成する。ゲート電極３７上に層間絶縁膜３８を形成しその上にｎソース領域３５とｐウェル領域３４に接するソース電極３９を形成する。第２半導体層３１はｎドレイン層となり裏面に後述するドレイン電極４９を形成して縦型ＭＯＳＦＥＴ４１が製作される。
【００５３】
つぎに、図１４において、レジスト４４をマスクとして酸化膜４３および初期酸化膜３３をエッチング除去して第２半導体層３２表面を露出させる。
つぎに、図１５において、レジスト４３を除去した後、マスクとなる酸化膜４３および初期酸化膜３３とのエッチング選択比に優れた塩素系のドライエッチング法を用いて幅１００μｍで深さ６２５μｍの貫通孔４５をＤＷ基板３０に形成する。
【００５４】
つぎに、図１６において、ドライ酸化法を用いて貫通孔４５の側壁にシリコン酸化膜４６を５０ｎｍの厚さで成長させる。
つぎに、図１７において、酸化物薄膜であるＨＴＯ４７を１００ｎｍの厚さで形成する。
つぎに、図１８において、ＤＷ基板３０を裏側から研磨して、研磨後の表面から裏面４８までの厚さを５００μｍまで薄くする。
【００５５】
つぎに、図１９において、蒸着法を用いてｎドレイン領域となる第１半導体層３１の裏面４８にタングステンを５０ｎｍの厚さ、ニッケルを１００ｎｍの厚さ、金を１００ｎｍの厚さで積層してドレイン電極４９を形成する。
つぎに、図２０において、印刷法を用いて、金粒子を含有する電極板５０を５μｍの厚さで形成する。
【００５６】
つぎに、図２１において、トレンチ４５の開口部を部分的に塞ぐメタルマスク５１を用いて、スパッター法を用いてメッキの核となる白金を２ｎｍの厚さで形成し、続けて無電界メッキ法を用いて、Ｃｕ薄膜を２０μｍの厚さ、Ｓｎ薄膜を１５μｍの厚さで形成し、ヒューズ素子５２を形成する。
つぎに、図２２において、粘度が数１０ポアズ程度の感光性ポリイミド樹脂を１０μｍの厚さで塗布し、図示しないマスクを用いてパターン化し、３００℃で１０時間キュアし、ポリイミド膜５３を形成する。
【００５７】
貫通孔４５の奥行き方向の寸法を１００μｍとした時に、表面端子５４と電極板５０間のヒューズ素子５２の抵抗値は０．００４オームであり、電流１０Ａ、遅延時間０．１秒で溶断するヒューズ素子５２が得られた。
また、本実施例では、溶融したヒューズ素子５２に対して濡れ性の良い電極板５０を表面電極５４から離れた貫通孔４５の底部に設けているため、溶融したヒューズ素子５２は、濡れ性のよい底部の電極板５０で固化するため、確実に電流経路を遮断できる。
【００５８】
また、ヒューズ素子５２は貫通孔４５の一方の側壁に形成され、他方の側壁にはヒューズ素子５２は形成されておらずＨＴＯ４７が露出しているため、貫通孔４５の上部を固化物で塞いだとしても短絡することはない。そのため、ポリイミド膜５３は必ずしも必要ではない。
また、ヒューズ素子５２の下地のＨＴＯ４７は濡れ性が悪いため、溶融したヒューズ素子５２がＨＴＯ４７上で繋がって固化することがないので、電流通路は確実に遮断される。
【００５９】
また、貫通孔４５の形成方法としては、例えば、陽極酸化法を用いて微細酸化柱を形成したのち、酸化層のみをエッチング除去すればよい。
また、ヒューズ素子５２として無電解メッキ法で形成したＣｕ薄膜とＳｎ薄膜の２層膜を本実施例では用いたが、他の薄膜形成手段、たとえば、蒸着法やスパッタ法を用いて形成しても良い。ヒューズ素子５２の材料は、たとえば、Ａｕ−Ｚｎ系、Ｐｂ−Ｓｎ系、Ｉｎ系材料を用いてもよい。本発明によれば、約１００μｍ幅の貫通孔４５を追加するだけなので、素子面積の増加は微小である。
【００６０】
前記の実施例では縦型ＭＯＳＦＥＴ４１の場合を例として挙げたが、横型ＭＯＳＦＥＴの場合も適用できる。また、制御回路４２などの半導体集積回路と本発明のヒューズ素子５２を組み合わせる場合もある。
図２３は、図１２の貫通孔に換えＤＷ基板のｎ+層である第１半導体層３１に達するトレンチ５５を形成した場合の要部断面図である。この場合は第１半導体層３１の不純物濃度を、例えば１０20ｃｍ-3以上と高くして、電極板５０およびドレイン電極４９の働きをさせることで、電極板５０およびドレイン電極４９を不要にすることができる。
【００６１】
図２４は、図１２の縦型ＭＯＳＦＥＴ４１を横型ＭＯＳＦＥＴ１３に代えた場合の要部断面図である。図１２との違いは、ＤＷ基板３０を貫通するコンタクトホール５７を形成し、そのコンタクトホール５７を絶縁膜５９を介して導電体５８で充填し、表面側の金属配線１０と裏面側の裏面電極５６を電気的に接続し、裏面電極５６と電極板５０を接続した点である。この場合は裏面にはドレイン電極の代わりに裏面電極５６が形成されている。
【００６２】
また、図２４に示す貫通孔４５を図２３に示すようなトレンチ５５に代えて、図２３で示すように、このトレンチ５５にヒューズ素子５２を形成し、第１半導体層３１の不純物濃度を例えば１０20ｃｍ-3以上と高くし、図２４で示すコンタクトホール５７をこの第１半導体層３１内に留まるようにして、その中を導電体で充填した構成としてもよい。
尚、半導体基板としてＤＷ基板３０に限るものではない。しかし、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）基板を用いた場合には基板の裏面側にｎドレイン領域を形成する必要がある。
【実施例３】
【００６３】
図２５は、この発明の第３実施例の半導体装置の要部断面図である。この実施例は、毛細管現象を利用して溶融したヒューズ素子６５をヒューズ吸収体６７に集めて固化するものである。
この半導体装置は、半導体基板６１上の酸化膜６２（ボックス層）の上に半導体層６３を形成したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板６０を用いて、この半導体層６３の表面層に形成されるｐウェル領域３と、このｐウェル領域３の表面層に形成されるｎソース領域４およびｎドレイン領域５と、ｎソース領域４とｎドレイン領域５に挟まれたｐウェル領域３上にゲート絶縁膜６を介して形成されるゲート電極７と、ゲート電極７上を被覆する層間絶縁膜８とを備えている。ｎソース領域４とｎドレイン領域５の配置が逆の場合もある。
【００６４】
また、初期酸化膜２上にｎソース領域４と接続して形成されるソース電極９とこれに接続する金属配線１０と、初期酸化膜２上にｎドレイン領域５と接続して形成されるドレイン電極１１とこれに接続する金蔵配線１２と、金属配線１０の露出部分１９である第１表面端子ａと、トレンチ１８で分断された金属配線１０の他方側の露出部分２０である第２表面端子ｂと、ｐウェル領域３と離して形成される制御回路１４と、これらを被覆する酸化膜１６を備えている。ここで形成される半導体素子は横型ＭＯＳＦＥＴ１３および制御回路１４である。また、ここでは制御回路１４は第２半導体層２の表面層に形成されているが、酸化膜６２に底部が接するように形成する場合もある。
【００６５】
また、酸化膜１６、金属配線１０、初期酸化膜２および第２半導体層６３を貫通し酸化膜６２に達して形成されたトレンチ６４と、トレンチ６４内壁に形成されたシリコン酸化膜２１と、このシリコン酸化膜２１上に形成され第１表面端子ａと第２表面端子ｂに両端が接続するヒューズ素子６５と、トレンチ６４を充填し表面を被覆するポリイミド膜２３とを備えている。
【００６６】
また、トレンチ６４を充填したポリイミド膜２３にヒューズ素子６５に達して形成される開口部６６と、この開口部６６にトレンチ６４底部のヒューズ素子６５と接して形成されるヒューズ吸収体６７を備えている。
図２６〜図３３は、図２５の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００６７】
ＳＯＩ基板６０は半導体基板６１上に形成された酸化膜６２（ボックス層）上に厚さ１０μｍの半導体層６３を有し、トレンチ６４の深さが１０μｍである点を除いて、図２６〜図３０までの工程は、図２〜図６の工程と同じである。
図３１において、マスク６８を配置した後、スパッターを用いて、Ｓｎ−Ａｇ系材料からなるヒューズ素子６５を形成する。勿論、ヒューズ素子６５はポリシリコンであっても構わない。
【００６８】
つぎに、図３２において、感光性ポリイミド樹脂を５μｍで表面に塗布し、この感光性ポリイミド樹脂でトレンチ６４内を充填し、図示しないマスクを用いてパターニング・キュアして、トレンチ６４内に開口幅が約５μｍの開口部６６を有するポリイミド膜２３を形成する。
つぎに、図３３において、開口部６６内に金メッキを施した直径１μｍの銅ボールを含む樹脂液を塗布／硬化させヒューズ吸収体６７を形成する。硬化させるとき樹脂液は蒸発して金メッキ銅ボール同士が樹脂を介して固着する。
【００６９】
溶融したヒューズ素子６５は、この固着した銅ボールの隙間を伝わって毛細管現象でヒューズ吸収体６７に吸い上げられて固化する。
したがって、溶融したヒューズ素子６５の飛散が防止され、溶融したヒューズ素子６５をこのヒューズ吸収体６７で吸収し固化させるので、確実に電流経路を遮断（開放）できる。尚、ヒューズ吸収体６７は１００ｎｍΦ程度の銅の細線（例えば、カーボンナノチューブに銅コートしたなものなど）を束ねたもので構成しても構わない。
【００７０】
図３４は、ＳＯＩ基板の酸化膜を貫通して酸化膜下の半導体基板に達するトレンチを形成した場合の要部断面図である。このようにトレンチ６４を深く形成することで、ヒューズ素子６５が溶断した後固化した時に、固化物で第１表面端子ａと第２表面端子ｂが短絡をするのを一層確実に防止できる。尚、半導体基板としてはＳＯＩ基板６０に限るものではなく、ＦＺ基板などであっても構わない。
【実施例４】
【００７１】
図３６は、この発明の第４実施例の半導体装置の要部断面図である。実施例１との違いは、複数のトレンチ１０８を形成して、そのトレンチ１０８上にシリコン酸化膜１１０を介してヒューズ素子１１７（薄膜ヒューズ素子）を形成した点である。
複数のトレンチ１０８を形成することで、ヒューズ素子１１７の占有面積を実施例１より低減することができる。ヒューズ素子１１７の占有面積を低減することで、チップの小型化と低コスト化を図ることができる。尚、実施例４では、半導体素子との組み合わせを示したが、これは半導体集積回路でもよい。
【００７２】
図３７〜図４３は、図３６の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。但し、図が（ａ）と（ｂ）で示されている場合は（ａ）は製造工程断面図であり、（ｂ）は製造工程平面図である。
図３７に示すように、ｐ型のシリコン基板１０１上に初期酸化膜１０２を形成し、一般的な半導体集積回路の形成手法を用いて、出力段としての横型ＭＯＳＦＥＴ１０３と制御回路１０４を作製し、これらの素子間を接続する厚さ１μｍのパターニングされた金属薄膜１０５を形成する。続いて、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌｏｌｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を逐次堆積し合計厚さ２μｍの酸化膜１０６を形成する。
【００７３】
つぎに、図３８に示すように、レジストマスク１０７を用いて酸化膜１０６をエッチング除去しをシリコン基板１０１の表面を露出させる。
つぎに、図３９に示すように、レジストマスク１０７を除去し、酸化膜１０６とのエッチング選択比に優れ、エッチングスピードが速い塩素系のドライエッチング法を用いて、幅３１０μｍ、奥行き１００μｍの領域に幅１００μｍ深さ８０μｍのトレンチ１０８を３本シリコン基板１０１内に形成した。トレンチ１０８間のシリコン柱１１６（トレンチで挟まれた箇所のシリコン壁のこと）の幅は５μｍとした。奥行き方向の長さは１００μｍとする。
【００７４】
つぎに、図４０に示すように、ウェットエッチング法を用いてシリコン柱１１６上の酸化膜１０６をエッチング除去し、このとき両端にあるトレンチ１０８の側壁と接する金属薄膜１０５の端部を露出させて露出部分１０９を形成する。
つぎに、図４１に示すように、ドライ酸化法を用いて厚さ５０ｎｍのシリコン酸化膜１１０を成長させる。
【００７５】
つぎに、図４２に示すように、トレンチ１０８形成箇所に部分的に開口を有するメタルマスク１１１を形成しシリコン基板１０１の垂直面に対して±３０度の角度でメッキの核となる白金を２ｎｍ蒸着法を用いて形成した。この蒸着法ではメッキ核となる白金材料の奥行き方向の側壁への付着を防止することができる。続けて無電界メッキ法を用いて、２０μｍ厚さのＣｕ薄膜を白金膜上に形成し、その上に１５μｍ厚さのＳｎ薄膜を形成しパターニングしてヒューズ素子１１７を製作する。このヒューズ素子１１７の両端は、ヒューズ素子１１７の端子１１４と横型ＭＯＳＦＥＴ１０３の電極１１５の露出部分１０９でそれぞれ接続する。
【００７６】
つぎに、図４３に示すように、メタルマスク１１１を除去し、端子１１４上の酸化膜１０６も除去し、粘度が数１０ポアズ程度の感光性ポリイミド樹脂を厚さ１０μｍ塗布し、図示しないマスクを用いてパターン化し、３００℃で１０時間キュアし、トレンチ１０８の開口部を塞ぐようにポリイミド膜１１３を形成する。このポリイミド膜１１３は凹凸に曲がったヒューズ素子１１７の凸部の頂点と接する。また、このポリイミド膜１１３はヒューズ素子１１７の材料とは濡れ性が悪いため、溶融したヒューズ素子１１７を形成するＣｕＳｎ合金膜が固化したときに繋がることがない。また、このポリイミド膜１１３に開口部を形成し端子１１４上に図示しない回路と接続する端子配線１１８を形成する。
【００７７】
金属薄膜１０５である端子１１４の露出部分１０９と電極１１５の露出部分１０９間に形成されるヒューズ素子１１７の抵抗値は０．００４オームであった。また、電流１０Ａ、遅延時間０．１秒で溶断するヒューズ素子１１７が得られる。
ポリイミド膜１１３で表面を覆っているため、ヒューズ素子１１７を形成するＣｕＳｎ合金膜の固化時に端子１１４および電極１１５近傍で凝集するのを防止できるため、確実に遮断動作が可能である。
【００７８】
ヒューズ素子１１７として、メッキ法を用いて形成したＣｕとＳｎの複合メタルヒューズを本実施例では用いたが、これは他の薄膜形成手段、たとえば、蒸着法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法を用いて形成しても良い。ヒューズ素子１１７となる金属材料としては、例えば、Ａｕ−Ｚｎ系材料、Ｐｂ−Ｓｎ系材料、Ｉｎ系材料を用いることもできる。
【００７９】
本実施例では、ヒューズ素子の両端の接続は、シリコン基板１０１上に酸化膜１０２を介して形成される端子１１４と半導体素子である横型ＭＯＳＦＥＴ１０３の電極１１５への接続例を示したが、この電極１１５への接続は、電極１１５と接続する横型ＭＯＳＦＥＴ１０３の図示しない端子であっても良い。本発明によれば、トレンチ１０８を複数にすることでヒューズ素子１１７の占有面積を縮小化できる。
【００８０】
また、表面にポリイミド膜１１３を形成することで、ヒューズ素子１１７が溶融し固化するときに再短絡するのを防止できる。
【実施例５】
【００８１】
図４４は、この発明の第５実施例の半導体装置の要部断面図である。実施例４との違いは、ヒューズ素子を形成した後、裏面から支持基板（シリコン基板１０１）のシリコンをシリコン柱１１６の底部の位置までエッチングで除去した点である。ヒューズ素子１１７下のシリコン基板１０１が除去されているため、熱容量が小さくなりヒューズ素子１１７の遮断特性が向上する。これにより、図３６の半導体装置より、高速溶断が可能になる。
【００８２】
端子１１４と電極１１５間に形成されるヒューズ素子１１７の抵抗値は実施例４と同様に１０オームである。熱容量が小さくなったために、実施例４より早く溶断するヒューズ素子１１７が得られた。
また、ポリイミド膜１１３で表面を覆っているため、ヒューズ素子１１７を形成するＣｕＳｎ合金膜の固化時に端子１１４および電極１１５近傍で凝集するのを防止できるため、確実な動作が可能である。尚、実施例５では、半導体素子との組み合わせを示したが、これは半導体集積回路でもよい。
【実施例６】
【００８３】
図４５は、この発明の第６実施例の半導体装置の構成図であり、同図（ａ）は要部断面図、同図（ｂ）はヒューズ素子部の要部斜視図である。実施例５との違いは、ヒューズ素子１１７を形成した後、裏面から支持基板のシリコン基板１０１とシリコン柱１１６をエッチングで除去し、ヒューズ素子１１７をシリコン柱１１６がない凹凸に折れ曲がった中空薄膜構造とした点である。ヒューズ素子１１７を支えてる熱容量の大きなシリコン基板１０１とシリコン柱１１６が無いため、熱容量がさらに小さくなりヒューズ素子１１７の遮断特性がさらに向上する。
【００８４】
端子１１４と電極１１５間に形成されるヒューズ素子１１７の抵抗値は実施例５と同様に１０オームである。熱容量が小さくなったために、実施例５より早く溶断するヒューズ素子１１７が得られる。これにより、図４４の半導体装置より、高速溶断が可能になる。本ケースでは、ポリイミ膜１１３で表面を覆っているため、ヒューズ素子１１７を形成するポリシリコンの固化時に端子１１４および電極１１５近傍で凝集するのを防止できるため、確実な動作が可能である。
【００８５】
図４５（ｂ）に示すように、中空薄膜構造で凹凸に折れ曲がったヒューズ素子１１７は、シリコン酸化膜１０２上に形成され、端子１１４と電極１１５とＡ部で固定され、その他の箇所は中空に浮いた状態となっている。ヒューズ素子１１７下以外の箇所のシリコン酸化膜１０６は図４５（ｂ）では存在している状態を示したが、除去されて無い場合もある。
【００８６】
尚、実施例６では、半導体素子との組み合わせを示したが、これは半導体集積回路でもよい。
実施例６の場合はシリコン柱１１６の高さが高いためにエッチングで除去しきれない場合も出てくる。それをトレンチ１０８の深さを浅くし、シリコン柱１１６の幅を広げて解決したのが実施例７である。
【実施例７】
【００８７】
図４６は、この発明の第７実施例の半導体装置の要部断面図である。実施例６との違いは、トレンチ１０８を浅くし、トレンチ１０８の上に酸化膜１０６を形成し、シリコン酸化膜１１０上と酸化膜１０６上にヒューズ素子１１７ａを形成した点である。このヒューズ素子１１７ａは凹凸に折れ曲がった中空薄膜構造をしている。この場合もヒューズ素子１１７ａの熱容量が小さくなり遮断特性が大幅に向上する。尚、実施例７では、半導体素子との組み合わせを示したが、これは半導体集積回路でもよい。
【００８８】
図４７〜図５３は、図４６の半導体装置の製造方法であり、工程順に示した製造工程断面図である。但し、図が（ａ）と（ｂ）で示されている場合は（ａ）は製造工程断面図であり、（ｂ）は製造工程平面図である。図４９の前工程は実施例４と同じであり、ここでは、実施例４の図３８の工程に続く工程を説明する。
図４７に示すように、形状制御性に優れた臭素系のドライエッチング法を用いて幅３０μｍ、奥行き３０μｍの領域に幅６μｍ深さ５μｍのトレンチ１０８を３本シリコン基板１０１内に形成する。トレンチ１０８間のシリコン柱１１６の幅は６μｍとする。奥行き方向の長さは３０μｍである。臭素系のドライエッチング法はエッチングスピードが塩素系のドライエッチング法より遅いので深いトレンチ１０８の形成には適さない。
【００８９】
つぎに、図４８に示すように、ウェットエッチング法を用いて２μｍ厚の酸化膜１０６を２μｍエッチング除去して金属薄膜１０５の露出部分１０９を形成すると共に、トレンチ内のシリコン柱１１６上の酸化膜１０６を幅狭に形成する。
つぎに、図４９に示すように、ドライ酸化法を用いて厚さ５０ｎｍのシリコン酸化膜１１０を成長させる。
【００９０】
つぎに、図５０に示すように、ＣＶＤ法を用いて、シート抵抗率５Ω／□となるように不純物濃度を調整したポリシリコンを厚さ３０ｎｍ堆積し、図示しないマスクを用いてトレンチ１０８以外のポリシリコンを除去し、酸化膜１０６上とシリコン酸化膜１１０上にヒューズ素子１１７ａを形成する。
つぎに、図５１に示すように、粘度が数１０ポアズ程度の感光性ポリイミド樹脂を厚さ１０μｍ塗布し、図示しないマスクを用いてパターン化し、３００℃で１０時間キュアし、トレンチ１０８の開口部を塞ぐようにポリイミド膜１１３を形成する。このポリイミド膜１１３は凹凸に曲がったヒューズ素子１１７ａの凸部の頂点と接する。
【００９１】
つぎに、図５２に示すように、シリコン基板１０１を裏面から研磨して厚さ１００μｍまで薄膜化する。これはヒューズ素子１１７ａで発生した熱を効率よく放熱する効果がある。
つぎに、図５３に示すように、シリコン基板１０１の裏面より、トレンチ１０８箇所をエッチングして支持基板であるシリコン基板１０１とシリコン柱１１６を除去して空中薄膜構造のヒューズ素子１１７ａとする。
【００９２】
端子１１４と電極１１５間に形成されるヒューズ素子１１７の抵抗値は１０オームとなる。電流値０．５Ａで１５秒以内に溶断するヒューズ素子１１７が得られる。
図３６の半導体装置より、約２倍の高速溶断が可能になる。本実施例では、ポリイミド膜１１３で表面を覆っているため、ヒューズ素子１１７ａを形成するポリシリコンの固化時に端子１１４および電極１１５近傍で凝集するのを防止できるため、確実な動作が可能である。
【図面の簡単な説明】
【００９３】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】図１の半導体装置の要部製造工程断面図
【図３】図２に続く、図１の半導体装置の要部製造工程断面図
【図４】図３に続く、図１の半導体装置の要部製造工程断面図
【図５】図４に続く、図１の半導体装置の要部製造工程断面図
【図６】図５に続く、図１の半導体装置の要部製造工程断面図
【図７】図６に続く、図１の半導体装置の要部製造工程断面図
【図８】図７に続く、図１の半導体装置の要部製造工程断面図
【図９】ヒューズ素子が溶断した状態を示す図
【図１０】ポリイミド膜が下方に位置した場合のヒューズ素子が溶断した状態を示す図
【図１１】ポリイミド膜で塞がれていない場合のヒューズ素子が溶断した状態を示す図
【図１２】この発明の第２実施例の半導体装置の要部断面図
【図１３】図１２の半導体装置の要部製造工程断面図
【図１４】図１３に続く、図１２の半導体装置の要部製造工程断面図
【図１５】図１４に続く、図１２の半導体装置の要部製造工程断面図
【図１６】図１５に続く、図１２の半導体装置の要部製造工程断面図
【図１７】図１６に続く、図１２の半導体装置の要部製造工程断面図
【図１８】図１７に続く、図１２の半導体装置の要部製造工程断面図
【図１９】図１８に続く、図１２の半導体装置の要部製造工程断面図
【図２０】図１９に続く、図１２の半導体装置の要部製造工程断面図
【図２１】図２０に続く、図１２の半導体装置の要部製造工程断面図
【図２２】図２２に続く、図１２の半導体装置の要部製造工程断面図
【図２３】図１２の貫通孔をＤＷ基板のｎ+層である第１半導体層３１に達するトレンチ５５を形成した場合の要部断面図
【図２４】図１２の縦型ＭＯＳＦＥＴを横型ＭＯＳＦＥＴに代えた場合の要部断面図
【図２５】この発明の第３実施例の半導体装置の要部断面図
【図２６】図２５の半導体装置の要部製造工程断面図
【図２７】図２６に続く、図２５の半導体装置の要部製造工程断面図
【図２８】図２７に続く、図２５の半導体装置の要部製造工程断面図
【図２９】図２８に続く、図２５の半導体装置の要部製造工程断面図
【図３０】図２９に続く、図２５の半導体装置の要部製造工程断面図
【図３１】図３０に続く、図２５の半導体装置の要部製造工程断面図
【図３２】図３１に続く、図２５の半導体装置の要部製造工程断面図
【図３３】図３２に続く、図２５の半導体装置の要部製造工程断面図
【図３４】ＳＯＩ基板の酸化膜を貫通して酸化膜下の半導体基板に達するトレンチを形成した場合の要部断面図
【図３５】従来のスイッチング用パワー半導体素子、バッテリー、制御回路、ジャンクションブロックおよびワイヤーハーネスの配置図
【図３６】この発明の第４実施例の半導体装置の要部断面図
【図３７】図３６に続く、図３６の半導体装置の製造工程図
【図３８】図３７に続く、図３６の半導体装置の製造工程図
【図３９】図３８に続く、図３６の半導体装置の製造工程図
【図４０】図３９に続く、図３６の半導体装置の製造工程図
【図４１】図４０に続く、図３６の半導体装置の製造工程図
【図４２】図４１に続く、図３６の半導体装置の製造工程図
【図４３】図４２に続く、図３６の半導体装置の製造工程図
【図４４】この発明の第５実施例の半導体装置の要部断面図
【図４５】この発明の第６実施例の半導体装置の構成図であり、（ａ）は要部断面図、（ｂ）はヒューズ素子部の要部斜視図
【図４６】この発明の第７実施例の半導体装置の要部断面図
【図４７】図４６の半導体装置の製造工程図
【図４８】図４７に続く、図４６の半導体装置の製造工程図
【図４９】図４８に続く、図４６の半導体装置の製造工程図
【図５０】図４９に続く、図４６の半導体装置の製造工程図
【図５１】図５０に続く、図４６の半導体装置の製造工程図
【図５２】図５１に続く、図４６の半導体装置の製造工程図
【図５３】図５２に続く、図４６の半導体装置の製造工程図
【符号の説明】
【００９４】
１ ｐ半導体基板
２、３３ 初期酸化膜
３、３４ ｐウェル領域
４、３５ ｎソース領域
５ ｎドレイン領域
６、３６ ゲート絶縁膜
７、３７ ゲート電極
８、３８ 層間絶縁膜
９、３９ ソース電極
１０、１２ 金属配線
１１、４９ ドレイン電極
１３ 横型ＭＯＳＦＥＴ
１４、 ４２ 制御回路
１５ 金属配線
１６、４３ 酸化膜
１７、４４ レジスト
１８、５５、６４ トレンチ
１９、２０ 露出部分
２１、４６ シリコン酸化膜
２２、５２、６５ ヒューズ素子
２３、５３ ポリイミド膜
２４、６６ 開口部
２５ 接続端子
２６ 固化物
３０ ＤＷ基板
３１ 第１半導体層
３２ 第半導体層
４１ 縦型ＭＯＳＦＥＴ
４５ 貫通孔
４７ ＨＴＯ
４８ 裏面
５０ 電極板
５１ メタルマスク
５４ 表面端子
５６ 裏面電極
５７ コンタクトホール
５８ 導電体
５９ 絶縁膜
６０ ＳＯＩ基板
６１ 半導体基板
６２ 酸化膜（ボックス層）
６３ 半導体層
６７ ヒューズ吸収体
１０１ シリコン基板
１０２、１０６、１１０ 酸化膜
１０３ 出力段制御素子
１０４ 制御回路
１０５ 金属薄膜
１０７ レジストマスク
１０８ トレンチ
１０９ 露出部分
１１０ シリコン酸化膜
１１１ メタルマスク
１１３ ポリイミド樹脂
１１４ 端子
１１５ 電極
１１６ シリコン柱
１１７、１１７ａ ヒューズ素子
１１８ 接続端子
ａ 第１表面端子
ｂ 第２表面端子
【技術分野】
【０００１】
この発明は、半導体基板内に過電流で溶断するヒューズ素子を形成した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、自動車において、エンジンやトランスミッションおよび各種計測表示用途等を構成する部品として半導体装置が多く使用されている。この半導体装置は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やインターフェイス素子などの制御用集積回路(制御回路)と、ランプ、コイルおよびモーターなどを駆動するためのスイッチング用パワー半導体素子で構成される。このスイッチング用パワー半導体素子は、例えば、横型ＭＯＳＦＥＴや縦型ＭＯＳＦＥＴなどであり、負荷に近い場所、たとえばエンジンルーム内などに設置されるため、使用環境が厳しく、過電圧、過電流および振動等により素子が破壊して回路が短絡故障を起こすことがある。
【０００３】
スイッチング用パワー半導体素子が短絡故障を起こすと、過電流が流れて回路や配線に部分加熱を引き起こし、系統全体が重故障に陥いる。また、最悪の場合には発火事故につながる。これを防止するため、過電流を遮断するリレーやヒューズをスイッチング用パワー半導体素子の近傍に設けるのが一般的である。例えば、ヒューズについては、ヒューズを多数収納したジャンクションブロックと呼ばれるヒューズ交換用接続箱を自動車内に設置し、ワイヤーハーネスを用いて電源であるバッテリーや制御回路およびスイッチング用パワー半導体素子への配線を行っている。
【０００４】
スイッチング用パワー半導体素子が破壊して短絡故障を起こした場合には、ヒューズを溶断して、系全体に影響が及ぶのを防止する。また、破壊した素子と溶断したヒューズを交換して故障前の状態に復帰させる。
特許文献１、２には、半導体基板上の絶縁層に穴を設け、その穴にヒューズを形成することが記載されている。
【０００５】
また、特許文献３には、半導体基板上に段差の凹部を形成し、その段差上にヒューズを形成することが記載されている。
また、特許文献４には、パワーＭＯＳＦＥＴを出力段とするパワーＩＣにおいて、基板上にヒューズを有することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−６９６０７号公報
【特許文献２】特開２００５−１０９１１６号公報
【特許文献３】特開２００５−３２８７０号公報
【特許文献４】特許第３２２６０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図３５は、従来のスイッチング用パワー半導体素子、バッテリー、制御回路、ジャンクションブロックおよびワイヤーハーネスの配置図の一例である。
ジャンクションブロック７１に収納されている図示しないヒューズはワイヤーハーネス７６を経由して、それぞれのスイッチング用パワー半導体素子７２に接続し、スイッチング用パワー半導体素子７２はワイヤーハーネス７７を経由してそれぞれライト、コイルおよびモーターなどの負荷７３に接続する。また、ジャンクションブロック７１はワイヤーハーネス７８を経由してバッテリー７４や制御回路７５に接続する。
【０００８】
ジャンクションブロック７１の数は車種によって異なり、高級車では数個以上になり、その占有スペースが大きくなる。また、ジャンクションブロック７１がワイヤーハーネス７６、７８を経由して電源であるバッテリー７４や制御回路７５およびスイッチング用パワー半導体素子７２に配線されるため、ワイヤーハーネス７６、７８についても長い張り回しが必要である。つまり、従来の構成では、ジャンクションブロック７１の占有スペースとジャンクションブロック７１と接続するワイヤーハーネス７６、７８の占有スペースが大きくなる。
【０００９】
また、特許文献１〜３では、いずれも半導体素子のスクリーニングやメモリにおける冗長置換による欠陥救済にヒューズを利用しており、負荷に接続する半導体装置の半導体基板にトレンチや貫通孔を形成してその中にヒューズ素子を形成し、このヒューズ素子を主電流の遮断に利用することは記載されていない。
また、特許文献１〜３で開示されている構造では、過電流でヒューズ素子が溶融し固化したときに固化したヒューズ材料で電流経路を短絡することが想定される。
【００１０】
また、特許文献４では、パワーＭＯＳのゲート・ソース間の電気的特性で不良をウェハ段階で検出するためにヒューズを設けており、やはり主電流の遮断にヒューズを利用することは記載されていない。
この発明の目的は、前記の課題を解決して、ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化し、過電流となった主電流を確実に遮断できて、電気経路を確実に開放できるヒューズ素子を半導体基板内に形成した半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、半導体基板の表面から内部に向かって配置されるトレンチと、該トレンチの内壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置されるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記半導体基板の表面に前記トレンチの開口部を塞ぐように配置される第２絶縁膜と、を具備する構成とする。
【００１２】
また、特許請求の範囲の請求項２記載の発明によれば、半導体基板を貫通する貫通孔と、該貫通孔の側壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置されるヒューズ素子と、前記半導体基板の裏面に配置されるスイッチング素子の主電極と、前記半導体基板の裏面側の前記貫通孔の開口部を塞ぎ前記主電極と接続し前記ヒューズ素子の一端と接続する電極板と、を具備する構成とする。
【００１３】
また、特許請求の範囲の請求項３記載の発明によれば、半導体基板が高不純物濃度の第１半導体層と該第１半導体層上に該第１半導体層より低不純物濃度の第２半導体層とが積層体からなり、前記第１半導体層を貫通し第２半導体層に達して配置されるトレンチと、該トレンチの側壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置され前記トレンチの底部の前記第１半導体層と一端が接続するヒューズ素子と、前記第１半導体層を一構成層とし前記半導体基板に配置される縦型スイッチング素子と、を具備する構成とする。
【００１４】
また、特許請求の範囲の請求項４の発明によれば、請求項２または３記載の発明において、前記半導体基板の表面に前記貫通孔の開口部を塞ぐように配置される第２絶縁膜を有するとよい。
また、特許請求の範囲の請求項５記載の発明によれば、半導体基板の表面から内部に向かって配置されるトレンチと、該トレンチの内壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置されるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記半導体基板の表面に配置され前記トレンチを充填する第２絶縁膜と、前記トレンチ内の前記第２絶縁膜に前記ヒューズ素子に達する用に配置される貫通孔と、該貫通孔に配置されるヒューズ吸収体と、を具備する構成とする。
【００１５】
また、特許請求の範囲の請求項６記載の発明によれば、請求項１〜５記載の発明にいて、前記第１絶縁膜がシリコン酸化膜であるとよい。
また、特許請求の範囲の請求項７記載の発明によれば、請求項１〜５記載の発明にいて、前記第２絶縁膜がポリイミド膜であるとよい。
また、特許請求の範囲の請求項８記載の発明によれば、請求項２記載の発明にいて、前記電極板が、溶融した前記ヒューズ素子に対して濡れ性の良好な金属板であるとよい。
【００１６】
また、特許請求の範囲の請求項９記載の発明によれば、請求項５記載の発明にいて、前記ヒューズ吸収体が、溶融したヒューズ素子を毛細管現象で吸い取るとよい。
また、特許請求の範囲の請求項１０記載の発明によれば、請求項５または９記載の発明にいて、前記ヒューズ吸収体が、多数の金メッキした微小な銅ボールの集合体もしくは微細な銅線を束ねた集合体であるとよい。
【００１７】
また、特許請求の範囲の請求項１１記載の発明によれば、半導体基板にトレンチを形成する工程と、前記トレンチ内壁にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にヒューズ素子を選択的に形成する工程と、前記トレンチの開口部を塞ぐようにポリイミド膜を形成する工程と、を含む半導体装置の製造方法とする。
また、特許請求の範囲の請求項１２記載の発明によれば、前記半導体基板に該基板を貫通する貫通孔を形成する工程と、前記貫通孔の側壁にシリコン酸化膜を形成する工程と、
前記半導体基板の裏面の貫通孔の開口部を塞ぐように電極板を形成する工程と、前記シリコン酸化膜上に前記電極板と接続するようにヒューズ素子を選択的に形成する工程と、を含む半導体装置の製造方法とする。
【００１８】
また、特許請求の範囲の請求項１３記載の発明によれば、高不純物濃度の第１半導体層と該第１半導体層上に該第１半導体層より低不純物濃度の第２半導体層とが積層体からなる半導体基板の前記第１半導体層を貫通し第２半導体層に達するトレンチを形成する工程と、該トレンチの側壁に第１絶縁膜を形成する工程と、該第１絶縁膜上に選択的に配置され前記トレンチの底部の前記第１半導体層と一端が接続するヒューズ素子を形成する工程と、を含む半導体装置の製造方法とする。
【００１９】
また、特許請求の範囲の請求項８記載の発明によれば、請求項１２または１３記載の発明にいて、前記半導体基板の表側の前記貫通孔もしくは前記トレンチの開口部を塞ぐようにポリイミド膜を形成するとよい。
また、特許請求の範囲の請求項１５記載の発明によれば、半導体基板にトレンチを形成する工程と、前記トレンチ内壁にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にヒューズ素子を選択的に形成する工程と、前記トレンチを埋め込むようにポリイミド膜を形成する工程と、
前記トレンチに埋め込まれたポリイミド膜に前記ヒューズ素子に達する貫通孔を形成する工程と、前記貫通孔に前記ヒューズ素子と接してヒューズ吸収体を充填する工程と、
を含む半導体装置の製造方法とする。
【００２０】
また、特許請求の範囲の請求項１６記載の発明によれば、半導体基板の表面から内部に向かって配置される複数のトレンチと、該トレンチのそれぞれの内壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置されるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記半導体基板の表面に前記トレンチの開口部を塞ぐように配置される第２絶縁膜と、を具備する構成とする。
【００２１】
また、特許請求の範囲の請求項１７記載の発明によれば、請求項１６記載の発明にいて、前記ヒューズ素子直下の半導体基板を除去するとよい。
また、特許請求の範囲の請求項１８記載の発明によれば、半導体基板に複数のトレンチを形成する工程と、それぞれの前記トレンチ内壁にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にヒューズ素子を選択的に形成する工程と、前記トレンチの開口部を塞ぐようにポリイミド膜を形成する工程と、を含む半導体装置の製造方法とする。
【００２２】
また、特許請求の範囲の請求項８記載の発明によれば、請求項１８記載の発明にいて、
前記ポリイミド膜を形成する工程の後に、前記ヒューズ素子直下の半導体基板を除去する工程を追加するとよい。
また、特許請求の範囲の請求項２０記載の発明によれば、ヒューズ素子とスイッチング素子を有する半導体装置において、半導体基板の開口部に形成され空中薄膜構造で凹凸に折れ曲がった第１絶縁膜と、該第１絶縁膜上に形成されるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記ヒューズ素子の凸部に接して前記半導体基板の開口部を塞ぐ第２絶縁膜と、を具備する構成とする。
【００２３】
また、特許請求の範囲の請求項２１記載の発明によれば、ヒューズ素子とスイッチング素子を有する半導体装置において、半導体基板の開口部に形成され空中薄膜構造で凹凸に折れ曲がった第１絶縁膜と、該第１絶縁膜の凸部上に形成される第３絶縁膜と、該第３絶縁膜上と前記第１絶縁膜上に形成される前記ヒューズ素子と該第１絶縁膜上に形成されるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記ヒューズ素子の凸部に接して前記半導体基板の開口部を塞ぐ第２絶縁膜と、を具備する構成とする。
【００２４】
また、特許請求の範囲の請求項２２記載の発明によれば、請求項２０または２１記載の発明にいて、前記第２絶縁膜がポリイミド膜であるとよい。
また、特許請求の範囲の請求項２３記載の発明によれば、半導体基板に複数のトレンチを形成する工程と、前記トレンチ内壁と該トレンチに挟まれたシリコン柱上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に凹凸に折れ曲がったヒューズ素子となる金属層を選択的に形成する工程と、前記トレンチの開口部を塞ぎ前記金属層の凸部に接するようにポリイミド膜を形成する工程と、前記トレンチが形成された箇所の半導体基板と前記シリコン柱を除去して、凹凸に折れ曲がった中空薄膜構造のヒューズ素子を形成する工程と、を含む半導体装置の製造方法とする。
【００２５】
また、特許請求の範囲の請求項２４記載の発明によれば、請求項２３記載の発明にいて、前記金属層が、Ｃｕ膜とＳｎ膜の積層膜であるとよい。
また、特許請求の範囲の請求項２５記載の発明によれば、請求項２３記載の発明にいて、前記金属層の材料が、少なくとも、Ａｕ−Ｚｎ系材料、Ｐｂ−Ｓｎ系材料およびＩｎ系材料のいずれかであるとよい。
【００２６】
また、特許請求の範囲の請求項２６記載の発明によれば、半導体基板に複数のトレンチを形成する工程と、前記トレンチに挟まれたシリコン柱の頂点に酸化膜を形成する工程と、前記トレンチ内壁と該トレンチに挟まれた前記シリコン柱上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上と前記酸化膜上に凹凸に折れ曲がったヒューズ素子となるポリシリコンを選択的に形成する工程と、
前記トレンチの開口部を塞ぎ前記ポリシリコンの凸部に接するようにポリイミド膜を形成する工程と、前記トレンチが形成された箇所下の半導体基板と前記シリコン柱を除去して、凹凸に折れ曲がった中空薄膜構造のヒューズ素子を形成する工程と、を含む半導体装置の製造方法とする。
【発明の効果】
【００２７】
この発明によれば、半導体基板に形成したトレンチや貫通孔にヒューズ素子を形成することで、半導体素子が短絡破壊しても、半導体基板内に形成したヒューズ素子が確実に電流経路を遮断できて、素子破壊による系統全体への波及を防止できる。
また、ヒューズ素子を蛇腹形状（凹凸に折れ曲がった形状）とすることで、占有面積を縮小化することができて、チップサイズの小型化による低コスト化を図ることができる。
【００２８】
また、ヒューズ素子を中空薄膜構造とすることで、ヒューズ素子の熱容量を小さくできて、遮断特性を向上させることができる。
また、半導体装置内にヒューズ素子を形成することで、ジャンクションブロックを不要にできて、ワイヤーハーネスの占有面積を小さくできる。従って、自動車などの構成部品の低コスト化と小面積化を図ることができる。
【発明を実施するための形態】
【００２９】
この発明は、同一の半導体基板内にスイッチング素子と導電層からなるヒューズ素子とを集積したものに関する。
実施の形態を以下の実施例で図面を示しながら説明する。以下の実施例において、ヒューズ素子を構成する導電層として金属層または不純物を導入したポリシリコン層を用いることができる。金属層としては、例えば、Ａｕ−Ｚｎ系、Ｐｂ−Ｓｎ系、Ｉｎ系材料を用いることができる。また、以下の説明でスイッチング用パワー半導体素子としてＭＯＳＦＥＴを例として挙げたが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などであっても構わない。以下の図の説明で不純物の導電型であるｐ型、ｎ型を逆にしても構わない。
【実施例１】
【００３０】
図１は、この発明の第１実施例の半導体装置の要部断面図である。この実施例は、ヒューズ素子２２の一端と接続する一方の表面端子ａとヒューズ素子２２の他端と接続する他方の表面端子ｂの間に、溶融したヒューズ素子２２に対して濡れ性の悪い材料（例えば、ポリイミド膜２３）を配置することで、ヒューズ素子２２が溶融し固化した時に両表面端子ａ、ｂが固化物（ここでは、固化したヒューズ材料のことをいう）で短絡するのを防止するものである。
【００３１】
この半導体装置は、ｐ半導体基板１（ｎ半導体基板であっても構わない）の表面層に形成されるｐウェル領域３と、このｐウェル領域３の表面層に形成されるｎソース領域４およびｎドレイン領域５と、ｎソース領域４とｎドレイン領域５に挟まれたｐウェル領域３上にゲート絶縁膜６を介して形成されるゲート電極７と、ゲート電極７上を被覆する層間絶縁膜８とを備えている。ｎソース領域４とｎドレイン領域５の配置が逆の場合もある。
【００３２】
また、ｎソース領域４と接続して形成されるソース電極９と、これに接続し初期酸化膜２（例えば、ＬＯＣＯＳ酸化膜）上に形成される金属配線１０と、ｎドレイン領域５と接続して形成されるドレイン電極１１と、これに接続し初期酸化膜２上に形成される金属配線１２と、金属配線１０の露出部分１９である第１表面端子ａと、トレンチ１８で分断された金属配線１０の他方側の露出部分２０である第２表面端子ｂと、ｐウェル領域３と離して形成される制御回路１４（例えば、ＣＭＯＳ回路などで構成される集積回路など）と、これらを被覆する酸化膜１６を備えている。ここで形成される半導体素子は横型ＭＯＳＦＥＴ１３および制御回路１４（集積回路）である。
【００３３】
また、初期酸化膜２、金属配線１０および酸化膜１６を貫通しｐ半導体基板１に達して形成されるトレンチ１８と、トレンチ１８内壁に形成されるシリコン酸化膜２１と、このシリコン酸化膜２１上に形成され第１表面端子ａと第２表面端子ｂに両端が接続するヒューズ素子２２と、トレンチ１８の開口部も含め表面を被覆するポリイミド膜２３とを備えている。
【００３４】
このポリイミド膜２３はヒューズ素子２２の溶融塊との濡れ性が悪いので、ポリイミド膜２３に付着した溶融塊は固化して玉状となり、玉状の固化物は繋がることはない。また溶融塊は固化してトレンチ１８底部で玉状になり、トレンチ１８側壁のシリコン酸化膜２２上に固化物が繋がって残留することがない。そのため、ヒューズ素子２２の溶断により確実に電流経路は開放状態になり、第１表面端子ａと第２表面端子ｂの間が再度短絡することはない。。
【００３５】
この実施例では、ｐ半導体基板１内にトレンチ１８を形成し、その表面に絶縁性薄膜であるシリコン酸化膜２１と、ヒューズ素子２２を形成することで、ｐ半導体基板１に形成された横型ＭＯＳＦＥＴ１３が短絡破壊した場合でも半導体装置としてはオープン故障モードとすることができる。
また、ヒューズ素子２２が半導体装置内に形成されるため、前記したジャンクションブロックは不要となり、半導体装置とジャンクションブロックを接続するワイヤハーネスも不要となる。
【００３６】
また、ヒューズ素子２２が過電流により溶断して電流経路を遮断（開放）するため、半導体装置と負荷を接続するワイヤーハーネスの焼損を防止することができる。
また、半導体装置は高い信頼性を有するため、素子破壊に至る確率は極めて低いが、万一の故障に備える保護として、半導体装置自体にヒューズ素子２２を設ける他に、半導体装置が短絡故障モードとなった場合でも系全体にその影響が及ばないように、これらの半導体装置を一括化しブロック化した回路毎に図示しない個別のヒューズをさらに設けて保護を行うことで信頼性を一層向上させることができる。
【００３７】
尚、図中の符号２４はポリイミド膜２３に形成した開口部、２５はその開口部２４に配置し金属配線１０と接続する接続端子である。この接続端子２５は図示しない回路などと接続する。
図２〜図８は、図１の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。半導体装置を構成する半導体素子は横型ＭＯＳＦＥＴと制御回路である。
【００３８】
図２において、ｐ半導体基板１（シリコン基板）上に初期酸化膜２を形成し、続けて、一般的な半導体集積回路の形成手法を用いて、ｐ半導体基板１の表面層にｐウェル領域３を形成し、ｐウェル領域３の表面層にｎソース領域４とｎドレイン領域５を形成する。ｎソース領域４とｎドレイン領域５に挟まれたｐウェル領域３上にゲート絶縁膜６を介してゲート電極７を形成しその上に層間絶縁膜８を形成する。ｎソース領域４と接してソース電極９を形成し、それと接続しする金属配線１０を初期酸化膜２上に形成し、ｎドレイン領域５と接してドレイン電極１１を形成し、それと接続する金属配線１２を初期酸化膜２上に形成する。このようにして出力段としての横型ＭＯＳＦＥＴ１３が形成される。
【００３９】
また、ｐ半導体基板１の表面層に横型ＭＯＳＦＥＴ１３と離して制御回路１４を形成する。制御回路１４と横型ＭＯＳＦＥＴ１３は金属配線１２で接続し、また図示しない他の素子もしくは回路と金属配線１５で接続する。尚、ソース電極９、ドレイン電極１１および金属配線１０、１２、１５は厚さ１μｍの金属薄膜で同時に形成される。
その後、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ），ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ），ＢＰＳＧ（Ｂｏｌｏ−ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を逐次堆積し合計厚さ２μｍの酸化膜１６を形成する。
【００４０】
つぎに、図３において、レジスト１７をマスクとして酸化膜１６、金属配線１０および初期酸化膜２をエッチングで除去し、ｐ半導体基板１の表面を露出する。
つぎに、図４において、レジスト１７を除去した後、形状制御性に優れた臭素系のドライエッチング法を用いて幅２μｍ深さ４μｍのトレンチ１８をｐ半導体基板１内に形成する。
【００４１】
つぎに、図５において、ウェットエッチング法を用いて酸化膜１６を２μｍ横方向にエッチング除去して金属配線１０の露出部分１９、２０を形成する。
つぎに、図６において、ドライ酸化法を用いて厚さ５０ｎｍのシリコン酸化膜２１を成長させる。この工程で露出部分１９、２０に形成された図示しない酸化膜を除去する。
つぎに、図７において、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シート抵抗率１０Ω／□となるように不純物濃度を調整したポリシリコンを厚さ３０ｎｍ堆積し、図示しないマスクを用いてトレンチ１８以外のポリシリコンとトレンチ１８内の奥行き方向以外のポリシリコンを除去し、トレンチ１８の奥行き方向の内壁（紙面に対して垂直方向の側壁と底部のこと）にヒューズ素子２２を形成する。
【００４２】
つぎに、図８において、粘度が数１０ポアズ程度の感光性ポリイミド樹脂を１０μｍの厚さで塗布し、図示しないマスクを用いてパターン化し、３００℃で１０時間キュアし、ポリイミド膜２３を形成する。このポリイミド膜２３に開口部２４を形成し酸化膜１６を除去し、金属配線１０と接続する接続端子２５を形成する。接続端子２５は図示しない回路などと接続する。
【００４３】
トレンチ１８の奥行き方向の寸法を５０μｍとした時に、金属配線１０の露出部分１９、２０間（第１表面端子ａと第２表面端子ｂの間）のヒューズ素子２２の抵抗値は１０オームとなる。電流値０．５Ａで３０秒以内に溶断するヒューズ素子２２が得られた。本実施例では、溶融したヒューズ素子２２に対して濡れ性の悪いポリイミド膜２３がトレンチ１０の上部の開口部を覆っているため、溶融したヒューズ素子２２が第１、第２表面端子ａ、ｂ近傍で固化して繋がるのを防止する。そのため、表面端子ａと表面端子ｂの間の電流経路を確実に遮断（開放）することができる。
【００４４】
ヒューズ素子２２として、ＣＶＤ法を用いて形成したポリシリコンを本実施例では用いたが、これは他の薄膜形成手段、たとえば、蒸着法やメッキ法を用いて形成しても良い。ヒューズ素子２２の材料は、ポリシリコンの他に、例えば、Ａｕ−Ｚｎ系、Ｐｂ−Ｓｎ系、Ｉｎ系材料を用いてもよい。本実施例では、ヒューズ素子２２をスイッチング用パワー半導体素子である横型ＭＯＳＦＥＴ１３に接続した例を示したが、スイッチング用パワー半導体素子と接続すると同時に、制御回路など他の集積回路とも接続する場合がある。
【００４５】
本発明によれば、トレンチ１８の開口幅は２μｍ程度であるので、素子面積の増加は半導体チップの面積に比べれば微小である。
図９は、ヒューズ素子が溶断した状態を示す図である。第１、第２表面端子ａ，ｂを電気的に接続するヒューズ素子２２が溶断してトレンチ１８底部で固化する。側壁のシリコン酸化膜２１にヒューズ素子２２の固化物２６が繋がって付着せず、殆どの固化物２６はトレンチ１８の底部に集まる。そのため第１表面端子ａと第２表面端子ｂの間の電流経路は遮断(開放)される。ヒューズ素子２２が溶断するときに、トレンチ１８上部がポリイミド膜２３で塞がれ、ヒューズ素子２２がポリイミド膜２３で被覆されているので第１表面端子ａと第２表面端子ｂの間に固化物２６が繋がることはない。そのため、第１表面端子ａと第２表面端子ｂの間での短絡は確実に防止される。
【００４６】
図１０は、ポリイミド膜が下方に位置した場合のヒューズ素子が溶断した状態を示す図である。これは半導体装置の取り付けで上下が逆になった場合を想定している。
ポリイミド膜２３は濡れ性が悪いので、溶断したヒューズ素子２２の固化物２６はポリイミド膜２３に玉状になって付着し各玉状の固化物２６が離れているので、第１表面端子ａと第２表面端子ｂの間を短絡することはない
図１１は、ポリイミド膜で塞がれていない場合のヒューズ素子が溶断した状態を示す図である。これはポリイミド膜２３でトレンチ１８の開口部を塞がない場合の実験例である。トレンチ１８上部にポリイミド膜２３が無いために、固化物２６がトレンチ１８上部を塞ぎ第１表面端子ａと第２表面端子ｂを電気的に短絡する場合が生じる。この実験から分かるように、トレンチ１８の開口部をポリイミド膜２３などの濡れ性の悪い材料で塞ぐことが重要である。
【実施例２】
【００４７】
図１２は、この発明の第２実施例の半導体装置の要部断面図である。この実施例は、溶融時のヒューズ素子５２と濡れ性の良い電極板５０を貫通孔４５の底部に配置し、この電極板５０とヒューズ素子５２の一端と接続し、ヒューズ素子５２の他端で露出部分である表面端子５４との間に過電流が流れてヒューズ素子５２が溶融し固化した時に、表面端子５４と電極板５０の間が固化物で短絡するのを防止するものである。
【００４８】
この半導体装置は、高濃度のｎ半導体層である第１半導体層１の上に低濃度のｎ半導体層である第２半導体層３２を配置したＤＷ（Ｄｉｆｆｕｓｅｄ Ｗａｆｅｒ）基板３０の第２半導体層３２の表面層に形成されるｐウェル領域３４と、このｐウェル領域３２の表面層に形成されるｎソース領域３５と、ｎソース領域３５と第２半導体層３２に挟まれたｐウェル領域３４上にゲート絶縁膜３６を介して形成されるゲート電極３７を備えている。
【００４９】
また、ゲート電極３７上に形成される層間絶縁膜３８と、この層間絶縁膜３８上に形成されるソース電極と、第１半導体層（ｎドレイン領域となる）の裏面４８に形成されるドレイン電極４９を備えている。これらの構成により縦型ＭＯＳＦＥＴ４１が形成され、この縦型ＭＯＳＦＥＴ４１と離して制御回路４２（集積回路）を備えている。
また、酸化膜４３、金属配線４０（図示しない）、初期酸化膜３３およびＤＷ基板３０を貫通して形成された貫通孔４５と、ＤＷ基板３０の貫通孔４５の側壁に形成されるシリコン酸化膜４６と、このシリコン酸化膜４６上と初期酸化膜３３の側壁および酸化膜４３の側面に形成されるＨＴＯ４７である酸化物薄膜と、縦型ＭＯＳＦＥＴ４１が形成されない側の貫通孔４５内の側壁上のＨＴＯ４７表面と酸化膜４３表面に形成されるヒューズ素子５２とを備えている。
【００５０】
また、ヒューズ素子５２の一方の端部と接続しドレイン電極４９と接続して形成される電極板５０（第１端子）と、貫通孔４５の開口部の上部も含め表面を被覆するポリイミド膜５３と、ポリイミド膜５３を開口しヒューズ素子５２の露出部分である表面端子５４（第２端子）とを備えている。
図１３〜図２２は、図１２の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００５１】
図１３において、高濃度のｎ型半導体層である第１半導体層３１上に第１半導体層３１より低濃度のｎ型半導体層である第２半導体層３２を積層した厚さ６２５μｍのＤＷ基板３０の第２半導体層３２に初期酸化膜３３を形成し、一般的な半導体集積回路の形成手法を用いて、出力段となる縦型ＭＯＳＦＥＴ４１と制御回路４２を形成した後，ＨＴＯ，ＴＥＯＳ，ＢＰＳＧの酸化物薄膜を逐次堆積し合計厚さ２μｍの酸化膜４３を形成する。
【００５２】
つぎに、縦型ＭＯＳＦＥＴ４１の形成方法を説明する。低濃度のｎ型半導体層である第２半導体層３２の表面層にｐウェル領域３４を形成し、ｐウェル領域３４の表面層にｎソース領域３５を形成する。ｎソース領域３５と第２半導体層３２に挟まれたｐウェル領域３４上にゲート絶縁膜３６を介してゲート電極３７を形成する。ゲート電極３７上に層間絶縁膜３８を形成しその上にｎソース領域３５とｐウェル領域３４に接するソース電極３９を形成する。第２半導体層３１はｎドレイン層となり裏面に後述するドレイン電極４９を形成して縦型ＭＯＳＦＥＴ４１が製作される。
【００５３】
つぎに、図１４において、レジスト４４をマスクとして酸化膜４３および初期酸化膜３３をエッチング除去して第２半導体層３２表面を露出させる。
つぎに、図１５において、レジスト４３を除去した後、マスクとなる酸化膜４３および初期酸化膜３３とのエッチング選択比に優れた塩素系のドライエッチング法を用いて幅１００μｍで深さ６２５μｍの貫通孔４５をＤＷ基板３０に形成する。
【００５４】
つぎに、図１６において、ドライ酸化法を用いて貫通孔４５の側壁にシリコン酸化膜４６を５０ｎｍの厚さで成長させる。
つぎに、図１７において、酸化物薄膜であるＨＴＯ４７を１００ｎｍの厚さで形成する。
つぎに、図１８において、ＤＷ基板３０を裏側から研磨して、研磨後の表面から裏面４８までの厚さを５００μｍまで薄くする。
【００５５】
つぎに、図１９において、蒸着法を用いてｎドレイン領域となる第１半導体層３１の裏面４８にタングステンを５０ｎｍの厚さ、ニッケルを１００ｎｍの厚さ、金を１００ｎｍの厚さで積層してドレイン電極４９を形成する。
つぎに、図２０において、印刷法を用いて、金粒子を含有する電極板５０を５μｍの厚さで形成する。
【００５６】
つぎに、図２１において、トレンチ４５の開口部を部分的に塞ぐメタルマスク５１を用いて、スパッター法を用いてメッキの核となる白金を２ｎｍの厚さで形成し、続けて無電界メッキ法を用いて、Ｃｕ薄膜を２０μｍの厚さ、Ｓｎ薄膜を１５μｍの厚さで形成し、ヒューズ素子５２を形成する。
つぎに、図２２において、粘度が数１０ポアズ程度の感光性ポリイミド樹脂を１０μｍの厚さで塗布し、図示しないマスクを用いてパターン化し、３００℃で１０時間キュアし、ポリイミド膜５３を形成する。
【００５７】
貫通孔４５の奥行き方向の寸法を１００μｍとした時に、表面端子５４と電極板５０間のヒューズ素子５２の抵抗値は０．００４オームであり、電流１０Ａ、遅延時間０．１秒で溶断するヒューズ素子５２が得られた。
また、本実施例では、溶融したヒューズ素子５２に対して濡れ性の良い電極板５０を表面電極５４から離れた貫通孔４５の底部に設けているため、溶融したヒューズ素子５２は、濡れ性のよい底部の電極板５０で固化するため、確実に電流経路を遮断できる。
【００５８】
また、ヒューズ素子５２は貫通孔４５の一方の側壁に形成され、他方の側壁にはヒューズ素子５２は形成されておらずＨＴＯ４７が露出しているため、貫通孔４５の上部を固化物で塞いだとしても短絡することはない。そのため、ポリイミド膜５３は必ずしも必要ではない。
また、ヒューズ素子５２の下地のＨＴＯ４７は濡れ性が悪いため、溶融したヒューズ素子５２がＨＴＯ４７上で繋がって固化することがないので、電流通路は確実に遮断される。
【００５９】
また、貫通孔４５の形成方法としては、例えば、陽極酸化法を用いて微細酸化柱を形成したのち、酸化層のみをエッチング除去すればよい。
また、ヒューズ素子５２として無電解メッキ法で形成したＣｕ薄膜とＳｎ薄膜の２層膜を本実施例では用いたが、他の薄膜形成手段、たとえば、蒸着法やスパッタ法を用いて形成しても良い。ヒューズ素子５２の材料は、たとえば、Ａｕ−Ｚｎ系、Ｐｂ−Ｓｎ系、Ｉｎ系材料を用いてもよい。本発明によれば、約１００μｍ幅の貫通孔４５を追加するだけなので、素子面積の増加は微小である。
【００６０】
前記の実施例では縦型ＭＯＳＦＥＴ４１の場合を例として挙げたが、横型ＭＯＳＦＥＴの場合も適用できる。また、制御回路４２などの半導体集積回路と本発明のヒューズ素子５２を組み合わせる場合もある。
図２３は、図１２の貫通孔に換えＤＷ基板のｎ+層である第１半導体層３１に達するトレンチ５５を形成した場合の要部断面図である。この場合は第１半導体層３１の不純物濃度を、例えば１０20ｃｍ-3以上と高くして、電極板５０およびドレイン電極４９の働きをさせることで、電極板５０およびドレイン電極４９を不要にすることができる。
【００６１】
図２４は、図１２の縦型ＭＯＳＦＥＴ４１を横型ＭＯＳＦＥＴ１３に代えた場合の要部断面図である。図１２との違いは、ＤＷ基板３０を貫通するコンタクトホール５７を形成し、そのコンタクトホール５７を絶縁膜５９を介して導電体５８で充填し、表面側の金属配線１０と裏面側の裏面電極５６を電気的に接続し、裏面電極５６と電極板５０を接続した点である。この場合は裏面にはドレイン電極の代わりに裏面電極５６が形成されている。
【００６２】
また、図２４に示す貫通孔４５を図２３に示すようなトレンチ５５に代えて、図２３で示すように、このトレンチ５５にヒューズ素子５２を形成し、第１半導体層３１の不純物濃度を例えば１０20ｃｍ-3以上と高くし、図２４で示すコンタクトホール５７をこの第１半導体層３１内に留まるようにして、その中を導電体で充填した構成としてもよい。
尚、半導体基板としてＤＷ基板３０に限るものではない。しかし、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）基板を用いた場合には基板の裏面側にｎドレイン領域を形成する必要がある。
【実施例３】
【００６３】
図２５は、この発明の第３実施例の半導体装置の要部断面図である。この実施例は、毛細管現象を利用して溶融したヒューズ素子６５をヒューズ吸収体６７に集めて固化するものである。
この半導体装置は、半導体基板６１上の酸化膜６２（ボックス層）の上に半導体層６３を形成したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板６０を用いて、この半導体層６３の表面層に形成されるｐウェル領域３と、このｐウェル領域３の表面層に形成されるｎソース領域４およびｎドレイン領域５と、ｎソース領域４とｎドレイン領域５に挟まれたｐウェル領域３上にゲート絶縁膜６を介して形成されるゲート電極７と、ゲート電極７上を被覆する層間絶縁膜８とを備えている。ｎソース領域４とｎドレイン領域５の配置が逆の場合もある。
【００６４】
また、初期酸化膜２上にｎソース領域４と接続して形成されるソース電極９とこれに接続する金属配線１０と、初期酸化膜２上にｎドレイン領域５と接続して形成されるドレイン電極１１とこれに接続する金蔵配線１２と、金属配線１０の露出部分１９である第１表面端子ａと、トレンチ１８で分断された金属配線１０の他方側の露出部分２０である第２表面端子ｂと、ｐウェル領域３と離して形成される制御回路１４と、これらを被覆する酸化膜１６を備えている。ここで形成される半導体素子は横型ＭＯＳＦＥＴ１３および制御回路１４である。また、ここでは制御回路１４は第２半導体層２の表面層に形成されているが、酸化膜６２に底部が接するように形成する場合もある。
【００６５】
また、酸化膜１６、金属配線１０、初期酸化膜２および第２半導体層６３を貫通し酸化膜６２に達して形成されたトレンチ６４と、トレンチ６４内壁に形成されたシリコン酸化膜２１と、このシリコン酸化膜２１上に形成され第１表面端子ａと第２表面端子ｂに両端が接続するヒューズ素子６５と、トレンチ６４を充填し表面を被覆するポリイミド膜２３とを備えている。
【００６６】
また、トレンチ６４を充填したポリイミド膜２３にヒューズ素子６５に達して形成される開口部６６と、この開口部６６にトレンチ６４底部のヒューズ素子６５と接して形成されるヒューズ吸収体６７を備えている。
図２６〜図３３は、図２５の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００６７】
ＳＯＩ基板６０は半導体基板６１上に形成された酸化膜６２（ボックス層）上に厚さ１０μｍの半導体層６３を有し、トレンチ６４の深さが１０μｍである点を除いて、図２６〜図３０までの工程は、図２〜図６の工程と同じである。
図３１において、マスク６８を配置した後、スパッターを用いて、Ｓｎ−Ａｇ系材料からなるヒューズ素子６５を形成する。勿論、ヒューズ素子６５はポリシリコンであっても構わない。
【００６８】
つぎに、図３２において、感光性ポリイミド樹脂を５μｍで表面に塗布し、この感光性ポリイミド樹脂でトレンチ６４内を充填し、図示しないマスクを用いてパターニング・キュアして、トレンチ６４内に開口幅が約５μｍの開口部６６を有するポリイミド膜２３を形成する。
つぎに、図３３において、開口部６６内に金メッキを施した直径１μｍの銅ボールを含む樹脂液を塗布／硬化させヒューズ吸収体６７を形成する。硬化させるとき樹脂液は蒸発して金メッキ銅ボール同士が樹脂を介して固着する。
【００６９】
溶融したヒューズ素子６５は、この固着した銅ボールの隙間を伝わって毛細管現象でヒューズ吸収体６７に吸い上げられて固化する。
したがって、溶融したヒューズ素子６５の飛散が防止され、溶融したヒューズ素子６５をこのヒューズ吸収体６７で吸収し固化させるので、確実に電流経路を遮断（開放）できる。尚、ヒューズ吸収体６７は１００ｎｍΦ程度の銅の細線（例えば、カーボンナノチューブに銅コートしたなものなど）を束ねたもので構成しても構わない。
【００７０】
図３４は、ＳＯＩ基板の酸化膜を貫通して酸化膜下の半導体基板に達するトレンチを形成した場合の要部断面図である。このようにトレンチ６４を深く形成することで、ヒューズ素子６５が溶断した後固化した時に、固化物で第１表面端子ａと第２表面端子ｂが短絡をするのを一層確実に防止できる。尚、半導体基板としてはＳＯＩ基板６０に限るものではなく、ＦＺ基板などであっても構わない。
【実施例４】
【００７１】
図３６は、この発明の第４実施例の半導体装置の要部断面図である。実施例１との違いは、複数のトレンチ１０８を形成して、そのトレンチ１０８上にシリコン酸化膜１１０を介してヒューズ素子１１７（薄膜ヒューズ素子）を形成した点である。
複数のトレンチ１０８を形成することで、ヒューズ素子１１７の占有面積を実施例１より低減することができる。ヒューズ素子１１７の占有面積を低減することで、チップの小型化と低コスト化を図ることができる。尚、実施例４では、半導体素子との組み合わせを示したが、これは半導体集積回路でもよい。
【００７２】
図３７〜図４３は、図３６の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。但し、図が（ａ）と（ｂ）で示されている場合は（ａ）は製造工程断面図であり、（ｂ）は製造工程平面図である。
図３７に示すように、ｐ型のシリコン基板１０１上に初期酸化膜１０２を形成し、一般的な半導体集積回路の形成手法を用いて、出力段としての横型ＭＯＳＦＥＴ１０３と制御回路１０４を作製し、これらの素子間を接続する厚さ１μｍのパターニングされた金属薄膜１０５を形成する。続いて、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌｏｌｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を逐次堆積し合計厚さ２μｍの酸化膜１０６を形成する。
【００７３】
つぎに、図３８に示すように、レジストマスク１０７を用いて酸化膜１０６をエッチング除去しをシリコン基板１０１の表面を露出させる。
つぎに、図３９に示すように、レジストマスク１０７を除去し、酸化膜１０６とのエッチング選択比に優れ、エッチングスピードが速い塩素系のドライエッチング法を用いて、幅３１０μｍ、奥行き１００μｍの領域に幅１００μｍ深さ８０μｍのトレンチ１０８を３本シリコン基板１０１内に形成した。トレンチ１０８間のシリコン柱１１６（トレンチで挟まれた箇所のシリコン壁のこと）の幅は５μｍとした。奥行き方向の長さは１００μｍとする。
【００７４】
つぎに、図４０に示すように、ウェットエッチング法を用いてシリコン柱１１６上の酸化膜１０６をエッチング除去し、このとき両端にあるトレンチ１０８の側壁と接する金属薄膜１０５の端部を露出させて露出部分１０９を形成する。
つぎに、図４１に示すように、ドライ酸化法を用いて厚さ５０ｎｍのシリコン酸化膜１１０を成長させる。
【００７５】
つぎに、図４２に示すように、トレンチ１０８形成箇所に部分的に開口を有するメタルマスク１１１を形成しシリコン基板１０１の垂直面に対して±３０度の角度でメッキの核となる白金を２ｎｍ蒸着法を用いて形成した。この蒸着法ではメッキ核となる白金材料の奥行き方向の側壁への付着を防止することができる。続けて無電界メッキ法を用いて、２０μｍ厚さのＣｕ薄膜を白金膜上に形成し、その上に１５μｍ厚さのＳｎ薄膜を形成しパターニングしてヒューズ素子１１７を製作する。このヒューズ素子１１７の両端は、ヒューズ素子１１７の端子１１４と横型ＭＯＳＦＥＴ１０３の電極１１５の露出部分１０９でそれぞれ接続する。
【００７６】
つぎに、図４３に示すように、メタルマスク１１１を除去し、端子１１４上の酸化膜１０６も除去し、粘度が数１０ポアズ程度の感光性ポリイミド樹脂を厚さ１０μｍ塗布し、図示しないマスクを用いてパターン化し、３００℃で１０時間キュアし、トレンチ１０８の開口部を塞ぐようにポリイミド膜１１３を形成する。このポリイミド膜１１３は凹凸に曲がったヒューズ素子１１７の凸部の頂点と接する。また、このポリイミド膜１１３はヒューズ素子１１７の材料とは濡れ性が悪いため、溶融したヒューズ素子１１７を形成するＣｕＳｎ合金膜が固化したときに繋がることがない。また、このポリイミド膜１１３に開口部を形成し端子１１４上に図示しない回路と接続する端子配線１１８を形成する。
【００７７】
金属薄膜１０５である端子１１４の露出部分１０９と電極１１５の露出部分１０９間に形成されるヒューズ素子１１７の抵抗値は０．００４オームであった。また、電流１０Ａ、遅延時間０．１秒で溶断するヒューズ素子１１７が得られる。
ポリイミド膜１１３で表面を覆っているため、ヒューズ素子１１７を形成するＣｕＳｎ合金膜の固化時に端子１１４および電極１１５近傍で凝集するのを防止できるため、確実に遮断動作が可能である。
【００７８】
ヒューズ素子１１７として、メッキ法を用いて形成したＣｕとＳｎの複合メタルヒューズを本実施例では用いたが、これは他の薄膜形成手段、たとえば、蒸着法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法を用いて形成しても良い。ヒューズ素子１１７となる金属材料としては、例えば、Ａｕ−Ｚｎ系材料、Ｐｂ−Ｓｎ系材料、Ｉｎ系材料を用いることもできる。
【００７９】
本実施例では、ヒューズ素子の両端の接続は、シリコン基板１０１上に酸化膜１０２を介して形成される端子１１４と半導体素子である横型ＭＯＳＦＥＴ１０３の電極１１５への接続例を示したが、この電極１１５への接続は、電極１１５と接続する横型ＭＯＳＦＥＴ１０３の図示しない端子であっても良い。本発明によれば、トレンチ１０８を複数にすることでヒューズ素子１１７の占有面積を縮小化できる。
【００８０】
また、表面にポリイミド膜１１３を形成することで、ヒューズ素子１１７が溶融し固化するときに再短絡するのを防止できる。
【実施例５】
【００８１】
図４４は、この発明の第５実施例の半導体装置の要部断面図である。実施例４との違いは、ヒューズ素子を形成した後、裏面から支持基板（シリコン基板１０１）のシリコンをシリコン柱１１６の底部の位置までエッチングで除去した点である。ヒューズ素子１１７下のシリコン基板１０１が除去されているため、熱容量が小さくなりヒューズ素子１１７の遮断特性が向上する。これにより、図３６の半導体装置より、高速溶断が可能になる。
【００８２】
端子１１４と電極１１５間に形成されるヒューズ素子１１７の抵抗値は実施例４と同様に１０オームである。熱容量が小さくなったために、実施例４より早く溶断するヒューズ素子１１７が得られた。
また、ポリイミド膜１１３で表面を覆っているため、ヒューズ素子１１７を形成するＣｕＳｎ合金膜の固化時に端子１１４および電極１１５近傍で凝集するのを防止できるため、確実な動作が可能である。尚、実施例５では、半導体素子との組み合わせを示したが、これは半導体集積回路でもよい。
【実施例６】
【００８３】
図４５は、この発明の第６実施例の半導体装置の構成図であり、同図（ａ）は要部断面図、同図（ｂ）はヒューズ素子部の要部斜視図である。実施例５との違いは、ヒューズ素子１１７を形成した後、裏面から支持基板のシリコン基板１０１とシリコン柱１１６をエッチングで除去し、ヒューズ素子１１７をシリコン柱１１６がない凹凸に折れ曲がった中空薄膜構造とした点である。ヒューズ素子１１７を支えてる熱容量の大きなシリコン基板１０１とシリコン柱１１６が無いため、熱容量がさらに小さくなりヒューズ素子１１７の遮断特性がさらに向上する。
【００８４】
端子１１４と電極１１５間に形成されるヒューズ素子１１７の抵抗値は実施例５と同様に１０オームである。熱容量が小さくなったために、実施例５より早く溶断するヒューズ素子１１７が得られる。これにより、図４４の半導体装置より、高速溶断が可能になる。本ケースでは、ポリイミ膜１１３で表面を覆っているため、ヒューズ素子１１７を形成するポリシリコンの固化時に端子１１４および電極１１５近傍で凝集するのを防止できるため、確実な動作が可能である。
【００８５】
図４５（ｂ）に示すように、中空薄膜構造で凹凸に折れ曲がったヒューズ素子１１７は、シリコン酸化膜１０２上に形成され、端子１１４と電極１１５とＡ部で固定され、その他の箇所は中空に浮いた状態となっている。ヒューズ素子１１７下以外の箇所のシリコン酸化膜１０６は図４５（ｂ）では存在している状態を示したが、除去されて無い場合もある。
【００８６】
尚、実施例６では、半導体素子との組み合わせを示したが、これは半導体集積回路でもよい。
実施例６の場合はシリコン柱１１６の高さが高いためにエッチングで除去しきれない場合も出てくる。それをトレンチ１０８の深さを浅くし、シリコン柱１１６の幅を広げて解決したのが実施例７である。
【実施例７】
【００８７】
図４６は、この発明の第７実施例の半導体装置の要部断面図である。実施例６との違いは、トレンチ１０８を浅くし、トレンチ１０８の上に酸化膜１０６を形成し、シリコン酸化膜１１０上と酸化膜１０６上にヒューズ素子１１７ａを形成した点である。このヒューズ素子１１７ａは凹凸に折れ曲がった中空薄膜構造をしている。この場合もヒューズ素子１１７ａの熱容量が小さくなり遮断特性が大幅に向上する。尚、実施例７では、半導体素子との組み合わせを示したが、これは半導体集積回路でもよい。
【００８８】
図４７〜図５３は、図４６の半導体装置の製造方法であり、工程順に示した製造工程断面図である。但し、図が（ａ）と（ｂ）で示されている場合は（ａ）は製造工程断面図であり、（ｂ）は製造工程平面図である。図４９の前工程は実施例４と同じであり、ここでは、実施例４の図３８の工程に続く工程を説明する。
図４７に示すように、形状制御性に優れた臭素系のドライエッチング法を用いて幅３０μｍ、奥行き３０μｍの領域に幅６μｍ深さ５μｍのトレンチ１０８を３本シリコン基板１０１内に形成する。トレンチ１０８間のシリコン柱１１６の幅は６μｍとする。奥行き方向の長さは３０μｍである。臭素系のドライエッチング法はエッチングスピードが塩素系のドライエッチング法より遅いので深いトレンチ１０８の形成には適さない。
【００８９】
つぎに、図４８に示すように、ウェットエッチング法を用いて２μｍ厚の酸化膜１０６を２μｍエッチング除去して金属薄膜１０５の露出部分１０９を形成すると共に、トレンチ内のシリコン柱１１６上の酸化膜１０６を幅狭に形成する。
つぎに、図４９に示すように、ドライ酸化法を用いて厚さ５０ｎｍのシリコン酸化膜１１０を成長させる。
【００９０】
つぎに、図５０に示すように、ＣＶＤ法を用いて、シート抵抗率５Ω／□となるように不純物濃度を調整したポリシリコンを厚さ３０ｎｍ堆積し、図示しないマスクを用いてトレンチ１０８以外のポリシリコンを除去し、酸化膜１０６上とシリコン酸化膜１１０上にヒューズ素子１１７ａを形成する。
つぎに、図５１に示すように、粘度が数１０ポアズ程度の感光性ポリイミド樹脂を厚さ１０μｍ塗布し、図示しないマスクを用いてパターン化し、３００℃で１０時間キュアし、トレンチ１０８の開口部を塞ぐようにポリイミド膜１１３を形成する。このポリイミド膜１１３は凹凸に曲がったヒューズ素子１１７ａの凸部の頂点と接する。
【００９１】
つぎに、図５２に示すように、シリコン基板１０１を裏面から研磨して厚さ１００μｍまで薄膜化する。これはヒューズ素子１１７ａで発生した熱を効率よく放熱する効果がある。
つぎに、図５３に示すように、シリコン基板１０１の裏面より、トレンチ１０８箇所をエッチングして支持基板であるシリコン基板１０１とシリコン柱１１６を除去して空中薄膜構造のヒューズ素子１１７ａとする。
【００９２】
端子１１４と電極１１５間に形成されるヒューズ素子１１７の抵抗値は１０オームとなる。電流値０．５Ａで１５秒以内に溶断するヒューズ素子１１７が得られる。
図３６の半導体装置より、約２倍の高速溶断が可能になる。本実施例では、ポリイミド膜１１３で表面を覆っているため、ヒューズ素子１１７ａを形成するポリシリコンの固化時に端子１１４および電極１１５近傍で凝集するのを防止できるため、確実な動作が可能である。
【図面の簡単な説明】
【００９３】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】図１の半導体装置の要部製造工程断面図
【図３】図２に続く、図１の半導体装置の要部製造工程断面図
【図４】図３に続く、図１の半導体装置の要部製造工程断面図
【図５】図４に続く、図１の半導体装置の要部製造工程断面図
【図６】図５に続く、図１の半導体装置の要部製造工程断面図
【図７】図６に続く、図１の半導体装置の要部製造工程断面図
【図８】図７に続く、図１の半導体装置の要部製造工程断面図
【図９】ヒューズ素子が溶断した状態を示す図
【図１０】ポリイミド膜が下方に位置した場合のヒューズ素子が溶断した状態を示す図
【図１１】ポリイミド膜で塞がれていない場合のヒューズ素子が溶断した状態を示す図
【図１２】この発明の第２実施例の半導体装置の要部断面図
【図１３】図１２の半導体装置の要部製造工程断面図
【図１４】図１３に続く、図１２の半導体装置の要部製造工程断面図
【図１５】図１４に続く、図１２の半導体装置の要部製造工程断面図
【図１６】図１５に続く、図１２の半導体装置の要部製造工程断面図
【図１７】図１６に続く、図１２の半導体装置の要部製造工程断面図
【図１８】図１７に続く、図１２の半導体装置の要部製造工程断面図
【図１９】図１８に続く、図１２の半導体装置の要部製造工程断面図
【図２０】図１９に続く、図１２の半導体装置の要部製造工程断面図
【図２１】図２０に続く、図１２の半導体装置の要部製造工程断面図
【図２２】図２２に続く、図１２の半導体装置の要部製造工程断面図
【図２３】図１２の貫通孔をＤＷ基板のｎ+層である第１半導体層３１に達するトレンチ５５を形成した場合の要部断面図
【図２４】図１２の縦型ＭＯＳＦＥＴを横型ＭＯＳＦＥＴに代えた場合の要部断面図
【図２５】この発明の第３実施例の半導体装置の要部断面図
【図２６】図２５の半導体装置の要部製造工程断面図
【図２７】図２６に続く、図２５の半導体装置の要部製造工程断面図
【図２８】図２７に続く、図２５の半導体装置の要部製造工程断面図
【図２９】図２８に続く、図２５の半導体装置の要部製造工程断面図
【図３０】図２９に続く、図２５の半導体装置の要部製造工程断面図
【図３１】図３０に続く、図２５の半導体装置の要部製造工程断面図
【図３２】図３１に続く、図２５の半導体装置の要部製造工程断面図
【図３３】図３２に続く、図２５の半導体装置の要部製造工程断面図
【図３４】ＳＯＩ基板の酸化膜を貫通して酸化膜下の半導体基板に達するトレンチを形成した場合の要部断面図
【図３５】従来のスイッチング用パワー半導体素子、バッテリー、制御回路、ジャンクションブロックおよびワイヤーハーネスの配置図
【図３６】この発明の第４実施例の半導体装置の要部断面図
【図３７】図３６に続く、図３６の半導体装置の製造工程図
【図３８】図３７に続く、図３６の半導体装置の製造工程図
【図３９】図３８に続く、図３６の半導体装置の製造工程図
【図４０】図３９に続く、図３６の半導体装置の製造工程図
【図４１】図４０に続く、図３６の半導体装置の製造工程図
【図４２】図４１に続く、図３６の半導体装置の製造工程図
【図４３】図４２に続く、図３６の半導体装置の製造工程図
【図４４】この発明の第５実施例の半導体装置の要部断面図
【図４５】この発明の第６実施例の半導体装置の構成図であり、（ａ）は要部断面図、（ｂ）はヒューズ素子部の要部斜視図
【図４６】この発明の第７実施例の半導体装置の要部断面図
【図４７】図４６の半導体装置の製造工程図
【図４８】図４７に続く、図４６の半導体装置の製造工程図
【図４９】図４８に続く、図４６の半導体装置の製造工程図
【図５０】図４９に続く、図４６の半導体装置の製造工程図
【図５１】図５０に続く、図４６の半導体装置の製造工程図
【図５２】図５１に続く、図４６の半導体装置の製造工程図
【図５３】図５２に続く、図４６の半導体装置の製造工程図
【符号の説明】
【００９４】
１ ｐ半導体基板
２、３３ 初期酸化膜
３、３４ ｐウェル領域
４、３５ ｎソース領域
５ ｎドレイン領域
６、３６ ゲート絶縁膜
７、３７ ゲート電極
８、３８ 層間絶縁膜
９、３９ ソース電極
１０、１２ 金属配線
１１、４９ ドレイン電極
１３ 横型ＭＯＳＦＥＴ
１４、 ４２ 制御回路
１５ 金属配線
１６、４３ 酸化膜
１７、４４ レジスト
１８、５５、６４ トレンチ
１９、２０ 露出部分
２１、４６ シリコン酸化膜
２２、５２、６５ ヒューズ素子
２３、５３ ポリイミド膜
２４、６６ 開口部
２５ 接続端子
２６ 固化物
３０ ＤＷ基板
３１ 第１半導体層
３２ 第半導体層
４１ 縦型ＭＯＳＦＥＴ
４５ 貫通孔
４７ ＨＴＯ
４８ 裏面
５０ 電極板
５１ メタルマスク
５４ 表面端子
５６ 裏面電極
５７ コンタクトホール
５８ 導電体
５９ 絶縁膜
６０ ＳＯＩ基板
６１ 半導体基板
６２ 酸化膜（ボックス層）
６３ 半導体層
６７ ヒューズ吸収体
１０１ シリコン基板
１０２、１０６、１１０ 酸化膜
１０３ 出力段制御素子
１０４ 制御回路
１０５ 金属薄膜
１０７ レジストマスク
１０８ トレンチ
１０９ 露出部分
１１０ シリコン酸化膜
１１１ メタルマスク
１１３ ポリイミド樹脂
１１４ 端子
１１５ 電極
１１６ シリコン柱
１１７、１１７ａ ヒューズ素子
１１８ 接続端子
ａ 第１表面端子
ｂ 第２表面端子
【特許請求の範囲】
【請求項１】
半導体基板の表面から内部に向かって配置されるトレンチと、該トレンチの内壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置される導電層からなるヒューズ素子と、該ヒューズ素子の一端と電気的に接続するスイッチング素子の主電極と、前記半導体基板の表面に前記トレンチの開口部を塞ぐように配置される第２絶縁膜と、を具備することを特徴とする半導体装置。
【請求項２】
半導体基板を貫通する貫通孔と、該貫通孔の側壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置される導電層からなるヒューズ素子と、前記半導体基板の裏面に配置されるスイッチング素子の主電極と、前記半導体基板の裏面側の前記貫通孔の開口部を塞ぎ前記主電極と接続し前記ヒューズ素子の一端と電気的に接続する電極板と、を具備することを特徴とする半導体装置。
【請求項３】
半導体基板が高不純物濃度の第１半導体層と該第１半導体層上に該第１半導体層より低不純物濃度の第２半導体層とが積層体からなり、前記第１半導体層を貫通し第２半導体層に達して配置されるトレンチと、該トレンチの側壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置され前記トレンチの底部の前記第１半導体層と一端が電気的に接続する導電層からなるヒューズ素子と、前記第１半導体層を一構成層とし前記半導体基板に配置される縦型スイッチング素子と、を具備することを特徴とする半導体装置。
【請求項４】
前記半導体基板の表面に前記貫通孔の開口部を塞ぐように配置される第２絶縁膜を有することを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
半導体基板の表面から内部に向かって配置されるトレンチと、該トレンチの内壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置される導電層からなるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記半導体基板の表面に配置され前記トレンチを充填する第２絶縁膜と、前記トレンチ内の前記第２絶縁膜に前記ヒューズ素子に達する用に配置される貫通孔と、該貫通孔に配置されるヒューズ吸収体と、を具備することを特徴とする半導体装置。
【請求項６】
前記第１絶縁膜がシリコン酸化膜であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２絶縁膜がポリイミド膜であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項８】
前記電極板が、溶融した前記ヒューズ素子に対して濡れ性の良好な金属板であることを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記ヒューズ吸収体が、溶融したヒューズ素子を毛細管現象で吸い取ることを特徴とした請求項５に記載の半導体装置。
【請求項１０】
前記ヒューズ吸収体が、多数の金メッキした微小な銅ボールの集合体もしくは微細な銅線を束ねた集合体であることを特徴とする請求項５または９に記載の半導体装置。
【請求項１１】
半導体基板にトレンチを形成する工程と、
前記トレンチ内壁にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にヒューズ素子となる導電層を選択的に形成する工程と、
前記トレンチの開口部を塞ぐようにポリイミド膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記半導体基板に該基板を貫通する貫通孔を形成する工程と、
前記貫通孔の側壁にシリコン酸化膜を形成する工程と、
前記半導体基板の裏面の貫通孔の開口部を塞ぐように電極板を形成する工程と
前記シリコン酸化膜上に前記電極板と接続するようにヒューズ素子となる導電層を選択的に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
高不純物濃度の第１半導体層と該第１半導体層上に該第１半導体層より低不純物濃度の第２半導体層とが積層体からなる半導体基板の前記第１半導体層を貫通し第２半導体層に達するトレンチを形成する工程と、
該トレンチの側壁に第１絶縁膜を形成する工程と、
該第１絶縁膜上に選択的にヒューズ素子となる導電層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記半導体基板の表側の前記貫通孔もしくは前記トレンチの開口部を塞ぐようにポリイミド膜を形成することを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
半導体基板にトレンチを形成する工程と、
前記トレンチ内壁にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にヒューズ素子となる導電層を選択的に形成する工程と、
前記トレンチを埋め込むようにポリイミド膜を形成する工程と、
前記トレンチに埋め込まれたポリイミド膜に前記ヒューズ素子に達する貫通孔を形成する工程と、
前記貫通孔に前記ヒューズ素子と接してヒューズ吸収体を充填する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
半導体基板の表面から内部に向かって配置される複数のトレンチと、該トレンチのそれぞれの内壁および該トレンチに挟まれたシリコン柱上に配置される第１絶縁膜と、該第１絶縁膜上に選択的に前記複数のトレンチに渡って凹凸に折れ曲がって配置される導電層からなるヒューズ素子と、該ヒューズ素子の一端と電気的に接続されるスイッチング素子の主電極と、前記半導体基板の表面に前記複数のトレンチの開口部を塞ぐように配置される第２絶縁膜と、を具備することを特徴とする半導体装置。
【請求項１７】
前記ヒューズ素子直下の半導体基板に該半導体基板の裏面から形成されたトレンチを有することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
半導体基板に複数のトレンチを形成する工程と、
それぞれの前記トレンチ内壁および該トレンチに挟まれたシリコン柱上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に選択的に前記複数のトレンチに渡って凹凸に折れ曲がってヒューズ素子となる導電層を選択的に形成する工程と、
前記複数のトレンチの開口部を塞ぐようにポリイミド膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
前記ポリイミド膜を形成する工程の後に、前記ヒューズ素子直下の前記半導体基板裏面から前記ヒューズ素子に対応する箇所にトレンチを形成する工程を追加することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
ヒューズ素子とスイッチング素子を有する半導体装置において、半導体基板の開口部に形成され空中薄膜構造で凹凸に折れ曲がった第１絶縁膜と、該第１絶縁膜上に凹凸に折れ曲がって形成される導電層からなるヒューズ素子と、該ヒューズ素子の一端と電気的に接続するスイッチング素子の主電極と、前記ヒューズ素子の凸部に接して該ヒューズ素子を覆うように前記第１絶縁膜の凹部を塞ぐ第２絶縁膜と、を具備することを特徴とする半導体装置。
【請求項２１】
ヒューズ素子とスイッチング素子を有する半導体装置において、半導体基板の開口部に形成され空中薄膜構造で凹凸に折れ曲がった第１絶縁膜と、該第１絶縁膜の凸部上に形成される第３絶縁膜と、該第３絶縁膜上と前記第１絶縁膜上に凹凸に折れ曲がって形成される導電層からなる前記ヒューズ素子と、該ヒューズ素子の一端と電気的に接続するスイッチング素子の主電極と、前記ヒューズ素子の凸部に接して前記ヒューズ素子を覆うように前記第１絶縁膜の凹部を塞ぐ第２絶縁膜と、を具備することを特徴とする半導体装置。
【請求項２２】
前記第２絶縁膜がポリイミド膜であることを特徴とする請求項２０または２１に記載の半導体装置。
【請求項２３】
半導体基板に複数のトレンチを形成する工程と、
前記トレンチ内壁と該トレンチに挟まれたシリコン柱上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に凹凸に折れ曲がったヒューズ素子となる金属層を選択的に形成する工程と、
前記トレンチの開口部を塞ぎ前記金属層の凸部に接するようにポリイミド膜を形成する工程と、
前記トレンチが形成された箇所の半導体基板と前記シリコン柱を除去して、凹凸に折れ曲がった中空薄膜構造のヒューズ素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２４】
前記金属層が、Ｃｕ膜とＳｎ膜の積層膜であることを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記金属層の材料が、少なくとも、Ａｕ−Ｚｎ系材料、Ｐｂ−Ｓｎ系材料およびＩｎ系材料のいずれかであるあることを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２６】
半導体基板に複数のトレンチを形成する工程と、
前記トレンチに挟まれたシリコン柱の頂点に酸化膜を形成する工程と、
前記トレンチ内壁と該トレンチに挟まれた前記シリコン柱上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上と前記酸化膜上に凹凸に折れ曲がったヒューズ素子となるポリシリコンを選択的に形成する工程と、
前記トレンチの開口部を塞ぎ前記ポリシリコンの凸部に接するようにポリイミド膜を形成する工程と、
前記トレンチが形成された箇所下の半導体基板と前記シリコン柱を除去して、凹凸に折れ曲がった中空薄膜構造のヒューズ素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板の表面から内部に向かって配置されるトレンチと、該トレンチの内壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置される導電層からなるヒューズ素子と、該ヒューズ素子の一端と電気的に接続するスイッチング素子の主電極と、前記半導体基板の表面に前記トレンチの開口部を塞ぐように配置される第２絶縁膜と、を具備することを特徴とする半導体装置。
【請求項２】
半導体基板を貫通する貫通孔と、該貫通孔の側壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置される導電層からなるヒューズ素子と、前記半導体基板の裏面に配置されるスイッチング素子の主電極と、前記半導体基板の裏面側の前記貫通孔の開口部を塞ぎ前記主電極と接続し前記ヒューズ素子の一端と電気的に接続する電極板と、を具備することを特徴とする半導体装置。
【請求項３】
半導体基板が高不純物濃度の第１半導体層と該第１半導体層上に該第１半導体層より低不純物濃度の第２半導体層とが積層体からなり、前記第１半導体層を貫通し第２半導体層に達して配置されるトレンチと、該トレンチの側壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置され前記トレンチの底部の前記第１半導体層と一端が電気的に接続する導電層からなるヒューズ素子と、前記第１半導体層を一構成層とし前記半導体基板に配置される縦型スイッチング素子と、を具備することを特徴とする半導体装置。
【請求項４】
前記半導体基板の表面に前記貫通孔の開口部を塞ぐように配置される第２絶縁膜を有することを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
半導体基板の表面から内部に向かって配置されるトレンチと、該トレンチの内壁に配置される第１絶縁膜と、該第１絶縁膜上に選択的に配置される導電層からなるヒューズ素子と、該ヒューズ素子の一端が接続するスイッチング素子の主電極と、前記半導体基板の表面に配置され前記トレンチを充填する第２絶縁膜と、前記トレンチ内の前記第２絶縁膜に前記ヒューズ素子に達する用に配置される貫通孔と、該貫通孔に配置されるヒューズ吸収体と、を具備することを特徴とする半導体装置。
【請求項６】
前記第１絶縁膜がシリコン酸化膜であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２絶縁膜がポリイミド膜であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項８】
前記電極板が、溶融した前記ヒューズ素子に対して濡れ性の良好な金属板であることを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記ヒューズ吸収体が、溶融したヒューズ素子を毛細管現象で吸い取ることを特徴とした請求項５に記載の半導体装置。
【請求項１０】
前記ヒューズ吸収体が、多数の金メッキした微小な銅ボールの集合体もしくは微細な銅線を束ねた集合体であることを特徴とする請求項５または９に記載の半導体装置。
【請求項１１】
半導体基板にトレンチを形成する工程と、
前記トレンチ内壁にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にヒューズ素子となる導電層を選択的に形成する工程と、
前記トレンチの開口部を塞ぐようにポリイミド膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記半導体基板に該基板を貫通する貫通孔を形成する工程と、
前記貫通孔の側壁にシリコン酸化膜を形成する工程と、
前記半導体基板の裏面の貫通孔の開口部を塞ぐように電極板を形成する工程と
前記シリコン酸化膜上に前記電極板と接続するようにヒューズ素子となる導電層を選択的に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
高不純物濃度の第１半導体層と該第１半導体層上に該第１半導体層より低不純物濃度の第２半導体層とが積層体からなる半導体基板の前記第１半導体層を貫通し第２半導体層に達するトレンチを形成する工程と、
該トレンチの側壁に第１絶縁膜を形成する工程と、
該第１絶縁膜上に選択的にヒューズ素子となる導電層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記半導体基板の表側の前記貫通孔もしくは前記トレンチの開口部を塞ぐようにポリイミド膜を形成することを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
半導体基板にトレンチを形成する工程と、
前記トレンチ内壁にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にヒューズ素子となる導電層を選択的に形成する工程と、
前記トレンチを埋め込むようにポリイミド膜を形成する工程と、
前記トレンチに埋め込まれたポリイミド膜に前記ヒューズ素子に達する貫通孔を形成する工程と、
前記貫通孔に前記ヒューズ素子と接してヒューズ吸収体を充填する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
半導体基板の表面から内部に向かって配置される複数のトレンチと、該トレンチのそれぞれの内壁および該トレンチに挟まれたシリコン柱上に配置される第１絶縁膜と、該第１絶縁膜上に選択的に前記複数のトレンチに渡って凹凸に折れ曲がって配置される導電層からなるヒューズ素子と、該ヒューズ素子の一端と電気的に接続されるスイッチング素子の主電極と、前記半導体基板の表面に前記複数のトレンチの開口部を塞ぐように配置される第２絶縁膜と、を具備することを特徴とする半導体装置。
【請求項１７】
前記ヒューズ素子直下の半導体基板に該半導体基板の裏面から形成されたトレンチを有することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
半導体基板に複数のトレンチを形成する工程と、
それぞれの前記トレンチ内壁および該トレンチに挟まれたシリコン柱上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に選択的に前記複数のトレンチに渡って凹凸に折れ曲がってヒューズ素子となる導電層を選択的に形成する工程と、
前記複数のトレンチの開口部を塞ぐようにポリイミド膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
前記ポリイミド膜を形成する工程の後に、前記ヒューズ素子直下の前記半導体基板裏面から前記ヒューズ素子に対応する箇所にトレンチを形成する工程を追加することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
ヒューズ素子とスイッチング素子を有する半導体装置において、半導体基板の開口部に形成され空中薄膜構造で凹凸に折れ曲がった第１絶縁膜と、該第１絶縁膜上に凹凸に折れ曲がって形成される導電層からなるヒューズ素子と、該ヒューズ素子の一端と電気的に接続するスイッチング素子の主電極と、前記ヒューズ素子の凸部に接して該ヒューズ素子を覆うように前記第１絶縁膜の凹部を塞ぐ第２絶縁膜と、を具備することを特徴とする半導体装置。
【請求項２１】
ヒューズ素子とスイッチング素子を有する半導体装置において、半導体基板の開口部に形成され空中薄膜構造で凹凸に折れ曲がった第１絶縁膜と、該第１絶縁膜の凸部上に形成される第３絶縁膜と、該第３絶縁膜上と前記第１絶縁膜上に凹凸に折れ曲がって形成される導電層からなる前記ヒューズ素子と、該ヒューズ素子の一端と電気的に接続するスイッチング素子の主電極と、前記ヒューズ素子の凸部に接して前記ヒューズ素子を覆うように前記第１絶縁膜の凹部を塞ぐ第２絶縁膜と、を具備することを特徴とする半導体装置。
【請求項２２】
前記第２絶縁膜がポリイミド膜であることを特徴とする請求項２０または２１に記載の半導体装置。
【請求項２３】
半導体基板に複数のトレンチを形成する工程と、
前記トレンチ内壁と該トレンチに挟まれたシリコン柱上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に凹凸に折れ曲がったヒューズ素子となる金属層を選択的に形成する工程と、
前記トレンチの開口部を塞ぎ前記金属層の凸部に接するようにポリイミド膜を形成する工程と、
前記トレンチが形成された箇所の半導体基板と前記シリコン柱を除去して、凹凸に折れ曲がった中空薄膜構造のヒューズ素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２４】
前記金属層が、Ｃｕ膜とＳｎ膜の積層膜であることを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記金属層の材料が、少なくとも、Ａｕ−Ｚｎ系材料、Ｐｂ−Ｓｎ系材料およびＩｎ系材料のいずれかであるあることを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２６】
半導体基板に複数のトレンチを形成する工程と、
前記トレンチに挟まれたシリコン柱の頂点に酸化膜を形成する工程と、
前記トレンチ内壁と該トレンチに挟まれた前記シリコン柱上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上と前記酸化膜上に凹凸に折れ曲がったヒューズ素子となるポリシリコンを選択的に形成する工程と、
前記トレンチの開口部を塞ぎ前記ポリシリコンの凸部に接するようにポリイミド膜を形成する工程と、
前記トレンチが形成された箇所下の半導体基板と前記シリコン柱を除去して、凹凸に折れ曲がった中空薄膜構造のヒューズ素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【公開番号】特開２００９−２６７３７１（Ｐ２００９−２６７３７１Ａ）
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願番号】特願２００９−５５２１５（Ｐ２００９−５５２１５）
【出願日】平成２１年３月９日（２００９．３．９）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願日】平成２１年３月９日（２００９．３．９）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
[ Back to top ]