【課題】SAC技術においては、エッチング・ストッパー膜として通常、熱CVD法による窒化シリコン膜が使用されてきた。しかしながら、最近はサーマル・バジェット（Thermal Budget）低減のため、比較的低温で成膜可能なプラズマCVD法による適用することが考慮されている。ところが、プラズマCVD法による窒化シリコン膜は、水素含有量が多く、電気特性の面からデメリットがあることが問題となっていた。そこで、反応ガスにアンモニアを使用しない方法が試みられた。しかしながら、既存の２周波の高周波電力を印加する方式では、安定した成膜が困難であることが明らかとなった。
【解決手段】本願発明はSACプロセスに使用する窒化シリコン膜をプラズマCVD法によって形成するに当たり、プラズマを励起するための電力を単一周波数の高周波電力とするものである。 （もっと読む）

【課題】チップエリア上のそれぞれのエリアに最適なダミーパターンサイズとダミーパターン配置の指定をＥＢ演算にて複数種類行う。
【解決手段】ＥＢデータをエリアＡとエリアＡ以外に分ける。エリアＡをあるアルゴリズムを持たせた認識層で覆い、認識層で覆われた部分（認識層Ａ）とそれ以外の部分とに区別する。エリアＡに対して同一のダミーパターンを配置するにはエリアＡに対するダミーパターン発生始点を統一すれば良い。また、エリアＡが回転を持った状態で配置された場合でもエリアＡ内のダミーパターン配置を同一にするにはエリアＡの角のどこが始点となっても同一のダミーパターンが配置される認識層を作成する。認識層において、ダミーパターンの形状及び間隔値はＸ方向、Ｙ方向共に同値であり、認識層ＡのサイズはＸ方向、Ｙ方向共に（（ダミーパターンのサイズ＋間隔値）の倍数）＋ダミーパターンサイズで算出される。 （もっと読む）

【課題】ダミーパターンを配置した場合にも、視認性に優れた文字パターンを有する半導体集積回路、及び、該半導体集積回路に含まれる半導体集積回路パターンの設計方法の提供を目的とする。
【解決手段】半導体チップの回路領域に、回路を構成する回路素子を形成する複数層のパターンが配置されるとともに、前記半導体チップの前記回路領域を除く領域の少なくとも一部に、前記複数層の内の少なくとも１つの層の、前記回路の動作に寄与しないダミーパターンが、複数個配置されたダミー領域を有する半導体集積回路において、前記ダミー領域に、一定の形状および寸法を有する前記ダミーパターンが一定のピッチで配置され、前記複数個のダミーパターンの一部が、前記少なくとも１つの層の接続パターンによって互いに接続されることにより、識別符号が形成されている。 （もっと読む）

【課題】スイッチ素子の小型化及び高密度配置によるスイッチ素子の高集積化が可能であり、更に、スイッチ素子を高信頼化することができるスイッチ素子を搭載した半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に多層配線が形成されており、この多層配線内に抵抗変化材料層２０５が形成されている。この抵抗変化材料層２０５は下層配線２０４と上層配線２０６とに接続されており、抵抗変化材料層２０５の周囲は、金属からなる防爆壁２１１により取り囲まれている。この防爆壁は、抵抗変化材料層の溶断時に飛散物質が隣接する抵抗片素子に付着することを防止すると共に、抵抗変化材料層を加熱するヒーターとしても機能する。 （もっと読む）

【課題】デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮すること。
【解決手段】半導体集積回路の設計方法は、（Ａ）配線パターンが配置されたレイアウト領域ＲＬを、複数の分割領域ＲＤに分割することと、（Ｂ）複数の分割領域ＲＤの各々に関して、各分割領域ＲＤに包含されるダミーパターン配置領域ＲＰを決定することと、（Ｃ）各分割領域ＲＤのダミーパターン配置領域ＲＰに、ダミーパターンを追加することと、（Ｄ）ダミーパターンが追加された複数の分割領域ＲＤ同士を結合することと、を有する。ダミーパターン配置領域ＲＰは、各分割領域ＲＤと隣接する分割領域との間の境界のうち少なくとも１つから離れている。 （もっと読む）

【課題】素子パターン寸法が微細化されたときでも、ヒューズ層を適切に、かつ、容易に切断することができ、生産性を向上させることが可能な半導体装置、及びその製造方法を提供する。
【解決手段】絶縁膜２と、絶縁膜２上で所定の間隔をおいて互いに平行に形成されるとともに、レーザー光が照射されることによって切断可能に各々構成された複数のヒューズ層４を備えた半導体集積回路装置（半導体装置）１であって、絶縁膜２において、複数の各ヒューズ層４における、レーザー光が照射される照射部分の少なくとも下方に凹部２ｂを形成し、この凹部２ｂを跨ぐように、複数の各ヒューズ層４を形成するとともに、当該凹部２ｂの上方に、凹部２ｂの形状に応じた凹み４ｄを各ヒューズ層４に形成する。 （もっと読む）

【課題】効果的に切断できるヒューズ構造物を有する半導体装置及びその形成方法を提供する。
【解決手段】半導体装置は、基板１１０上に位置するヒューズ構造物１２０を含む。層間絶縁膜１３０は、ヒューズ構造物１２０を覆う。第１コンタクトプラグ１５１、第２コンタクトプラグ１５２及び第３コンタクトプラグ１５３が層間絶縁膜１３０を貫通して、ヒューズ構造物１２０に連結される。第１コンタクトプラグ１５１及び第２コンタクトプラグ１５２とそれぞれ電気的に連結される第１導電パターン１６１及び第２導電パターン１６２が層間絶縁膜上１３０に配置される。 （もっと読む）

【課題】ウェーハ内のチップ間ばらつきを解決してチップ歩留まりの向上を図る。
【解決手段】プロセスばらつきのデータベースを作成するステップ（Ｓ８，Ｓ９）と、前記作成されたデータベースからウェーハ上のプロセスばらつきを算出するステップ（Ｓ３Ａ）と、前記算出されたプロセスばらつきから、配線抵抗および配線容量のＲＣ定数を算出するステップ（Ｓ３Ｂ）と、前記ウェーハ上のプロセスばらつきに応じた配線幅を算出して配置するステップ（Ｓ３Ｃ）と、を備えるように構成する。 （もっと読む）

【課題】トランジスタにおける遅延時間を検出するための検出回路をチップ上に配置することなく、トランジスタの製造上のばらつきによる遅延を調整すること。
【解決手段】本発明では、複数の寸法と複数の電圧値（電源電圧、バイアス電圧）とが登録された相関テーブル５を予め用意しておき、トランジスタと設定電圧をトランジスタに印加するための設定電圧発生回路とを備える複数のマクロをチップ上に形成し、複数のマクロの各々に対してトランジスタがチップ上に形成されたときの寸法を表すプロセスデータ４を生成する。そこで、相関テーブル５を参照して、複数の電圧値の中から、プロセスデータ４が表す複数のマクロの各々における寸法に対応する電圧値を最適電圧値（電源電圧Ｖｄｄ、バイアス電圧Ｂｉａｓ）として選択し、複数のマクロの各々の設定電圧発生回路に対して、最適電圧値を設定電圧として設定する。 （もっと読む）

【課題】有効に電源ノイズの吸収をはかり、回路の安定動作を実現することを目的とする。特にノイズ発生源のすぐ近くでノイズの吸収を行う。
【解決手段】少なくとも一つの回路ブロックを備えた半導体集積回路装置であって、前記回路ブロック上に第１の導体層１ａと、前記第１の導体層１ａ上に容量絶縁膜１ｃを介して形成された第２の導体層１ｂとを具備してなるバイパスコンデンサを具備し、前記バイパスコンデンサの前記第１及び第２の導体層の一方は基板電位を固定する基板コンタクトを介してグランド配線または電源配線の一方に接続され、他方は電源配線またはグランド配線の残る一方に接続される。 （もっと読む）

【課題】レイアウトパターンにおける実回路パターンとダミーパターンとの混在に起因したデザインルール・チェック時の擬似エラーの発生を解消して、実回路パターンに対する正確で信頼性の高いデザインルール・チェックを行うことを可能とした半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法を提供する。
【解決手段】仕上レイアウトパターンのうちから実回路パターンを識別する実回路パターン識別部４１と、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その他のパターンのデータについては別のレイヤに振り分けるレイヤ変更部４２と、実回路パターンデータ専用レイヤに振り分けられたデータに対して所定の設計ルールを満たすか否かを照合確認するＤＲＣを行って、その結果を生成するＤＲＣ実行部７０と、ＤＲＣ実行部７０によるチェック結果を出力するデータ出力部２００とを備えている。 （もっと読む）

別個ではあるが機能的にインターフェースされた１つまたは複数のダイナミックアレイ・セクションを含む半導体チップが提供される。各ダイナミックアレイ・セクションは、導電体形状が、半導体チップの複数のレベルのそれぞれにおける仮想格子に沿って線形的に定義されることが必要なダイナミックアレイ・アーキテクチャに従う。各仮想格子は、上位または下位のいずれかのレベルにある別の仮想格子に対して垂直である。各仮想格子は、一定のピッチの間隔を有する平行線の枠組みで定義される。仮想格子のラインの一部は複数の導電体形状によって占められる。実質的に一定のギャップは、仮想格子の共通の線を占める隣接する導電体形状の近接端部間で維持される。上記実質的に一定のギャップは、複数の導電体形状で占められる仮想格子のそれぞれのライン内で維持される。 （もっと読む）

【課題】素子分離部の分離幅を調整することによって、所望する特性を有するＭＩＳＦＥＴを得ることのできる技術を提供する。
【解決手段】素子分離部４の分離幅Ｌａおよび分離幅Ｌａ’を相対的に狭くすることにより、第２ＭＩＳＦＥＴＱ_２のチャネル領域へ及ぼす応力の影響を大きくして、しきい値電圧の変化を相対的に大きくし、素子分離部４の分離幅Ｌｂおよび分離幅Ｌｂ’を相対的に広くすることにより、第４ＭＩＳＦＥＴＱ_４のチャネル領域へ及ぼす応力の影響を小さくして、しきい値電圧の変化を相対的に小さくする。 （もっと読む）

【課題】低誘電率膜でのパターン差を低減して均一な加工を行なうため、低誘電率膜の吸湿量と吸湿物質の脱離量を考慮した半導体装置の製造方法を提供する。
【解決手段】まず、マスクの初期開口率α_０を算出する（ステップＳ５１）。続いて、低誘電率膜からの吸湿物質の脱離量Ｘと吸湿時間の関係を算出する（ステップＳ５２）。そして、算出した吸湿物質の脱離量Ｘと吸湿時間の関係に基づいて、脱離量Ｆ（α）（＝Ｘ）と開口率との関係を求める。次に、脱離量Ｆ（α）（＝Ｘ）と開口率との関係から、脱離量が許容値以下となる許容開口率α_１を算出する（ステップＳ５３）。続いて、初期開口率α_０と許容開口率α_１とを比較する（ステップＳ５４）。このとき、初期開口率α_０が許容開口率α_１よりも小さい場合には、マスクパターンにダミーパターンを追加する（ステップＳ５６）。 （もっと読む）

【課題】切断対象外のヒューズを十分に保護した上で、切断対象のヒューズを確実に切断することのできる半導体装置、及びその製造方法を提供する。
【解決手段】基板の上方に形成されたヒューズと、前記ヒューズを被覆するように設けられた第１絶縁膜と、前記第１絶縁膜より上方に設けられた空洞形成用パターンと、前記空洞形成用パターンを被覆するように設けられた第２絶縁膜と、を具備し、前記空洞形成用パターンは、スペース部分が生じる様にパターニングされており、前記第２絶縁膜は、前記スペース部分に空洞が生じる様に、前記空洞形成用パターンを被覆している。 （もっと読む）

【課題】電圧レギュレーターのチップサイズを減らすとともに、生産工程の短縮で製造原価を節減する電圧レギュレーター及びその製造方法を提供する。
【解決手段】本発明は、入力端子、出力端子、及び接地端子が備えられた電圧レギュレーターであって、前記入力端子を介して基準電圧を生成する基準電圧発生部と、複数の一定パターンに配列された金属配線、及び前記金属配線を選択的に相互に接続して活性化する導電性金属配線パターンで構成される活性抵抗、及びフィードバック抵抗によって出力端子の電圧を分配する電圧分配部と、前記基準電圧発生部の基準電圧、及び前記フィードバックされる電圧分配部の分配電圧を入力して差動増幅する増幅部と、前記入力端子を介して入力された電源を前記増幅部の出力電圧によって前記出力端子に伝達するトランジスタとを含む。 （もっと読む）

【課題】フィン型ＦＥＴのみを製造する工程に比べて大幅に工程数を増やすことなく、フィン型ＦＥＴと絶縁破壊の容易な経路を持つ電気ヒューズあるいは不揮発性メモリとをバルクシリコン基板上に形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板をエッチングしてフィン部を形成する。フィン部の側面を絶縁膜で覆う。不揮発性メモリ領域側において、絶縁膜をエッチングしてフィン部側面を一部露出させる。露出させたフィン部側面に酸化膜７１を形成し除去する。不揮発性メモリ領域とＤＲＡＭ領域とにおいて、フィン部側面を覆う絶縁膜をエッチングしてフィン部の側面をさらに露出させる。フィン部の露出部分にゲート絶縁膜を形成する。 （もっと読む）

【課題】電圧設定精度が高く、電圧調整自由度が大きい電圧設定回路や電圧検出回路を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、不純物拡散層である不純物拡散領域２が形成された半導体基板３と、半導体基板３上に形成された層間絶縁膜４と、層間絶縁膜４に形成されたコンタクトホール５に導電材料が充填されて形成されたコンタクトプラグ６と、層間絶縁膜４及びコンタクトプラグ６の上にポリシリコン膜を用いて形成された抵抗部７とを有している。 （もっと読む）

【課題】プログラムされた情報のセキリュティが高く、半導体チップ毎に異なる情報をプログラムすることを簡単に可能とすること。
【解決手段】本発明は、半導体ウエハ内に配列された複数の半導体チップとなるべき領域１２内にそれぞれ設けられたＯＴＰ−ＲＯＭセル配列２１に対応するプログラムドット配列を有するプログラムヘッド８０を、複数の半導体チップとなるべき領域１２のうち１つの領域内のＯＴＰ−ＲＯＭセル配列２１に合わせる工程と、プログラムヘッド８０を用いＯＴＰ−ＲＯＭセル配列２１を、複数の半導体チップとなるべき領域１２ごとに異なるパターンでプログラムする工程と、を有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】高速回路部分の性能は下げないか同等でありながら高精度マスクを用いると共にこれより精度の低い低精度マスクを用いて配線もしくは拡散層を形成した半導体集積回路及びその製造方法を提供する。
【解決手段】配線若しくは拡散層を形成する少なくとも１つの高精度マスク及び少なくとも１つの当該高精度マスクよりも低精度の低精度マスクを準備し、前記半導体集積回路の所定の回路部分（メモリ等ハード化メガセル）を前記高精度マスクを用いて露光する（それ以外の回路部分は遮光マスク８で覆う）ことにより前記所定の回路を形成する工程と、前記半導体集積回路の前記所定の回路部分以外の他の回路部分（ランダムロジック、入出力バッファ）を前記低精度マスクを用いて露光する（所定の回路部分は遮光マスク９で覆う）ことにより前記他の回路を形成する工程とを具備する。 （もっと読む）