半導体集積回路及びその製造方法
【課題】高速回路部分の性能は下げないか同等でありながら高精度マスクを用いると共にこれより精度の低い低精度マスクを用いて配線もしくは拡散層を形成した半導体集積回路及びその製造方法を提供する。
【解決手段】配線若しくは拡散層を形成する少なくとも１つの高精度マスク及び少なくとも１つの当該高精度マスクよりも低精度の低精度マスクを準備し、前記半導体集積回路の所定の回路部分（メモリ等ハード化メガセル）を前記高精度マスクを用いて露光する（それ以外の回路部分は遮光マスク８で覆う）ことにより前記所定の回路を形成する工程と、前記半導体集積回路の前記所定の回路部分以外の他の回路部分（ランダムロジック、入出力バッファ）を前記低精度マスクを用いて露光する（所定の回路部分は遮光マスク９で覆う）ことにより前記他の回路を形成する工程とを具備する。
【解決手段】配線若しくは拡散層を形成する少なくとも１つの高精度マスク及び少なくとも１つの当該高精度マスクよりも低精度の低精度マスクを準備し、前記半導体集積回路の所定の回路部分（メモリ等ハード化メガセル）を前記高精度マスクを用いて露光する（それ以外の回路部分は遮光マスク８で覆う）ことにより前記所定の回路を形成する工程と、前記半導体集積回路の前記所定の回路部分以外の他の回路部分（ランダムロジック、入出力バッファ）を前記低精度マスクを用いて露光する（所定の回路部分は遮光マスク９で覆う）ことにより前記他の回路を形成する工程とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、エンベッテドアレイ、ストラクチュアドＡＳＩＣなどの半導体集積回路に関するものである。
【背景技術】
【０００２】
セミカスタムＬＳＩであるエンベッテドアレイ（Embedded Array）は、専用の回路ブロック以外はゲートアレイと同様にトランジスタを敷き詰めて、アルミ配線で回路を構築するものである。こうすることにより、必要な専用回路ブロックの仕様が決まった時点で、拡散層までのレイアウト設計が可能となり、マスクを作ってＬＳＩの製作を進めておく事が可能になった。
従って、顧客は、最終設計が終わった後にアルミ工程以降のマスクを作って、ＬＳＩ製作すれば良く試作品の納期はその分短縮可能となった。しかしながらマスクはこの場合にも、カスタムＬＳＩを作るのと同じ枚数の専用マスクが必要となった。半導体集積回路の微細化はとどまることを知らず、回路の集積度は年々向上している。しかしながらその集積度の向上を支える設計データを記載したマスクパターンも微細化の一途をたどり、それに伴ってマスク価格の高騰が問題になっている。最近では１製品分のマスクセット（数十枚）で５０００万円から１億円以上の価格になる。メモリのように同じ製品が大量に販売される製品は問題が少ないが、カスタムＬＳＩのように製品の用途が一顧客のそれも一製品に限られる場合には、その使用数量も限られて、実際のＬＳＩの単価よりもマスク作成代を含む開発費が巨額になって、開発にしり込みする顧客は少なくない。しかもこのマスク価格は半導体集積回路の世代が進化する度に倍以上の伸びを示しているので将来的にはもっと深刻な問題になる危険性が大きい。
【０００３】
その問題の解決手法として、ＦＰＧＡ（Field Programmable Gate Array ）があり、カスタムＬＳＩの開発費の高騰と共に脚光を浴びてきた。ＦＰＧＡは、ＬＳＩとして汎用品を作り、顧客がプログラムすることにより、自分の希望に合った回路を形成することができる。したがってマスクセットは最終的な回路規模に合わせて１０製品分程度を準備しておけば、諸々の顧客の要望に対応可能である。しかしながら、プログラムでいかようにも回路が変えられる反面、その基本回路構成は、複数のロジックセルを１つのブロック内に配置して、その中の１つのロジックセルを選択して稼動させ、次のブロックに接続する構造にせざるを得ないため、回路的な無駄が多く、したがってチップが大きくなり、それが起因して隣の回路までの配線も長くなって、信号の伝達が遅くなり、しいては処理速度が遅くなるという欠点がある。しかもチップが大きいので、同じ回路規模のカスタムＬＳＩに比較してＬＳＩ価格が、かなり割高になる欠点がある。
開発費やＬＳＩ単価の価格設定はいろいろな要素が絡むので、一概に比較できないが、開発費はマスク金額が支配的であり、ＬＳＩはチップサイズが支配的となるので、これらを考慮して推測すると、ＦＰＧＡでは、開発用のマスクはいらないので、顧客の設計業務の開発費の他には開発費は不要であるが、ＬＳＩ単価がカスタムＬＳＩに比較して１０倍近く高くなる。従って、たくさん売れるＬＳＩの場合には、開発費用はかからないものの、ＬＳＩ単価の費用が高くなって不向きである。
【０００４】
この両者の間を埋めるべく、開発費もかなり安くして、ＬＳＩの量産単価も比較的安くした製品が生まれた。ストラクチュアドＡＳＩＣ（Structured ASIC ）という製品である。ストラクチュアドＡＳＩＣは、ゲートアレイのトランジスタに代ってマルチゲートを標準セルとして下層アルミ配線工程までに構築しておき、作りだめしておいて、上層アルミ工程でマルチゲートの中から必要なゲート出力をピックアップして、次のマルチゲート回路の入力端子に接続して顧客の希望に合った回路を構築していく製品である。ストラクチュアドＡＳＩＣは、上層アルミのみで顧客の希望に沿った回路を構築できることと、その上層アルミを低精度マスクで構築するのでマスク代が安くなり、従って開発費が安くなる利点があった。しかしながら、マルチゲートは多数のゲートを用いて回路を構築しているが、実際に使うのはその諸々のゲートの内１つであるので、回路の無駄が多く集積度は余り向上しないため、ＬＳＩの量産単価はエンベッテドアレイに比べると、高いものであった。
【０００５】
次に、その集積度向上のために、一般的に用いられるＣＰＵやメモリ等のメガセルをカスタム設計した回路を搭載したストラクチュアドＡＳＩＣが登場したが、顧客の需要はまちまちで何のメガセルを搭載するかの企画が重要となり、顧客の需要にあった製品とするため、多数の母体を開発する必要が生じている。ＬＳＩ量産単価はまだエンベッテドアレイよりも高く、開発費は安いので、少量生産の電子機器向きの製品となっている。
最近、半導体製品の微細化、高集積化の進歩は早く、そのエンベッテドアレイのマスク価格高騰に伴って、開発費が高騰しており、エンベッテドアレイ製品の市場が大量の量産機器に狭まっている。エンベッテドアレイのマスク代を安くして、開発費を抑える技術の出現が望まれていた。
特許文献１には、第１配線層を接続するための第２配線層パターンを有する第２フォトマスクを用いて、レジスト膜に第２露光を行い、レジスト膜の現像を行い、現像されたレジスト膜をマスクにして、第１配線層及び第２配線層を形成する半導体装置の製造方法が開示されている。この方法により、集積回路を作る際のレチクル交換の手間を減らすことができる。
【特許文献１】特開２００２−１８４９４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、高速回路部分の性能は下げないか同等でありながら高精度マスクを用いると共にこれより精度の低い低精度マスクを用いて配線もしくは拡散層を形成した半導体集積回路及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路の一態様は、高精度マスクを用いて露光することにより形成された配線若しくは拡散層を有する少なくとも１つの第１の回路部分と、当該高精度マスクより低精度の低精度マスクを用いて露光することにより形成された配線若しくは拡散層を有する少なくとも１つの第２の回路部分とを具備したことを特徴としている。
本発明の半導体集積回路の製造方法の一態様は、配線若しくは拡散層を形成する少なくとも１つの高精度マスク及び少なくとも１つの当該高精度マスクよりも低精度の低精度マスクを準備する工程と、前記半導体集積回路の所定の回路部分を前記高精度マスクを用いて露光することにより前記所定の回路を形成する工程と、前記半導体集積回路の前記所定の回路部分以外の他の回路部分を前記低精度マスクを用いて露光することにより前記他の回路を形成する工程とを具備したことを特徴としている。
【発明の効果】
【０００８】
本発明は、高精度マスクを用いると共にこれより精度の低い低精度マスクを用いて配線もしくは拡散層を形成しながら半導体集積回路の高速回路部分の性能を同等か下げないようにすることが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１０】
図１乃至図５を参照して実施例１を説明する。
図１は、この実施例において説明するエンベッテドアレイの模式断面図、図２は、図１のエンベッテドアレイのメガセルとランダムロジック境界面のトランジスタを説明する平面図（図２（ａ））及び断面図（図２（ｂ））、図３は、図１のエンベッテドアレイ作成において用いられる高精度マスク及び低精度マスクを示す平面図、図４は、図１のエンベッテドアレイ作成において適用される露光プロセスを説明するフロー図、図５は、この実施例における高精度マスク内配線と低精度マスク内配線間の配線接続を説明する平面図（図５（ａ））及びアルミ配線の仕上がりを説明する平面図（図５（ｂ））である。
この実施例は、半導体集積回路としてエンベッテドアレイを説明する。
エンベッテドアレイは諸々の顧客層に合わせることが可能であるが、高精度のマスクを顧客の製品ごとに設計して製作する必要があり、開発費の高騰をもたらす欠点がある。この高精度マスクが標準化できて、個別製品ごとの設計と製作が不必要になれば、低精度マスクのみで構築できれば開発費の安いカスタムＬＳＩが実現可能となる。一般に高精度マスク部分の配線幅やスペース幅を倍にして低精度マスクで作ると４０％程度にマスク代を削減できる。
【００１１】
仮に４２枚のマスクが必要で、その内１２枚は高精度マスクが必要であり、高精度マスク１枚が２００万円であるとすると、従来のエンベッテドアレイのマスク代は４８００万円となり、これを低精度マスクのみで構築すると３３６０万円でマスク代が３０％削減できる。低精度マスクを更にもっと低精度のマスクにシフトすると、マスク代が６０％削減できる。チップ面積は非標準の回路規模が２０％ある場合を考えると、その部分が倍の面積を必要としたと考えて、全体の面積は１２０％となって、ＬＳＩ価格もその程度になる。
一般のストラクチュアドＡＳＩＣを見ると、標準回路は微細配線をフルに活用して回路を狭いスペースに詰め込んでいるが、その他のランダムロジック部分は複合ロジック回路を用いており、たくさんのロジックを予め準備しておき、その中から必要なロジックを選んで用いるため、回路的な無駄が多く、従って、チップ面積が大きくなり、隣のブロックとの距離が長くなって配線が長くなる。配線長に比例して信号の伝達スピードも遅くなるので、動作スピードも遅くなる。カスタムＬＳＩ、ＦＰＧＡ、ストラクチュアドＡＳＩＣやユニバーサルアレイ、その他ゲートアレイ、スタンダードセル等は全て事前にＬＳＩの基本特性を調査しておき、どのような回路を構築すると、どのようなスピードや機能を実現できるか、事前にシミュレーションできて、顧客の要望に合致したＬＳＩが構築できるかが判断できるようになっている。しかしながら、一般にこれらのストラクチュアドＡＳＩＣが用いられている事実を考えると、高速部分のために特別に作った回路を除けば、その他の回路は動作もそれほど高速なスピードを要求されないことが一般的であると考えられる。ＦＰＧＡにおいてはその傾向はさらに顕著に現れている。しかしながら、ＦＰＧＡが多くのユーザーに受け入れられている所を考慮すると、一般的にランダムロジック部にはそれほど高速なスピードが要求されないケースが多いと推測される。
【００１２】
したがって、標準回路部分は汎用の高精度マスク、その他の回路は専用の低精度マスクで対応して、ある層のアルミ配線部分を形成できれば、マスク製作の開発費の高騰を招くことはない。しかも、シミュレーションによって事前にＬＳＩの性能が把握できるので、低精度マスクを用いた場合でも、スピード問題を心配する必要もない。
従来の技術では、拡散工程を済ませてトランジスタを全面に形成したシリコンウエハーが一番下にある。この拡散層は一部高精度専用マスク、その他は低精度専用マスクを用いて製造される。その上の２〜４層は高精度専用マスクを用いて製造したアルミ配線がある。さらにその上に低精度専用マスクを用いた２〜３層のアルミ配線がある。この拡散層形成からアルミ配線層まで全て専用マスクを用いて顧客の要求に合った回路を形成している。しかし、高精度専用マスクを設計製作するので開発費の高騰を招いている。
【００１３】
図１にこの実施例で説明するエンベッテドアレイを示す。ＣＰＵやＳＲＡＭ等のハード化メガセル（配線のレイアウト等を決まった形に配線して、高速性能や高集積を実現したセル）や一部の入出力回路を標準回路として定め、高精度共用マスクを作って準備しておく。さらに顧客の要求に合わせて回路設計し専用の低精度マスクを製作する。この低精度マスクはマスクの最小線幅や配線間の最小スペース幅が高精度マスクに比べて広くなるが、マスクの製造コストは大幅に安くなる。シリコン基板１には、低精度専用マスクを用いた拡散層２及び高精度共用マスクを用いた拡散層３が形成されている。シリコン基板１上には多層配線が形成され、第１層及び第２層は、高精度共用マスクを用いたアルミ配線５及び低精度専用マスクを用いた配線７からなり、その上の第３層及び第４層は、低精度専用マスクを用いた配線７から構成される。
実施例では、高精度マスク及び低精度マスクの２枚のマスクを用いて、ある拡散層あるいはアルミ層の露光を２回行い、その後エッチング等を行って拡散層あるいはアルミ配線層を構築する。ＣＰＵ等ハード化メガセルを構築する部分や一部高速入出力回路部分は高精度共用マスクを用いて拡散層及びアルミ配線を形成し、ランダムロジックの部分は低精度の専用マスクを用いて拡散層及びアルミ配線を形成する。
【００１４】
図２は、この実施例で説明するエンベッテドアレイのメガセル部とランダムロジックのトランジスタを示す。メガセル部のトランジスタは、高精度共用マスクを用いて形成され、ランダムロジックのトランジスタは、低精度専用マスクを用いて形成される。
高精度共用マスクを用いて形成されたトランジスタのゲート長（Ｌ）は、例えば、０．１１μｍであり、ゲート幅（Ｗ）は、例えば、１．０２μｍである。低精度共用マスクを用いて形成されたトランジスタのゲート長（Ｌ）は、例えば、０．１８μｍであり、ゲート幅（Ｗ）は、例えば、１．５５μｍである。低精度専用マスクを用いて形成されるトランジスタのゲート長は、０．１１μｍより長く、高精度専用マスクを用いて形成されるトランジスタのゲート長は、０．１１μｍ以下である。
【００１５】
図３（ａ）に高精度マスクの例を示し、図３（ｂ）に低精度マスクの例を示す。高精度マスクでは、メモリ等のハード化メガセルや入出力回路の一部以外は黒く塗って遮光マスク８を形成しておき、ランダムロジック部分に光が漏れてランダムロジック回路形成に悪影響を与えることが無いようにする。前記入出力回路は、遮光マスク８で全面が覆われているように形成されているが、実際は入出力回路部分はトランジスタを構築したりアルミ配線を施したい部分を黒くし、その他の部分を透明にした状態でパターンを描く。
同様に低精度マスクではハード化メガセル部分と入出力回路のその他の部分を黒く塗って遮光マスク９を施しておき（図３（ｂ））、ランダムロジックを形成する部分及び入出力回路部分の前記トランジスタを構築したりアルミ配線を施したい部分にパターンを描く。
この実施例のエンベッテドアレイは、高精度マスクを用いた露光をまず行い、次に低精度マスクを用いた露光を行うという２段階の露光が必要である（図４）。
【００１６】
図５（ａ）に高精度マスクと低精度マスクでのパターン描画の配線領域を示す。図には、低精度マスクの配線領域（角の外側）１０に形成された低精度マスク内の配線１２及び高精度マスクの配線領域（角の内側）１１に形成された高精度マスク内の配線１３が示されている。マスクの合わせズレによって配線間に隙間ができて配線切れをなくす為にマスクの描画精度と露光装置でのマスクの合わせズレ誤差を考慮して、その分重なるようにパターンを描いておくと問題が事前に防げる。図５（ｂ）には、図５（ａ）を用いて作ったアルミ配線１４の仕上がり形状が示されている。高精度マスクが重ね合わせ部の１／３程度右及び下にズレる様にするとこのような配線１４が形成される。
ハード化メガセルの拡散層では多くが低精度マスクを用いるので、ハード化メガセルで低精度マスクを用いて露光する層のマスクは、ハード化メガセルとランダムロジックの両方をパターンとして描いたマスクを作ると、露光が従来プロセスと同様に１回で行なうことができる。このようにすることにより、高機能回路を内蔵したカスタムＬＳＩを低開発費で開発することが可能となる。
【００１７】
ハード化メガセルとして多く用いられるのは、ＳＲＡＭ(Static Random Access Memory) 、ＲＯＭ(Read Only Memory)、ＤＲＡＭ(Dynamic Random Access Memory)等のメモリデバイス、ＣＰＵ(Central Processing Unit) 、ＤＳＰ(Digital Signal Processor)、ＪＰＥＧ(Joint Photographic Experts Group)、ＭＰＥＧ(Moving Picture Expert Group) 、ＰＬＬ(Phase Locked Loop) 回路、ＵＡＲＴ(Universal Asynchronous Receiver Transmitter) 、ＵＳＢ(Universal Serial Bus)、ＰＣＩ(Peripheral Component Interconnect) コントローラなどがある。ＵＳＢは、パソコンとマウスやプリンタなどの周辺機器との接続に利用されるインターフェイス規格である。ハブを介して最大１２７台の周辺機器を接続できる、パソコンの起動中に抜き差しできるなどの利点がある。転送速度が最高１２ＭｂｐｓのＵＳＢ１１と、最高４８０Ｍｂｐｓを実現するＵＳＢ２．０（Ｈｉ−ｓｐｅｅｄ ＵＳＢが普及している。ＵＡＲＴは、汎用非同期送受信回路の略で、パラレル信号をシリアル信号に変換して出力したり、入力されたシリアル信号をパラレル信号に変換する回路を指す。マザーボードや拡張カードに、ＬＳＩチップとして搭載される。
【００１８】
ＰＣＩコントローラは、パソコン内部のパーツ間を結ぶバス（データ伝送路）の規格が米ｉｎｔｅｌ社を中心とするＰＣＩ ＳＩＧ(Special Interest Group)によって策定され、それまでの業界標準だったＩＳＡバスに替わる標準規格として普及し、現在では殆どのパソコンで採用されている。ＰＣＩコントローラは上記規格に沿ってデータ伝送を行なうデータ送受信回路である。
以上、この実施例では、顧客の要望にあわせて、各種ＩＰが１チップに搭載可能なカスタムＬＳＩを構築できる。高速性能を低下させず、また高集積の半導体集積回路を搭載しながら開発費を安価にする事が可能である。
【実施例２】
【００１９】
次に、図６乃至図８を参照して実施例２を説明する。図６は、２種類のハード化メガセルを搭載したエンベッテドアレイの断面図、図７（ａ）は、第１の高精度マスクを用いるエンベッテドアレイの平面図、図７（ｂ）は、第２の高精度マスクを用いるエンベッテドアレイの平面図、図７（ｃ）は、低精度マスクを用いるエンベッテドアレイの平面図、図８は、この実施例の露光プロセスを説明するフロー図である。
メモリ等のハード化メガセル及びＣＰＵ等のハード化メガセル及び入出力回路の一部は高精度共用マスクを用いて拡散層及びアルミ配線を形成し、ランダムロジック部分は低精度の専用マスクを用いて拡散層及びアルミ配線を形成する。
図６にこの実施例で説明するエンベッテドアレイを示す。シリコン基板１には、低精度専用マスクを用いた拡散層２及び高精度共用マスクを用いた拡散層３が形成されている。シリコン基板１上には多層配線が形成され、第１層及び第２層は、高精度共用マスクを用いた第１及び第２のアルミ配線５及び低精度専用マスクを用いた配線７からなり、その上の第３層及び第４層は、低精度専用マスクを用いた配線７から構成される。
【００２０】
実施例では、高精度マスク及び低精度マスクの２枚のマスクを用いて、ある拡散層あるいはアルミ配線の露光を３回行い、その後エッチング等を行って拡散層あるいはアルミ配線を構築する。ＣＰＵ等ハード化メガセルを構築する部分や一部高速入出力回路部分は高精度共用マスクを用いて拡散層及びアルミ配線を形成し、ランダムロジックの部分は低精度の専用マスクを用いて拡散層及びアルミ配線を形成する。
図７（ａ）に第１の高精度マスク２１を用いたメモリ等のハード化メガセル及び入出力回路の一部の拡散層及びアルミ配線形成用マスクの例である。第１の高精度マスク２１では、メモリ等のハード化メガセルや入出力回路の一部以外は黒く塗って遮光マスク２２を形成しておき、ランダムロジック部分等に光が漏れてランダムロジック回路形成に悪影響を与えることが無いようにする。前記入出力回路は、図７（ａ）では遮光マスク２２で全面が覆われているように形成されているが、実際は入出力回路部分はトランジスタを構築したりアルミ配線を施したい部分を黒くし、その他の部分を透明にした状態でパターンを描く。
【００２１】
図７（ｂ）に第２の高精度のマスク２３を用いたＣＰＵ等、第２のハード化メガセルの拡散層及びアルミ配線形成用マスクを示す。お互いのハード化メガセルが重なり合うことがあってはならない。入出力回路も同様である。第２の高精度マスク２３では、ＣＰＵ等の第２のハード化メガセルや入出力回路の一部以外は黒く塗って遮光マスク２４を形成しておき、ランダムロジック部分等に光が漏れてランダムロジック回路形成に悪影響を与えることが無いようにする。前記入出力回路は、図７（ｂ）では遮光マスク２４で全面が覆われているように形成されているが、実際は入出力回路部分はトランジスタを構築したりアルミ配線を施したい部分を黒くしその他の部分を透明にした状態でパターンを描く。
図７（ｃ）は、低精度マスク２７を用いたランダムロジックの拡散層及びアルミ配線形成用マスクである。低精度マスク２７では第２のハード化メガセル部分と第１のハード化メガセル部分を黒く塗って遮光マスク２５、２６を施しておき、ランダムロジック２７を形成する部分及び入出力回路２８部分の前記トランジスタを構築したりアルミ配線を施したい部分にパターンを描く。
【００２２】
この実施例のエンベッテドアレイでは、第１の高精度マスクを用いた露光をまず行い、次に、第２の高精度マスクを用いた露光を行い、最後に、低精度マスクを用いた露光を行うという３段階の露光が必要である（図８）。いずれが先でも良いが、露光の失敗が多い高精度マスクを先に行った方がやり直し回数は少なくなる。
以上、この実施例では、顧客の要望に合せて、各種ＩＰが１チップに搭載可能なカスタムＬＳＩを構築できる。高速性能を落とさず、また高集積化された半導体集積回路を搭載しながら開発費を安価にする事が可能である。
【実施例３】
【００２３】
次に、図９乃至図１３を参照して実施例３を説明する。図９は、この実施例で説明するストラクチュアドＡＳＩＣの模式平面図、図１０は、図９のストラクチュアドＡＳＩＣのマルチゲートセルのマスク（図１０（ａ））、ＣＰＵのマスク（図１０（ｂ））、メガセルのマスク（図１０（ｃ））を示す模式平面図、図１１は、この実施例の露光プロセスを説明するフロー図、図１２は、この実施例で説明するストラクチュアドＡＳＩＣの模式断面図、図１３は、この実施例で説明するストラクチュアドＡＳＩＣのメガセルの搭載例を示す模式平面図である。
この実施例は、メガセル搭載の要望にあったメガセルを搭載したストラクチュアドＡＳＩＣを構築することに特徴がある。従来のメガセル搭載のストラクチュアドＡＳＩＣは、周辺に入出力回路が配置され、内部にメガセルと称されるＣＰＵやメモリが配置され、それらの隙間をマルチゲートセルが埋めつくしている。そして、従来のストラクチュアドＡＳＩＣを製造する際のマスクは拡散層及び低層アルミ層までが共用マスクを用いて製造され、最後の高層アルミ層が低精度専用マスクを用いて製造される。
【００２４】
共用マスクは必要に応じて高精度マスクが用いられる。ストラクチュアドＡＳＩＣは低精度マスク２〜３枚で顧客の望んだ仕様のＬＳＩが構築できるので開発費が安く、下層アルミ配線層まで作りだめすることができるので、試作品の開発工期が短いという特徴を持っている。しかしながら下層アルミまで製造を標準化しているので、ランダムロジックを構築する部分のマルチゲートセル部は、幾つかの入力信号を処理するたくさんのロジックがセル内に配置されていて、実際に使うのはそのロジックの１つでしかない。したがって回路の無駄が多く、それが、チップを大きくし隣のマルチゲートセルまでの距離を大きくして、処理速度を遅くするという欠点を持っている。この欠点を補うために、一般的に使われるメガセルを内蔵して集積度をあげ、全体的な回路規模を大きくしているが、メガセルは用途によって異なるのが一般的で、しかも日進月歩の進化の激しい電子機器では、同じ用途の製品でも回路規模も変わり、メガセルの必要なものが随時変わってきている。従って、ストラクチュアドＡＳＩＣではいろいろなメガセルを搭載した母体をたくさん開発して準備しないと顧客の要望にマッチし難かった。たとえばメモリだけを考えても、ＳＲＡＭ、ＲＯＭ、ＤＲＡＭ等があり、その各々のメモリ容量をどの程度に設定するべきか等で、何種類もの組み合わせができてしまう。さらにマルチゲートの回路規模もさまざまなので、その組み合わせは益々増えてしまうといった具合である。
【００２５】
この実施例によれば、このメガセルを顧客の要望にマッチした形で搭載したストラクチュアドＡＳＩＣを構築することができ、下層アルミ配線までのマスクは共用マスクですむので、高速部分の性能を維持もしくは低下させないで、従来のストラクチュアドＡＳＩＣと同じ開発費で開発することが可能である。
図９は、この実施例によるストラクチュアドＡＳＩＣを示す。シリコンチップ３０の周辺に入出力回路３３が配置され、内部には顧客希望のメガセルを配置するエリア３１が設けられ、それらの隙間をマルチゲートセル３２が埋め尽くして配置されている。
図１０は、この実施例のストラクチュアドＡＳＩＣのマスク作成例である。図１０（ａ）は、マルチゲートセル３２及び入出力回路３３を露光する為のマスクであり、顧客希望のメガセルが挿入可能なエリアは黒く塗りつぶされて遮光マスク３４が形成され、光が入らないようになっている。次に、図１０（ｂ）にメガセルであるＣＰＵ３６を露光する為のマスクの例を示す。ＣＰＵの回路パターン以外は黒く塗りつぶされて遮光マスク３５が形成されている。次に図１０（ｃ）にメモリ等のメガセル３７を露光する為のマスクの例を示す。メモリ等のメガセル回路パターン以外は黒く塗りつぶされ遮光マスク３８が形成されている。
【００２６】
なお、図１０（ｂ）及び図１０（ｃ）のメガセルパターンのチップへの投影位置は、マスクの位置合せ後に位置のオフセットをずらすことにより、自由に投影位置が変更できるので１枚のマスクで、チップサイズの異なる諸々の製品に活用できる。メガセルの回路は、いずれも長方形あるいは正方形になることが多いが、高速性能と集積度を追求すると、その長辺と短辺の長さを規制し難いので、色々な長さになるのが一般的である。従って、メガセルを分散させて配置するのは、入るか入らないかの問題に悩む他、スペース的に無駄が大きくなるので、一箇所に集めて配置場所を確保するのが効率的である。
また、メガセルの一部として回路規模の異なるマルチゲートセルを何種類か準備しておくと、顧客希望のメガセル挿入可能エリアが余った時に、マルチゲート部として活用できるので、回路空白部のむだが無くなって、集積度が向上する。
【００２７】
図１１は、露光の処理方法を示している。まず、マルチゲート３２及び入出力回路３３のパターンを描いたマスクを用いて露光し、次に、ＣＰＵ等のメガセル１（例えば、ＣＰＵ）３６のパターンを描いたマスクを用いて露光し、最後にメモリ等メガセル２（例えば、メモリ等メガセル）３７のパターンを描いたマスクを用いて露光する。このようにしてメガセルの数が増えれば増えた分だけ露光回数も増やして対応する。
この場合、上記露光方法は、低層アルミ配線層までの全ての露光工程で行なう必要がある。上層アルミ配線層の露光は従来のストラクチュアドＡＳＩＣと同様に、１回の露光で処理可能である。
図１２（ａ）は、この実施例のストラクチュアドＡＳＩＣによるマスク使用例を示している。高精度共用マスクを用いた拡散層３を形成するための露光や低精度共用マスクを用いた拡散層１５を形成するための露光がマルチゲート部、メモリセル等メガセル、ＣＰＵの各回路で各々行なわれる。また、高精度共用マスクを用いた低層アルミ配線５を形成するための露光も同様に各回路で各々行なわれ、最後に低精度専用マスクを用いた上層アルミ配線７を形成するための露光が１度だけチップ全面に行なわれる。
【００２８】
なお、ストラクチュアドＡＳＩＣの場合にはマルチゲートや入出力回路のマスクも共用マスクとして使用できるので、高精度マスクを使用しても各個別製品の開発費が高くなることは無い。従って、マルチゲート部及び入出力回路部も微細加工が可能である。
逆に、メガセルは新しい世代の微細加工の設計基準に合わせた形でマスク設計をしたり評価をしたりするので、多くの開発期間がかかり、それが新製品の発売を遅らせる要因になっている。従ってメガセル部のマスクは古い世代のマスクを用いると、新製品の発売を早めることが可能となる。
図１２（ｂ）に一部のメガセルに古い世代のマスクを用いた場合のストラクチュアドＡＳＩＣにおけるマスク使用例を示す。ＣＰＵの部分に古い世代のマスクを使用している。
【００２９】
高精度共用マスクを用いた拡散層３を形成するための露光や低精度共用マスクを用いた拡散層１５を形成するための露光がマルチゲート部、メモリセル等メガセル、ＣＰＵの各回路で各々行なわれる。また、マルチゲート部、メモリセル等メガセルの低層アルミ配線として高精度共用マスクを用いたアルミ配線５を形成するための露光も同様に各回路で各々行なわれ最後に低精度専用マスクを用いた上層アルミ配線７を形成するための露光が１度だけチップ全面に行なわれる。なお、ＣＰＵの回路では低層アルミ配線として低精度専用マスクを用いたアルミ配線７を用いる。
新しい世代のメガセルが開発完了した時点で、古い世代のメガセルマスクと差し替えて、生産途中から性能向上した製品にバージョンアップすることも可能である。この際に古い世代の入出力端子位置や電源位置が同じであれば、新規に上層アルミマスクを作り直す必要もない。位置が異なっていた場合でも上層アルミと下層アルミの間を接続する低精度マスクのＶＩＡマスク１枚を修正すれば良く最悪ケースでも、さらに上層アルミマスク１枚をさらに修正でバージョンアップ完了となる。
【００３０】
図１３（ａ）に、図１２（ａ）に対応したメガセル搭載部のメガセルの配置例を示す。旧世代ＣＰＵ４３とＳＲＡＭ４２が配置され、余った場所に隙間補完用の新世代マルチゲート４１が配置されている。メガセル部の周辺には新世代マスクを用いたマルチゲートが配置され、メガセル搭載部の露光時にそのマルチゲートに遮光マスク３９を施す。本技術を用いると、そのような製品の開発も可能となる。メガセルとして多く用いられるのは、ＳＲＡＭ(Static Random Access Memory) 、ＲＯＭ(Read Only Memory)、ＤＲＡＭ(Dynamic Random Access Memory)等のメモリデバイス、ＣＰＵ(Central Processing Unit) 、ＤＳＰ(Digital Signal Processor)、ＪＰＥＧ(Joint Photographic Experts Group)、ＭＰＥＧ(Moving Picture Expert Group) 、ＰＬＬ(Phase Locked Loop) 回路、ＵＡＲＴ(Universal Asynchronous Receiver Transceiver) 、ＵＳＢ(Universal Serial Bus)、ＰＣＩ(Peripheral Component Interconnect) コントローラなどがある。
【００３１】
図１３（ｂ）に図１２（ｂ）に対応したメガセル搭載部のメガセルの配置例を示す。旧世代ＣＰＵ４３と新世代ＳＲＡＭ４２が配置され、余った場所に隙間補完用の新世代マルチゲート４１が配置されている。メガセル部の周辺には新世代マスクを用いたマルチゲートが配置され、メガセル搭載部の露光時にそのマルチゲートに遮光マスク３９を施す。本技術を用いると、このような製品の開発も可能となる。
以上、この実施例により、顧客の希望に合ったメガセルを搭載したストラクチュアドＡＳＩＣを、特性を落とさないで従来のストラクチュアドＡＳＩＣと同じ開発費で開発できるようになる。
【図面の簡単な説明】
【００３２】
【図１】実施例１において説明するエンベッテドアレイの模式断面図。
【図２】図１のエンベッテドアレイのメガセルとランダムロジック境界面のトランジスタを説明する平面図及び断面図。
【図３】図１のエンベッテドアレイ作成において用いられる高精度マスク及び低精度マスクを示す平面図。
【図４】図１のエンベッテドアレイ作成において適用される露光プロセスを説明するフロー図。
【図５】実施例１における高精度マスク内配線と低精度マスク内配線間の配線接続を説明する平面図及びアルミ配線の仕上がりを説明する平面図。
【図６】実施例２に係る２種類のハード化メガセルを搭載したエンベッテドアレイの断面図。
【図７】実施例２に係る第１の高精度マスクを用いるエンベッテドアレイの平面図、第２の高精度マスクを用いるエンベッテドアレイの平面図及び低精度マスクを用いるエンベッテドアレイの平面図。
【図８】実施例２の露光プロセスを説明するフロー図。
【図９】実施例３で説明するストラクチュアドＡＳＩＣの模式平面図。
【図１０】図９のストラクチュアドＡＳＩＣのマルチゲートセルのマスク、ＣＰＵのマスク、メガセルのマスクを示す模式平面図。
【図１１】実施例３の露光プロセスを説明するフロー図。
【図１２】実施例３で説明するストラクチュアドＡＳＩＣの模式断面図。
【図１３】実施例３で説明するストラクチュアドＡＳＩＣのメガセルの搭載例を示す模式平面図。
【符号の説明】
【００３３】
１、３０・・・シリコン基板
２・・・低精度専用マスクを用いた拡散層
３・・・高精度共用マスクを用いた拡散層
４・・・高精度専用マスクを用いた拡散層
５・・・高精度共用マスクを用いたアルミ配線
６・・・高精度専用マスクを用いたアルミ配線
７・・・低精度専用マスクを用いたアルミ配線
１５・・・低精度共用マスクを用いた拡散層
【技術分野】
【０００１】
本発明は、例えば、エンベッテドアレイ、ストラクチュアドＡＳＩＣなどの半導体集積回路に関するものである。
【背景技術】
【０００２】
セミカスタムＬＳＩであるエンベッテドアレイ（Embedded Array）は、専用の回路ブロック以外はゲートアレイと同様にトランジスタを敷き詰めて、アルミ配線で回路を構築するものである。こうすることにより、必要な専用回路ブロックの仕様が決まった時点で、拡散層までのレイアウト設計が可能となり、マスクを作ってＬＳＩの製作を進めておく事が可能になった。
従って、顧客は、最終設計が終わった後にアルミ工程以降のマスクを作って、ＬＳＩ製作すれば良く試作品の納期はその分短縮可能となった。しかしながらマスクはこの場合にも、カスタムＬＳＩを作るのと同じ枚数の専用マスクが必要となった。半導体集積回路の微細化はとどまることを知らず、回路の集積度は年々向上している。しかしながらその集積度の向上を支える設計データを記載したマスクパターンも微細化の一途をたどり、それに伴ってマスク価格の高騰が問題になっている。最近では１製品分のマスクセット（数十枚）で５０００万円から１億円以上の価格になる。メモリのように同じ製品が大量に販売される製品は問題が少ないが、カスタムＬＳＩのように製品の用途が一顧客のそれも一製品に限られる場合には、その使用数量も限られて、実際のＬＳＩの単価よりもマスク作成代を含む開発費が巨額になって、開発にしり込みする顧客は少なくない。しかもこのマスク価格は半導体集積回路の世代が進化する度に倍以上の伸びを示しているので将来的にはもっと深刻な問題になる危険性が大きい。
【０００３】
その問題の解決手法として、ＦＰＧＡ（Field Programmable Gate Array ）があり、カスタムＬＳＩの開発費の高騰と共に脚光を浴びてきた。ＦＰＧＡは、ＬＳＩとして汎用品を作り、顧客がプログラムすることにより、自分の希望に合った回路を形成することができる。したがってマスクセットは最終的な回路規模に合わせて１０製品分程度を準備しておけば、諸々の顧客の要望に対応可能である。しかしながら、プログラムでいかようにも回路が変えられる反面、その基本回路構成は、複数のロジックセルを１つのブロック内に配置して、その中の１つのロジックセルを選択して稼動させ、次のブロックに接続する構造にせざるを得ないため、回路的な無駄が多く、したがってチップが大きくなり、それが起因して隣の回路までの配線も長くなって、信号の伝達が遅くなり、しいては処理速度が遅くなるという欠点がある。しかもチップが大きいので、同じ回路規模のカスタムＬＳＩに比較してＬＳＩ価格が、かなり割高になる欠点がある。
開発費やＬＳＩ単価の価格設定はいろいろな要素が絡むので、一概に比較できないが、開発費はマスク金額が支配的であり、ＬＳＩはチップサイズが支配的となるので、これらを考慮して推測すると、ＦＰＧＡでは、開発用のマスクはいらないので、顧客の設計業務の開発費の他には開発費は不要であるが、ＬＳＩ単価がカスタムＬＳＩに比較して１０倍近く高くなる。従って、たくさん売れるＬＳＩの場合には、開発費用はかからないものの、ＬＳＩ単価の費用が高くなって不向きである。
【０００４】
この両者の間を埋めるべく、開発費もかなり安くして、ＬＳＩの量産単価も比較的安くした製品が生まれた。ストラクチュアドＡＳＩＣ（Structured ASIC ）という製品である。ストラクチュアドＡＳＩＣは、ゲートアレイのトランジスタに代ってマルチゲートを標準セルとして下層アルミ配線工程までに構築しておき、作りだめしておいて、上層アルミ工程でマルチゲートの中から必要なゲート出力をピックアップして、次のマルチゲート回路の入力端子に接続して顧客の希望に合った回路を構築していく製品である。ストラクチュアドＡＳＩＣは、上層アルミのみで顧客の希望に沿った回路を構築できることと、その上層アルミを低精度マスクで構築するのでマスク代が安くなり、従って開発費が安くなる利点があった。しかしながら、マルチゲートは多数のゲートを用いて回路を構築しているが、実際に使うのはその諸々のゲートの内１つであるので、回路の無駄が多く集積度は余り向上しないため、ＬＳＩの量産単価はエンベッテドアレイに比べると、高いものであった。
【０００５】
次に、その集積度向上のために、一般的に用いられるＣＰＵやメモリ等のメガセルをカスタム設計した回路を搭載したストラクチュアドＡＳＩＣが登場したが、顧客の需要はまちまちで何のメガセルを搭載するかの企画が重要となり、顧客の需要にあった製品とするため、多数の母体を開発する必要が生じている。ＬＳＩ量産単価はまだエンベッテドアレイよりも高く、開発費は安いので、少量生産の電子機器向きの製品となっている。
最近、半導体製品の微細化、高集積化の進歩は早く、そのエンベッテドアレイのマスク価格高騰に伴って、開発費が高騰しており、エンベッテドアレイ製品の市場が大量の量産機器に狭まっている。エンベッテドアレイのマスク代を安くして、開発費を抑える技術の出現が望まれていた。
特許文献１には、第１配線層を接続するための第２配線層パターンを有する第２フォトマスクを用いて、レジスト膜に第２露光を行い、レジスト膜の現像を行い、現像されたレジスト膜をマスクにして、第１配線層及び第２配線層を形成する半導体装置の製造方法が開示されている。この方法により、集積回路を作る際のレチクル交換の手間を減らすことができる。
【特許文献１】特開２００２−１８４９４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、高速回路部分の性能は下げないか同等でありながら高精度マスクを用いると共にこれより精度の低い低精度マスクを用いて配線もしくは拡散層を形成した半導体集積回路及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路の一態様は、高精度マスクを用いて露光することにより形成された配線若しくは拡散層を有する少なくとも１つの第１の回路部分と、当該高精度マスクより低精度の低精度マスクを用いて露光することにより形成された配線若しくは拡散層を有する少なくとも１つの第２の回路部分とを具備したことを特徴としている。
本発明の半導体集積回路の製造方法の一態様は、配線若しくは拡散層を形成する少なくとも１つの高精度マスク及び少なくとも１つの当該高精度マスクよりも低精度の低精度マスクを準備する工程と、前記半導体集積回路の所定の回路部分を前記高精度マスクを用いて露光することにより前記所定の回路を形成する工程と、前記半導体集積回路の前記所定の回路部分以外の他の回路部分を前記低精度マスクを用いて露光することにより前記他の回路を形成する工程とを具備したことを特徴としている。
【発明の効果】
【０００８】
本発明は、高精度マスクを用いると共にこれより精度の低い低精度マスクを用いて配線もしくは拡散層を形成しながら半導体集積回路の高速回路部分の性能を同等か下げないようにすることが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１０】
図１乃至図５を参照して実施例１を説明する。
図１は、この実施例において説明するエンベッテドアレイの模式断面図、図２は、図１のエンベッテドアレイのメガセルとランダムロジック境界面のトランジスタを説明する平面図（図２（ａ））及び断面図（図２（ｂ））、図３は、図１のエンベッテドアレイ作成において用いられる高精度マスク及び低精度マスクを示す平面図、図４は、図１のエンベッテドアレイ作成において適用される露光プロセスを説明するフロー図、図５は、この実施例における高精度マスク内配線と低精度マスク内配線間の配線接続を説明する平面図（図５（ａ））及びアルミ配線の仕上がりを説明する平面図（図５（ｂ））である。
この実施例は、半導体集積回路としてエンベッテドアレイを説明する。
エンベッテドアレイは諸々の顧客層に合わせることが可能であるが、高精度のマスクを顧客の製品ごとに設計して製作する必要があり、開発費の高騰をもたらす欠点がある。この高精度マスクが標準化できて、個別製品ごとの設計と製作が不必要になれば、低精度マスクのみで構築できれば開発費の安いカスタムＬＳＩが実現可能となる。一般に高精度マスク部分の配線幅やスペース幅を倍にして低精度マスクで作ると４０％程度にマスク代を削減できる。
【００１１】
仮に４２枚のマスクが必要で、その内１２枚は高精度マスクが必要であり、高精度マスク１枚が２００万円であるとすると、従来のエンベッテドアレイのマスク代は４８００万円となり、これを低精度マスクのみで構築すると３３６０万円でマスク代が３０％削減できる。低精度マスクを更にもっと低精度のマスクにシフトすると、マスク代が６０％削減できる。チップ面積は非標準の回路規模が２０％ある場合を考えると、その部分が倍の面積を必要としたと考えて、全体の面積は１２０％となって、ＬＳＩ価格もその程度になる。
一般のストラクチュアドＡＳＩＣを見ると、標準回路は微細配線をフルに活用して回路を狭いスペースに詰め込んでいるが、その他のランダムロジック部分は複合ロジック回路を用いており、たくさんのロジックを予め準備しておき、その中から必要なロジックを選んで用いるため、回路的な無駄が多く、従って、チップ面積が大きくなり、隣のブロックとの距離が長くなって配線が長くなる。配線長に比例して信号の伝達スピードも遅くなるので、動作スピードも遅くなる。カスタムＬＳＩ、ＦＰＧＡ、ストラクチュアドＡＳＩＣやユニバーサルアレイ、その他ゲートアレイ、スタンダードセル等は全て事前にＬＳＩの基本特性を調査しておき、どのような回路を構築すると、どのようなスピードや機能を実現できるか、事前にシミュレーションできて、顧客の要望に合致したＬＳＩが構築できるかが判断できるようになっている。しかしながら、一般にこれらのストラクチュアドＡＳＩＣが用いられている事実を考えると、高速部分のために特別に作った回路を除けば、その他の回路は動作もそれほど高速なスピードを要求されないことが一般的であると考えられる。ＦＰＧＡにおいてはその傾向はさらに顕著に現れている。しかしながら、ＦＰＧＡが多くのユーザーに受け入れられている所を考慮すると、一般的にランダムロジック部にはそれほど高速なスピードが要求されないケースが多いと推測される。
【００１２】
したがって、標準回路部分は汎用の高精度マスク、その他の回路は専用の低精度マスクで対応して、ある層のアルミ配線部分を形成できれば、マスク製作の開発費の高騰を招くことはない。しかも、シミュレーションによって事前にＬＳＩの性能が把握できるので、低精度マスクを用いた場合でも、スピード問題を心配する必要もない。
従来の技術では、拡散工程を済ませてトランジスタを全面に形成したシリコンウエハーが一番下にある。この拡散層は一部高精度専用マスク、その他は低精度専用マスクを用いて製造される。その上の２〜４層は高精度専用マスクを用いて製造したアルミ配線がある。さらにその上に低精度専用マスクを用いた２〜３層のアルミ配線がある。この拡散層形成からアルミ配線層まで全て専用マスクを用いて顧客の要求に合った回路を形成している。しかし、高精度専用マスクを設計製作するので開発費の高騰を招いている。
【００１３】
図１にこの実施例で説明するエンベッテドアレイを示す。ＣＰＵやＳＲＡＭ等のハード化メガセル（配線のレイアウト等を決まった形に配線して、高速性能や高集積を実現したセル）や一部の入出力回路を標準回路として定め、高精度共用マスクを作って準備しておく。さらに顧客の要求に合わせて回路設計し専用の低精度マスクを製作する。この低精度マスクはマスクの最小線幅や配線間の最小スペース幅が高精度マスクに比べて広くなるが、マスクの製造コストは大幅に安くなる。シリコン基板１には、低精度専用マスクを用いた拡散層２及び高精度共用マスクを用いた拡散層３が形成されている。シリコン基板１上には多層配線が形成され、第１層及び第２層は、高精度共用マスクを用いたアルミ配線５及び低精度専用マスクを用いた配線７からなり、その上の第３層及び第４層は、低精度専用マスクを用いた配線７から構成される。
実施例では、高精度マスク及び低精度マスクの２枚のマスクを用いて、ある拡散層あるいはアルミ層の露光を２回行い、その後エッチング等を行って拡散層あるいはアルミ配線層を構築する。ＣＰＵ等ハード化メガセルを構築する部分や一部高速入出力回路部分は高精度共用マスクを用いて拡散層及びアルミ配線を形成し、ランダムロジックの部分は低精度の専用マスクを用いて拡散層及びアルミ配線を形成する。
【００１４】
図２は、この実施例で説明するエンベッテドアレイのメガセル部とランダムロジックのトランジスタを示す。メガセル部のトランジスタは、高精度共用マスクを用いて形成され、ランダムロジックのトランジスタは、低精度専用マスクを用いて形成される。
高精度共用マスクを用いて形成されたトランジスタのゲート長（Ｌ）は、例えば、０．１１μｍであり、ゲート幅（Ｗ）は、例えば、１．０２μｍである。低精度共用マスクを用いて形成されたトランジスタのゲート長（Ｌ）は、例えば、０．１８μｍであり、ゲート幅（Ｗ）は、例えば、１．５５μｍである。低精度専用マスクを用いて形成されるトランジスタのゲート長は、０．１１μｍより長く、高精度専用マスクを用いて形成されるトランジスタのゲート長は、０．１１μｍ以下である。
【００１５】
図３（ａ）に高精度マスクの例を示し、図３（ｂ）に低精度マスクの例を示す。高精度マスクでは、メモリ等のハード化メガセルや入出力回路の一部以外は黒く塗って遮光マスク８を形成しておき、ランダムロジック部分に光が漏れてランダムロジック回路形成に悪影響を与えることが無いようにする。前記入出力回路は、遮光マスク８で全面が覆われているように形成されているが、実際は入出力回路部分はトランジスタを構築したりアルミ配線を施したい部分を黒くし、その他の部分を透明にした状態でパターンを描く。
同様に低精度マスクではハード化メガセル部分と入出力回路のその他の部分を黒く塗って遮光マスク９を施しておき（図３（ｂ））、ランダムロジックを形成する部分及び入出力回路部分の前記トランジスタを構築したりアルミ配線を施したい部分にパターンを描く。
この実施例のエンベッテドアレイは、高精度マスクを用いた露光をまず行い、次に低精度マスクを用いた露光を行うという２段階の露光が必要である（図４）。
【００１６】
図５（ａ）に高精度マスクと低精度マスクでのパターン描画の配線領域を示す。図には、低精度マスクの配線領域（角の外側）１０に形成された低精度マスク内の配線１２及び高精度マスクの配線領域（角の内側）１１に形成された高精度マスク内の配線１３が示されている。マスクの合わせズレによって配線間に隙間ができて配線切れをなくす為にマスクの描画精度と露光装置でのマスクの合わせズレ誤差を考慮して、その分重なるようにパターンを描いておくと問題が事前に防げる。図５（ｂ）には、図５（ａ）を用いて作ったアルミ配線１４の仕上がり形状が示されている。高精度マスクが重ね合わせ部の１／３程度右及び下にズレる様にするとこのような配線１４が形成される。
ハード化メガセルの拡散層では多くが低精度マスクを用いるので、ハード化メガセルで低精度マスクを用いて露光する層のマスクは、ハード化メガセルとランダムロジックの両方をパターンとして描いたマスクを作ると、露光が従来プロセスと同様に１回で行なうことができる。このようにすることにより、高機能回路を内蔵したカスタムＬＳＩを低開発費で開発することが可能となる。
【００１７】
ハード化メガセルとして多く用いられるのは、ＳＲＡＭ(Static Random Access Memory) 、ＲＯＭ(Read Only Memory)、ＤＲＡＭ(Dynamic Random Access Memory)等のメモリデバイス、ＣＰＵ(Central Processing Unit) 、ＤＳＰ(Digital Signal Processor)、ＪＰＥＧ(Joint Photographic Experts Group)、ＭＰＥＧ(Moving Picture Expert Group) 、ＰＬＬ(Phase Locked Loop) 回路、ＵＡＲＴ(Universal Asynchronous Receiver Transmitter) 、ＵＳＢ(Universal Serial Bus)、ＰＣＩ(Peripheral Component Interconnect) コントローラなどがある。ＵＳＢは、パソコンとマウスやプリンタなどの周辺機器との接続に利用されるインターフェイス規格である。ハブを介して最大１２７台の周辺機器を接続できる、パソコンの起動中に抜き差しできるなどの利点がある。転送速度が最高１２ＭｂｐｓのＵＳＢ１１と、最高４８０Ｍｂｐｓを実現するＵＳＢ２．０（Ｈｉ−ｓｐｅｅｄ ＵＳＢが普及している。ＵＡＲＴは、汎用非同期送受信回路の略で、パラレル信号をシリアル信号に変換して出力したり、入力されたシリアル信号をパラレル信号に変換する回路を指す。マザーボードや拡張カードに、ＬＳＩチップとして搭載される。
【００１８】
ＰＣＩコントローラは、パソコン内部のパーツ間を結ぶバス（データ伝送路）の規格が米ｉｎｔｅｌ社を中心とするＰＣＩ ＳＩＧ(Special Interest Group)によって策定され、それまでの業界標準だったＩＳＡバスに替わる標準規格として普及し、現在では殆どのパソコンで採用されている。ＰＣＩコントローラは上記規格に沿ってデータ伝送を行なうデータ送受信回路である。
以上、この実施例では、顧客の要望にあわせて、各種ＩＰが１チップに搭載可能なカスタムＬＳＩを構築できる。高速性能を低下させず、また高集積の半導体集積回路を搭載しながら開発費を安価にする事が可能である。
【実施例２】
【００１９】
次に、図６乃至図８を参照して実施例２を説明する。図６は、２種類のハード化メガセルを搭載したエンベッテドアレイの断面図、図７（ａ）は、第１の高精度マスクを用いるエンベッテドアレイの平面図、図７（ｂ）は、第２の高精度マスクを用いるエンベッテドアレイの平面図、図７（ｃ）は、低精度マスクを用いるエンベッテドアレイの平面図、図８は、この実施例の露光プロセスを説明するフロー図である。
メモリ等のハード化メガセル及びＣＰＵ等のハード化メガセル及び入出力回路の一部は高精度共用マスクを用いて拡散層及びアルミ配線を形成し、ランダムロジック部分は低精度の専用マスクを用いて拡散層及びアルミ配線を形成する。
図６にこの実施例で説明するエンベッテドアレイを示す。シリコン基板１には、低精度専用マスクを用いた拡散層２及び高精度共用マスクを用いた拡散層３が形成されている。シリコン基板１上には多層配線が形成され、第１層及び第２層は、高精度共用マスクを用いた第１及び第２のアルミ配線５及び低精度専用マスクを用いた配線７からなり、その上の第３層及び第４層は、低精度専用マスクを用いた配線７から構成される。
【００２０】
実施例では、高精度マスク及び低精度マスクの２枚のマスクを用いて、ある拡散層あるいはアルミ配線の露光を３回行い、その後エッチング等を行って拡散層あるいはアルミ配線を構築する。ＣＰＵ等ハード化メガセルを構築する部分や一部高速入出力回路部分は高精度共用マスクを用いて拡散層及びアルミ配線を形成し、ランダムロジックの部分は低精度の専用マスクを用いて拡散層及びアルミ配線を形成する。
図７（ａ）に第１の高精度マスク２１を用いたメモリ等のハード化メガセル及び入出力回路の一部の拡散層及びアルミ配線形成用マスクの例である。第１の高精度マスク２１では、メモリ等のハード化メガセルや入出力回路の一部以外は黒く塗って遮光マスク２２を形成しておき、ランダムロジック部分等に光が漏れてランダムロジック回路形成に悪影響を与えることが無いようにする。前記入出力回路は、図７（ａ）では遮光マスク２２で全面が覆われているように形成されているが、実際は入出力回路部分はトランジスタを構築したりアルミ配線を施したい部分を黒くし、その他の部分を透明にした状態でパターンを描く。
【００２１】
図７（ｂ）に第２の高精度のマスク２３を用いたＣＰＵ等、第２のハード化メガセルの拡散層及びアルミ配線形成用マスクを示す。お互いのハード化メガセルが重なり合うことがあってはならない。入出力回路も同様である。第２の高精度マスク２３では、ＣＰＵ等の第２のハード化メガセルや入出力回路の一部以外は黒く塗って遮光マスク２４を形成しておき、ランダムロジック部分等に光が漏れてランダムロジック回路形成に悪影響を与えることが無いようにする。前記入出力回路は、図７（ｂ）では遮光マスク２４で全面が覆われているように形成されているが、実際は入出力回路部分はトランジスタを構築したりアルミ配線を施したい部分を黒くしその他の部分を透明にした状態でパターンを描く。
図７（ｃ）は、低精度マスク２７を用いたランダムロジックの拡散層及びアルミ配線形成用マスクである。低精度マスク２７では第２のハード化メガセル部分と第１のハード化メガセル部分を黒く塗って遮光マスク２５、２６を施しておき、ランダムロジック２７を形成する部分及び入出力回路２８部分の前記トランジスタを構築したりアルミ配線を施したい部分にパターンを描く。
【００２２】
この実施例のエンベッテドアレイでは、第１の高精度マスクを用いた露光をまず行い、次に、第２の高精度マスクを用いた露光を行い、最後に、低精度マスクを用いた露光を行うという３段階の露光が必要である（図８）。いずれが先でも良いが、露光の失敗が多い高精度マスクを先に行った方がやり直し回数は少なくなる。
以上、この実施例では、顧客の要望に合せて、各種ＩＰが１チップに搭載可能なカスタムＬＳＩを構築できる。高速性能を落とさず、また高集積化された半導体集積回路を搭載しながら開発費を安価にする事が可能である。
【実施例３】
【００２３】
次に、図９乃至図１３を参照して実施例３を説明する。図９は、この実施例で説明するストラクチュアドＡＳＩＣの模式平面図、図１０は、図９のストラクチュアドＡＳＩＣのマルチゲートセルのマスク（図１０（ａ））、ＣＰＵのマスク（図１０（ｂ））、メガセルのマスク（図１０（ｃ））を示す模式平面図、図１１は、この実施例の露光プロセスを説明するフロー図、図１２は、この実施例で説明するストラクチュアドＡＳＩＣの模式断面図、図１３は、この実施例で説明するストラクチュアドＡＳＩＣのメガセルの搭載例を示す模式平面図である。
この実施例は、メガセル搭載の要望にあったメガセルを搭載したストラクチュアドＡＳＩＣを構築することに特徴がある。従来のメガセル搭載のストラクチュアドＡＳＩＣは、周辺に入出力回路が配置され、内部にメガセルと称されるＣＰＵやメモリが配置され、それらの隙間をマルチゲートセルが埋めつくしている。そして、従来のストラクチュアドＡＳＩＣを製造する際のマスクは拡散層及び低層アルミ層までが共用マスクを用いて製造され、最後の高層アルミ層が低精度専用マスクを用いて製造される。
【００２４】
共用マスクは必要に応じて高精度マスクが用いられる。ストラクチュアドＡＳＩＣは低精度マスク２〜３枚で顧客の望んだ仕様のＬＳＩが構築できるので開発費が安く、下層アルミ配線層まで作りだめすることができるので、試作品の開発工期が短いという特徴を持っている。しかしながら下層アルミまで製造を標準化しているので、ランダムロジックを構築する部分のマルチゲートセル部は、幾つかの入力信号を処理するたくさんのロジックがセル内に配置されていて、実際に使うのはそのロジックの１つでしかない。したがって回路の無駄が多く、それが、チップを大きくし隣のマルチゲートセルまでの距離を大きくして、処理速度を遅くするという欠点を持っている。この欠点を補うために、一般的に使われるメガセルを内蔵して集積度をあげ、全体的な回路規模を大きくしているが、メガセルは用途によって異なるのが一般的で、しかも日進月歩の進化の激しい電子機器では、同じ用途の製品でも回路規模も変わり、メガセルの必要なものが随時変わってきている。従って、ストラクチュアドＡＳＩＣではいろいろなメガセルを搭載した母体をたくさん開発して準備しないと顧客の要望にマッチし難かった。たとえばメモリだけを考えても、ＳＲＡＭ、ＲＯＭ、ＤＲＡＭ等があり、その各々のメモリ容量をどの程度に設定するべきか等で、何種類もの組み合わせができてしまう。さらにマルチゲートの回路規模もさまざまなので、その組み合わせは益々増えてしまうといった具合である。
【００２５】
この実施例によれば、このメガセルを顧客の要望にマッチした形で搭載したストラクチュアドＡＳＩＣを構築することができ、下層アルミ配線までのマスクは共用マスクですむので、高速部分の性能を維持もしくは低下させないで、従来のストラクチュアドＡＳＩＣと同じ開発費で開発することが可能である。
図９は、この実施例によるストラクチュアドＡＳＩＣを示す。シリコンチップ３０の周辺に入出力回路３３が配置され、内部には顧客希望のメガセルを配置するエリア３１が設けられ、それらの隙間をマルチゲートセル３２が埋め尽くして配置されている。
図１０は、この実施例のストラクチュアドＡＳＩＣのマスク作成例である。図１０（ａ）は、マルチゲートセル３２及び入出力回路３３を露光する為のマスクであり、顧客希望のメガセルが挿入可能なエリアは黒く塗りつぶされて遮光マスク３４が形成され、光が入らないようになっている。次に、図１０（ｂ）にメガセルであるＣＰＵ３６を露光する為のマスクの例を示す。ＣＰＵの回路パターン以外は黒く塗りつぶされて遮光マスク３５が形成されている。次に図１０（ｃ）にメモリ等のメガセル３７を露光する為のマスクの例を示す。メモリ等のメガセル回路パターン以外は黒く塗りつぶされ遮光マスク３８が形成されている。
【００２６】
なお、図１０（ｂ）及び図１０（ｃ）のメガセルパターンのチップへの投影位置は、マスクの位置合せ後に位置のオフセットをずらすことにより、自由に投影位置が変更できるので１枚のマスクで、チップサイズの異なる諸々の製品に活用できる。メガセルの回路は、いずれも長方形あるいは正方形になることが多いが、高速性能と集積度を追求すると、その長辺と短辺の長さを規制し難いので、色々な長さになるのが一般的である。従って、メガセルを分散させて配置するのは、入るか入らないかの問題に悩む他、スペース的に無駄が大きくなるので、一箇所に集めて配置場所を確保するのが効率的である。
また、メガセルの一部として回路規模の異なるマルチゲートセルを何種類か準備しておくと、顧客希望のメガセル挿入可能エリアが余った時に、マルチゲート部として活用できるので、回路空白部のむだが無くなって、集積度が向上する。
【００２７】
図１１は、露光の処理方法を示している。まず、マルチゲート３２及び入出力回路３３のパターンを描いたマスクを用いて露光し、次に、ＣＰＵ等のメガセル１（例えば、ＣＰＵ）３６のパターンを描いたマスクを用いて露光し、最後にメモリ等メガセル２（例えば、メモリ等メガセル）３７のパターンを描いたマスクを用いて露光する。このようにしてメガセルの数が増えれば増えた分だけ露光回数も増やして対応する。
この場合、上記露光方法は、低層アルミ配線層までの全ての露光工程で行なう必要がある。上層アルミ配線層の露光は従来のストラクチュアドＡＳＩＣと同様に、１回の露光で処理可能である。
図１２（ａ）は、この実施例のストラクチュアドＡＳＩＣによるマスク使用例を示している。高精度共用マスクを用いた拡散層３を形成するための露光や低精度共用マスクを用いた拡散層１５を形成するための露光がマルチゲート部、メモリセル等メガセル、ＣＰＵの各回路で各々行なわれる。また、高精度共用マスクを用いた低層アルミ配線５を形成するための露光も同様に各回路で各々行なわれ、最後に低精度専用マスクを用いた上層アルミ配線７を形成するための露光が１度だけチップ全面に行なわれる。
【００２８】
なお、ストラクチュアドＡＳＩＣの場合にはマルチゲートや入出力回路のマスクも共用マスクとして使用できるので、高精度マスクを使用しても各個別製品の開発費が高くなることは無い。従って、マルチゲート部及び入出力回路部も微細加工が可能である。
逆に、メガセルは新しい世代の微細加工の設計基準に合わせた形でマスク設計をしたり評価をしたりするので、多くの開発期間がかかり、それが新製品の発売を遅らせる要因になっている。従ってメガセル部のマスクは古い世代のマスクを用いると、新製品の発売を早めることが可能となる。
図１２（ｂ）に一部のメガセルに古い世代のマスクを用いた場合のストラクチュアドＡＳＩＣにおけるマスク使用例を示す。ＣＰＵの部分に古い世代のマスクを使用している。
【００２９】
高精度共用マスクを用いた拡散層３を形成するための露光や低精度共用マスクを用いた拡散層１５を形成するための露光がマルチゲート部、メモリセル等メガセル、ＣＰＵの各回路で各々行なわれる。また、マルチゲート部、メモリセル等メガセルの低層アルミ配線として高精度共用マスクを用いたアルミ配線５を形成するための露光も同様に各回路で各々行なわれ最後に低精度専用マスクを用いた上層アルミ配線７を形成するための露光が１度だけチップ全面に行なわれる。なお、ＣＰＵの回路では低層アルミ配線として低精度専用マスクを用いたアルミ配線７を用いる。
新しい世代のメガセルが開発完了した時点で、古い世代のメガセルマスクと差し替えて、生産途中から性能向上した製品にバージョンアップすることも可能である。この際に古い世代の入出力端子位置や電源位置が同じであれば、新規に上層アルミマスクを作り直す必要もない。位置が異なっていた場合でも上層アルミと下層アルミの間を接続する低精度マスクのＶＩＡマスク１枚を修正すれば良く最悪ケースでも、さらに上層アルミマスク１枚をさらに修正でバージョンアップ完了となる。
【００３０】
図１３（ａ）に、図１２（ａ）に対応したメガセル搭載部のメガセルの配置例を示す。旧世代ＣＰＵ４３とＳＲＡＭ４２が配置され、余った場所に隙間補完用の新世代マルチゲート４１が配置されている。メガセル部の周辺には新世代マスクを用いたマルチゲートが配置され、メガセル搭載部の露光時にそのマルチゲートに遮光マスク３９を施す。本技術を用いると、そのような製品の開発も可能となる。メガセルとして多く用いられるのは、ＳＲＡＭ(Static Random Access Memory) 、ＲＯＭ(Read Only Memory)、ＤＲＡＭ(Dynamic Random Access Memory)等のメモリデバイス、ＣＰＵ(Central Processing Unit) 、ＤＳＰ(Digital Signal Processor)、ＪＰＥＧ(Joint Photographic Experts Group)、ＭＰＥＧ(Moving Picture Expert Group) 、ＰＬＬ(Phase Locked Loop) 回路、ＵＡＲＴ(Universal Asynchronous Receiver Transceiver) 、ＵＳＢ(Universal Serial Bus)、ＰＣＩ(Peripheral Component Interconnect) コントローラなどがある。
【００３１】
図１３（ｂ）に図１２（ｂ）に対応したメガセル搭載部のメガセルの配置例を示す。旧世代ＣＰＵ４３と新世代ＳＲＡＭ４２が配置され、余った場所に隙間補完用の新世代マルチゲート４１が配置されている。メガセル部の周辺には新世代マスクを用いたマルチゲートが配置され、メガセル搭載部の露光時にそのマルチゲートに遮光マスク３９を施す。本技術を用いると、このような製品の開発も可能となる。
以上、この実施例により、顧客の希望に合ったメガセルを搭載したストラクチュアドＡＳＩＣを、特性を落とさないで従来のストラクチュアドＡＳＩＣと同じ開発費で開発できるようになる。
【図面の簡単な説明】
【００３２】
【図１】実施例１において説明するエンベッテドアレイの模式断面図。
【図２】図１のエンベッテドアレイのメガセルとランダムロジック境界面のトランジスタを説明する平面図及び断面図。
【図３】図１のエンベッテドアレイ作成において用いられる高精度マスク及び低精度マスクを示す平面図。
【図４】図１のエンベッテドアレイ作成において適用される露光プロセスを説明するフロー図。
【図５】実施例１における高精度マスク内配線と低精度マスク内配線間の配線接続を説明する平面図及びアルミ配線の仕上がりを説明する平面図。
【図６】実施例２に係る２種類のハード化メガセルを搭載したエンベッテドアレイの断面図。
【図７】実施例２に係る第１の高精度マスクを用いるエンベッテドアレイの平面図、第２の高精度マスクを用いるエンベッテドアレイの平面図及び低精度マスクを用いるエンベッテドアレイの平面図。
【図８】実施例２の露光プロセスを説明するフロー図。
【図９】実施例３で説明するストラクチュアドＡＳＩＣの模式平面図。
【図１０】図９のストラクチュアドＡＳＩＣのマルチゲートセルのマスク、ＣＰＵのマスク、メガセルのマスクを示す模式平面図。
【図１１】実施例３の露光プロセスを説明するフロー図。
【図１２】実施例３で説明するストラクチュアドＡＳＩＣの模式断面図。
【図１３】実施例３で説明するストラクチュアドＡＳＩＣのメガセルの搭載例を示す模式平面図。
【符号の説明】
【００３３】
１、３０・・・シリコン基板
２・・・低精度専用マスクを用いた拡散層
３・・・高精度共用マスクを用いた拡散層
４・・・高精度専用マスクを用いた拡散層
５・・・高精度共用マスクを用いたアルミ配線
６・・・高精度専用マスクを用いたアルミ配線
７・・・低精度専用マスクを用いたアルミ配線
１５・・・低精度共用マスクを用いた拡散層
【特許請求の範囲】
【請求項１】
高精度マスクを用いて露光することにより形成された配線若しくは拡散層を有する少なくとも１つの第１の回路部分と、当該高精度マスクより低精度の低精度マスクを用いて露光することにより形成された配線若しくは拡散層を有する少なくとも１つの第２の回路部分とを具備したことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路は、エンベッテドアレイであり、当該エンベッテドアレイは、前記第１の回路部分を構成するメガセル部、前記第２の回路部分を構成するゲートアレイ及び前記第２の回路部分を構成する入出力回路を具備したことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路は、ストラクチュアドＡＳＩＣであり、当該ストラクチュアドＡＳＩＣは、前記第１の回路部分と前記第２の回路部分が混在するメガセル部、前記第１の回路部分を構成するマルチゲートセル及び前記第２の回路部分を構成する入出力回路を具備したことを特徴とする半導体集積回路。
【請求項４】
前記第２の回路部分に形成される最小トランジスタは、前記第１の回路部分に形成される最小トランジスタよりも大きいことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路。
【請求項５】
配線若しくは拡散層を形成する少なくとも１つの高精度マスク及び少なくとも１つの当該高精度マスクよりも低精度の低精度マスクを準備する工程と、
前記半導体集積回路の所定の回路部分を前記高精度マスクを用いて露光することにより前記所定の回路を形成する工程と、
前記半導体集積回路の前記所定の回路部分以外の他の回路部分を前記低精度マスクを用いて露光することにより前記他の回路を形成する工程とを具備したことを特徴とする半導体集積回路の製造方法。
【請求項１】
高精度マスクを用いて露光することにより形成された配線若しくは拡散層を有する少なくとも１つの第１の回路部分と、当該高精度マスクより低精度の低精度マスクを用いて露光することにより形成された配線若しくは拡散層を有する少なくとも１つの第２の回路部分とを具備したことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路は、エンベッテドアレイであり、当該エンベッテドアレイは、前記第１の回路部分を構成するメガセル部、前記第２の回路部分を構成するゲートアレイ及び前記第２の回路部分を構成する入出力回路を具備したことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路は、ストラクチュアドＡＳＩＣであり、当該ストラクチュアドＡＳＩＣは、前記第１の回路部分と前記第２の回路部分が混在するメガセル部、前記第１の回路部分を構成するマルチゲートセル及び前記第２の回路部分を構成する入出力回路を具備したことを特徴とする半導体集積回路。
【請求項４】
前記第２の回路部分に形成される最小トランジスタは、前記第１の回路部分に形成される最小トランジスタよりも大きいことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路。
【請求項５】
配線若しくは拡散層を形成する少なくとも１つの高精度マスク及び少なくとも１つの当該高精度マスクよりも低精度の低精度マスクを準備する工程と、
前記半導体集積回路の所定の回路部分を前記高精度マスクを用いて露光することにより前記所定の回路を形成する工程と、
前記半導体集積回路の前記所定の回路部分以外の他の回路部分を前記低精度マスクを用いて露光することにより前記他の回路を形成する工程とを具備したことを特徴とする半導体集積回路の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−３００７１５（Ｐ２００８−３００７１５Ａ）
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願番号】特願２００７−１４６５８２（Ｐ２００７−１４６５８２）
【出願日】平成１９年６月１日（２００７．６．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願日】平成１９年６月１日（２００７．６．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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