【課題】チップ面積を増加させずに、半導体チップの主面上に占める配線領域を拡大する。
【解決手段】半導体チップの主面上に形成された例えばＭＩＳトランジスタなどを含んで構成される内部回路７から、例えばダイオードからなる保護素子１１および保護素子１２に電気的に接続する信号配線８を保護素子１１と保護素子１２との間の配線１３上の取り出し口２９から引き出して、信号配線８が占める信号配線領域１０を、保護素子１２上および電極パッド９下に設ける。 （もっと読む）

【課題】ダイシング時に、アクセサリパターンが剥離することを抑制する。幅の狭いスクライブラインを使用して、１枚の半導体基板から得る半導体チップの個数を増加させる。
【解決手段】半導体装置は、半導体チップと、半導体チップの周囲に接するように設けられ層間絶縁膜とアクセサリとを有するスクライブラインとを有する。アクセサリは、層間絶縁膜上に設けられた層状の第１の部分と、第１の部分から層間絶縁膜の厚み方向の下方に向かって伸長する第２の部分と、を有する。 （もっと読む）

【課題】半導体装置とその製造方法において、半導体装置の信頼性を高めること。
【解決手段】シリコン基板２０と、シリコン基板２０の上方に形成された層間絶縁膜３８と、層間絶縁膜３８の上に互いに間隔をおいて複数形成されたヒューズ４１ａ、４１ｂと、層間絶縁膜３８の上であって、隣接するヒューズ４１ａ、４１ｂの間に形成されたダミーパターン４１ｘと、ヒューズ４１ａ、４１ｂのうちの少なくとも一部とダミーパターン４１ｘとを覆うと共に、下から順に塗布型絶縁膜４６と窒化シリコン膜４７とを備えたパシベーション膜４８と有する半導体装置による。 （もっと読む）

【課題】半導体装置の製造方法において、ヒューズ層を覆う絶縁膜の膜厚を精度良く調整する。
【解決手段】半導体基板１０上にザッピング素子１のヒューズ層１２を形成し、ヒューズ層１２を覆う第１の絶縁膜１３を形成する。第１の絶縁膜１３上にはヒューズ層１２を覆うエッチングストッパー膜１４を形成し、エッチングストッパー膜１４を覆う第２の絶縁膜１６を形成する。他の工程を経た後、第１のエッチング工程として、ヒューズ層１２上で、第２の絶縁膜１６をエッチングストッパー膜１４に対して選択的にエッチングすることにより、エッチングストッパー膜１４の表面を露出させる。次に、第２のエッチング工程として、ヒューズ層１２上で、エッチングストッパー膜１４を第１の絶縁膜１３に対して選択的にエッチングすることにより、第１の絶縁膜１３の表面を露出させる。 （もっと読む）

【課題】低い印加電圧（３Ｖ以下）で導通状態を変更可能なアンチヒューズ素子（アンチヒューズ構造）を提供する。
【解決手段】本発明のアンチヒューズ構造１００は、第一配線３と、前記第一配線３上に順次積層された、不純物を含有した第一の多結晶シリコン膜６、第一のタングステンシリサイド膜７、第一の窒化タングステン膜８からなる第一のアンチヒューズ部２０ａと、前記第一のアンチヒューズ部２０ａ上に接続された第二配線１０と、を具備してなることを特徴とする。 （もっと読む）

【課題】リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。
【解決手段】半導体装置１は、基板１０と、基板１０上に形成されたリング形状のゲート電極２１を有するトランジスタ２０ｂと、ゲート電極２１の外側に配置され、ゲート電極２１と同層に設けられる複数の外部ダミーパターン４０と、ゲート電極２１の内側に配置され、ゲート電極２１と同層に設けられる少なくとも１つの内部ダミーパターン４１とを備える。 （もっと読む）

【課題】 抵抗変化性のバイポーラ型メモリを、誤書き込みや誤動作を起こさずにFPGAに適用する。
【解決手段】 本発明の半導体集積回路は、一端が第一の電源１０５に接続され、他端が出力ノード１０８に接続される第一の抵抗変化性素子１０１と、一端が出力ノード１０８に接続される第二の抵抗変化性素子１０２と、第二の抵抗変化性素子１０２の他端と第一の端子が接続され、第二の電源１０６と第二の端子が接続される、第一のスイッチング素子１０３とを備える。 （もっと読む）

シールド構造体は、集積回路上の第１金属化層に形成された櫛状構造体が複数の歯を備え櫛状構造体の歯は他方の櫛状構造体に向かって延びる第１、第２櫛状構造体と、第１櫛状構造体から上方に延びる複数の第１導電性ビアと、第２櫛状構造体から上方に延びる複数の第２導電性ビアと、第１金属化層の上方の第２金属化層に配置された第１、第２平面構造体と、第１平面構造体から複数の第１導電性ビアに向かって下方に延びる複数の第３導電性ビアと、第２平面構造体から複数の第２導電性ビアに向かって下方に延びる複数の第４導電性ビアとを備え、第１、第２櫛状構造体、第１、第２平面構造体及び第１〜第４導電性ビアは全て同電位であり接地されることが好ましい。ある実施形態では１つ以上の信号線が第１、第２平面構造体間の第２金属化層に配置され、他の実施形態では１つ以上の信号線が第１、第２平面構造体間の第３金属化層に配置される。 （もっと読む）

【課題】ヒューズ素子形成領域の配線を露出させることなく、クラックストップトレンチとボンディングパッド開口部を同時に形成する半導体ウエハ及びその製造方法を提供する。
【解決手段】半導体基板と多層配線構造とを少なくとも具備してなり、前記多層配線構造がチップ領域Ａとヒューズ素子形成領域Ｂおよびダイシング領域Ｃとに渡って形成されてなる半導体ウエハにおいて、前記チップ領域に位置する前記多層配線構造上には、前記配線で構成されたボンディングパッド１７０が形成される一方、前記ダイシング領域には、前記多層配線構造が一部除去されることによって形成された二本以上が並行して並ぶダミーリングおよび、前記ダミーリング間に形成された、クラックストップトレンチ１５２となる溝部が設けられていることを特徴とする半導体ウエハを採用する。 （もっと読む）

【課題】占有面積を増やすことなくロジック回路領域におけるトランジスタ特性の変動が抑制される半導体装置を提供する。
【解決手段】ＮＭＯＳ領域の素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４との間隔（ゲート幅方向）が一定の間隔（距離２×ＬＡ）に設定されている。また、この素子形成領域４と、この素子形成領域４に隣り合う素子形成領域８との間隔（ゲート幅方向）も一定の間隔（距離２×ＬＡ）に設定されている。 （もっと読む）

【課題】近年のＣＭＯＳ型ＬＳＩの設計においてはリーク電力の削減が非常に大きな課題となっている。リーク電力を削減する手段としてはトランジスタの閾値電圧を複数使用し、速度の必要な場所には閾値電圧の低いトランジスタを、不要な場所には閾値電圧の高いトランジスタを使用する方法が広く用いられている。しかしながら先端プロセスほど閾値電圧制御だけではリーク電力が十分に抑制できず、様々なリーク電力削減手法が必要となってきている。
【解決手段】本願の一つの発明は、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くするものである。 （もっと読む）

【課題】電気ヒューズに電流を流したときの被切断部の発熱を大きくして、電気ヒューズを切断しやすくする。
【解決手段】半導体装置１００は、基板１０１上に形成された層間絶縁膜１０８と、層間絶縁膜１０８中に形成された第１の配線１２０により構成され、被切断部１５２を有する電気ヒューズ１５０と、第１の配線１２０と同層において、被切断部１５２の両側方に、それぞれ、被切断部１５２に沿って延在して形成された第２の配線１２６および第３の配線１２８と、を含む。ここで、被切断部１５２と第２の配線１２６との間、および被切断部１５２と第３の配線１２８との間には、それぞれ、被切断部１５２に沿って延在して形成されたエアギャップ１１８が設けられている。 （もっと読む）

【課題】信頼性および集積性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板（シリコン基板１）と、シリコン基板１に設けられた第１のトレンチ３と、第１のトレンチ３に埋め込まれた受動素子層１０と、第１のトレンチ３と受動素子層１０との間に設けられた第１の絶縁膜（シリコン窒化膜４）と、を備え、上面視において、第１のトレンチ３形成の周縁部分と第１の絶縁膜（シリコン窒化膜４）の周縁部分とが略一致している。 （もっと読む）

【課題】配線として用いられる金属シリサイド層の断線の発生を抑えつつ、微細化を可能にする半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板のタップ領域４０、トランジスタ領域３６、及びシリサイド配線領域３８に形成された活性領域と、シリサイド配線領域３８上からトランジスタ領域３６上に亘って形成されたゲート電極２１と、活性領域上に設けられた金属シリサイド層４４ａとを備えている。シリサイド配線領域３８の少なくとも一部上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極と金属シリサイド層４４ａとの距離よりも小さい。 （もっと読む）

【課題】効率的な動作試験ができる無線集積回路装置の製造方法、無線集積回路装置及び電子機器等を提供すること。
【解決手段】無線集積回路装置の製造方法は、ウェハー上に複数の無線集積回路装置１００を形成し、複数の無線集積回路装置１００のうちの少なくとも１つの無線集積回路装置を送信モード無線集積回路装置１００ａに設定し、複数の無線集積回路装置１００のうちの送信モード無線集積回路装置１００ａを除く少なくとも１つの無線集積回路装置を受信モード無線集積回路装置１００ｂに設定する。送信モード無線集積回路装置１００ａの送信回路により動作試験用の送信データを送信し、受信モード無線集積回路装置１００ｂの受信回路により動作試験用の送信データを受信して動作試験を実行する。動作試験の完了後に複数の無線集積回路装置１００をダイシングする。 （もっと読む）

【課題】ＭＩＰＳ構造等のゲート電極と同時形成が可能であり且つ抵抗が高い抵抗素子を有する半導体装置及びその製造方法を提供する。
【解決手段】基板上に金属含有膜１０８及びポリシリコン膜１０９を順次形成する工程と、前記金属含有膜及び前記ポリシリコン膜を抵抗素子形状にパターニングする工程と、前記金属含有膜の少なくとも一部分を除去することにより、前記ポリシリコン膜の下に中空領域１１９を形成する工程とを備えている。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその設計方法並びに半導体装置の製造方法を提供する。
【解決手段】第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップＳ２と、第１の活性領域及び第２の活性領域と交差するゲート配線のパターンを配置するステップＳ３と、第１の活性領域とゲート配線とが重なり合う領域である第１の領域を抽出するステップＳ４と、第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップＳ５とを有し、第２の活性領域を含む領域上に、圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップＳ６とをコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得する工程を有し、圧縮応力膜のパターンを配置するステップでは、第１の領域の縁部の位置に基づいて、圧縮応力膜のパターンの縁部の位置が設定される。 （もっと読む）

【課題】 電気ヒューズ構造とその形成方法を提供する。
【解決手段】 具体例はヒューズ構造である。具体例によると、ヒューズ構造は、陽極、陰極、陽極と陰極間に挿入されるヒューズリンク、及び、陰極に結合される陰極コネクタ、からなる。陰極コネクタは、それぞれ、アクティブ装置に結合されるコンタクトの最小フィーチャーサイズの約二倍以上である。 （もっと読む）

【課題】トランジスタにより構成されたアンチヒューズのゲート絶縁膜の破壊後の特性を良好にする。
【解決手段】半導体装置１００は、基板（Ｐウェル１０２）の一面上に形成されたゲート絶縁膜１０７、ゲート電極１０８、およびゲート電極１０８の両側方にそれぞれ形成されたサイドウォール１１１、から構成されたゲート１１９と、Ｐウェル１０２の一面表面において、ゲート１１９の両側方にそれぞれ形成された第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂと、を含むトランジスタにより構成されたアンチヒューズ素子と、サイドウォール１１１内に形成され、第１のソース・ドレイン領域１０４ａおよび第２のソース・ドレイン領域１０４ｂ、またはゲート電極１０８と電気的に接続されたサイドウォール接触コンタクト（１３４）と、を含む。 （もっと読む）

概略を述べると、アンテナダイオードが、少なくとも一部がＴＳＶの周囲の排他的区域内に形成され、金属１層の導電体を介してＴＳＶ（シリコン貫通ビア）に接続されている。それと同時に、ＴＳＶは、排他的区域の外側に位置する１又は複数のトランジスタのゲートポリ又は拡散領域に接続している。 （もっと読む）