半導体装置の製造方法及び設計支援装置
【課題】コンタクト領域の欠損を抑制する技術を提供する。
【解決手段】半導体装置の製造方法は、基板上方に導電膜を形成し、導電膜上に補助パターンを形成し、導電膜及び補助パターンを覆うように金属膜を形成し、金属膜をエッチバックし、補助パターンの側面にサイドウォール膜を形成し、補助パターンを除去し、導電膜及びサイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成し、レジストパターンをマスクとしてエッチングによりサイドウォール膜の露出している部分を除去し、サイドウォール膜をマスクとして導電膜をエッチングして、ゲート電極及びゲート電極と導通するコンタクト領域を形成し、露出している部分が除去されることにより導電膜上に残存するサイドウォール膜の形状は、ゲート電極及びコンタクト領域の形状に対応し、補助パターンの形状は、コンタクト領域の形状に対応するサイドウォール膜の少なくとも三辺と接する。
【解決手段】半導体装置の製造方法は、基板上方に導電膜を形成し、導電膜上に補助パターンを形成し、導電膜及び補助パターンを覆うように金属膜を形成し、金属膜をエッチバックし、補助パターンの側面にサイドウォール膜を形成し、補助パターンを除去し、導電膜及びサイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成し、レジストパターンをマスクとしてエッチングによりサイドウォール膜の露出している部分を除去し、サイドウォール膜をマスクとして導電膜をエッチングして、ゲート電極及びゲート電極と導通するコンタクト領域を形成し、露出している部分が除去されることにより導電膜上に残存するサイドウォール膜の形状は、ゲート電極及びコンタクト領域の形状に対応し、補助パターンの形状は、コンタクト領域の形状に対応するサイドウォール膜の少なくとも三辺と接する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び設計支援装置に関する。
【背景技術】
【０００２】
半導体装置の微細化が要求されている。近年では、半導体装置の製造プロセスで用いられる露光光源の波長では対応できないような微細ピッチパターンが要求されるようになった。これに伴い、微細なパターンの形成においては、ダブルパターニング等の手法を用いて、所望のデザインになるような製造プロセスを構築する。
【０００３】
多重露光を用いたダブルパターニングでは、第一のパターニングに対し、第二のパターニングの重ね合せ露光を厳しく管理する必要がある。そのため、所望のLarge Scale Integration（ＬＳＩ）の回路パターンを適切に分割できない場合には、スペーサー法と呼ば
れる手法のダブルパターニングが用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１５０１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スペーサー法は、位置ズレに対する管理が緩やかであるというメリットに対して、作成できる形状パターンが少ないという制約がある。そのため、追加工程としてコンタクト用のコンタクト領域（又はパッド領域ともいう）を作成する場合がある。コンタクト領域は、上層電極と下層電極とを効率良く接続するための領域である。本開示は、コンタクト領域の欠損を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一観点による半導体装置の製造方法は、基板上方に導電膜を形成する工程と、前記導電膜上に補助パターンを形成する工程と、前記導電膜及び前記補助パターンを覆うように金属膜を形成する工程と、前記金属膜をエッチバックし、前記補助パターンの側面に前記金属膜からなるサイドウォール膜を形成する工程と、前記サイドウォール膜を形成する工程の後、前記補助パターンを除去する工程と、前記補助パターンを除去する工程の後、前記導電膜及び前記サイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成する工程と、前記レジストパターンをマスクとしてエッチングすることにより前記サイドウォール膜の露出している部分を除去する工程と、前記サイドウォール膜をマスクとして前記導電膜をエッチングすることで、ゲート電極及び前記ゲート電極と導通するコンタクト領域を形成する工程と、を備え、前記レジストパターンから露出している部分が除去されることにより前記導電膜上に残存する前記サイドウォール膜の形状は、前記ゲート電極及び前記コンタクト領域の形状に対応し、前記補助パターンの形状は、前記コンタクト領域の形状に対応する前記サイドウォール膜の少なくとも三辺と接する。
【発明の効果】
【０００７】
開示の方法によれば、コンタクト領域の欠損を抑制することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の断面図である。
【図３】第１実施形態に係る半導体装置の断面図である。
【図４】第１実施形態に係る半導体装置の断面図である。
【図５】第１実施形態に係る半導体装置の断面図である。
【図６】第１実施形態に係る半導体装置の断面図である。
【図７Ａ】第１実施形態に係る半導体装置の上面図である。
【図７Ｂ】第１実施形態に係る半導体装置の断面図である。
【図８Ａ】第１実施形態に係る半導体装置の上面図である。
【図８Ｂ】第１実施形態に係る半導体装置の断面図である。
【図９Ａ】第１実施形態に係る半導体装置の上面図である。
【図９Ｂ】第１実施形態に係る半導体装置の断面図である。
【図１０Ａ】第１実施形態に係る半導体装置の上面図である。
【図１０Ｂ】第１実施形態に係る半導体装置の断面図である。
【図１１Ａ】第１実施形態に係る半導体装置の上面図である。
【図１１Ｂ】第１実施形態に係る半導体装置の断面図である。
【図１２】第１実施形態に係る半導体装置の上面図である。
【図１３】第１実施形態に係る半導体装置の上面図である。
【図１４】第１実施形態に係る半導体装置の断面図である。
【図１５】第１実施形態に係る半導体装置の断面図である。
【図１６】第１実施形態に係る半導体装置の断面図である。
【図１７】第１実施形態に係る半導体装置の断面図である。
【図１８】第１実施形態に係る半導体装置の断面図である。
【図１９】第１実施形態に係る半導体装置の断面図である。
【図２０】第１実施形態に係る半導体装置の断面図である。
【図２１】第１実施形態に係る半導体装置の断面図である。
【図２２】第２実施形態に係る半導体装置の断面図である。
【図２３】第２実施形態に係る半導体装置の断面図である。
【図２４】第２実施形態に係る半導体装置の上面図である。
【図２５】第２実施形態に係る半導体装置の上面図である。
【図２６】第２実施形態に係る半導体装置の上面図である。
【図２７】第２実施形態に係る半導体装置の上面図である。
【図２８】第２実施形態に係る半導体装置の上面図である。
【図２９】第２実施形態に係る半導体装置の上面図である。
【図３０】第２実施形態に係る半導体装置の上面図である。
【図３１】ゲート電極、コンタクト領域及びコンタクトを示す図である。
【図３２】半導体装置のレイアウト図である。
【図３３】ゲート電極、コンタクト領域及びハードマスクパターンのレイアウト図である。
【図３４】ゲート電極、コンタクト領域及びハードマスクパターンのレイアウト図である。
【図３５】第２実施形態に係る半導体装置の上面図である。
【図３６】第２実施形態に係る半導体装置の上面図である。
【図３７】設計支援装置の構成図である。
【図３８】設計支援装置の機能ブロック図である。
【図３９】アシストパターンの形状データの作成方法のフローを示す図である。
【図４０】ゲート電極の形状データ及びコンタクト領域の形状データを示す図である。
【図４１】カッティングマスクの形状データの作成方法のフローを示す図である。
【図４２】設計データを示す図である。
【図４３】設計データを示す図である。
【図４４】カッティングマスクの形状データを示す図である。
【図４５】ＣＭＰダミーパターン及びアシストパターンの上面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、実施形態に係る半導体装置及びその製造方法並びに設計支援装置について説明する。以下の実施形態の構成は例示であり、本開示は実施形態の構成に限定されない。
【００１０】
〈第１実施形態〉
図１から図２１を参照して、第１実施形態に係る半導体装置及びその製造方法について説明する。第１実施形態に係る半導体装置の製造方法においては、まず、図１に示すように、半導体基板１上の全面に、例えば、熱酸化法により膜厚５ｎｍのシリコン酸化膜２を形成する。半導体基板１として、例えば、ｐ型のシリコン基板を用いる。次に、例えば、Chemical Vapor Deposition（ＣＶＤ、化学気相成長）法により、シリコン酸化膜２上に
膜厚８０ｎｍのシリコン窒化膜３を形成する。これにより、シリコン酸化膜２及びシリコン窒化膜３を有するハードマスクが形成される。
【００１１】
次に、例えば、スピンコート法により、シリコン窒化膜３上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、図１に示すように、シリコン窒化膜３上にレジストパターン４を形成する。レジストパターン４をマスクとして、シリコン酸化膜２及びシリコン窒化膜３をエッチングする。次に、レジストパターン４を除去する。そして、シリコン酸化膜２及びシリコン窒化膜３をハードマスクとして、半導体基板１をエッチングすることにより、図２に示すように、半導体基板１に溝が形成される。
【００１２】
次に、図３に示すように、半導体基板１上の全面に、例えば、プラズマＣＶＤ法により、膜厚４５０ｎｍのシリコン酸化膜５を形成する。そして、例えば、Chemical Mechanical Polishing（ＣＭＰ、化学機械研磨）法により、シリコン窒化膜３の表面が露出するま
でシリコン酸化膜５の表面を研磨する。シリコン窒化膜３が、研磨を行う際におけるストッパ膜として機能する。シリコン酸化膜５の表面を研磨することにより、図４に示すように、半導体基板１の溝に素子分離領域６が形成される。半導体基板１に素子分離領域６が形成されることにより、半導体基板１に素子領域Ａ、Ｂ、Ｃ及びＤが画定される。
【００１３】
次に、例えば、ウェットエッチングにより、半導体基板１上方に残っているシリコン酸化膜２及びシリコン窒化膜３を除去する。そして、例えば、スピンコート法により、半導体基板１上の全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、図５に示すように、素子領域Ａ及びＣを覆うレジストパターン７を形成する。そして、レジストパターン７をマスクとして、半導体基板１内にｎ型不純物を注入することにより、半導体基板１にｎ型ウェル８が形成される。ｎ型不純物として、例えば、リン（Ｐ）を用いる。その後、レジストパターン７を除去する。
【００１４】
次に、例えば、熱酸化法により、図６に示すように、膜厚２ｎｍのゲート絶縁膜９を形成する。そして、例えば、ＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜１０（導電膜に相当）をゲート絶縁膜９上に形成する。次に、例えば、ＣＶＤ法又はＣＶＤスパッタリング法によりポリシリコン膜１０上に膜厚８０ｎｍ〜１２０ｎｍの金属膜１１を形成する。金属膜１１は、例えば、ポリシリコン膜である。
【００１５】
次に、例えば、スピンコート法により、金属膜１１上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、金属膜１１上にレジストパターンを形成する。
【００１６】
レジストパターンをマスクとして金属膜１１に対して異方性エッチングを行うことにより、ポリシリコン膜１０上にアシストパターン１２を形成する。その後、レジストパターンを除去する。図７Ａは、ポリシリコン膜１０上にアシストパターン１２を形成した場合の半導体装置の上面図である。図７Ｂは、図７Ａの点線Ａで示した位置を矢印方向Ｂから見た半導体装置の断面図である。
【００１７】
次に、図８Ａ及び図８Ｂに示すように、例えば、ＣＶＤ法又はＣＶＤスパッタリング法により膜厚２０〜３０ｎｍの金属膜１３をポリシリコン膜１０及びアシストパターン１２上に形成する。金属膜１３は、例えば、酸化膜、窒化膜又はシリコン酸化膜である。この場合、アシストパターン１２を覆うように金属膜１３がアシストパターン１２の上面及び側面に蒸着する。図８Ａは、ポリシリコン膜１０及びアシストパターン１２上に金属膜１３を形成した場合の半導体装置の上面図である。図８Ｂは、図８Ａの点線Ｃで示した位置を矢印方向Ｄから見た半導体装置の断面図である。
【００１８】
そして、金属膜１３に対してエッチバックを行い、図９Ａ及び図９Ｂに示すように、アシストパターン１２の側面にハードマスクパターン１４を形成する。すなわち、アシストパターン１２の側面に金属膜１３のサイドウォール膜が形成されることにより、アシストパターン１２の側面にハードマスクパターン１４が形成される。したがって、ハードマスクパターン１４は、サイドウォール膜形状の金属膜１３である。図９Ａでは、アシストパターン１２の側面にリング型のハードマスクパターン１４が形成されている。図９Ａは、アシストパターン１２の側面にハードマスクパターン１４を形成した場合の半導体装置の上面図である。図９Ｂは、図９Ａの点線Ｅで示した位置を矢印方向Ｆから見た半導体装置の断面図である。
【００１９】
次に、図１０Ａ及び図１０Ｂに示すように、アシストパターン１２を除去する。アシストパターン１２の除去は、エッチバック又はウェット処理により行ってもよい。図１０Ａは、アシストパターン１２を除去した場合の半導体装置の上面図である。図１０Ｂは、図１０Ａの点線Ｇで示した位置を矢印方向Ｈから見た半導体装置の断面図である。
【００２０】
そして、例えば、スピンコート法により、ポリシリコン膜１０及びハードマスクパターン１４上にフォトレジスト膜を形成する。次に、カッティングマスクを用いてフォトレジスト膜を露光することにより、図１１Ａ及び図１１Ｂに示すように、ポリシリコン膜１０及びハードマスクパターン１４上にレジストパターン１５を形成する。すなわち、ポリシリコン膜１０及びハードマスクパターン１４の一部を覆い、一部を露出させるレジストパターン１５を形成する。図１１Ａは、ポリシリコン膜１０及びハードマスクトパターン１４上にレジストパターン１５を形成した場合の半導体装置の上面図である。図１１Ｂは、図１１Ａの点線Ｉで示した位置を矢印方向Ｊから見た半導体装置の断面図である。図１１Ａに示すように、ハードマスクパターン１４の切断（除去）したい部位が露出し、ハードマスクパターン１４の切断（除去）したくない部位がレジストパターン１５で覆われている。
【００２１】
そして、レジストパターン１５をマスクとして、ハードマスクパターン１４をエッチングすることにより、図１２に示すように、ハードマスクパターン１４の露出部位が除去される。すなわち、ハードマスクパターン１４は、レジストパターン１５から露出している部分が除去される。図１２は、ハードマスクパターン１４の露出部位が除去された場合の半導体装置の上面図である。
【００２２】
次に、図１３に示すように、レジストパターン１５を除去する。レジストパターン１５の除去は、エッチバック又ウェット処理により行ってもよい。図１３は、レジストパターン１５を除去した場合の半導体装置の上面図である。図１３に示すように、ポリシリコン
膜１０上にハードマスクパターン１４の微細パターンが形成されている。
【００２３】
そして、ハードマスクパターン１４をマスクとして、ポリシリコン膜１０をエッチングすることにより、図１４に示すように、半導体基板１上方にゲート電極１６を形成する。この場合、ハードマスクパターン１４の形状に対応する形状のゲート電極１６が半導体基板１上方に形成される。微細化されたハードマスクパターン１４をマスクとして、ポリシリコン膜１０をエッチングすることによりゲート電極１６の微細化が可能となる。
【００２４】
アシストパターン１２を利用してハードマスクパターン１４を形成し、ハードマスクパターン１４を利用してゲート電極１６を所望の形状に形成することで、ゲート電極１６の微細化が可能となる。したがって、アシストパターン１２は、ゲート電極１６の微細化を補助する補助パターンとして機能する。また、アシストパターン１２は、設計レイアウトには存在しない補助パターンである。
【００２５】
次に、ゲート電極１６上のハードマスクパターン１４を除去する。そして、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン１７を形成する。この場合、素子領域Ｂ及びＤを覆うようにレジストパターン１７を形成する。
【００２６】
そして、図１５に示すように、ｐ型Lightly Doped Drain（ＬＤＤ）領域１８を形成す
る。具体的には、ゲート電極１６及びレジストパターン１７をマスクとして、半導体基板１内にｐ型不純物を注入することにより、ｐ型ＬＤＤ領域１８を形成する。ｐ型不純物として、例えば、ホウ素（Ｂ）を用いる。その後、レジストパターン１７を除去する。
【００２７】
そして、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン１９を形成する。この場合、素子領域Ａ及びＣを覆うようにレジストパターン１９を形成する。
【００２８】
そして、図１６に示すように、ｎ型ＬＤＤ領域２０を形成する。具体的には、ゲート電極１６及びレジストパターン１９をマスクとして、半導体基板１内にｎ型不純物を注入することにより、ｎ型ＬＤＤ領域２０を形成する。ｎ型不純物として、例えば、リン（Ｐ）を用いる。その後、レジストパターン１９を除去する。
【００２９】
次に、半導体基板１上に、ゲート電極１６を覆うようにシリコン酸化膜を堆積する。例えば、ＣＶＤ法を用いることにより、シリコン酸化膜を半導体基板１上に堆積することが可能である。そして、シリコン酸化膜に対して、異方性ドライエッチング（エッチバック）を行う。異方性ドライエッチング（エッチバック）を行うことにより、ゲート電極１６の側面にサイドウォール絶縁膜２１を形成する。
【００３０】
次に、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン２２を形成する。この場合、素子領域Ｂ及びＤを覆うようにレジストパターン２２を形成する。
【００３１】
次に、図１７に示すように、ソース／ドレイン領域２３を形成する。具体的には、ゲート電極１６、サイドウォール絶縁膜２１及びレジストパターン２２をマスクとして、半導体基板１にｐ型不純物を注入することにより、ソース／ドレイン領域２３を形成する。例えば、ｐ型ＬＤＤ領域１８よりも高不純物濃度となる条件でｐ型不純物を注入し、ｐ型Ｌ
ＤＤ領域１８の一部と重畳するソース／ドレイン領域２３を形成する。ｐ型不純物として、例えば、ホウ素（Ｂ）を用いる。その後、レジストパターン２２を除去する。
【００３２】
そして、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン２４を形成する。この場合、素子領域Ａ及びＣを覆うようにレジストパターン２４を形成する。
【００３３】
次に、図１８に示すように、ソース／ドレイン領域２５を形成する。具体的には、ゲート電極１６、サイドウォール絶縁膜２１及びレジストパターン２４をマスクとして、半導体基板１にｎ型不純物を注入することにより、ソース／ドレイン領域２５を形成する。例えば、ｎ型ＬＤＤ領域２０よりも高不純物濃度となる条件でｎ型不純物を注入し、ｎ型ＬＤＤ領域２０の一部と重畳するソース／ドレイン領域２５を形成する。ｎ型不純物として、例えば、リン（Ｐ）を用いる。その後、レジストパターン２４を除去する。
【００３４】
そして、図１９に示すように、半導体基板１の上方に層間絶縁膜２６を形成し、ＣＭＰ法により層間絶縁膜２６を平坦化する。層間絶縁膜２６は、例えばシリコン酸化膜である。シランガスと酸素ガスとを用いたＣＶＤ法により、層間絶縁膜２６を形成することが可能である。
【００３５】
次に、図２０に示すように、コンタクト２７及び配線２８を形成する。具体的には、フォトリソグラフィ及びエッチングにより、層間絶縁膜２６にコンタクトホールを形成する。そして、層間絶縁膜２６上に例えばタングステン（Ｗ）を堆積した後、ＣＭＰ法によりタングステンを研磨することで層間絶縁膜２６にコンタクト２７を形成する。次に、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属を層間絶縁膜２６上に堆積し、フォトリソグラフィ及びエッチングにより、層間絶縁膜２６上に配線２８を形成する。
【００３６】
そして、図２１に示すように、層間絶縁膜２９、コンタクト３０及び配線３１を形成する。具体的には、配線２８上に層間絶縁膜２９を形成し、ＣＭＰ法により層間絶縁膜２９を平坦化する。層間絶縁膜２９は、例えば、シリコン酸化膜である。シランガスと酸素ガスとを用いたＣＶＤ法により、層間絶縁膜２９を配線２８上に形成することが可能である。コンタクト３０及び配線３１の形成は、コンタクト２７及び配線２８の形成と同様に行う。
【００３７】
このように、層間絶縁膜２９、コンタクト３０及び配線３１を形成することにより、多層配線を形成することが可能である。また、必要に応じて、さらに層間絶縁層及び配線層の形成の工程を繰り返してもよい。
【００３８】
〈第２実施形態〉
図２２から図４４を参照して、第２実施形態に係る半導体装置及びその製造方法について説明する。なお、同一の構成要素については、第１実施形態と同一の符号を付し、その説明を省略する。また、必要に応じて図１から図２１の図面を参照する。
【００３９】
第１実施形態では、ゲート電極１６の微細化に関する技術について説明した。第２実施形態では、ゲート電極１６及びコンタクト領域の微細化に関する技術について説明する。コンタクト領域は上層電極と下層電極とを効率良く接続するための領域である。コンタクト領域は、隣接する電極へのリーク防止や、重ね合せ露光の位置ズレに対するマージンの増加を目的として、上層電極と下層電極とを接続するコンタクトを包含する大きさが必要である。
【００４０】
第２実施形態に係る半導体装置の製造方法においては、図２２に示すように、半導体基板１上にポリシリコン膜４０を形成する。なお、半導体基板１上にポリシリコン膜４０を形成するまでの工程は、第１実施形態に係る半導体装置の製造方法における半導体基板１上にポリシリコン膜１０を形成するまでの工程と同様である。
【００４１】
次に、例えば、ＣＶＤ法又はＣＶＤスパッタリング法により、図２３に示すように、ポリシリコン膜４０上に膜厚８０ｎｍ〜１２０ｎｍの金属膜４１を形成する。金属膜４１は、例えば、ポリシリコン膜である。
【００４２】
そして、例えば、スピンコート法により、金属膜４１上にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、金属膜４１上にレジストパターンを形成する。
【００４３】
レジストパターンをマスクとして金属薄４１に対して異方性エッチングを行うことにより、ポリシリコン膜４０上にアシストパターン４２を形成する。その後、レジストパターンを除去する。図２４は、ポリシリコン膜４０上にアシストパターン４２を形成した場合の半導体装置の上面図である。
【００４４】
次に、図２５に示すように、例えば、ＣＶＤ法又はＣＶＤスパッタリング法により、膜厚２０〜３０ｎｍの金属膜４３をポリシリコン膜４０及びアシストパターン４２上に形成する。金属膜４３は、例えば、酸化膜、窒化膜又はシリコン酸化膜である。この場合、アシストパターン４２を覆うように金属膜４３がアシストパターン４２の上面及び側面に蒸着する。図２５は、ポリシリコン膜４０及びアシストパターン４２上に金属膜４３を形成した場合の半導体装置の上面図である。
【００４５】
そして、金属膜４３に対してエッチバックを行い、図２６に示すように、アシストパターン４２の側面にハードマスクパターン４４を形成する。すなわち、アシストパターン４２の側面に金属膜４３のサイドウォール膜が形成されることにより、アシストパターン４２の側面にハードマスクパターン４４が形成される。したがって、ハードマスクパターン４４は、サイドウォール膜形状の金属膜４３である。図２６は、アシストパターン４２の側面にハードマスクパターン４４を形成した場合の半導体装置の上面図である。
【００４６】
次に、図２７に示すように、アシストパターン４２を除去する。アシストパターン４２の除去は、エッチバック又はウェット処理により行ってもよい。図２７は、アシストパターン４２を除去した場合の半導体装置の上面図である。
【００４７】
そして、例えば、スピンコート法により、ポリシリコン膜４０及びハードマスクパターン４４上にフォトレジスト膜を形成する。次に、カッティングマスクを用いてフォトレジスト膜を露光することにより、図２８に示すように、ポリシリコン膜４０及びハードマスクパターン４４上にレジストパターン４５を形成する。すなわち、ポリシリコン膜４０及びハードマスクパターン４４の一部を覆い、一部を露出させるレジストパターン４５を形成する。図２８は、ポリシリコン膜４０及びハードマスクトパターン４４上にレジストパターン４５を形成した場合の半導体装置の上面図である。図２８に示すように、ハードマスクパターン４４の切断（除去）したい部位が露出し、ハードマスクパターン４４の切断（除去）したくない部位がレジストパターン４５で覆われている。
【００４８】
そして、レジストパターン４５をマスクとして、ハードマスクパターン４４をエッチングすることにより、ハードマスクパターン４４の露出部位を除去する。すなわち、ハードマスクパターン４４は、レジストパターン４５から露出している部分が除去される。次に、レジストパターン４５を除去する。レジストパターン４５の除去は、エッチバック又ウ
ェット処理により行ってもよい。図２９は、レジストパターン４５を除去した場合の半導体装置の上面図である。図２９に示すように、ハードマスクパターン４４の露出部位が除去されることにより、ポリシリコン膜４０上にハードマスクパターン４４の微細パターンが形成される。
【００４９】
そして、ハードマスクパターン４４をマスクとして、ポリシリコン膜４０をエッチングすることにより、図３０に示すように、半導体基板１上方にゲート電極４６と、ゲート電極４６と導通するコンタクト領域４７とを形成する。この場合、ハードマスクパターン４４の形状に対応する形状のゲート電極４６及びコンタクト領域４７が半導体基板１上方に形成される。微細化されたハードマスクパターン４４をマスクとして、ポリシリコン膜４０をエッチングすることにより、微細化されたゲート電極４６の形成が可能となる。また、微細化されたハードマスクパターン４４をマスクとして、ポリシリコン膜４０をエッチングすることにより、微細化されたコンタクト領域４７の形成が可能となる。
【００５０】
アシストパターン４２を利用してハードマスクパターン４４を形成し、ハードマスクパターン４４を利用してゲート電極４６及びコンタクト領域４７を所望の形状に形成することで、ゲート電極４６及びコンタクト領域４７の微細化が可能となる。したがって、アシストパターン４２は、ゲート電極４６及びコンタクト領域４７の微細化を補助する補助パターンとして機能する。また、アシストパターン４２は、設計レイアウトには存在しない補助パターンである。
【００５１】
半導体基板１上方にゲート電極４６及びコンタクト領域４７を形成した後における半導体装置の製造方法の工程は、第１実施形態における半導体装置の製造方法の工程と同様である。
【００５２】
図３１は、ゲート電極４６、コンタクト領域４７、コンタクト領域４７上に形成されるコンタクト２７を示す図である。図３１では、例えば、コンタクト領域４７の縦幅及び横幅の寸法を６０ｎｍとし、ゲート電極４６の横幅の寸法を３０ｎｍとし、コンタクト２７の直径（φ）を４５ｎｍとし、コンタクト領域上４７のコンタクト２７に対する被り量を７．５ｎｍとする。図３１に示すように、コンタクト２７の底面部分は、コンタクト領域４７に完全に接触しているため、コンタクト２７の底面の接触面積は１００％である。
【００５３】
次に、アシストパターン４２の形状について説明する。アシストパターン４２は、ハードマスクパターン４４を微細化して形成するためにポリシリコン膜４０上に形成される。そのため、半導体装置のレイアウト設計では、ハードマスクパターン４４が所望の形状となるように、アシストパターン４２の形状が設計される。
【００５４】
図３２は、第２実施形態に係る半導体装置のレイアウトを示す図である。図３２に示す半導体装置のレイアウトには、ゲート電極４６Ａ〜Ｊと、コンタクト領域４７Ａ〜Ｊと、ソース又はドレインとして作用するアクティブ領域４８とが設計されている。コンタクト領域４７Ａ〜Ｊにはコンタクト２７が設計されている。ゲート電極４６Ａ〜Ｊは長方形の形状であり、コンタクト領域４７Ａ〜Ｊは正方形の形状である。ただし、図３２に示すゲート電極４６Ａ〜Ｊの形状及びコンタクト領域４７Ａ〜Ｊの形状は、例示であって、他の形状であってもよい。図３２に示すように、ゲート電極４６Ａの一辺とコンタクト領域４７Ａの一辺とが同一直線上となるようにゲート電極４６Ａ及びコンタクト領域４７Ａが隣接して配置される。ゲート電極４６Ａとコンタクト領域４７Ａとが隣接して配置されることにより、ゲート電極４６Ａ及びコンタクト領域４７Ａは鉤型の形状となる。ゲート電極４６Ｂ〜Ｊ及びコンタクト領域４７Ｂ〜Ｊについても同様である。
【００５５】
図３３は、ゲート電極４６Ａ〜Ｊ及びコンタクト領域４７Ａ〜Ｊの形状に基づいてアシ
ストパターン４２Ａ〜Ｄの形状を設計した場合のレイアウトを示す図である。図３３に示すように、アシストパターン４２Ａがコンタクト領域４７Ａの突出部分の三辺（辺Ｌ、辺Ｍ及び辺Ｎ）に接するように、アシストパターン４２Ａの形状が設計されている。アシストパターン４２Ｂ〜Ｄについても同様である。
【００５６】
半導体装置の製造において、ポリシリコン膜４０上に形成されるアシストパターン４２の側面は直線であることが好ましい。すなわち、半導体装置の製造において、アシストパターン４２の側面が直線であれば、アシストパターン４２の側面に形成されるハードマスクパターン４４が直線形状に成膜され易くなる。ハードマスクパターン４４の直線部分が長いほど、ゲート電極４６の直線部分が長くなり、ゲート電極４６の直線性に有利である。そこで、図３３に示すレイアウトでは、アシストパターン４２Ａ〜Ｄの側面ができる限り直線状になるように、アシストパターン４２Ａ〜Ｄの形状が設計されている。
【００５７】
また、半導体装置の製造において、ハードマスクパターン４４は、アシストパターン４２の側面に所定の厚みで形成される。上述したように、アシストパターン４２の側面にハードマスクパターン４４を形成する場合、アシストパターン４２の上面及び側面に金属膜４３を蒸着させる。隣接するアシストパターン４２の間の距離が十分に離れている場合は、隣接するアシストパターン４２の側面のそれぞれに金属膜４３が蒸着可能である。すなわち、隣接するアシストパターン４２の間の距離が十分に離れている場合、隣接するアシストパターン４２の側面には金属膜４３がそれぞれ離れて蒸着する。
【００５８】
一方、隣接するアシストパターン４２の間の距離が十分に離れていない場合、言い換えれば、隣接するアシストパターン４２の間の距離が所定以下の場合、隣接するアシストパターン４２の側面には金属膜４３が互いに連結されて蒸着する。このように、隣接するアシストパターン４２の側面に金属膜４３が互いに連結されて蒸着する性質を利用して、ハードマスクパターン４４を形成することも可能である。
【００５９】
隣接するアシストパターン４２の間の距離が所定以下の場合、例えば、図３３の点線で囲まれた範囲に示す太幅のワイヤラインを形成するためのハードマスクパターン４４を形成することも可能である。また、隣接するアシストパターン４２の間の距離が所定以下の場合、例えば、コンタクト領域４７をゲート電極４６の途中に形成するためのハードマスクパターン４４を形成することも可能である。
【００６０】
隣接するアシストパターン４２の間の距離が徐徐に短くなると、所定の距離を境界として、隣接するアシストパターン４２の側面に金属膜４３が互いに連結されて蒸着する変異点が存在する。ここで、隣接するアシストパターン４２の側面に金属膜４３が互いに連結されて蒸着することにより形成されたハードマスクパターン４４の幅について、以下のように定義することが可能である。
【００６１】
例えば、隣接するアシストパターン４２の間の距離が十分に離れている場合に形成されるハードマスクパターン４４の幅をＡ（ｎｍ）とする。この場合、理論的には２倍の２Ａ（ｎｍ）が、連結形成されたハードマスクパターン４４の幅となる。連結形成されたハードマスクパターン４４とは、隣接するアシストパターン４２の側面に金属膜４３が互いに連結されて蒸着することにより形成されたハードマスクパターン４４をいう。隣接するアシストパターン４２の間の距離を、ハードマスクパターン４４の水平方向の幅の長さの２倍の距離となるように、隣接するアシストパターン４２をポリシリコン膜４０上に形成する。これにより、連結形成されたハードマスクパターン４４の幅を、連結形成されていないハードマスクパターン４４の幅の２倍とすることが可能である。
【００６２】
また、隣接するアシストパターン４２の間の距離を、ハードマスクパターン４４の水平
方向の幅の長さの２倍以下の距離となるように、隣接するアシストパターン４２をポリシリコン膜４０上に形成することも可能である。成膜条件によっては、成膜途中でボイド等が発生する可能性があるため、１．５〜１．６Ａ（ｎｍ）程度が、連結形成されたハードマスクパターン４４の幅として好ましい。このような条件を考慮して、連結形成されたハードマスクパターン４４を形成した場合、ゲート電極４６の幅（ゲート長）をＡ（ｎｍ）とすると、ワイヤラインの幅は１．５〜１．６Ａ（ｎｍ）程度となる。
【００６３】
ここで、図３４に示すアシストパターン４２の形状に基づいてポリシリコン膜４０上にアシストパターン４２を形成した場合の例を、図３４から図３６を参照して説明する。図３４は、ゲート電極４６Ａ〜Ｊ、コンタクト領域４７Ａ〜Ｊ及びアシストパターン４２Ａ〜Ｄのレイアウトを示す図である。図３４に示すアシストパターン４２の形状は、図３３に示すアシストパターン４２の形状と比較して、斜線で示した部分が設計されていない。
【００６４】
図３５は、図３４に示すアシストパターン４２の形状に基づいてポリシリコン膜４０上にアシストパターン４２を形成し、アシストパターン４２の側面にハードマスクパターン４４を形成した場合の半導体装置の上面図である。
【００６５】
図３５に示すアシストパターン４２を除去し、レジストパターン４５を用いて、ハードマスクパターン４４を部分的に除去することにより、微細化されたハードマスクパターン４４を形成することができる。微細化されたハードマスクパターン４４をマスクとしてポリシリコン膜４０をエッチングすることにより、図３６に示すように、半導体基板１上方に微細化されたゲート電極４６及びコンタクト領域４７を形成することができる。
【００６６】
図３６に示すように、コンタクト領域４７の一部が欠損している。そのため、コンタクト２７をコンタクト領域４７上に形成した場合、コンタクト２７の底面の一部がコンタクト領域４７に接触しないことになる。この場合、コンタクト２７の底面の接触面積は７５％程度である。すなわち、コンタクト２７の底面の接触面積は２５％程度の損失が発生する。図３４に示す斜線部分にもアシストパターン４２を形成することで、コンタクト２７の底面の接触面積の損失の発生を抑制することが可能である。すなわち、図３３に示すように、アシストパターン４２の形状を、ゲート電極４６及びコンタクト領域４７の形状よりも長手方向に突出させて設計することで、コンタクト２７の底面の接触面積の損失の発生を抑制することが可能である。
【００６７】
次に、アシストパターン４２の形状データの作成方法について説明する。図３７は、アシストパターン４２の形状データを作成するために用いられる設計支援装置５０の構成図である。設計支援装置５０は、コンピュータプログラムを実行することで設計支援装置５０を制御するCentral Processing Unit（ＣＰＵ、中央処理装置）５１、ＣＰＵ５１で実
行されるコンピュータプログラムやＣＰＵ５１が処理するデータを記憶するメモリ５２を有する。また、図３７に示すように、設計支援装置５０は、ＣＰＵ５１と各種の装置とを接続するインターフェース５３、ハードディスク駆動装置５４、可搬媒体駆動装置５５、入力装置５６、表示装置５７を有している。
【００６８】
メモリ５２は、ＣＰＵ５１で実行されるプログラムやＣＰＵ５１で処理されるデータを記憶する。メモリ５２は、例えば、揮発性のRandom Access Memory（ＲＡＭ）、不揮発性のRead Only Memory（ＲＯＭ）である。インターフェース５３は、Universal Serial Bus（ＵＳＢ）等のシリアルインターフェース、あるいは、Peripheral Component Interconnect（ＰＣＩ）等のパラレルインターフェースのいずれでもよい。なお、ＣＰＵ５１と各
装置とをインターフェース５３で接続しているが、ＣＰＵ５１と各装置との間を異なるインターフェースで接続してもよい。また、複数のインターフェース５３をブリッジ接続してもよい。
【００６９】
ハードディスク駆動装置５４は、メモリ５２にロードされるプログラムを格納する。また、ハードディスク駆動装置５４は、ＣＰＵ５１で処理されるデータを記憶する。可搬媒体駆動装置５５は、例えば、Compact Disc（ＣＤ）、Digital Versatile Disk（ＤＶＤ）、ＨＤ−ＤＶＤ、ブルーレイディスク等の駆動装置である。また、可搬媒体駆動装置５５は、フラッシュメモリ等の不揮発性メモリを有するカード媒体の入出力装置であってもよい。可搬媒体駆動装置５５が駆動する媒体は、例えば、ハードディスク駆動装置５４にインストールされるコンピュータプログラム、入力データ等を格納する。入力装置５６は、例えば、キーボード、マウス、ポインティングデバイス、ワイヤレスリモコン等である。
【００７０】
表示装置５７は、ＣＰＵ５１で処理されるデータやメモリに記憶されるデータを表示する。表示装置５７は、例えば、液晶表示装置、プラズマディスプレイパネル、Cathode Ray Tube（ＣＲＴ）、エレクトロルミネッセンスパネル等である。
【００７１】
図３８は、設計支援装置５０の機能ブロック図である。図３８に示す各機能部は、ＣＰＵ５１、メモリ５２等を含むコンピュータ、各装置及びコンピュータ上で実行されるプログラム等によって実現することができる。
【００７２】
図３９は、設計支援装置５０により実行されるアシストパターン４２の形状データの作成方法のフローを示す図である。図３９のステップＳ０１において、設計支援装置５０は、アシストパターン４２の形状データの作成を開始する。例えば、設計支援装置５０は、アシストパターン４２の形状データの作成の指示を入力装置５６から受け付けることにより、アシストパターン４２の形状データの作成を開始してもよい。
【００７３】
図３９のステップＳ０２において、レイアウトデータ作成部６０（レイアウト部に相当）は、半導体装置のレイアウトデータを作成する。例えば、レイアウトデータ作成部６０は、図３２に示す半導体装置のレイアウトデータを作成する。
【００７４】
次に、図３９のステップＳ０３において、チェック部６１は、レイアウトデータ作成部６０により作成された半導体装置のレイアウトデータに対して、デザインルールチェック（ＤＲＣ）を実施する。この場合のデザインルールチェックは、半導体装置のレイアウトデータが設計基準（デザインルール）を満たしているかの検証である。
【００７５】
半導体装置のレイアウトデータが設計基準を満たしていない場合（図３９のステップＳ０３でＮＯ）、図３９のステップＳ０４に進む。図３９のステップＳ０４において、修正部６２は、半導体装置のレイアウトデータを修正する。修正後の半導体装置のレイアウトデータは、図３９のステップＳ０３において、チェック部６１により再度デザインルールチェックが実施される。
【００７６】
一方、半導体装置のレイアウトデータが設計基準を満たしている場合（図３９のステップＳ０３でＹＥＳ）、図３９のステップＳ０５に進む。図３９のステップＳ０５において、形状データ抽出部６３（抽出部に相当）は、半導体装置のレイアウトデータからゲート電極４６及びコンタクト領域４７の抽出を行い、ゲート電極４６の形状データ及びコンタクト領域４７の形状データを作成する。半導体装置のレイアウトデータに複数のゲート電極４６及びコンタクト領域４７が存在する場合、形状データ抽出部６３は、半導体装置のレイアウトデータから複数のゲート電極４６及びコンタクト領域４７の抽出を行う。例えば、形状データ抽出部６３は、図３２に示す半導体装置のレイアウトデータからゲート電極４６Ａ〜Ｊ及びコンタクト領域４７Ａ〜Ｊを抽出し、図４０に示すゲート電極４６Ａ〜Ｊの形状データ及びコンタクト領域４７Ａ〜Ｊの形状データを作成する。以下では、ゲート電極４６の形状データ及びコンタクト領域４７の形状データをデザインインテントデー
タという。
【００７７】
そして、図３９のステップＳ０６において、位置算出部６４は、作成対象となるアシストパターン４２と接するコンタクト領域４７として、コンタクト領域４７の突出している部分が互いに向かい合っている二つのコンタクト領域４７を決定する。例えば、位置算出部６４は、図４０に示すレイアウトデータからコンタクト領域４７Ａ及び４７Ｂを決定する。位置算出部６４は、コンタクト領域４７Ｃ〜４７Ｊについても同様に決定する。
【００７８】
図３９のステップＳ０６において、位置算出部６４は、決定した二つのコンタクト領域４７の一方と隣接するゲート電極４６の辺の位置を算出する。この場合、位置算出部６４は、コンタクト領域４７の辺と段差が生じているゲート電極４６の辺を基準として、ゲート電極４６の辺の位置を算出する。例えば、位置算出部６４は、図４０に示すレイアウトデータにおけるゲート電極４６Ａの辺Ｋの位置を算出する。
【００７９】
図３９のステップＳ０６において、位置算出部６４は、決定した二つのコンタクト領域４７の一方の辺の位置を算出する。この場合、位置算出部６４は、ゲート電極４６の辺と段差が生じているコンタクト領域４７の辺の位置を算出する。例えば、位置算出部６４は、図４０に示すレイアウトデータにおけるコンタクト領域４７Ａの辺Ｍの位置を算出する。
【００８０】
図３９のステップＳ０６において、位置算出部６４は、決定した二つのコンタクト領域４７の他方の辺の位置を算出する。この場合、位置算出部６４は、ゲート電極４６の辺と段差が生じているコンタクト領域４７の辺の位置を算出する。例えば、位置算出部６４は、図４０に示すレイアウトデータにおけるコンタクト領域４７Ｂの辺Ｏの位置を算出する。
【００８１】
図３９のステップＳ０６において、位置算出部６４は、決定した二つのコンタクト領域４７の他方と隣接するゲート電極４６の辺の位置を算出する。この場合、位置算出部６４は、コンタクト領域４７の辺と段差が生じているゲート電極４６の辺の位置を算出する。例えば、位置算出部６４は、図４０に示すレイアウトデータにおけるゲート電極４６Ｂの辺Ｐの位置を算出する。
【００８２】
図３９のステップＳ０６において、位置算出部６４は、決定した二つのコンタクト領域４７の一方と隣接するゲート電極４６の辺の位置と、決定した二つのコンタクト領域４７の他方の辺の位置との間の距離を算出する。例えば、位置算出部６４は、図４０に示すレイアウトデータのゲート電極４６Ａの辺Ｋの位置と、コンタクト領域４７Ｂの辺Ｏの位置との間の距離Ｑを算出する。
【００８３】
図３９のステップＳ０６において、距離算出部６５は、決定した二つのコンタクト領域４７の一方と隣接するゲート電極４６の辺の位置と、決定した二つのコンタクト領域４７の他方と隣接するゲート電極４６の辺の位置との間の距離を算出する。例えば、距離算出部６５は、図４０に示すレイアウトデータのゲート電極４６Ａの辺Ｋの位置と、ゲート電極４６Ｂの辺Ｐの位置との間の距離Ｒを算出する。
【００８４】
図３９のステップＳ０６において、距離算出部６５は、決定した二つのコンタクト領域４７の一方の辺の位置と、対象とする二つのコンタクト領域４７の他方と隣接するゲート電極４６の辺の位置との間の距離を算出する。例えば、距離算出部６５は、図４０に示すレイアウトデータのコンタクト領域４７Ａの辺Ｍの位置と、ゲート電極４６Ｂの辺Ｐの位置との間の距離Ｓを算出する。
【００８５】
図３９のステップＳ０６において、補助パターン作成部６６（第１パターン作成部に相当）は、算出した距離に基づいて、アシストパターン４２の形状データを作成する。この際、補助パターン作成部６６は、アシストパターン４２がコンタクト領域４７の突出部分の三辺に接するように、アシストパターン４２の形状データを作成する。アシストパターン４２がコンタクト領域４７の突出部分の三辺に接することで、アシストパターン４２は、ゲート電極４６の端部及びコンタクト領域４７の端部よりも突出した形状になる。例えば、補助パターン作成部６６は、図３３に示すアシストパターン４２の形状データ、ゲート電極４６の形状データ及びコンタクト領域４７の形状データを作成する。図３３は、アシストパターン４２の形状データ、ゲート電極４６の形状データ及びコンタクト領域４７の形状データを示しているが、補助パターン作成部６６は、アシストパターン４２の形状データのみを作成してもよい。
【００８６】
図３９のステップＳ０７において、チェック部６１は、補助パターン作成部６６により作成されたアシストパターン４２の形状データに対して、デザインルールチェックを実施する。この場合のデザインルールチェックは、アシストパターン４２の形状データが、設計基準（デザインルール）を満たしているかの検証である。
【００８７】
アシストパターン４２の形状データが設計基準を満たしていない場合（図３９のステップＳ０７でＮＯ）、図３９のステップＳ０８に進む。図３９のステップＳ０８において、修正部６２は、アシストパターン４２の形状データを修正する。修正後のアシストパターン４２の形状データは、図３９のステップＳ０７において、チェック部６１により再度デザインルールチェックが実施される。
【００８８】
一方、アシストパターン４２の形状データが設計基準を満たしている場合（図３９のステップＳ０７でＹＥＳ）、設計支援装置５０は、アシストパターン４２の形状データの作成を終了する。
【００８９】
図４１は、設計支援装置５０により実行されるカッティングマスク７０の形状データの作成方法のフローを示す図である。図４１のステップＳ１１において、設計支援装置５０は、カッティングマスク７０の形状データの作成を開始する。例えば、設計支援装置５０は、カッティングマスク７０の形状データの作成の指示を入力装置５６から受け付けることにより、カッティングマスク７０の形状データの作成を開始してもよい。
【００９０】
図４１のステップＳ１２において、設計支援装置５０は、アシストパターン４２の形状データの作成を行う。この場合、設計支援装置５０は、図３９で説明したアシストパターン４２の形状データの作成方法のフローに従って、アシストパターン４２の形状データの作成を行う。
【００９１】
図４１のステップＳ１３において、ハードマスクパターン作成部６７（第２パターン作成部に相当）は、アシストパターン４２の形状データに対して、ハードマスクパターン４４の形状データを付加する。この際、ハードマスクパターン作成部６７は、ゲート電極４６及びコンタクト領域４７の形状や大きさ、金属膜４３の種類や成膜条件等に基づいて、アシストパターン４２の形状データに対して、ハードマスクパターン４４の形状データを付加する。ただし、アシストパターン４２の形状データに対して、ハードマスクパターン４４の形状データを付加する場合、ゲート電極４６及びコンタクト領域４７の形状や大きさ、金属膜４３の種類や成膜条件等のパラメータ全部が必須というわけではない。ハードマスクパターン作成部６７は、ゲート電極４６及びコンタクト領域４７の形状や大きさ、金属膜４３の種類や成膜条件等のパラメータを適宜選択して、アシストパターン４２の形状データに対して、ハードマスクパターン４４の形状データを付加することが可能である。図４２は、アシストパターン４２の形状データに対して、ハードマスクパターン４４の
形状データが付加された場合の設計データを示す図である。
【００９２】
図４１のステップＳ１４において、ハードマスクパターン作成部６７は、図４１のステップＳ１３で作成された設計データからアシストパターン４２の形状データを除外することにより、ハードマスクパターン４４の形状データを作成する。すなわち、ハードマスクパターン作成部６７は、図４１のステップＳ１３で作成された設計データと、アシストパターン４２の形状データとのＮＯＴ処理の演算を行うことにより、ハードマスクパターン４４の形状データを作成する。
【００９３】
図４１のステップＳ１５において、部分形状データ作成部６８（第３パターン作成部に相当）は、図４１のステップＳ１４で作成されたハードマスクパターン４４の形状データから、図３９のステップＳ０５で作成されたデザインインテントデータの部分を除外する。すなわち、部分形状データ作成部６８は、図４１のステップＳ１４で作成されたハードマスクパターン４４の形状データと、図３９のステップＳ０５で作成されたデザインインテントデータとのＮＯＴ処理の演算を行う。図４３は、図４１のステップＳ１４で作成されたハードマスクパターン４４の形状データから、図３９のステップＳ０５で作成されたデザインインテントデータの部分を除外することにより作成された設計データを示す図である。この設計データは、ハードマスクパターン４４の形状データからデザインインテントデータの部分を除外することにより作成されたハードマスクパターン４４の部分形状データである。
【００９４】
図４１のステップＳ１６において、カッティングマスク作成部６９（マスクデータ作成部に相当）は、カッティングマスク７０の形状データを作成する。この際、カッティングマスク作成部６９は、カッティングマスク７０の結合を行う。図４３では、ハードマスクパターン４４Ａとハードマスクパターン４４Ｂとの間の距離は短くなっている。そのため、ハードマスクパターン４４Ａを切断（除去）するためのカッティングマスク７０と、ハードマスクパターン４４Ｂを切断（除去）するためのカッティングマスク７０とをそれぞれ作成すると、カッティングマスク７０に重複部分が発生する。
【００９５】
そこで、ハードマスクパターン４４Ａを切断（除去）するためのカッティングマスク７０と、ハードマスクパターン４４Ｂを切断（除去）するためのカッティングマスク７０とを結合することにより、カッティングマスク７０に重複部分が発生しないようにする。図４３のハードマスクパターン４４Ｃについても同様のことがいえる。この場合、カッティングマスク作成部６９は、ハードマスクパターン４４Ａ、Ｂ及びＣをまとめて切断（除去）するために、カッティングマスク７０の結合を行う。
【００９６】
図４４は、カッティングマスク作成部６９により作成されたカッティングマスク７０の形状データを示す図である。図４４に示すように、図４３に示すハードマスクパターン４４Ａ、４４Ｂ及び４４Ｃをまとめて切断（除去）するために、カッティングマスク７０の結合が行われ、カッティングマスク７０の形状データが作成されている。
【００９７】
図４１のステップＳ１６において、カッティングマスク作成部６９は、例えば、隣接するハードマスクパターン４４の間の距離が４５ｎｍ未満であれば、カッティングマスク７０を結合するようにしてもよい。
【００９８】
このように、カッティングマスク７０を結合することにより、ハードマスクパターン４４を切断（除去）するためのフォトマスク（レチクル）を、一枚のマスクで作成することが可能となる。
【００９９】
次に、図４１のステップＳ１７において、チェック部６１は、カッティングマスク作成
部６９により作成されたカッティングマスク７０の形状データに対して、デザインルールチェックを実施する。この場合のデザインルールチェックは、カッティングマスク７０の形状データが、設計基準（デザインルール）を満たしているかの検証である。すなわち、チェック部６１は、カッティングマスク７０の形状データに基づいて製造されるカッティングマスク７０の形状に問題がないかをチェックする。
【０１００】
カッティングマスク７０の形状データが設計基準を満たしていない場合、図４１のステップＳ１８に進む。図４１のステップＳ１８において、修正部６２は、カッティングマスク７０の形状データを修正する。例えば、修正部６２は、カッティングマスク７０の結合を行うためのマージパラメータ等を変更することにより、カッティングマスク７０の形状データを修正する。マージパラメータは、カッティングマスク７０の大きさやカッティングマスク７０の結合箇所等がある。修正後のカッティングマスク７０の形状データは、図４１のステップＳ１７において、チェック部６１により再度デザインルールチェックが実施される。
【０１０１】
一方、カッティングマスク７０の形状データが設計基準を満たしている場合、設計支援装置５０は、カッティングマスク７０の形状データの作成を終了する。
【０１０２】
第１実施形態及び第２実施形態では、Complementary Metal Oxide Semiconductor（Ｃ
ＭＯＳ）の製造方法の例を示した。これに限らず、ｐ型（ｐチャネル）ＭＯＳ又はｎ型（ｎチャネル）ＭＯＳの製造方法にも、第１実施形態及び第２実施形態に係る半導体装置及びその製造方法を適用することが可能である。また、第１実施形態及び第２実施形態に係る半導体装置及びその製造方法は、多層配線の半導体装置及びその製造方法を含むものである。
【０１０３】
〈変形例〉
第２実施形態で説明したハードマスクパターン４４の形成方法は、ＣＭＰダミーパターン８０の形成に応用することが可能である。ＣＭＰダミーパターン８０は、ＣＭＰ工程での平坦化の度合いを改善するために半導体基板１上に作成するパターンである。以下において、第２実施形態に係る半導体装置の製造方法の変形例について、図４５を用いて説明する。
【０１０４】
図４５は、本変形例に係る半導体装置の製造方法に用いられるＣＭＰダミーパターン８０及びアシストパターン８１の上面図である。図４５に示すアシストパターン８１は、ＣＭＰダミーパターン８０用のレジストパターンを用いることにより、第２実施形態で説明したアシストパターン４２の形成工程と同様の工程で形成することが可能である。
【０１０５】
図４５に示すように、アシストパターン８１の側面にＣＭＰダミーパターン８０が形成されている。図４５に示すＣＭＰダミーパターン８０は、第２実施形態で説明したハードマスクパターン４４の形成工程と同様の工程で形成することが可能である。図４５に示すアシストパターン８１を除去することにより、半導体基板１上にＣＭＰダミーパターン８０のみを形成することが可能である。
【０１０６】
〈コンピュータ読み取り可能な記録媒体〉
コンピュータに上記いずれかの機能を実現させるプログラムをコンピュータが読み取り可能な記録媒体に記録することができる。そして、コンピュータに、この記録媒体のプログラムを読み込ませて実行させることにより、その機能を提供させることができる。ここで、コンピュータ読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータから読み取ることができる記録媒体をいう。このような記録媒体のうちコンピュータから取り外し可能
なものとしては、例えばフレキシブルディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ／Ｗ、ＤＶＤ、ＤＡＴ、８ｍｍテープ、メモリカード等がある。また、コンピュータに固定された記録媒体としてハードディスクやＲＯＭ等がある。
【符号の説明】
【０１０７】
１ 半導体基板
２、５ シリコン酸化膜
３ シリコン窒化膜
４、７、１５、１７、１９、２２、２４、４５ レジストパターン
１０、１３、４０ ポリシリコン膜
１１、４１、４３ 金属膜
１２、４２、８１ アシストパターン
１４、４４ ハードマスクパターン
１６、４６ ゲート電極
４７ コンタクト領域
５０ 設計支援装置
５１ ＣＰＵ
５２ メモリ
５３ インターフェース
５４ ハードディスク駆動装置
５５ 可搬媒体駆動装置
５６ 入力装置
５７ 表示装置
６０ レイアウトデータ作成部
６１ チェック部
６２ 修正部
６３ 形状データ抽出部
６４ 位置算出部
６５ 距離算出部
６６ 補助パターン作成部
６７ ハードマスクパターン作成部
６８ 部分形状データ作成部
６９ カッティングマスク作成部
７０ カッティングマスク
８０ ＣＭＰダミーパターン
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び設計支援装置に関する。
【背景技術】
【０００２】
半導体装置の微細化が要求されている。近年では、半導体装置の製造プロセスで用いられる露光光源の波長では対応できないような微細ピッチパターンが要求されるようになった。これに伴い、微細なパターンの形成においては、ダブルパターニング等の手法を用いて、所望のデザインになるような製造プロセスを構築する。
【０００３】
多重露光を用いたダブルパターニングでは、第一のパターニングに対し、第二のパターニングの重ね合せ露光を厳しく管理する必要がある。そのため、所望のLarge Scale Integration（ＬＳＩ）の回路パターンを適切に分割できない場合には、スペーサー法と呼ば
れる手法のダブルパターニングが用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１５０１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スペーサー法は、位置ズレに対する管理が緩やかであるというメリットに対して、作成できる形状パターンが少ないという制約がある。そのため、追加工程としてコンタクト用のコンタクト領域（又はパッド領域ともいう）を作成する場合がある。コンタクト領域は、上層電極と下層電極とを効率良く接続するための領域である。本開示は、コンタクト領域の欠損を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一観点による半導体装置の製造方法は、基板上方に導電膜を形成する工程と、前記導電膜上に補助パターンを形成する工程と、前記導電膜及び前記補助パターンを覆うように金属膜を形成する工程と、前記金属膜をエッチバックし、前記補助パターンの側面に前記金属膜からなるサイドウォール膜を形成する工程と、前記サイドウォール膜を形成する工程の後、前記補助パターンを除去する工程と、前記補助パターンを除去する工程の後、前記導電膜及び前記サイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成する工程と、前記レジストパターンをマスクとしてエッチングすることにより前記サイドウォール膜の露出している部分を除去する工程と、前記サイドウォール膜をマスクとして前記導電膜をエッチングすることで、ゲート電極及び前記ゲート電極と導通するコンタクト領域を形成する工程と、を備え、前記レジストパターンから露出している部分が除去されることにより前記導電膜上に残存する前記サイドウォール膜の形状は、前記ゲート電極及び前記コンタクト領域の形状に対応し、前記補助パターンの形状は、前記コンタクト領域の形状に対応する前記サイドウォール膜の少なくとも三辺と接する。
【発明の効果】
【０００７】
開示の方法によれば、コンタクト領域の欠損を抑制することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の断面図である。
【図３】第１実施形態に係る半導体装置の断面図である。
【図４】第１実施形態に係る半導体装置の断面図である。
【図５】第１実施形態に係る半導体装置の断面図である。
【図６】第１実施形態に係る半導体装置の断面図である。
【図７Ａ】第１実施形態に係る半導体装置の上面図である。
【図７Ｂ】第１実施形態に係る半導体装置の断面図である。
【図８Ａ】第１実施形態に係る半導体装置の上面図である。
【図８Ｂ】第１実施形態に係る半導体装置の断面図である。
【図９Ａ】第１実施形態に係る半導体装置の上面図である。
【図９Ｂ】第１実施形態に係る半導体装置の断面図である。
【図１０Ａ】第１実施形態に係る半導体装置の上面図である。
【図１０Ｂ】第１実施形態に係る半導体装置の断面図である。
【図１１Ａ】第１実施形態に係る半導体装置の上面図である。
【図１１Ｂ】第１実施形態に係る半導体装置の断面図である。
【図１２】第１実施形態に係る半導体装置の上面図である。
【図１３】第１実施形態に係る半導体装置の上面図である。
【図１４】第１実施形態に係る半導体装置の断面図である。
【図１５】第１実施形態に係る半導体装置の断面図である。
【図１６】第１実施形態に係る半導体装置の断面図である。
【図１７】第１実施形態に係る半導体装置の断面図である。
【図１８】第１実施形態に係る半導体装置の断面図である。
【図１９】第１実施形態に係る半導体装置の断面図である。
【図２０】第１実施形態に係る半導体装置の断面図である。
【図２１】第１実施形態に係る半導体装置の断面図である。
【図２２】第２実施形態に係る半導体装置の断面図である。
【図２３】第２実施形態に係る半導体装置の断面図である。
【図２４】第２実施形態に係る半導体装置の上面図である。
【図２５】第２実施形態に係る半導体装置の上面図である。
【図２６】第２実施形態に係る半導体装置の上面図である。
【図２７】第２実施形態に係る半導体装置の上面図である。
【図２８】第２実施形態に係る半導体装置の上面図である。
【図２９】第２実施形態に係る半導体装置の上面図である。
【図３０】第２実施形態に係る半導体装置の上面図である。
【図３１】ゲート電極、コンタクト領域及びコンタクトを示す図である。
【図３２】半導体装置のレイアウト図である。
【図３３】ゲート電極、コンタクト領域及びハードマスクパターンのレイアウト図である。
【図３４】ゲート電極、コンタクト領域及びハードマスクパターンのレイアウト図である。
【図３５】第２実施形態に係る半導体装置の上面図である。
【図３６】第２実施形態に係る半導体装置の上面図である。
【図３７】設計支援装置の構成図である。
【図３８】設計支援装置の機能ブロック図である。
【図３９】アシストパターンの形状データの作成方法のフローを示す図である。
【図４０】ゲート電極の形状データ及びコンタクト領域の形状データを示す図である。
【図４１】カッティングマスクの形状データの作成方法のフローを示す図である。
【図４２】設計データを示す図である。
【図４３】設計データを示す図である。
【図４４】カッティングマスクの形状データを示す図である。
【図４５】ＣＭＰダミーパターン及びアシストパターンの上面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、実施形態に係る半導体装置及びその製造方法並びに設計支援装置について説明する。以下の実施形態の構成は例示であり、本開示は実施形態の構成に限定されない。
【００１０】
〈第１実施形態〉
図１から図２１を参照して、第１実施形態に係る半導体装置及びその製造方法について説明する。第１実施形態に係る半導体装置の製造方法においては、まず、図１に示すように、半導体基板１上の全面に、例えば、熱酸化法により膜厚５ｎｍのシリコン酸化膜２を形成する。半導体基板１として、例えば、ｐ型のシリコン基板を用いる。次に、例えば、Chemical Vapor Deposition（ＣＶＤ、化学気相成長）法により、シリコン酸化膜２上に
膜厚８０ｎｍのシリコン窒化膜３を形成する。これにより、シリコン酸化膜２及びシリコン窒化膜３を有するハードマスクが形成される。
【００１１】
次に、例えば、スピンコート法により、シリコン窒化膜３上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、図１に示すように、シリコン窒化膜３上にレジストパターン４を形成する。レジストパターン４をマスクとして、シリコン酸化膜２及びシリコン窒化膜３をエッチングする。次に、レジストパターン４を除去する。そして、シリコン酸化膜２及びシリコン窒化膜３をハードマスクとして、半導体基板１をエッチングすることにより、図２に示すように、半導体基板１に溝が形成される。
【００１２】
次に、図３に示すように、半導体基板１上の全面に、例えば、プラズマＣＶＤ法により、膜厚４５０ｎｍのシリコン酸化膜５を形成する。そして、例えば、Chemical Mechanical Polishing（ＣＭＰ、化学機械研磨）法により、シリコン窒化膜３の表面が露出するま
でシリコン酸化膜５の表面を研磨する。シリコン窒化膜３が、研磨を行う際におけるストッパ膜として機能する。シリコン酸化膜５の表面を研磨することにより、図４に示すように、半導体基板１の溝に素子分離領域６が形成される。半導体基板１に素子分離領域６が形成されることにより、半導体基板１に素子領域Ａ、Ｂ、Ｃ及びＤが画定される。
【００１３】
次に、例えば、ウェットエッチングにより、半導体基板１上方に残っているシリコン酸化膜２及びシリコン窒化膜３を除去する。そして、例えば、スピンコート法により、半導体基板１上の全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、図５に示すように、素子領域Ａ及びＣを覆うレジストパターン７を形成する。そして、レジストパターン７をマスクとして、半導体基板１内にｎ型不純物を注入することにより、半導体基板１にｎ型ウェル８が形成される。ｎ型不純物として、例えば、リン（Ｐ）を用いる。その後、レジストパターン７を除去する。
【００１４】
次に、例えば、熱酸化法により、図６に示すように、膜厚２ｎｍのゲート絶縁膜９を形成する。そして、例えば、ＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜１０（導電膜に相当）をゲート絶縁膜９上に形成する。次に、例えば、ＣＶＤ法又はＣＶＤスパッタリング法によりポリシリコン膜１０上に膜厚８０ｎｍ〜１２０ｎｍの金属膜１１を形成する。金属膜１１は、例えば、ポリシリコン膜である。
【００１５】
次に、例えば、スピンコート法により、金属膜１１上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、金属膜１１上にレジストパターンを形成する。
【００１６】
レジストパターンをマスクとして金属膜１１に対して異方性エッチングを行うことにより、ポリシリコン膜１０上にアシストパターン１２を形成する。その後、レジストパターンを除去する。図７Ａは、ポリシリコン膜１０上にアシストパターン１２を形成した場合の半導体装置の上面図である。図７Ｂは、図７Ａの点線Ａで示した位置を矢印方向Ｂから見た半導体装置の断面図である。
【００１７】
次に、図８Ａ及び図８Ｂに示すように、例えば、ＣＶＤ法又はＣＶＤスパッタリング法により膜厚２０〜３０ｎｍの金属膜１３をポリシリコン膜１０及びアシストパターン１２上に形成する。金属膜１３は、例えば、酸化膜、窒化膜又はシリコン酸化膜である。この場合、アシストパターン１２を覆うように金属膜１３がアシストパターン１２の上面及び側面に蒸着する。図８Ａは、ポリシリコン膜１０及びアシストパターン１２上に金属膜１３を形成した場合の半導体装置の上面図である。図８Ｂは、図８Ａの点線Ｃで示した位置を矢印方向Ｄから見た半導体装置の断面図である。
【００１８】
そして、金属膜１３に対してエッチバックを行い、図９Ａ及び図９Ｂに示すように、アシストパターン１２の側面にハードマスクパターン１４を形成する。すなわち、アシストパターン１２の側面に金属膜１３のサイドウォール膜が形成されることにより、アシストパターン１２の側面にハードマスクパターン１４が形成される。したがって、ハードマスクパターン１４は、サイドウォール膜形状の金属膜１３である。図９Ａでは、アシストパターン１２の側面にリング型のハードマスクパターン１４が形成されている。図９Ａは、アシストパターン１２の側面にハードマスクパターン１４を形成した場合の半導体装置の上面図である。図９Ｂは、図９Ａの点線Ｅで示した位置を矢印方向Ｆから見た半導体装置の断面図である。
【００１９】
次に、図１０Ａ及び図１０Ｂに示すように、アシストパターン１２を除去する。アシストパターン１２の除去は、エッチバック又はウェット処理により行ってもよい。図１０Ａは、アシストパターン１２を除去した場合の半導体装置の上面図である。図１０Ｂは、図１０Ａの点線Ｇで示した位置を矢印方向Ｈから見た半導体装置の断面図である。
【００２０】
そして、例えば、スピンコート法により、ポリシリコン膜１０及びハードマスクパターン１４上にフォトレジスト膜を形成する。次に、カッティングマスクを用いてフォトレジスト膜を露光することにより、図１１Ａ及び図１１Ｂに示すように、ポリシリコン膜１０及びハードマスクパターン１４上にレジストパターン１５を形成する。すなわち、ポリシリコン膜１０及びハードマスクパターン１４の一部を覆い、一部を露出させるレジストパターン１５を形成する。図１１Ａは、ポリシリコン膜１０及びハードマスクトパターン１４上にレジストパターン１５を形成した場合の半導体装置の上面図である。図１１Ｂは、図１１Ａの点線Ｉで示した位置を矢印方向Ｊから見た半導体装置の断面図である。図１１Ａに示すように、ハードマスクパターン１４の切断（除去）したい部位が露出し、ハードマスクパターン１４の切断（除去）したくない部位がレジストパターン１５で覆われている。
【００２１】
そして、レジストパターン１５をマスクとして、ハードマスクパターン１４をエッチングすることにより、図１２に示すように、ハードマスクパターン１４の露出部位が除去される。すなわち、ハードマスクパターン１４は、レジストパターン１５から露出している部分が除去される。図１２は、ハードマスクパターン１４の露出部位が除去された場合の半導体装置の上面図である。
【００２２】
次に、図１３に示すように、レジストパターン１５を除去する。レジストパターン１５の除去は、エッチバック又ウェット処理により行ってもよい。図１３は、レジストパターン１５を除去した場合の半導体装置の上面図である。図１３に示すように、ポリシリコン
膜１０上にハードマスクパターン１４の微細パターンが形成されている。
【００２３】
そして、ハードマスクパターン１４をマスクとして、ポリシリコン膜１０をエッチングすることにより、図１４に示すように、半導体基板１上方にゲート電極１６を形成する。この場合、ハードマスクパターン１４の形状に対応する形状のゲート電極１６が半導体基板１上方に形成される。微細化されたハードマスクパターン１４をマスクとして、ポリシリコン膜１０をエッチングすることによりゲート電極１６の微細化が可能となる。
【００２４】
アシストパターン１２を利用してハードマスクパターン１４を形成し、ハードマスクパターン１４を利用してゲート電極１６を所望の形状に形成することで、ゲート電極１６の微細化が可能となる。したがって、アシストパターン１２は、ゲート電極１６の微細化を補助する補助パターンとして機能する。また、アシストパターン１２は、設計レイアウトには存在しない補助パターンである。
【００２５】
次に、ゲート電極１６上のハードマスクパターン１４を除去する。そして、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン１７を形成する。この場合、素子領域Ｂ及びＤを覆うようにレジストパターン１７を形成する。
【００２６】
そして、図１５に示すように、ｐ型Lightly Doped Drain（ＬＤＤ）領域１８を形成す
る。具体的には、ゲート電極１６及びレジストパターン１７をマスクとして、半導体基板１内にｐ型不純物を注入することにより、ｐ型ＬＤＤ領域１８を形成する。ｐ型不純物として、例えば、ホウ素（Ｂ）を用いる。その後、レジストパターン１７を除去する。
【００２７】
そして、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン１９を形成する。この場合、素子領域Ａ及びＣを覆うようにレジストパターン１９を形成する。
【００２８】
そして、図１６に示すように、ｎ型ＬＤＤ領域２０を形成する。具体的には、ゲート電極１６及びレジストパターン１９をマスクとして、半導体基板１内にｎ型不純物を注入することにより、ｎ型ＬＤＤ領域２０を形成する。ｎ型不純物として、例えば、リン（Ｐ）を用いる。その後、レジストパターン１９を除去する。
【００２９】
次に、半導体基板１上に、ゲート電極１６を覆うようにシリコン酸化膜を堆積する。例えば、ＣＶＤ法を用いることにより、シリコン酸化膜を半導体基板１上に堆積することが可能である。そして、シリコン酸化膜に対して、異方性ドライエッチング（エッチバック）を行う。異方性ドライエッチング（エッチバック）を行うことにより、ゲート電極１６の側面にサイドウォール絶縁膜２１を形成する。
【００３０】
次に、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン２２を形成する。この場合、素子領域Ｂ及びＤを覆うようにレジストパターン２２を形成する。
【００３１】
次に、図１７に示すように、ソース／ドレイン領域２３を形成する。具体的には、ゲート電極１６、サイドウォール絶縁膜２１及びレジストパターン２２をマスクとして、半導体基板１にｐ型不純物を注入することにより、ソース／ドレイン領域２３を形成する。例えば、ｐ型ＬＤＤ領域１８よりも高不純物濃度となる条件でｐ型不純物を注入し、ｐ型Ｌ
ＤＤ領域１８の一部と重畳するソース／ドレイン領域２３を形成する。ｐ型不純物として、例えば、ホウ素（Ｂ）を用いる。その後、レジストパターン２２を除去する。
【００３２】
そして、例えば、スピンコート法により、半導体基板１上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン２４を形成する。この場合、素子領域Ａ及びＣを覆うようにレジストパターン２４を形成する。
【００３３】
次に、図１８に示すように、ソース／ドレイン領域２５を形成する。具体的には、ゲート電極１６、サイドウォール絶縁膜２１及びレジストパターン２４をマスクとして、半導体基板１にｎ型不純物を注入することにより、ソース／ドレイン領域２５を形成する。例えば、ｎ型ＬＤＤ領域２０よりも高不純物濃度となる条件でｎ型不純物を注入し、ｎ型ＬＤＤ領域２０の一部と重畳するソース／ドレイン領域２５を形成する。ｎ型不純物として、例えば、リン（Ｐ）を用いる。その後、レジストパターン２４を除去する。
【００３４】
そして、図１９に示すように、半導体基板１の上方に層間絶縁膜２６を形成し、ＣＭＰ法により層間絶縁膜２６を平坦化する。層間絶縁膜２６は、例えばシリコン酸化膜である。シランガスと酸素ガスとを用いたＣＶＤ法により、層間絶縁膜２６を形成することが可能である。
【００３５】
次に、図２０に示すように、コンタクト２７及び配線２８を形成する。具体的には、フォトリソグラフィ及びエッチングにより、層間絶縁膜２６にコンタクトホールを形成する。そして、層間絶縁膜２６上に例えばタングステン（Ｗ）を堆積した後、ＣＭＰ法によりタングステンを研磨することで層間絶縁膜２６にコンタクト２７を形成する。次に、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属を層間絶縁膜２６上に堆積し、フォトリソグラフィ及びエッチングにより、層間絶縁膜２６上に配線２８を形成する。
【００３６】
そして、図２１に示すように、層間絶縁膜２９、コンタクト３０及び配線３１を形成する。具体的には、配線２８上に層間絶縁膜２９を形成し、ＣＭＰ法により層間絶縁膜２９を平坦化する。層間絶縁膜２９は、例えば、シリコン酸化膜である。シランガスと酸素ガスとを用いたＣＶＤ法により、層間絶縁膜２９を配線２８上に形成することが可能である。コンタクト３０及び配線３１の形成は、コンタクト２７及び配線２８の形成と同様に行う。
【００３７】
このように、層間絶縁膜２９、コンタクト３０及び配線３１を形成することにより、多層配線を形成することが可能である。また、必要に応じて、さらに層間絶縁層及び配線層の形成の工程を繰り返してもよい。
【００３８】
〈第２実施形態〉
図２２から図４４を参照して、第２実施形態に係る半導体装置及びその製造方法について説明する。なお、同一の構成要素については、第１実施形態と同一の符号を付し、その説明を省略する。また、必要に応じて図１から図２１の図面を参照する。
【００３９】
第１実施形態では、ゲート電極１６の微細化に関する技術について説明した。第２実施形態では、ゲート電極１６及びコンタクト領域の微細化に関する技術について説明する。コンタクト領域は上層電極と下層電極とを効率良く接続するための領域である。コンタクト領域は、隣接する電極へのリーク防止や、重ね合せ露光の位置ズレに対するマージンの増加を目的として、上層電極と下層電極とを接続するコンタクトを包含する大きさが必要である。
【００４０】
第２実施形態に係る半導体装置の製造方法においては、図２２に示すように、半導体基板１上にポリシリコン膜４０を形成する。なお、半導体基板１上にポリシリコン膜４０を形成するまでの工程は、第１実施形態に係る半導体装置の製造方法における半導体基板１上にポリシリコン膜１０を形成するまでの工程と同様である。
【００４１】
次に、例えば、ＣＶＤ法又はＣＶＤスパッタリング法により、図２３に示すように、ポリシリコン膜４０上に膜厚８０ｎｍ〜１２０ｎｍの金属膜４１を形成する。金属膜４１は、例えば、ポリシリコン膜である。
【００４２】
そして、例えば、スピンコート法により、金属膜４１上にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、金属膜４１上にレジストパターンを形成する。
【００４３】
レジストパターンをマスクとして金属薄４１に対して異方性エッチングを行うことにより、ポリシリコン膜４０上にアシストパターン４２を形成する。その後、レジストパターンを除去する。図２４は、ポリシリコン膜４０上にアシストパターン４２を形成した場合の半導体装置の上面図である。
【００４４】
次に、図２５に示すように、例えば、ＣＶＤ法又はＣＶＤスパッタリング法により、膜厚２０〜３０ｎｍの金属膜４３をポリシリコン膜４０及びアシストパターン４２上に形成する。金属膜４３は、例えば、酸化膜、窒化膜又はシリコン酸化膜である。この場合、アシストパターン４２を覆うように金属膜４３がアシストパターン４２の上面及び側面に蒸着する。図２５は、ポリシリコン膜４０及びアシストパターン４２上に金属膜４３を形成した場合の半導体装置の上面図である。
【００４５】
そして、金属膜４３に対してエッチバックを行い、図２６に示すように、アシストパターン４２の側面にハードマスクパターン４４を形成する。すなわち、アシストパターン４２の側面に金属膜４３のサイドウォール膜が形成されることにより、アシストパターン４２の側面にハードマスクパターン４４が形成される。したがって、ハードマスクパターン４４は、サイドウォール膜形状の金属膜４３である。図２６は、アシストパターン４２の側面にハードマスクパターン４４を形成した場合の半導体装置の上面図である。
【００４６】
次に、図２７に示すように、アシストパターン４２を除去する。アシストパターン４２の除去は、エッチバック又はウェット処理により行ってもよい。図２７は、アシストパターン４２を除去した場合の半導体装置の上面図である。
【００４７】
そして、例えば、スピンコート法により、ポリシリコン膜４０及びハードマスクパターン４４上にフォトレジスト膜を形成する。次に、カッティングマスクを用いてフォトレジスト膜を露光することにより、図２８に示すように、ポリシリコン膜４０及びハードマスクパターン４４上にレジストパターン４５を形成する。すなわち、ポリシリコン膜４０及びハードマスクパターン４４の一部を覆い、一部を露出させるレジストパターン４５を形成する。図２８は、ポリシリコン膜４０及びハードマスクトパターン４４上にレジストパターン４５を形成した場合の半導体装置の上面図である。図２８に示すように、ハードマスクパターン４４の切断（除去）したい部位が露出し、ハードマスクパターン４４の切断（除去）したくない部位がレジストパターン４５で覆われている。
【００４８】
そして、レジストパターン４５をマスクとして、ハードマスクパターン４４をエッチングすることにより、ハードマスクパターン４４の露出部位を除去する。すなわち、ハードマスクパターン４４は、レジストパターン４５から露出している部分が除去される。次に、レジストパターン４５を除去する。レジストパターン４５の除去は、エッチバック又ウ
ェット処理により行ってもよい。図２９は、レジストパターン４５を除去した場合の半導体装置の上面図である。図２９に示すように、ハードマスクパターン４４の露出部位が除去されることにより、ポリシリコン膜４０上にハードマスクパターン４４の微細パターンが形成される。
【００４９】
そして、ハードマスクパターン４４をマスクとして、ポリシリコン膜４０をエッチングすることにより、図３０に示すように、半導体基板１上方にゲート電極４６と、ゲート電極４６と導通するコンタクト領域４７とを形成する。この場合、ハードマスクパターン４４の形状に対応する形状のゲート電極４６及びコンタクト領域４７が半導体基板１上方に形成される。微細化されたハードマスクパターン４４をマスクとして、ポリシリコン膜４０をエッチングすることにより、微細化されたゲート電極４６の形成が可能となる。また、微細化されたハードマスクパターン４４をマスクとして、ポリシリコン膜４０をエッチングすることにより、微細化されたコンタクト領域４７の形成が可能となる。
【００５０】
アシストパターン４２を利用してハードマスクパターン４４を形成し、ハードマスクパターン４４を利用してゲート電極４６及びコンタクト領域４７を所望の形状に形成することで、ゲート電極４６及びコンタクト領域４７の微細化が可能となる。したがって、アシストパターン４２は、ゲート電極４６及びコンタクト領域４７の微細化を補助する補助パターンとして機能する。また、アシストパターン４２は、設計レイアウトには存在しない補助パターンである。
【００５１】
半導体基板１上方にゲート電極４６及びコンタクト領域４７を形成した後における半導体装置の製造方法の工程は、第１実施形態における半導体装置の製造方法の工程と同様である。
【００５２】
図３１は、ゲート電極４６、コンタクト領域４７、コンタクト領域４７上に形成されるコンタクト２７を示す図である。図３１では、例えば、コンタクト領域４７の縦幅及び横幅の寸法を６０ｎｍとし、ゲート電極４６の横幅の寸法を３０ｎｍとし、コンタクト２７の直径（φ）を４５ｎｍとし、コンタクト領域上４７のコンタクト２７に対する被り量を７．５ｎｍとする。図３１に示すように、コンタクト２７の底面部分は、コンタクト領域４７に完全に接触しているため、コンタクト２７の底面の接触面積は１００％である。
【００５３】
次に、アシストパターン４２の形状について説明する。アシストパターン４２は、ハードマスクパターン４４を微細化して形成するためにポリシリコン膜４０上に形成される。そのため、半導体装置のレイアウト設計では、ハードマスクパターン４４が所望の形状となるように、アシストパターン４２の形状が設計される。
【００５４】
図３２は、第２実施形態に係る半導体装置のレイアウトを示す図である。図３２に示す半導体装置のレイアウトには、ゲート電極４６Ａ〜Ｊと、コンタクト領域４７Ａ〜Ｊと、ソース又はドレインとして作用するアクティブ領域４８とが設計されている。コンタクト領域４７Ａ〜Ｊにはコンタクト２７が設計されている。ゲート電極４６Ａ〜Ｊは長方形の形状であり、コンタクト領域４７Ａ〜Ｊは正方形の形状である。ただし、図３２に示すゲート電極４６Ａ〜Ｊの形状及びコンタクト領域４７Ａ〜Ｊの形状は、例示であって、他の形状であってもよい。図３２に示すように、ゲート電極４６Ａの一辺とコンタクト領域４７Ａの一辺とが同一直線上となるようにゲート電極４６Ａ及びコンタクト領域４７Ａが隣接して配置される。ゲート電極４６Ａとコンタクト領域４７Ａとが隣接して配置されることにより、ゲート電極４６Ａ及びコンタクト領域４７Ａは鉤型の形状となる。ゲート電極４６Ｂ〜Ｊ及びコンタクト領域４７Ｂ〜Ｊについても同様である。
【００５５】
図３３は、ゲート電極４６Ａ〜Ｊ及びコンタクト領域４７Ａ〜Ｊの形状に基づいてアシ
ストパターン４２Ａ〜Ｄの形状を設計した場合のレイアウトを示す図である。図３３に示すように、アシストパターン４２Ａがコンタクト領域４７Ａの突出部分の三辺（辺Ｌ、辺Ｍ及び辺Ｎ）に接するように、アシストパターン４２Ａの形状が設計されている。アシストパターン４２Ｂ〜Ｄについても同様である。
【００５６】
半導体装置の製造において、ポリシリコン膜４０上に形成されるアシストパターン４２の側面は直線であることが好ましい。すなわち、半導体装置の製造において、アシストパターン４２の側面が直線であれば、アシストパターン４２の側面に形成されるハードマスクパターン４４が直線形状に成膜され易くなる。ハードマスクパターン４４の直線部分が長いほど、ゲート電極４６の直線部分が長くなり、ゲート電極４６の直線性に有利である。そこで、図３３に示すレイアウトでは、アシストパターン４２Ａ〜Ｄの側面ができる限り直線状になるように、アシストパターン４２Ａ〜Ｄの形状が設計されている。
【００５７】
また、半導体装置の製造において、ハードマスクパターン４４は、アシストパターン４２の側面に所定の厚みで形成される。上述したように、アシストパターン４２の側面にハードマスクパターン４４を形成する場合、アシストパターン４２の上面及び側面に金属膜４３を蒸着させる。隣接するアシストパターン４２の間の距離が十分に離れている場合は、隣接するアシストパターン４２の側面のそれぞれに金属膜４３が蒸着可能である。すなわち、隣接するアシストパターン４２の間の距離が十分に離れている場合、隣接するアシストパターン４２の側面には金属膜４３がそれぞれ離れて蒸着する。
【００５８】
一方、隣接するアシストパターン４２の間の距離が十分に離れていない場合、言い換えれば、隣接するアシストパターン４２の間の距離が所定以下の場合、隣接するアシストパターン４２の側面には金属膜４３が互いに連結されて蒸着する。このように、隣接するアシストパターン４２の側面に金属膜４３が互いに連結されて蒸着する性質を利用して、ハードマスクパターン４４を形成することも可能である。
【００５９】
隣接するアシストパターン４２の間の距離が所定以下の場合、例えば、図３３の点線で囲まれた範囲に示す太幅のワイヤラインを形成するためのハードマスクパターン４４を形成することも可能である。また、隣接するアシストパターン４２の間の距離が所定以下の場合、例えば、コンタクト領域４７をゲート電極４６の途中に形成するためのハードマスクパターン４４を形成することも可能である。
【００６０】
隣接するアシストパターン４２の間の距離が徐徐に短くなると、所定の距離を境界として、隣接するアシストパターン４２の側面に金属膜４３が互いに連結されて蒸着する変異点が存在する。ここで、隣接するアシストパターン４２の側面に金属膜４３が互いに連結されて蒸着することにより形成されたハードマスクパターン４４の幅について、以下のように定義することが可能である。
【００６１】
例えば、隣接するアシストパターン４２の間の距離が十分に離れている場合に形成されるハードマスクパターン４４の幅をＡ（ｎｍ）とする。この場合、理論的には２倍の２Ａ（ｎｍ）が、連結形成されたハードマスクパターン４４の幅となる。連結形成されたハードマスクパターン４４とは、隣接するアシストパターン４２の側面に金属膜４３が互いに連結されて蒸着することにより形成されたハードマスクパターン４４をいう。隣接するアシストパターン４２の間の距離を、ハードマスクパターン４４の水平方向の幅の長さの２倍の距離となるように、隣接するアシストパターン４２をポリシリコン膜４０上に形成する。これにより、連結形成されたハードマスクパターン４４の幅を、連結形成されていないハードマスクパターン４４の幅の２倍とすることが可能である。
【００６２】
また、隣接するアシストパターン４２の間の距離を、ハードマスクパターン４４の水平
方向の幅の長さの２倍以下の距離となるように、隣接するアシストパターン４２をポリシリコン膜４０上に形成することも可能である。成膜条件によっては、成膜途中でボイド等が発生する可能性があるため、１．５〜１．６Ａ（ｎｍ）程度が、連結形成されたハードマスクパターン４４の幅として好ましい。このような条件を考慮して、連結形成されたハードマスクパターン４４を形成した場合、ゲート電極４６の幅（ゲート長）をＡ（ｎｍ）とすると、ワイヤラインの幅は１．５〜１．６Ａ（ｎｍ）程度となる。
【００６３】
ここで、図３４に示すアシストパターン４２の形状に基づいてポリシリコン膜４０上にアシストパターン４２を形成した場合の例を、図３４から図３６を参照して説明する。図３４は、ゲート電極４６Ａ〜Ｊ、コンタクト領域４７Ａ〜Ｊ及びアシストパターン４２Ａ〜Ｄのレイアウトを示す図である。図３４に示すアシストパターン４２の形状は、図３３に示すアシストパターン４２の形状と比較して、斜線で示した部分が設計されていない。
【００６４】
図３５は、図３４に示すアシストパターン４２の形状に基づいてポリシリコン膜４０上にアシストパターン４２を形成し、アシストパターン４２の側面にハードマスクパターン４４を形成した場合の半導体装置の上面図である。
【００６５】
図３５に示すアシストパターン４２を除去し、レジストパターン４５を用いて、ハードマスクパターン４４を部分的に除去することにより、微細化されたハードマスクパターン４４を形成することができる。微細化されたハードマスクパターン４４をマスクとしてポリシリコン膜４０をエッチングすることにより、図３６に示すように、半導体基板１上方に微細化されたゲート電極４６及びコンタクト領域４７を形成することができる。
【００６６】
図３６に示すように、コンタクト領域４７の一部が欠損している。そのため、コンタクト２７をコンタクト領域４７上に形成した場合、コンタクト２７の底面の一部がコンタクト領域４７に接触しないことになる。この場合、コンタクト２７の底面の接触面積は７５％程度である。すなわち、コンタクト２７の底面の接触面積は２５％程度の損失が発生する。図３４に示す斜線部分にもアシストパターン４２を形成することで、コンタクト２７の底面の接触面積の損失の発生を抑制することが可能である。すなわち、図３３に示すように、アシストパターン４２の形状を、ゲート電極４６及びコンタクト領域４７の形状よりも長手方向に突出させて設計することで、コンタクト２７の底面の接触面積の損失の発生を抑制することが可能である。
【００６７】
次に、アシストパターン４２の形状データの作成方法について説明する。図３７は、アシストパターン４２の形状データを作成するために用いられる設計支援装置５０の構成図である。設計支援装置５０は、コンピュータプログラムを実行することで設計支援装置５０を制御するCentral Processing Unit（ＣＰＵ、中央処理装置）５１、ＣＰＵ５１で実
行されるコンピュータプログラムやＣＰＵ５１が処理するデータを記憶するメモリ５２を有する。また、図３７に示すように、設計支援装置５０は、ＣＰＵ５１と各種の装置とを接続するインターフェース５３、ハードディスク駆動装置５４、可搬媒体駆動装置５５、入力装置５６、表示装置５７を有している。
【００６８】
メモリ５２は、ＣＰＵ５１で実行されるプログラムやＣＰＵ５１で処理されるデータを記憶する。メモリ５２は、例えば、揮発性のRandom Access Memory（ＲＡＭ）、不揮発性のRead Only Memory（ＲＯＭ）である。インターフェース５３は、Universal Serial Bus（ＵＳＢ）等のシリアルインターフェース、あるいは、Peripheral Component Interconnect（ＰＣＩ）等のパラレルインターフェースのいずれでもよい。なお、ＣＰＵ５１と各
装置とをインターフェース５３で接続しているが、ＣＰＵ５１と各装置との間を異なるインターフェースで接続してもよい。また、複数のインターフェース５３をブリッジ接続してもよい。
【００６９】
ハードディスク駆動装置５４は、メモリ５２にロードされるプログラムを格納する。また、ハードディスク駆動装置５４は、ＣＰＵ５１で処理されるデータを記憶する。可搬媒体駆動装置５５は、例えば、Compact Disc（ＣＤ）、Digital Versatile Disk（ＤＶＤ）、ＨＤ−ＤＶＤ、ブルーレイディスク等の駆動装置である。また、可搬媒体駆動装置５５は、フラッシュメモリ等の不揮発性メモリを有するカード媒体の入出力装置であってもよい。可搬媒体駆動装置５５が駆動する媒体は、例えば、ハードディスク駆動装置５４にインストールされるコンピュータプログラム、入力データ等を格納する。入力装置５６は、例えば、キーボード、マウス、ポインティングデバイス、ワイヤレスリモコン等である。
【００７０】
表示装置５７は、ＣＰＵ５１で処理されるデータやメモリに記憶されるデータを表示する。表示装置５７は、例えば、液晶表示装置、プラズマディスプレイパネル、Cathode Ray Tube（ＣＲＴ）、エレクトロルミネッセンスパネル等である。
【００７１】
図３８は、設計支援装置５０の機能ブロック図である。図３８に示す各機能部は、ＣＰＵ５１、メモリ５２等を含むコンピュータ、各装置及びコンピュータ上で実行されるプログラム等によって実現することができる。
【００７２】
図３９は、設計支援装置５０により実行されるアシストパターン４２の形状データの作成方法のフローを示す図である。図３９のステップＳ０１において、設計支援装置５０は、アシストパターン４２の形状データの作成を開始する。例えば、設計支援装置５０は、アシストパターン４２の形状データの作成の指示を入力装置５６から受け付けることにより、アシストパターン４２の形状データの作成を開始してもよい。
【００７３】
図３９のステップＳ０２において、レイアウトデータ作成部６０（レイアウト部に相当）は、半導体装置のレイアウトデータを作成する。例えば、レイアウトデータ作成部６０は、図３２に示す半導体装置のレイアウトデータを作成する。
【００７４】
次に、図３９のステップＳ０３において、チェック部６１は、レイアウトデータ作成部６０により作成された半導体装置のレイアウトデータに対して、デザインルールチェック（ＤＲＣ）を実施する。この場合のデザインルールチェックは、半導体装置のレイアウトデータが設計基準（デザインルール）を満たしているかの検証である。
【００７５】
半導体装置のレイアウトデータが設計基準を満たしていない場合（図３９のステップＳ０３でＮＯ）、図３９のステップＳ０４に進む。図３９のステップＳ０４において、修正部６２は、半導体装置のレイアウトデータを修正する。修正後の半導体装置のレイアウトデータは、図３９のステップＳ０３において、チェック部６１により再度デザインルールチェックが実施される。
【００７６】
一方、半導体装置のレイアウトデータが設計基準を満たしている場合（図３９のステップＳ０３でＹＥＳ）、図３９のステップＳ０５に進む。図３９のステップＳ０５において、形状データ抽出部６３（抽出部に相当）は、半導体装置のレイアウトデータからゲート電極４６及びコンタクト領域４７の抽出を行い、ゲート電極４６の形状データ及びコンタクト領域４７の形状データを作成する。半導体装置のレイアウトデータに複数のゲート電極４６及びコンタクト領域４７が存在する場合、形状データ抽出部６３は、半導体装置のレイアウトデータから複数のゲート電極４６及びコンタクト領域４７の抽出を行う。例えば、形状データ抽出部６３は、図３２に示す半導体装置のレイアウトデータからゲート電極４６Ａ〜Ｊ及びコンタクト領域４７Ａ〜Ｊを抽出し、図４０に示すゲート電極４６Ａ〜Ｊの形状データ及びコンタクト領域４７Ａ〜Ｊの形状データを作成する。以下では、ゲート電極４６の形状データ及びコンタクト領域４７の形状データをデザインインテントデー
タという。
【００７７】
そして、図３９のステップＳ０６において、位置算出部６４は、作成対象となるアシストパターン４２と接するコンタクト領域４７として、コンタクト領域４７の突出している部分が互いに向かい合っている二つのコンタクト領域４７を決定する。例えば、位置算出部６４は、図４０に示すレイアウトデータからコンタクト領域４７Ａ及び４７Ｂを決定する。位置算出部６４は、コンタクト領域４７Ｃ〜４７Ｊについても同様に決定する。
【００７８】
図３９のステップＳ０６において、位置算出部６４は、決定した二つのコンタクト領域４７の一方と隣接するゲート電極４６の辺の位置を算出する。この場合、位置算出部６４は、コンタクト領域４７の辺と段差が生じているゲート電極４６の辺を基準として、ゲート電極４６の辺の位置を算出する。例えば、位置算出部６４は、図４０に示すレイアウトデータにおけるゲート電極４６Ａの辺Ｋの位置を算出する。
【００７９】
図３９のステップＳ０６において、位置算出部６４は、決定した二つのコンタクト領域４７の一方の辺の位置を算出する。この場合、位置算出部６４は、ゲート電極４６の辺と段差が生じているコンタクト領域４７の辺の位置を算出する。例えば、位置算出部６４は、図４０に示すレイアウトデータにおけるコンタクト領域４７Ａの辺Ｍの位置を算出する。
【００８０】
図３９のステップＳ０６において、位置算出部６４は、決定した二つのコンタクト領域４７の他方の辺の位置を算出する。この場合、位置算出部６４は、ゲート電極４６の辺と段差が生じているコンタクト領域４７の辺の位置を算出する。例えば、位置算出部６４は、図４０に示すレイアウトデータにおけるコンタクト領域４７Ｂの辺Ｏの位置を算出する。
【００８１】
図３９のステップＳ０６において、位置算出部６４は、決定した二つのコンタクト領域４７の他方と隣接するゲート電極４６の辺の位置を算出する。この場合、位置算出部６４は、コンタクト領域４７の辺と段差が生じているゲート電極４６の辺の位置を算出する。例えば、位置算出部６４は、図４０に示すレイアウトデータにおけるゲート電極４６Ｂの辺Ｐの位置を算出する。
【００８２】
図３９のステップＳ０６において、位置算出部６４は、決定した二つのコンタクト領域４７の一方と隣接するゲート電極４６の辺の位置と、決定した二つのコンタクト領域４７の他方の辺の位置との間の距離を算出する。例えば、位置算出部６４は、図４０に示すレイアウトデータのゲート電極４６Ａの辺Ｋの位置と、コンタクト領域４７Ｂの辺Ｏの位置との間の距離Ｑを算出する。
【００８３】
図３９のステップＳ０６において、距離算出部６５は、決定した二つのコンタクト領域４７の一方と隣接するゲート電極４６の辺の位置と、決定した二つのコンタクト領域４７の他方と隣接するゲート電極４６の辺の位置との間の距離を算出する。例えば、距離算出部６５は、図４０に示すレイアウトデータのゲート電極４６Ａの辺Ｋの位置と、ゲート電極４６Ｂの辺Ｐの位置との間の距離Ｒを算出する。
【００８４】
図３９のステップＳ０６において、距離算出部６５は、決定した二つのコンタクト領域４７の一方の辺の位置と、対象とする二つのコンタクト領域４７の他方と隣接するゲート電極４６の辺の位置との間の距離を算出する。例えば、距離算出部６５は、図４０に示すレイアウトデータのコンタクト領域４７Ａの辺Ｍの位置と、ゲート電極４６Ｂの辺Ｐの位置との間の距離Ｓを算出する。
【００８５】
図３９のステップＳ０６において、補助パターン作成部６６（第１パターン作成部に相当）は、算出した距離に基づいて、アシストパターン４２の形状データを作成する。この際、補助パターン作成部６６は、アシストパターン４２がコンタクト領域４７の突出部分の三辺に接するように、アシストパターン４２の形状データを作成する。アシストパターン４２がコンタクト領域４７の突出部分の三辺に接することで、アシストパターン４２は、ゲート電極４６の端部及びコンタクト領域４７の端部よりも突出した形状になる。例えば、補助パターン作成部６６は、図３３に示すアシストパターン４２の形状データ、ゲート電極４６の形状データ及びコンタクト領域４７の形状データを作成する。図３３は、アシストパターン４２の形状データ、ゲート電極４６の形状データ及びコンタクト領域４７の形状データを示しているが、補助パターン作成部６６は、アシストパターン４２の形状データのみを作成してもよい。
【００８６】
図３９のステップＳ０７において、チェック部６１は、補助パターン作成部６６により作成されたアシストパターン４２の形状データに対して、デザインルールチェックを実施する。この場合のデザインルールチェックは、アシストパターン４２の形状データが、設計基準（デザインルール）を満たしているかの検証である。
【００８７】
アシストパターン４２の形状データが設計基準を満たしていない場合（図３９のステップＳ０７でＮＯ）、図３９のステップＳ０８に進む。図３９のステップＳ０８において、修正部６２は、アシストパターン４２の形状データを修正する。修正後のアシストパターン４２の形状データは、図３９のステップＳ０７において、チェック部６１により再度デザインルールチェックが実施される。
【００８８】
一方、アシストパターン４２の形状データが設計基準を満たしている場合（図３９のステップＳ０７でＹＥＳ）、設計支援装置５０は、アシストパターン４２の形状データの作成を終了する。
【００８９】
図４１は、設計支援装置５０により実行されるカッティングマスク７０の形状データの作成方法のフローを示す図である。図４１のステップＳ１１において、設計支援装置５０は、カッティングマスク７０の形状データの作成を開始する。例えば、設計支援装置５０は、カッティングマスク７０の形状データの作成の指示を入力装置５６から受け付けることにより、カッティングマスク７０の形状データの作成を開始してもよい。
【００９０】
図４１のステップＳ１２において、設計支援装置５０は、アシストパターン４２の形状データの作成を行う。この場合、設計支援装置５０は、図３９で説明したアシストパターン４２の形状データの作成方法のフローに従って、アシストパターン４２の形状データの作成を行う。
【００９１】
図４１のステップＳ１３において、ハードマスクパターン作成部６７（第２パターン作成部に相当）は、アシストパターン４２の形状データに対して、ハードマスクパターン４４の形状データを付加する。この際、ハードマスクパターン作成部６７は、ゲート電極４６及びコンタクト領域４７の形状や大きさ、金属膜４３の種類や成膜条件等に基づいて、アシストパターン４２の形状データに対して、ハードマスクパターン４４の形状データを付加する。ただし、アシストパターン４２の形状データに対して、ハードマスクパターン４４の形状データを付加する場合、ゲート電極４６及びコンタクト領域４７の形状や大きさ、金属膜４３の種類や成膜条件等のパラメータ全部が必須というわけではない。ハードマスクパターン作成部６７は、ゲート電極４６及びコンタクト領域４７の形状や大きさ、金属膜４３の種類や成膜条件等のパラメータを適宜選択して、アシストパターン４２の形状データに対して、ハードマスクパターン４４の形状データを付加することが可能である。図４２は、アシストパターン４２の形状データに対して、ハードマスクパターン４４の
形状データが付加された場合の設計データを示す図である。
【００９２】
図４１のステップＳ１４において、ハードマスクパターン作成部６７は、図４１のステップＳ１３で作成された設計データからアシストパターン４２の形状データを除外することにより、ハードマスクパターン４４の形状データを作成する。すなわち、ハードマスクパターン作成部６７は、図４１のステップＳ１３で作成された設計データと、アシストパターン４２の形状データとのＮＯＴ処理の演算を行うことにより、ハードマスクパターン４４の形状データを作成する。
【００９３】
図４１のステップＳ１５において、部分形状データ作成部６８（第３パターン作成部に相当）は、図４１のステップＳ１４で作成されたハードマスクパターン４４の形状データから、図３９のステップＳ０５で作成されたデザインインテントデータの部分を除外する。すなわち、部分形状データ作成部６８は、図４１のステップＳ１４で作成されたハードマスクパターン４４の形状データと、図３９のステップＳ０５で作成されたデザインインテントデータとのＮＯＴ処理の演算を行う。図４３は、図４１のステップＳ１４で作成されたハードマスクパターン４４の形状データから、図３９のステップＳ０５で作成されたデザインインテントデータの部分を除外することにより作成された設計データを示す図である。この設計データは、ハードマスクパターン４４の形状データからデザインインテントデータの部分を除外することにより作成されたハードマスクパターン４４の部分形状データである。
【００９４】
図４１のステップＳ１６において、カッティングマスク作成部６９（マスクデータ作成部に相当）は、カッティングマスク７０の形状データを作成する。この際、カッティングマスク作成部６９は、カッティングマスク７０の結合を行う。図４３では、ハードマスクパターン４４Ａとハードマスクパターン４４Ｂとの間の距離は短くなっている。そのため、ハードマスクパターン４４Ａを切断（除去）するためのカッティングマスク７０と、ハードマスクパターン４４Ｂを切断（除去）するためのカッティングマスク７０とをそれぞれ作成すると、カッティングマスク７０に重複部分が発生する。
【００９５】
そこで、ハードマスクパターン４４Ａを切断（除去）するためのカッティングマスク７０と、ハードマスクパターン４４Ｂを切断（除去）するためのカッティングマスク７０とを結合することにより、カッティングマスク７０に重複部分が発生しないようにする。図４３のハードマスクパターン４４Ｃについても同様のことがいえる。この場合、カッティングマスク作成部６９は、ハードマスクパターン４４Ａ、Ｂ及びＣをまとめて切断（除去）するために、カッティングマスク７０の結合を行う。
【００９６】
図４４は、カッティングマスク作成部６９により作成されたカッティングマスク７０の形状データを示す図である。図４４に示すように、図４３に示すハードマスクパターン４４Ａ、４４Ｂ及び４４Ｃをまとめて切断（除去）するために、カッティングマスク７０の結合が行われ、カッティングマスク７０の形状データが作成されている。
【００９７】
図４１のステップＳ１６において、カッティングマスク作成部６９は、例えば、隣接するハードマスクパターン４４の間の距離が４５ｎｍ未満であれば、カッティングマスク７０を結合するようにしてもよい。
【００９８】
このように、カッティングマスク７０を結合することにより、ハードマスクパターン４４を切断（除去）するためのフォトマスク（レチクル）を、一枚のマスクで作成することが可能となる。
【００９９】
次に、図４１のステップＳ１７において、チェック部６１は、カッティングマスク作成
部６９により作成されたカッティングマスク７０の形状データに対して、デザインルールチェックを実施する。この場合のデザインルールチェックは、カッティングマスク７０の形状データが、設計基準（デザインルール）を満たしているかの検証である。すなわち、チェック部６１は、カッティングマスク７０の形状データに基づいて製造されるカッティングマスク７０の形状に問題がないかをチェックする。
【０１００】
カッティングマスク７０の形状データが設計基準を満たしていない場合、図４１のステップＳ１８に進む。図４１のステップＳ１８において、修正部６２は、カッティングマスク７０の形状データを修正する。例えば、修正部６２は、カッティングマスク７０の結合を行うためのマージパラメータ等を変更することにより、カッティングマスク７０の形状データを修正する。マージパラメータは、カッティングマスク７０の大きさやカッティングマスク７０の結合箇所等がある。修正後のカッティングマスク７０の形状データは、図４１のステップＳ１７において、チェック部６１により再度デザインルールチェックが実施される。
【０１０１】
一方、カッティングマスク７０の形状データが設計基準を満たしている場合、設計支援装置５０は、カッティングマスク７０の形状データの作成を終了する。
【０１０２】
第１実施形態及び第２実施形態では、Complementary Metal Oxide Semiconductor（Ｃ
ＭＯＳ）の製造方法の例を示した。これに限らず、ｐ型（ｐチャネル）ＭＯＳ又はｎ型（ｎチャネル）ＭＯＳの製造方法にも、第１実施形態及び第２実施形態に係る半導体装置及びその製造方法を適用することが可能である。また、第１実施形態及び第２実施形態に係る半導体装置及びその製造方法は、多層配線の半導体装置及びその製造方法を含むものである。
【０１０３】
〈変形例〉
第２実施形態で説明したハードマスクパターン４４の形成方法は、ＣＭＰダミーパターン８０の形成に応用することが可能である。ＣＭＰダミーパターン８０は、ＣＭＰ工程での平坦化の度合いを改善するために半導体基板１上に作成するパターンである。以下において、第２実施形態に係る半導体装置の製造方法の変形例について、図４５を用いて説明する。
【０１０４】
図４５は、本変形例に係る半導体装置の製造方法に用いられるＣＭＰダミーパターン８０及びアシストパターン８１の上面図である。図４５に示すアシストパターン８１は、ＣＭＰダミーパターン８０用のレジストパターンを用いることにより、第２実施形態で説明したアシストパターン４２の形成工程と同様の工程で形成することが可能である。
【０１０５】
図４５に示すように、アシストパターン８１の側面にＣＭＰダミーパターン８０が形成されている。図４５に示すＣＭＰダミーパターン８０は、第２実施形態で説明したハードマスクパターン４４の形成工程と同様の工程で形成することが可能である。図４５に示すアシストパターン８１を除去することにより、半導体基板１上にＣＭＰダミーパターン８０のみを形成することが可能である。
【０１０６】
〈コンピュータ読み取り可能な記録媒体〉
コンピュータに上記いずれかの機能を実現させるプログラムをコンピュータが読み取り可能な記録媒体に記録することができる。そして、コンピュータに、この記録媒体のプログラムを読み込ませて実行させることにより、その機能を提供させることができる。ここで、コンピュータ読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータから読み取ることができる記録媒体をいう。このような記録媒体のうちコンピュータから取り外し可能
なものとしては、例えばフレキシブルディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ／Ｗ、ＤＶＤ、ＤＡＴ、８ｍｍテープ、メモリカード等がある。また、コンピュータに固定された記録媒体としてハードディスクやＲＯＭ等がある。
【符号の説明】
【０１０７】
１ 半導体基板
２、５ シリコン酸化膜
３ シリコン窒化膜
４、７、１５、１７、１９、２２、２４、４５ レジストパターン
１０、１３、４０ ポリシリコン膜
１１、４１、４３ 金属膜
１２、４２、８１ アシストパターン
１４、４４ ハードマスクパターン
１６、４６ ゲート電極
４７ コンタクト領域
５０ 設計支援装置
５１ ＣＰＵ
５２ メモリ
５３ インターフェース
５４ ハードディスク駆動装置
５５ 可搬媒体駆動装置
５６ 入力装置
５７ 表示装置
６０ レイアウトデータ作成部
６１ チェック部
６２ 修正部
６３ 形状データ抽出部
６４ 位置算出部
６５ 距離算出部
６６ 補助パターン作成部
６７ ハードマスクパターン作成部
６８ 部分形状データ作成部
６９ カッティングマスク作成部
７０ カッティングマスク
８０ ＣＭＰダミーパターン
【特許請求の範囲】
【請求項１】
基板上方に導電膜を形成する工程と、
前記導電膜上に補助パターンを形成する工程と、
前記導電膜及び前記補助パターンを覆うように金属膜を形成する工程と、
前記金属膜をエッチバックし、前記補助パターンの側面に前記金属膜からなるサイドウォール膜を形成する工程と、
前記サイドウォール膜を形成する工程の後、前記補助パターンを除去する工程と、
前記補助パターンを除去する工程の後、前記導電膜及び前記サイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成する工程と、
前記レジストパターンをマスクとしてエッチングすることにより前記サイドウォール膜の露出している部分を除去する工程と、
前記サイドウォール膜をマスクとして前記導電膜をエッチングすることで、ゲート電極及び前記ゲート電極と導通するコンタクト領域を形成する工程と、
を備え、
前記レジストパターンから露出している部分が除去されることにより前記導電膜上に残存する前記サイドウォール膜の形状は、前記ゲート電極及び前記コンタクト領域の形状に対応し、
前記補助パターンの形状は、前記コンタクト領域の形状に対応する前記サイドウォール膜の少なくとも三辺と接する半導体装置の製造方法。
【請求項２】
前記導電膜上に前記補助パターンを形成する工程において、隣接する前記補助パターンの間の距離を前記サイドウォール膜の水平方向の幅の長さの２倍以下の距離となるように、複数の前記補助パターンを前記導電膜上に形成することにより、前記補助パターンの一方の側面に形成される前記サイドウォール膜と前記補助パターンの他方の側面に形成される前記サイドウォール膜とを連結させて形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
ゲート電極の形状データ及び前記ゲート電極と導通するコンタクト領域の形状データを含む半導体装置のレイアウトデータを作成するレイアウト部と、
前記レイアウトデータから前記ゲート電極の形状データ及び前記コンタクト領域の形状データを抽出する抽出部と、
少なくとも二つの前記ゲート電極及び少なくとも二つの前記コンタクト領域に挟まれ、前記コンタクト領域の少なくとも三辺と接する補助パターンの形状データを作成する第１パターン作成部と、
前記補助パターンの周囲にハードマスクパターンを付加することによりハードマスクパターンの形状データを作成する第２パターン作成部と、
前記ハードマスクパターンの形状から前記ゲート電極の形状及び前記コンタクト領域の形状を除外することにより、前記ハードマスクパターンの部分形状データを作成する第３パターン作成部と、
少なくとも前記ハードマスクパターンの部分形状を含むパターンが形成されたカッティングマスクの形状データを作成するマスクデータ作成部と、
を備える設計支援装置。
【請求項４】
設計支援装置に、
ゲート電極の形状データ及び前記ゲート電極と導通するコンタクト領域の形状データを含む半導体装置のレイアウトデータを作成するステップと、
前記レイアウトデータから前記ゲート電極の形状データ及び前記コンタクト領域の形状データを抽出するステップと、
少なくとも二つの前記ゲート電極及び少なくとも二つの前記コンタクト領域に挟まれ、
前記コンタクト領域の少なくとも三辺と接する補助パターンの形状データを作成するステップと、
前記補助パターンの周囲にハードマスクパターンを付加することによりハードマスクパターンの形状データを作成するステップと、
前記ハードマスクパターンの形状から前記ゲート電極の形状及び前記コンタクト領域の形状を除外することにより、前記ハードマスクパターンの部分形状データを作成するステップと、
少なくとも前記ハードマスクパターンの部分形状を含むパターンが形成されたカッティングマスクの形状データを作成するステップと、
を実行させるためのプログラム。
【請求項１】
基板上方に導電膜を形成する工程と、
前記導電膜上に補助パターンを形成する工程と、
前記導電膜及び前記補助パターンを覆うように金属膜を形成する工程と、
前記金属膜をエッチバックし、前記補助パターンの側面に前記金属膜からなるサイドウォール膜を形成する工程と、
前記サイドウォール膜を形成する工程の後、前記補助パターンを除去する工程と、
前記補助パターンを除去する工程の後、前記導電膜及び前記サイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成する工程と、
前記レジストパターンをマスクとしてエッチングすることにより前記サイドウォール膜の露出している部分を除去する工程と、
前記サイドウォール膜をマスクとして前記導電膜をエッチングすることで、ゲート電極及び前記ゲート電極と導通するコンタクト領域を形成する工程と、
を備え、
前記レジストパターンから露出している部分が除去されることにより前記導電膜上に残存する前記サイドウォール膜の形状は、前記ゲート電極及び前記コンタクト領域の形状に対応し、
前記補助パターンの形状は、前記コンタクト領域の形状に対応する前記サイドウォール膜の少なくとも三辺と接する半導体装置の製造方法。
【請求項２】
前記導電膜上に前記補助パターンを形成する工程において、隣接する前記補助パターンの間の距離を前記サイドウォール膜の水平方向の幅の長さの２倍以下の距離となるように、複数の前記補助パターンを前記導電膜上に形成することにより、前記補助パターンの一方の側面に形成される前記サイドウォール膜と前記補助パターンの他方の側面に形成される前記サイドウォール膜とを連結させて形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
ゲート電極の形状データ及び前記ゲート電極と導通するコンタクト領域の形状データを含む半導体装置のレイアウトデータを作成するレイアウト部と、
前記レイアウトデータから前記ゲート電極の形状データ及び前記コンタクト領域の形状データを抽出する抽出部と、
少なくとも二つの前記ゲート電極及び少なくとも二つの前記コンタクト領域に挟まれ、前記コンタクト領域の少なくとも三辺と接する補助パターンの形状データを作成する第１パターン作成部と、
前記補助パターンの周囲にハードマスクパターンを付加することによりハードマスクパターンの形状データを作成する第２パターン作成部と、
前記ハードマスクパターンの形状から前記ゲート電極の形状及び前記コンタクト領域の形状を除外することにより、前記ハードマスクパターンの部分形状データを作成する第３パターン作成部と、
少なくとも前記ハードマスクパターンの部分形状を含むパターンが形成されたカッティングマスクの形状データを作成するマスクデータ作成部と、
を備える設計支援装置。
【請求項４】
設計支援装置に、
ゲート電極の形状データ及び前記ゲート電極と導通するコンタクト領域の形状データを含む半導体装置のレイアウトデータを作成するステップと、
前記レイアウトデータから前記ゲート電極の形状データ及び前記コンタクト領域の形状データを抽出するステップと、
少なくとも二つの前記ゲート電極及び少なくとも二つの前記コンタクト領域に挟まれ、
前記コンタクト領域の少なくとも三辺と接する補助パターンの形状データを作成するステップと、
前記補助パターンの周囲にハードマスクパターンを付加することによりハードマスクパターンの形状データを作成するステップと、
前記ハードマスクパターンの形状から前記ゲート電極の形状及び前記コンタクト領域の形状を除外することにより、前記ハードマスクパターンの部分形状データを作成するステップと、
少なくとも前記ハードマスクパターンの部分形状を含むパターンが形成されたカッティングマスクの形状データを作成するステップと、
を実行させるためのプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【公開番号】特開２０１０−１７１２４７（Ｐ２０１０−１７１２４７Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２００９−１３０４６（Ｐ２００９−１３０４６）
【出願日】平成２１年１月２３日（２００９．１．２３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２１年１月２３日（２００９．１．２３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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