【課題】本発明は、シールド付きクロック配線の配線設計を効率的に実行できるようにする新たな集積回路設計技術の提供を目的とする。
【解決手段】使用可能なシールド付きクロック配線の識別子の一覧と、それらの識別子の指すシールド付きクロック配線の分割形態について記述する分割ルールの情報とを記憶する記憶手段と、配線要求のあるシールド付きクロック配線の配線層と、そのシールド付きクロック配線の識別子と、そのシールド付きクロック配線の始点・終点とを入力する手段と、記憶手段を参照することで、入力した識別子の指すシールド付きクロック配線の分割ルールを特定する手段と、特定した分割ルールに基づいて分割されることになる分割結果のシールド付きクロック配線がスペース的に許されるのか否かを判断することで、配線要求のシールド付きクロック配線が許されるのか否かを判断する手段とを備える。 （もっと読む）

【課題】パターンの設計データの作成および修正を、半導体装置の製造プロセスやパターン設計プロセス上の要請に沿って効率良く、かつ、均一に行うことができるパターン作成方法を提供する。
【解決手段】半導体装置内に形成されるパターンの設計データのうち第１のデザインルール１によるチェックが済んだデータを修正指針５に基づいて修正し、再び第１のデザインルールチェックにかける。ルール１に違反していないデータをパターン作成用設計データとして出力するとともにルール１に違反しているデータをルール１よりも許容範囲の広い第２のデザインルール４によるチェックにかける。ルール４に違反していないデータをパターン作成用設計データとして出力するとともに、ルール４に違反しているデータをルール４を満足するように設計し直すか、ルール４に違反しているデータがルール４を満足するように修正指針５を調整する。 （もっと読む）

【課題】内部集積回路の領域ではなく、Ｉ／Ｏ領域を活用することで、半導体チップのサイズに影響を与えずに、電源強化を図るようにした半導体集積回路などの提供。
【解決手段】半導体チップ１上の中央側に形成される内部集積回路領域８と、その内部集積回路領域８の外側であって半導体チップ上１に形成されるＩ／Ｏ領域２と、を含む半導体集積回路である。そして、Ｉ／Ｏ領域２内の所定位置に配置される電源セル３に隣接する領域に空き領域があるときに、その空き領域に対して電源セル２０、２２が挿入されており、電源セル２０、２２と電源セル３とが追加した配線パターン５ａ、５ｂによって電気的に接続されている。 （もっと読む）

【課題】機能ブロックにおける端子に配線を接続する際、電源・アナログ配線等の配線を行う場合には、基準幅超の接続幅を持たせた配線を行う必要があり、この配線に対しての検証方法が目視で行うチェックでしかないため、検証漏れを起こす可能性がある。
【解決手段】機能ブロックのレイアウトライブラリに端子付加情報I0として配線幅情報、配線間隔情報、Via数情報、入出力情報、抵抗値情報を記述した情報を付加し、情報を付加した機能ブロックのレイアウトライブラリL2を自動配置配線レイアウトツール10上で使用して配置配線を行い、自動配置配線レイアウトツール10上で機能ブロックの端子に対する配線の実配線幅、実配線間隔、実Via数、入出力、実抵抗値を機能ブロックのレイアウトライブラリL2に付加した所定の情報と比較し、実情報が所定の情報を満たせているか否かを判定する。この方法により、目視チェックによる見落とし確認ミス等を防止すると同時に工数を削減できる。 （もっと読む）

【課題】機能設計時に、複数の電源電圧を考慮して、遅延、消費電力、面積の少なくとも２項目を最適化した回路を得ることのできる方法・システムの提供。
【解決手段】多電源集積回路の設計支援システムは、遅延等の性能解析を実行し（ステップＡ４）、制約を満たさない場合、フロアプラン、性能解析結果を入力として、電圧アイランドを生成する（ステップＡ６）。次に、フロアプラン、性能解析結果、電圧アイランドから、次の動作合成のための制約（チップ、および各モジュールの遅延制約、消費電力制約、面積制約、電圧アイランドに関する制約）を抽出し（ステップＡ７）、動作合成から実行し直し（ステップＡ２〜）、最適解を求める。 （もっと読む）

【課題】ゲートアレイについてユーザー所望の条件に対して所与のマスタが適合するのか不適合なのかをユーザー自ら判定可能なシステムを提供すること。
【解決手段】本設計支援プログラムは、使用レジスタ総ビット数、回路タイプ情報を取得する手段と、受け付けた使用レジスタ総ビット数と回路タイプに関する情報とに基づき、推定ゲート所要量を演算する推定ゲート所要量演算手段と、集積回路のマスタの種類と、配線層数を含む物理仕様情報を取得する手段と、前記マスタの種類の対応したゲート容量情報、前記マスタの種類及び配線層数に対応した使用効率情報を含むマスタ情報を記憶するマスタ情報記憶手段と、前記マスタの種類と配線層数に関する物理仕様情報と前記マスタ情報に基づき、マスタの種類に対応したゲート容量、マスタの種類及び配線層数に対応した使用効率を求め、求めたゲート容量と使用効率に基づき搭載可能ゲート数を演算する搭載可能ゲート数演算手段とを含む。 （もっと読む）

【課題】集積回路を設計するための集積回路設計装置に関し、
【解決手段】本発明は、入力手段により設計者から複数の階層毎にブロックを設定し、配置することにより集積回路の設計を行う集積回路設計装置であって、前記複数階層毎に設定されたブロックを所定階層に配置するブロック配置処理部と、前記所定階層とは異なる階層のブロックを前記所定階層上に設定されるブロックに仮想配置する領域割付処理部と、前記所定階層及び前記所定階層に対して下位となり、仮想配置される下位階層のブロックの配置状態を評価するブロック評価処理部とを有し、前記ブロック評価処理部は、前記下位階層のブロックの面積が前記所定階層のブロックの面積に占める割合を算出し、算出された前記下位階層のブロックの面積が前記所定階層に配置されるブロックの面積に占める割合を図形により表示することを特徴とする。 （もっと読む）

【課題】 設計者が種々のタイプの障害に対する設計の感受性を改善することを可能にするように、設計のクリティカル・エリアと、欠陥に対してレイアウト形状の辺を関係付ける情報を提供する方法、システム、及びコンピュータ・プログラムを得ること。
【解決手段】 定められたクリティカル・エリアのパターンに寄与する設計の１つ又は複数の辺間の相互作用を視覚的に表すための方法、装置、及びコンピュータ・プログラムが提供される。 （もっと読む）

【課題】部品としてＦＰＧＡを使用する回路の設計において、正確なデザインルールチェックを行うこと。
【解決手段】回路設計ＣＡＤ装置１００のＦＰＧＡ情報管理部１１０がＦＰＧＡ設計ＣＡＤ装置１０が作成したピン割付情報や属性情報などのＦＰＧＡ情報を取り込み、ＤＲＣ部１４０がＤＲＣを行う場合に、ＦＰＧＡについてはＦＰＧＡ情報管理部１１０がＦＰＧＡ設計ＣＡＤ装置１０から取り込んでＦＰＧＡ情報記憶部１１５に格納したＦＰＧＡ情報を参照してピンの属性などを調べるよう構成する。 （もっと読む）

【課題】マルチカットビアの使用率を向上させること。
【解決手段】本発明によれば、コンピュータを用いた半導体集積回路のレイアウト方法が提供される。そのレイアウト方法は、（Ａ）ネットリスト中のあるネットに関して、マルチカットビアを使用可能な配線経路を探索するステップと、（Ｂ）マルチカットビアを使用しながら、上記配線経路上に当該ネットの配線をレイアウトするステップと、（Ｃ）上記（Ａ）、（Ｂ）ステップを繰り返すことにより、半導体集積回路のレイアウトを示すレイアウトデータを作成するステップと、を有する。 （もっと読む）

【課題】ＡｉｒＧａｐが適切に形成された半導体集積回路を設計する。
【解決手段】ＲＴＬ記述の回路情報，ＡｉｒＧａｐ容積値の許容範囲を規定するＡｉｒＧａｐを含む制約設計ルール，ライブラリを入力し（ＳＴ１０１）、回路情報および設計ルールに基づいてネットリストを最適化し（ＳＴ１０２）、ネットリストに記述された各論理セルのＡｉｒＧａｐ容積値の総和を算出する（ＳＴ１０３）。ネットリストにおけるＡｉｒＧａｐ容積値の総和がＡｉｒＧａｐ制約に規定された許容範囲を外れている場合（ＡｉｒＧａｐ制約に違反する場合）には、ネットリストにおけるＡｉｒＧａｐ容積値の総和が許容範囲内に収まるように、ネットリストに記述された論理セルがＡｉｒＧａｐ変更される。 （もっと読む）

【課題】高速高精度に設計パターンを修正することが可能な半導体装置の設計レイアウト作成方法を提供すること。
【解決手段】設計レイアウト作成方法は、設計レイアウトから抽出した第１の修正領域を第１の修正方法により修正する工程（Ｓ１０２，Ｓ１０３，Ｓ１０４）と、前記第１の修正領域を含むように前記設計レイアウトから抽出した第２の修正領域を、前記第２の修正領域内の少なくとも一部の設計レイアウトから算出されるパターン修正指針に基づいて第２の修正方法により修正する工程（Ｓ１０６，Ｓ１０７，Ｓ１０４）とを具備する。 （もっと読む）

【課題】タイミング検証において、精度を保ちながら、処理時間を短縮できるようにする。
【解決手段】本タイミング検証方法は、レイアウトされた回路の電圧降下を考慮してタイミング解析を行ない（ステップＳ７０）、タイミング解析の結果に基づいて、レイアウトされた回路を変更するための変更指示リストを作成する（ステップＳ９０）、各処理を含む。そして、１回目のタイミング検証処理においては、レイアウトされた回路に対して電圧降下解析を行ない（ステップＳ４０）、電圧降下解析の結果に基づいて電圧降下リストを作成し（ステップＳ６０）、電圧降下リストを用いてタイミング解析（ステップＳ７０）を行なうようにする一方、その後のタイミング検証処理においては、変更指示リストに基づいて電圧降下リストを更新し（ステップＳ１００）、更新された電圧降下リストを用いてタイミング解析（ステップＳ７０）を行なうようにする。 （もっと読む）

【課題】半導体集積回路の大規模化、高集積化に際しても、作業性よく、半導体集積回路の設計を行い、熱特性に優れた半導体集積回路システムを設計する方法を提供する。
【解決手段】システム仕様情報に基づき、当該システムを収納する筐体および、前記筐体内に収納され、当該システムを構成する実装基板と、前記実装基板上に実装されるパッケージ基板を含むパッケージの設計を行う第１の工程と、前記設計を行う工程で得られた設計結果に基づき、前記筐体内における前記実装基板および前記パッケージの熱解析を行う工程と、前記熱解析を行う工程の解析結果に基づき、半導体集積回路システムの設計を行う第２の工程とを含む。望ましくは、この第２の工程では、半導体集積回路の素子配置を決定するように、前記パッケージに搭載する半導体集積回路の設計を行う。 （もっと読む）

【課題】回路基板の設計及び検証のシステムにおいて、タイミング仕様を含む設計及びチェックを行い、設計下流工程での手戻りを未然に防止して設計効率・品質を向上できる技術を提供する。
【解決手段】回路基板についての仕様検討後で回路設計以前の段階において、仮構成される部品及び部位のタイミング仕様についての概略タイミングチェック（Ｓ２１０）を行うことにより、タイミング仕様について不適切な部位を検出して対策する。ユーザが選択した部品及び部位について、許容される第１の配線遅延の時間（Ｔ１）を計算する（Ｓ２１１）。選択部品を仮構成して出力装置に表示する簡易ＣＡＤの処理において、仮構成における第２の配線遅延の時間（Ｔ２）を計算する（Ｓ２１２）。Ｔ１とＴ２を比較して適切かチェックする処理を行う（Ｓ２１３）。 （もっと読む）

【課題】基板上に複数のダイが三次元的に配置される３次元実装基板の効率的な設計を実現することができる設計支援装置および設計支援方法を実現する。
【解決手段】基板上に複数のダイが３次元的に配置される３次元実装基板の設計を支援するための設計支援装置１は、各ダイおよび各ダイにおける配線端子に関する配置規則を設定する規則設定手段２と、設定した配置規則を満たすダイ配置の候補を計算する候補計算手段３と、これら各候補についてのコストを計算するコスト計算手段４と、コスト計算手段４が計算した各候補についてのコストを比較して最適なダイ配置を決定する配置決定手段５と、を備える。 （もっと読む）

【課題】設計開発期間が短い集積回路設計方法を提供すること。
【解決手段】集積回路設計方法は、動作記述及び機能記述のコードから論理セルをマッピングする論理設計ステップと、論理セルを配置するセル配置ステップと、論理セルの配置情報及び論理セルに接続される入出力ピンの本数に基づいて、配線が混雑する箇所を推定する配線混雑推定ステップと、配線の経路を決定する配線ステップと、を有し、配線混雑推定ステップを配線ステップの前に行う。 （もっと読む）

【課題】機能ブロックにおける端子に配線を接続する際、電源・アナログ配線などの場合には、基準幅超の接続幅をもたせた配線を行う必要があり、この配線に対しての検証方法が目視で行うチェックでしかないため、検証漏れを起こす可能性がある。
【解決手段】機能ブロックのレイアウトライブラリに端子付加情報Ｉ０として基準幅超の接続幅ＷＡ１を記述した接続幅情報Ｉ１を付加し、接続幅情報Ｉ１を付加した機能ブロックＩＰ１のレイアウトライブラリＬ２を自動配置配線レイアウトツール１０上で使用して配置配線を行い、自動配置配線レイアウトツール１０上で、機能ブロックＩＰ１の端子に対する配線の実接続幅ＷＢ１を接続幅情報Ｉ１における基準幅超の接続幅ＷＡ１と比較し、実接続幅ＷＢ１が基準幅超の接続幅ＷＡ１以上か否かを判定する。この方法により、目視チェックによる見落とし、確認ミス等を防止すると同時に、工数を削減できる。 （もっと読む）

【課題】 従来の方法によると、エラー図形が表示された配線をどの程度移動させれば、配線間の最小間隔の条件を満たすのかを判断することが困難である。よって、エラーを解消するために配線間の距離を測定することが必要となるので、設計効率が落ちてしまう。
【解決手段】 上記課題を解決するため、本願発明の情報処理装置は、配線を配置する配置配線部と、前記配置配線部が配置した前記配線から選択した特定の配線と他の配線との間に必要な間隔を計算する演算部と、前記特定の配線から前記間隔離れた位置を示す領域を生成する領域生成部とを有することを特徴とする。 （もっと読む）

【課題】半導体集積回路装置のレイアウト設計の作業時間の長時間化を抑制しつつ、２つの層の同一ノードを形成する両配線間の配線抵抗をより低減することができるレイアウト装置及びレイアウト方法を提供する。
【解決手段】レイアウト装置は、少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行う。レイアウト装置は、各２つの層の図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出し、第１パターン図形及び第２パターン図形を論理積処理した論理積図形を抽出し、論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成する。 （もっと読む）